KR20230135984A - 선택 라인들을 포함하는 메모리 장치 - Google Patents

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KR20230135984A
KR20230135984A KR1020220033637A KR20220033637A KR20230135984A KR 20230135984 A KR20230135984 A KR 20230135984A KR 1020220033637 A KR1020220033637 A KR 1020220033637A KR 20220033637 A KR20220033637 A KR 20220033637A KR 20230135984 A KR20230135984 A KR 20230135984A
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한윤철
김남국
송대로
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에스케이하이닉스 주식회사
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Abstract

본 기술은 제1 메모리 블록에 포함되고, 복수의 셀 플러그들을 포함하는 제1 셀 플러그 그룹 및 제2 셀 플러그 그룹; 제2 메모리 블록에 포함되고, 복수의 셀 플러그들을 포함하는 제3 셀 플러그 그룹 및 제4 셀 플러그 그룹; 상기 제1 및 제2 메모리 블록들 사이에 형성된 연결 영역; 상기 제1 및 제3 셀 플러그 그룹들에 공통으로 연결된 제1 소스 선택 라인; 상기 제2 셀 플러그 그룹에 연결된 제2 소스 선택 라인; 및 상기 제4 셀 플러그 그룹에 연결된 제3 소스 선택 라인을 포함하는 메모리 장치를 포함한다.

Description

선택 라인들을 포함하는 메모리 장치{MEMORY DEVICE HAVING SELECTION LINES}
본 발명은 선택 라인들을 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 선택 라인들(selection lines)에 공통으로 연결된 복수의 메모리 블록들을 포함하는 메모리 장치에 관한 것이다.
메모리 장치의 집적도를 향상시키기 위해, 3차원으로 배열된 복수의 메모리 셀들을 포함하는 3차원 메모리 장치가 제안된 바 있다.
3차원 메모리 장치의 집적도 향상을 위하여, 메모리 장치에 포함되는 메모리 셀들의 적층 수는 증가하고 메모리 셀들의 간격은 감소한다. 메모리 장치의 집적도가 증가하면, 메모리 장치의 사이즈는 감소하지만, 메모리 셀들 사이의 간섭(interference)은 증가할 수 있다.
본 발명의 실시 예는 집적도를 개선할 수 있는 메모리 장치를 제공한다.
본 발명의 실시 예는 메모리 셀들 사이의 간섭을 감소시킬 수 있는 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 제1 메모리 블록에 포함되고, 복수의 셀 플러그들을 포함하는 제1 셀 플러그 그룹 및 제2 셀 플러그 그룹; 제2 메모리 블록에 포함되고, 복수의 셀 플러그들을 포함하는 제3 셀 플러그 그룹 및 제4 셀 플러그 그룹; 상기 제1 및 제2 메모리 블록들 사이에 형성된 연결 영역; 상기 제1 및 제3 셀 플러그 그룹들에 공통으로 연결된 제1 소스 선택 라인; 상기 제2 셀 플러그 그룹에 연결된 제2 소스 선택 라인; 및 상기 제4 셀 플러그 그룹에 연결된 제3 소스 선택 라인을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 주변 회로; 및 상기 주변 회로 상에 적층된 소스 라인, 소스 선택 라인들, 워드 라인들 및 드레인 선택 라인들을 포함하는 메모리 셀 어레이를 포함하고, 상기 메모리 셀 어레이는, 제1 방향을 따라 배열된 제1 및 제2 메모리 블록들; 및 상기 제1 및 제2 메모리 블록들 사이에 형성된 연결 영역을 포함하고, 상기 소스 선택 라인들은, 상기 제1 메모리 블록에 포함된 제1 셀 플러그 그룹과 상기 제2 메모리 블록에 포함된 제2 셀 플러그 그룹에 공통으로 연결된 제1 소스 선택 라인; 상기 제1 메모리 블록에 포함된 제3 셀 플러그 그룹에 연결되고, 상기 연결 영역으로 연장된 제2 소스 선택 라인; 및 상기 제2 메모리 블록에 포함된 제4 셀 플러그 그룹에 연결되고, 상기 연결 영역으로 연장된 제3 소스 선택 라인을 포함한다.
본 기술에 따르면, 메모리 장치의 집적도가 개선될 수 있고, 메모리 장치에 포함된 메모리 셀들 사이의 간섭이 감소할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 블록들의 연결 구성을 설명하기 위한 회로도이다.
도 5는 본 발명의 실시 예에 따른 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 콘택들의 연결 관계를 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따라 소스 선택 라인들에 인가되는 전압을 설명하기 위한 도면들이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 10a 내지 도 10g는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면들이다.
도 12는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 13은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 주변 회로(190) 및 메모리 셀 어레이(110)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 셀들은 프로그램 방식에 따라 싱글 비트(single bit) 또는 2비트 이상의 멀티 비트(multi bit)의 데이터를 저장할 수 있다. 복수의 메모리 셀들은 복수의 스트링들(strings)을 구성할 수 있다. 셀 어레이(110)는 2차원 또는 3차원 구조로 형성될 수 있다. 2차원 구조로 형성된 메모리 셀 에러이(110)에서 스트링들은 기판에 수평한 방향으로 연장되도록 형성될 수 있다. 3차원 구조로 형성된 메모리 셀 어레이(110)에서 스트링들은 기판으로부터 수직 방향으로 연장되도록 형성될 수 있다. 이하 설명되는 실시 예는 3차원 구조로 형성된 메모리 셀 어레이(110)를 포함하는 메모리 장치(100)에 대하여 설명된다.
주변 회로(190)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation) 및 검증 동작(verify operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 리드 동작(read operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로(190)는 전압 생성 회로(voltage generate circuit; 130), 로우 디코더(row decoder; 120), 소스 라인 드라이버(140), 컨트롤 회로(control circuit; 150), 페이지 버퍼(pager buffer; 160), 컬럼 디코더(column decoder; 170) 및 입출력 회로(input-output circuit; 180)를 포함할 수 있다.
전압 생성 회로(130)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작에서 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(130)는 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압, 턴온 전압 또는 턴오프 전압을 포함하는 동작 전압들(Vop)을 선택적으로 생성하고 출력하도록 구성될 수 있다. 프로그램 전압은 선택된 메모리 셀의 문턱전압을 높이기 위하여, 선택된 메모리 셀에 연결된 선택된 워드 라인에 인가되는 전압일 수 있다. 검증 전압 및 리드 전압은 선택된 메모리 셀의 문턱전압을 센싱하고 판단하기 위하여, 선택된 워드 라인에 인가되는 전압들일 수 있다. 소거 전압은 선택된 메모리 셀들의 데이터를 소거하기 위하여, 선택된 워드 라인, 소스 라인(source line) 또는 기판에 인가되는 전압일 수 있다. 턴온 전압은 선택 트랜지스터들을 턴온(turn on)하기 위한 전압이고, 턴오프 전압은 선택 트랜지스터들을 턴오프(turn off)하기 위한 전압일 수 있다.
로우 디코더(120)는 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)에 전달할 수 있다. 드레인 선택 라인들(DSL) 또는 소스 선택 라인들(SSL)이 복수 개인 경우, 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 복수의 드레인 선택 라인들(DSL) 중 선택된 드레인 선택 라인에 동작 전압(Vop)을 전달할 수 있고, 복수의 소스 선택 라인들(SSL) 중 선택된 소스 선택 라인에 동작 전압(Vop)을 전달할 수 있다.
소스 라인 드라이버(140)는 소스 라인 신호(SL_S)에 응답하여 소스 전압(Vsl)을 메모리 셀 어레이(110)에 전송할 수 있다. 예를 들면, 소스 전압(Vsl)은 메모리 셀 어레이에 연결된 소스 라인에 전달될 수 있다.
컨트롤 회로(150)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스 라인 컨트롤 신호(SL_S), 페이지 버퍼 컨트롤 신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
페이지 버퍼(160)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(160)는 페이지 버퍼 컨트롤 신호(PB_S)에 응답하여 복수의 비트 라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(160)는 리드 동작 시 복수의 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
컬럼 디코더(170)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(180)로부터 입력된 데이터(DATA)를 페이지 버퍼(160)에 전송하거나, 페이지 버퍼(160)에 저장된 데이터(DATA)를 입출력 회로(180)에 전송할 수 있다. 컬럼 디코더(170)는 컬럼 라인들(CLL)을 통해 입출력 회로(180)와 데이터(DATA)를 주고 받을 수 있고, 데이터 라인들(DTL)을 통해 페이지 버퍼(160)와 데이터(DATA)를 주고 받을 수 있다.
입출력 회로(180)는 메모리 장치(100)에 연결된 외부 장치(예를 들면, 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 컨트롤 회로(150)에 전달할 수 있고, 컬럼 디코더(170)로부터 수신된 데이터를 외부 장치로 출력할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치에 포함되는 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 배치될 수 있다. 예를 들면, 주변 회로(190)는 기판의 상부에 배치될 수 있고, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 배치될 수 있다.
메모리 셀 어레이(110)는 제11 내지 제2i 메모리 블록들(BLK11~BLK2i; i는 양의 정수)을 포함하는 플래인(plane; PL)을 포함할 수 있다. 예를 들면, 플래인(PL)은 소스 라인(source line)을 서로 공유하는 메모리 블록들이 배치된 영역일 수 있다. 제11 내지 제2i 메모리 블록들(BLK11~BLK2i)은 X 방향 및 Y 방향을 따라 배치될 수 있다. 예를 들면, 제11 내지 제1i 메모리 블록들(BLK11~BLK1i)은 Y 방향을 따라 배치될 수 있고, 제21 내지 제2i 메모리 블록들(BLK21~BLK2i)은 Y 방향을 따라 배치될 수 있다. 제11 내지 제1i 메모리 블록들(BLK11~BLK1i)에는 제1 비트 라인 그룹(BLG1)이 연결될 수 있고, 제21 내지 제2i 메모리 블록들(BLK21~BLK2i)에는 제2 비트 라인 그룹(BLG2)이 연결될 수 있다. 제1 및 제2 비트 라인 그룹들(BLG1, BLG2) 각각에는 복수의 비트 라인들이 포함될 수 있다. 제11 내지 제1i 메모리 블록들(BLK11~BLK1i)과 제21 내지 제2i 메모리 블록들(BLK21~BLK2i)은 X 방향을 따라 서로 이격되어 배치될 수 있다.
제11 내지 제1i 메모리 블록들(BLK11~BLK1i)과 제21 내지 제2i 메모리 블록들(BLK21~BLK2i) 사이에는 메모리 블록들과 주변 회로(190)를 서로 연결하기 위한 연결 영역(connection region; CNR)이 형성될 수 있다. 연결 영역(CNR)의 하부에는 주변 회로(190)에 포함된 로우 디코더(120)가 배치될 수 있다. 예를 들면, 로우 디코더(120)는 연결 영역(CNR)에 형성되는 콘택들(contacts)을 통해 제11 내지 제2i 메모리 블록들(BLK11~BLK2i) 중에서 선택된 메모리 블록 또는 선택된 메모리 블록들의 게이트 라인들에 연결될 수 있다.
본 실시 예에 따르면, 프로그램, 리드 또는 소거 동작 시, X 방향으로 서로 인접한 메모리 블록들이 동시에 선택될 수 있다. 예를 들면, 제11 및 제21 메모리 블록들(BLK11, BLK21)이 동시에 선택될 수 있으며, 이때 나머지 제12 내지 제1i 메모리 블록들(BLK12~BLK1i) 및 제22 내지 제2i 메모리 블록들(BLK22~BLK2i)은 비선택될 수 있다.
도 3은 메모리 블록의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록의 구조를 설명하기 위하여 도 2에 도시된 제11 내지 제2i 메모리 블록들(BLK11~BLK2i) 중 제11 메모리 블록(BLK11)이 예로써 도시된다.
제11 메모리 블록(BLK11)은 하부 구조체 상에 교대로 적층된 절연막들(IS) 및 게이트 라인들(GL)을 포함할 수 있고, 절연막들(IS) 및 게이트 라인들(GL)을 수직으로 관통하는 셀 플러그들(cell plugs; CPL)을 포함할 수 있다. 예를 들면, 하부 구조체는 소스 라인일 수 있다. 소스 라인은 주변 회로의 상부에 형성될 수 있으며, 주변 회로는 기판 상에 형성될 수 있다. 게이트 라인들(GL)은 소스 선택 라인(SSL), 워드 라인들(WL1~WL8) 및 드레인 선택 라인(DSL)을 포함할 수 있다. 도 3은 메모리 블록의 구조를 간략하게 설명하기 위한 사시도이므로, 소스 선택 라인(SSL), 워드 라인들(WL1~WL8) 및 드레인 선택 라인(DSL)의 개수는 도 3에 도시된 개수로 제한되지 않는다.
절연막들(IS)은 산화막 또는 실리콘 산화막으로 형성될 수 있고, 게이트 라인들(GL)은 도전막으로 형성될 수 있다. 예를 들면, 게이트 라인들(GL)은 텅스텐(W), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 실리콘(Si) 및 폴리실리콘(poly-Si) 중에서 적어도 하나로 형성될 수 있다.
셀 플러그들(CPL) 각각은 메모리막(memory layer; ML), 채널막(CH) 및 코어 플러그(core plug; CP)를 포함할 수 있다. 예를 들면, 셀 플러그(CPL)의 중심에는 Z 방향으로 연장된 코어 플러그(CP)가 형성될 수 있다. 채널막(CH)은 코어 플러그(CP)의 측면을 둘러싸도록 형성될 수 있고, 메모리막(ML)은 채널막(CH)의 측면을 둘러싸도록 형성될 수 있다. 코어 플러그(CP)는 절연막 또는 도전막으로 형성될 수 있다. 채널막(CH)은 도프트 실리콘막으로 형성될 수 있다. 메모리막(ML)은 터널 절연막(TO), 전하 트랩막(CTL) 및 블로킹막(BX)을 포함할 수 있다. 터널 절연막(TO)은 채널막(CH)의 측면을 둘러싸도록 형성될 수 있으며, 산화막 또는 실리콘 산화막으로 형성될 수 있다. 전하 트랩막(CTL)은 터널 절연막(TO)의 측면을 둘러싸도록 형성될 수 있으며, 전하를 트랩할 수 있는 물질로 형성될 수 있다. 예를 들면, 전하 트랩막(CTL)은 질화막으로 형성될 수 있다. 블로킹막(BX)은 전하 트랩막(CTL)의 측면을 둘러싸도록 형성될 수 있으며, 산화막 또는 실리콘 산화막으로 형성될 수 있다.
셀 플러그들(CPL)는 코어 플러그(CP)의 상부에 형성된 캡핑막(capping layer; CA)을 더 포함할 수 있다. 캡핑막(CA)은 도프트 실리콘막으로 형성될 수 있다. 캡핑막(CA)은 드레인 선택 라인(DSL)이 형성된 영역에 형성될 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 블록들의 연결 구성을 설명하기 위한 회로도이다.
도 4를 참조하면, 로우 디코더(120)에 의해 동시에 선택되는 제11 및 제21 메모리 블록들(BLK11, BLK21) 각각은 Z 방향으로 연장되고 X, Y 방향으로 배치된 스트링들(ST)을 포함할 수 있다. 스트링들(ST)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결될 수 있다. 스트링들(ST) 각각은 소스 선택 트랜지스터들(SST), 메모리 셀들(MC) 및 드레인 선택 트랜지스터들(DST)을 포함할 수 있다. 예를 들면, 소스 선택 트랜지스터들(SST)은 소스 라인과 메모리 셀들(MC) 사이에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)은 메모리 셀들(MC)과 비트 라인들(BL1~BLn) 사이에 연결될 수 있다. 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인들(SSL1, SSL2_1, SSL2_2)에 연결될 수 있고, 메모리 셀들(MC)의 게이트들은 워드 라인들(WL)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인들(DSL11~DSL26)에 연결될 수 있다.
제11 메모리 블록(BLK11)에 포함된 소스 선택 트랜지스터들(SST) 중 일부는 제1 소스 선택 라인(SSL1)에 공통으로 연결될 수 있고, 나머지는 제2_1 소스 선택 라인(SSL2_1)에 공통으로 연결될 수 있다. 이 중에서 제1 소스 선택 라인(SSL1)은 제21 메모리 블록(BLK21)에 포함된 소스 선택 트랜지스터들(SST)의 일부에 공통으로 연결될 수 있다. 예를 들면, 제11 및 제21 메모리 블록들(BLK11, BLK21)에 포함된 소스 선택 트랜지스터들(SST) 중에서 Y 방향으로 배열된 제1 내지 제3 스트링들에 포함된 소스 선택 트랜지스터들(SST)은 제1 소스 선택 라인(SSL1)에 공통으로 연결될 수 있다.
제11 메모리 블록(BLK11)에 포함된 소스 선택 트랜지스터들(SST) 중 나머지 제4 내지 제6 스트링들에 포함된 소스 선택 트래지스터들(SST)은 제2_1 소스 선택 라인(SSL2_1)에 공통으로 연결될 수 있다. 제21 메모리 블록(BLK21)에 포함된 소스 선택 트랜지스터들(SST) 중 나머지 제4 내지 제6 스트링들에 포함된 소스 선택 트래지스터들(SST)은 제2_2 소스 선택 라인(SSL2_2)에 공통으로 연결될 수 있다. 제2_1 소스 선택 라인(SSL2_1)과 제2_2 소스 선택 라인(SSL2_2)은 동일한 층에서 서로 분리되지만, 로우 디코더(120)를 통해 전기적으로 서로 연결될 수 있다.
제11 및 제21 메모리 블록들(BLK11, BLK21)에 포함되고 서로 동일한 층에 위치한 메모리 셀들(MC)은 하나의 워드 라인(WL)에 공통으로 연결될 수 있고, 서로 다른 층들에 위치한 메모리 셀들(MC)은 서로 다른 워드 라인들(WL)에 연결될 수 있다. 도 4에는 회로를 간략하게 설명하기 위하여 하나의 층에 위치한 워드 라인(WL)이 도시되었으나, 실질적으로는 모든 메모리 셀들(MC)에 워드 라인들(WL)에 연결된다. 제11 및 제21 메모리 블록들(BLK11, BLK21)에 포함되고 서로 동일한 층에 위치한 메모리 셀들은 동일한 워드 라인(WL)에 연결되므로, 워드 라인들(WL) 중 선택된 워드 라인에 인가된 전압은 선택된 워드 라인에 공통으로 연결된 메모리 셀들에 공통으로 전달될 수 있다.
프로그램 또는 리드 동작 시 선택된 스트링들을 구분하기 위하여, 드레인 선택 트랜지스터들(DST)에는 서로 다른 드레인 선택 라인들(DSL11~DSL26)이 연결될 수 있다. 예를 들면, 제11 메모리 블록(BLK11)에 포함된 드레인 선택 트랜지스터들(DST) 중에서 X 방향으로 배열된 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL11~DSL16 중 어느 하나)에 공통으로 연결되고, Y 방향으로 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL11~DSL16)에 연결될 수 있다. 제21 메모리 블록(BLK21)에 포함된 드레인 선택 트랜지스터들(DST) 중에서 X 방향으로 배열된 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL21~DSL26 중 어느 하나)에 공통으로 연결되고, Y 방향으로 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL21~DSL26)에 연결될 수 있다.
연결 영역(CNR)에서는 제1 소스 선택 라인(SSL1), 제2_1 소스 선택 라인(SSL2_1), 제2_2 소스 선택 라인(SSL2_2), 워드 라인들(WL) 및 제11 내지 제26 드레인 선택 라인들(DSL11~DSL26)이 콘택들을 통해 로우 디코더(120)에 연결될 수 있다.
로우 디코더(120)는 전압 생성 회로(130)에서 생성된 동작 전압들을 제1 소스 선택 라인(SSL1), 제2_1 소스 선택 라인(SSL2_1), 제2_2 소스 선택 라인(SSL2_2), 워드 라인들(WL) 및 제11 내지 제26 드레인 선택 라인들(DSL11~DSL26)에 각각 전달하도록 구성된 복수의 패스 트랜지스터들을 포함할 수 있다. 도 4에는 복수의 패스 트랜지스터들 중에서 제1 소스 선택 라인(SSL1), 제2_1 소스 선택 라인(SSL2_1) 또는 제2_2 소스 선택 라인(SSL2_2)에 동작 전압을 전달하도록 구성된 제1 및 제2 패스 트랜지스터들(P1, P2)이 예로써 도시된다. 도 4에는 도시되지 않았으나, 로우 디코더(120)에는 워드 라인들(WL) 및 제11 내지 제26 드레인 선택 라인들(DSL11~DSL26)에 동작 전압을 전달하도록 구성된 복수의 패스 트랜지스터들이 더 포함된다.
제1 패스 트랜지스터(P1)는 제1 패스 라인(SPA1)에 인가되는 전압에 의해 턴온 또는 턴오프될 수 있고, 제2 패스 트랜지스터(P2)는 제2 패스 라인(SPA2)에 인가되는 전압에 의해 턴온 또는 턴오프될 수 있으며, 제3 패스 트랜지스터(P3)는 제3 패스 라인(SPA3)에 인가되는 전압에 의해 턴온 또는 턴오프될 수 있다.
제1 패스 트랜지스터(P1)의 드레인(drain)은 전압 생성 회로(130)에 연결될 수 있고, 소스(source)는 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 패스 트랜지스터(P2)의 드레인은 전압 생성 회로(130)에 연결될 수 있고, 소스는 제2_1 소스 선택 라인(SSL2_1)에 연결될 수 있다. 제3 패스 트랜지스터(P3)의 드레인은 전압 생성 회로(130)에 연결될 수 있고, 소스는 제2_2 소스 선택 라인(SSL2_2)에 연결될 수 있다. 따라서, 제1 패스 라인(SPA1)에 턴온 전압이 인가되면 제1 패스 트랜지스터(P1)가 턴온되므로, 전압 생성 회로(130)에서 생성된 동작 전압이 제11 및 제21 메모리 블록들(BLK11, BLK21)에 공통으로 연결된 제1 소스 선택 라인(SSL1)으로 전달될 수 있다. 제2 패스 라인(SPA2)에 턴온 전압이 인가되면 제2 패스 트랜지스터(P2)가 턴온되므로, 전압 생성 회로(130)에서 생성된 동작 전압이 제11 메모리 블록(BLK11)에 연결된 제2_1 소스 선택 라인(SSL2_1)에 전달될 수 있다. 제3 패스 라인(SPA3)에 턴온 전압이 인가되면 제3 패스 트랜지스터(P3)가 턴온되므로, 전압 생성 회로(130)에서 생성된 동작 전압이 제21 메모리 블록(BLK21)에 연결된 제2_2 소스 선택 라인(SSL2_2)에 전달될 수 있다. 따라서, 제1 내지 제3 패스 라인들(SPA1~SPA3)에 턴온 또는 턴오프 전압이 선택적으로 인가되거나, 전압 생성 회로(130)에서 서로 다른 레벨을 가지는 동작 전압들이 생성되면, 서로 다른 소스 선택 라인들에 연결된 소스 선택 트랜지스터들(SST)은 선택적으로 턴온 또는 턴오프될 수 있다. 예를 들면, 프로그램 또는 리드 동작 시, 제1 소스 선택 라인(SSL1)에 연결된 소스 선택 트랜지스터들이 턴온될 때, 제2_1 및 제2_2 소스 선택 라인들(SSL2_1, SSL2_2)에 연결된 소스 선택 트랜지스터들은 턴오프될 수 있다. 선택된 메모리 블록에서 비선택된 스트링들에 연결된 소스 선택 트랜지스터들(SST)이 선택적으로 턴오프되면, 불필요한 전류 소모량이 감소될 수 있고, 비선택된 스트링들의 채널에 전류가 흐르지 않으므로, 선택된 스트링들과 비선택된 스트링들 각각에 포함된 메모리 셀들 간 간섭이 감소될 수 있다.
상술한 회로에서, 소스 선택 라인들의 구조를 구체적으로 설명하면 다음과 같다.
도 5는 본 발명의 실시 예에 따른 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
도 5를 참조하면, 제11 및 제21 메모리 블록들(BLK11, BLK21)은 X 방향을 따라 배열될 수 있다. 제12 메모리 블록(BLK12)은 제11 메모리 블록(BLK11)과 Y 방향을 따라 배열될 수 있고, 제22 메모리 블록(BLK22)은 제21 메모리 블록(BLK21)과 Y 방향을 따라 배열될 수 있다. 따라서, 제12 및 제22 메모리 블록들(BLK12, BLK22)은 X 방향을 따라 배열될 수 있다. 제11 및 제21 메모리 블록들(BLK11, BLK21)과 제12 및 제22 메모리 블록들(BLK12, BLK22) 사이에는 슬릿(SLT)이 형성되어 메모리 블록들이 구분될 수 있다. 예를 들면, 슬릿(SLT)은 X 방향을 따라 연장된 패턴을 가질 수 있다. 따라서, Y 방향을 따라 배열된 제11 및 제12 메모리 블록들(BLK11, BLK12)은 슬릿(SLT)에 의해 서로 분리될 수 있고, Y 방향을 따라 배열된 제21 및 제22 메모리 블록들(BLK21, BLK22)도 슬릿(SLT)에 의해 서로 분리될 수 있다.
제11, 제21, 제12 및 제22 메모리 블록들(BLK11, BLK21, BLK12, BLK22)에 포함된 메모리 셀들은 셀 영역(CR)에 형성될 수 있고, 서로 다른 메모리 블록들의 셀 영역들(CR) 사이에는 연결 영역(CNR)이 형성될 수 있다. 셀 영역(CR)에는 스트링들(ST)에 해당하는 셀 플러그들(CPL)이 형성될 수 있다. 셀 영역(CR)에 형성된 드레인 선택 라인들은 드레인 분리 패턴(DP)에 의해 서로 분리될 수 있다.
서로 동일한 층에 형성된 제1 소스 선택 라인(SSL1) 및 제2_1 소스 선택 라인(SSL2_1)은 제1 소스 분리 패턴(SP1)에 의해 서로 분리될 수 있고, 제3_1 소스 선택 라인(SSL3_1) 및 제4 소스 선택 라인(SSL4)도 제1 소스 분리 패턴(SP1)에 의해 서로 분리될 수 있다. 제1 소스 분리 패턴(SP1)은 제11 메모리 블록(BLK11)의 셀 영역(CR)으로부터 X 방향을 따라 연장되고, 소스 선택 라인들을 노출하는 연결 오픈 영역(COR)에서 Y 방향을 따라 연장되며, 제12 메모리 블록(BLK12)의 셀 영역(CR)까지 X 방향을 따라 연장될 수 있다. 서로 동일한 층에 형성된 제1 소스 선택 라인(SSL1) 및 제2_2 소스 선택 라인(SSL2_2)은 제2 소스 분리 패턴(SP2)에 의해 서로 분리될 수 있고, 제3_2 소스 선택 라인(SSL3_2) 및 제4 소스 선택 라인(SSL4)도 제2 소스 분리 패턴(SP2)에 의해 서로 분리될 수 있다. 제2 소스 분리 패턴(SP2)은 제21 메모리 블록(BLK21)의 셀 영역(CR)으로부터 X 방향을 따라 연장되고, 소스 선택 라인들을 노출하는 연결 오픈 영역(COR)에서 Y 방향을 따라 연장되며, 제22 메모리 블록(BLK22)의 셀 영역(CR)까지 X 방향을 따라 연장될 수 있다. 제2_1 소스 선택 라인(SSL2_1)과 제3_1 소스 선택 라인(SSL3_1)은 슬릿(SLT)에 의해 서로 분리될 수 있으며, 제1 소스 선택 라인(SSL1)과 제4 소스 선택 라인(SSL4)도 슬릿(SLT)에 의해 서로 분리될 수 있다. 제2_2 소스 선택 라인(SSL2_2) 및 제3_2 소스 선택 라인(SSL3_2)도 슬릿(SLT)에 의해 서로 분리될 수 있다.
연결 영역(CNR)에는 셀 영역(CR)으로부터 연장된 게이트 라인들과 주변 회로를 전기적으로 서로 연결하기 위한 콘택들(CT)이 형성될 수 있다. 예를 들면, 연결 영역(CNR)에서 게이트 라인들은 계단 형태로 형성될 수 있으며, 계단 구조체의 서로 다른 층들을 노출하는 연결 오픈 영역(COR)에 콘택들(CT)이 형성될 수 있다. 게이트 라인들은 소스 선택 라인들, 워드 라인들 및 드레인 선택 라인들을 포함할 수 있다.
본 실시 예에 따르면, 연결 오픈 영역들(COR) 중에서 소스 선택 라인들을 노출하는 영역은 제1 소스 분리 패턴(SP1) 또는 제2 소스 분리 패턴(SP2)에 의해 분리될 수 있다. 제1 또는 제2 소스 분리 패턴(SP1 또는 SP2)에 의해 분리된 소스 선택 라인들에는 서로 다른 콘택들이 접할 수 있다. 예를 들면, 제1 소스 선택 라인(SSL1)은 연결 오픈 영역(COR)에 형성된 제1 콘택들(CT1)을 통해 주변 회로에 연결될 수 있다. 제2_1 소스 선택 라인(SSL2_1)은 연결 오픈 영역(COR)에 형성된 제2_1 콘택들(CT2_1)을 통해 주변 회로에 연결될 수 있다. 제2_2 소스 선택 라인(SSL2_2)은 연결 오픈 영역(COR)에 형성된 제2_2 콘택들(CT2_2)을 통해 주변 회로에 연결될 수 있다. 제3_1 소스 선택 라인(SSL3_1)은 연결 오픈 영역(COR)에 형성된 제3_1 콘택들(CT3_1)을 통해 주변 회로에 연결될 수 있다. 제3_2 소스 선택 라인(SSL3_2)은 연결 오픈 영역(COR)에 형성된 제3_2 콘택들(CT3_2)을 통해 주변 회로에 연결될 수 있다. 제4 소스 선택 라인(SSL4)은 연결 오픈 영역(COR)에 형성된 제4 콘택들(CT4)을 통해 주변 회로에 연결될 수 있다.
도 6은 도 5에 도시된 콘택들의 연결 관계를 설명하기 위한 도면이다.
도 6을 참조하면, 연결 영역(CNR)에 형성된 콘택들(CT)은 슬릿(SLT) 내에 형성된 주변 콘택들(pCT)을 통해 주변 회로에 접할 수 있고, 서로 동일한 층에 형성되고 서로 다른 메모리 블록들에 연결된 게이트 라인들은 배선들(M1~M4)을 통해 전기적으로 서로 연결될 수 있다. 예를 들면, 제1 소스 선택 라인(SSL1)에 접하는 제1 콘택들(CT1)과 제4 소스 선택 라인(SSL4)에 접하는 제4 콘택들(CT4)은 제1 배선들(M1)을 통해 전기적으로 서로 연결될 수 있다. 제2_1 소스 선택 라인(SSL2_1)에 접하는 제2_1 콘택들(CT2_1), 제2_2 소스 선택 라인(SSL2_2)에 접하는 제2_2 콘택들(CT2_2), 제3_1 소스 선택 라인(SSL3_1)에 접하는 제3_1 콘택들(CT3_1) 및 제3_2 소스 선택 라인(SSL3_2)에 접하는 제3_2 콘택들(CT3_2)은 제2 배선들(M2)을 통해 전기적으로 서로 연결될 수 있다. 제11, 제21, 제12 및 제22 메모리 블록들(BLK11, BLK21, BLK12, BLK22)의 워드 라인들에 접하는 콘택들(CT)은 제3 배선들(M3)을 통해 전기적으로 서로 연결될 수 있다. 제11, 제21, 제12 및 제22 메모리 블록들(BLK11, BLK21, BLK12, BLK22)의 드레인 선택 라인들에 접하는 콘택들(CT)은 슬릿(SLT)을 통해 각각 주변 회로에 전기적으로 연결될 수 있다.
도 7a 및 도 7b는 본 발명의 실시 예에 따라 소스 선택 라인들에 인가되는 전압을 설명하기 위한 도면들이다.
도 7a 및 도 7b를 참조하면, 제2_1 및 제3_1 소스 선택 라인들(SSL2_1, SSL3_1)은 제1 소스 분리 패턴(SP1)에 의해 제1 또는 제4 소스 선택 라인(SSL1 또는 SSL4)과 분리되고, 제2_2 및 제3_2 소스 선택 라인들(SSL2_2, SSL3_2)은 제2 소스 분리 패턴(SP2)에 의해 제1 또는 제4 소스 선택 라인(SSL1 또는 SSL4)과 분리될 수 있다. 따라서, 제2_1, 제3_1, 제2_2 및 제3_2 소스 선택 라인들(SSL2_1, SSL3_1, SSL2_2, SSL3_2)에 턴온 전압(Von)이 인가될 때, 제1 및 제4 소스 선택 라인들(SSL1, SSL4)에는 턴오프 전압(Voff)이 인가될 수 있다. 제2_1, 제3_1, 제2_2 및 제3_2 소스 선택 라인들(SSL2_1, SSL3_1, SSL2_2, SSL3_2)에 턴오프 전압(Voff)이 인가될 때, 제1 및 제4 소스 선택 라인들(SSL1, SSL4)에는 턴온 전압(Von)이 인가될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
도 8을 참조하면, 제11, 제12, 제13 및 제14 메모리 블록들(BLK11, BLK12, BLK13, BLK14)이 Y 방향을 따라 배열되고, 제21, 제22, 제23 및 제24 메모리 블록들(BLK21, BLK22, BLK23, BLK24)이 Y 방향을 따라 배열된다고 가정한다. 제11 및 제21 메모리 블록들(BLK11, BLK21)은 X 방향을 따라 배열되고, 제12 및 제22 메모리 블록들(BLK12, BLK22)은 X 방향을 따라 배열되고, 제13 및 제23 메모리 블록들(BLK13, BLK23)은 X 방향을 따라 배열되고, 제14 및 제24 메모리 블록들(BLK14, BLK24)은 X 방향을 따라 배열된다고 가정한다.
Y 방향을 따라 배열된 제11 및 제12 메모리 블록들(BLK11, BLK12)의 소스 선택 라인들은 제1 소스 분리 패턴(SP1)에 의해 분리될 수 있고, Y 방향을 따라 배열된 제21 및 제22 메모리 블록들(BLK21, BLK22)의 소스 선택 라인들은 제2 소스 분리 패턴(SP2)에 의해 분리될 수 있다. 연결 영역(CNR)에서 제1 소스 분리 패턴(SP1)의 X 방향의 길이는 제2 소스 분리 패턴(SP2)의 X 방향의 길이보다 짧을 수 있다.
Y 방향을 따라 배열된 제13 및 제14 메모리 블록들(BLK13, BLK14)의 소스 선택 라인들은 제3 소스 분리 패턴(SP3)에 의해 분리될 수 있고, Y 방향을 따라 배열된 제23 및 제24 메모리 블록들(BLK23, BLK24)의 소스 선택 라인들은 제4 소스 분리 패턴(SP4)에 의해 분리될 수 있다. 연결 영역(CNR)에서 제3 소스 분리 패턴(SP3)의 X 방향의 길이는 제2 소스 분리 패턴(SP2)의 X 방향의 길이와 동일할 수 있고, 제4 소스 분리 패턴(SP4)의 X 방향의 길이는 제1 소스 분리 패턴(SP1)의 X 방향의 길이와 동일할 수 있다.
이처럼, 제1 및 제2 소스 분리 패턴들(SP1, SP2)과 제3 및 제4 소스 분리 패턴들(SP3, SP4)이 서로 비대칭으로 배열되면, 서로 인접한 소스 선택 라인들 사이에서 발생할 수 있는 간섭이 감소할 수 있으므로, 소스 분리 패턴들의 길이는 서로 다르게 형성될 수 있다. 다만, 메모리 장치에 따라 제1 및 제2 소스 분리 패턴들(SP1, SP2)과 제3 및 제4 소스 분리 패턴들(SP3, SP4)은 서로 대칭으로 배열될 수도 있으며, 도면도 도시된 패턴 외에도 다양한 패턴으로 구현될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 단면도로써, 도 5에 도시된 연결 영역(CNR)을 I-I’ 방향으로 절단한 단면도가 도시된다.
도 9 및 도 5를 참조하면, 연결 영역(CNR)에는 셀 영역(CR)에 형성된 게이트 라인들(GL)이 연장될 수 있다. 서로 다른 층들에 형성된 게이트 라인들(GL) 사이에는 절연막들(IS)이 형성될 수 있다. 절연막(IS)과 게이트 라인(GL)은 쌍을 이룰 수 있으며, 이러한 쌍들은 게이트 라인들(GL)의 용도에 따라 소스 그룹들(S1-1, S1-2, S1-3, S2-1, S2-2, S2-3, S3-1, S3-2, S3-3), 워드 라인 그룹들(W1~W15) 또는 드레인 그룹들(D1~D3)로 구분될 수 있다. 쌍을 이루는 게이트 라인(GL)과 절연막(IS)의 적층 순서는 특정 순서로 제한되지 않는다. 예를 들면, 절연막(IS)의 상부에 게이트 라인(GL)이 적층되어 쌍이 형성될 수도 있고(91), 게이트 라인(GL)의 상부에 절연막(IS)이 적층되어 쌍이 형성될 수도 있다(92).
소스 그룹들(S1-1, S1-2, S1-3, S2-1, S2-2, S2-3, S3-1, S3-2, S3-3)은 제1 적층 구조체(1STR)를 구성할 수 있고, 워드 라인 그룹들(W1~W15)은 제1 적층 구조체(1STR)의 상부에 적층된 제2 적층 구조체(2STR)를 구성할 수 있으며, 드레인 그룹들(D1~D3)은 제2 적층 구조체(2STR)의 상부에 적층된 제3 적층 구조체(3STR)를 구성할 수 있다. 제1 내지 제3 적층 구조체들(1STR~3STR)을 구체적으로 설명하면 다음과 같다. 각 그룹의 개수는 도면에 도시된 개수로 제한되지 않는다.
소스 그룹들(S1-1, S1-2, S1-3, S2-1, S2-2, S2-3, S3-1, S3-2, S3-3) 중에서 제1-1, 제2-1 및 제3-1 소스 그룹들(S1-1, S2-1, S3-1)에 포함된 게이트 라인들(GL)은 제3_1 소스 선택 라인들(SSL3_1)일 수 있고, 제1-2, 제2-2 및 제3-2 소스 그룹들(S1-2, S2-2, S3-2)에 포함된 게이트 라인들(GL)은 제4 소스 선택 라인들(SSL4)일 수 있으며, 제1-3, 제2-3 및 제3-3 소스 그룹들(S1-3, S2-3, S3-3)에 포함된 게이트 라인들(GL)은 제3_3 소스 선택 라인들(SSL3_3)일 수 있다. 제1-1, 제2-1 및 제3-1 소스 그룹들(S1-1, S2-1, S3-1)은 제1 소스 분리 패턴(SP1)에 의해 제1-2, 제2-2 및 제3-2 소스 그룹들(S1-2, S2-2, S3-2)과 서로 분리될 수 있다. 제1-3, 제2-3 및 제3-3 소스 그룹들(S1-3, S2-3, S3-3)은 제2 소스 분리 패턴(SP2)에 의해 제1-2, 제2-2 및 제3-2 소스 그룹들(S1-2, S2-2, S3-2)과 서로 분리될 수 있다. 즉, 제1-1, 제1-2 및 제1-3 소스 그룹들(S1-1, S1-2, S1-3)은 서로 동일한 층에 형성되지만, 제1 또는 제2 소스 분리 패턴들(SP1, SP2)에 의해 서로 분리될 수 있다.
제2-1, 제2-2 및 제2-3 소스 그룹들(S2-1, S2-2, S2-3)은 서로 동일한 층에 형성되지만, 제1 또는 제2 소스 분리 패턴들(SP1, SP2)에 의해 서로 분리될 수 있다. 제3-1, 제3-2 및 제3-3 소스 그룹들(S3-1, S3-2, S3-3)은 서로 동일한 층에 형성되지만, 제1 또는 제2 소스 분리 패턴들(SP1, SP2)에 의해 서로 분리될 수 있다. 제1 소스 분리 패턴(SP1)에 인접한 제1-1, 제2-1 및 제3-1 소스 그룹들(S1-1, S2-1, S3-1)과 제1-2, 제2-2 및 제3-2 소스 그룹들(S1-2, S2-2, S3-2)은 연결 오픈 영역(COR)에서 계단 구조로 형성될 수 있으며, 계단 구조의 각 층의 상부에는 콘택들(CT)이 형성될 수 있다. 제2 분리 패턴(SP2)에 인접한 제1-3, 제2-3 및 제3-3 소스 그룹들(S1-3, S2-3, S3-3)도 연결 오픈 영역(COR)에서 계단 구조로 형성될 수 있으며, 계단 구조의 각 층의 상부에는 콘택들(CT)이 형성될 수 있다.
제3-1, 제3-2 및 제3-3 소스 그룹들(S3-1, S3-2, S3-3)의 상부에는 제1 내지 제15 워드 라인 그룹들(W1~W15)이 순차적으로 적층될 수 있으며, 제15 워드 라인 그룹(W15)의 상부에는 제1 내지 제3 드레인 그룹들(D1~D3)이 순차적으로 적층될 수 있다. 제1 내지 제15 워드 라인 그룹들(W1~W15) 및 제1 내지 제3 드레인 그룹들(D1~D3)도 복수의 연결 오픈 영역들(COR)에서 계단 구조로 형성될 수 있으며, 도면에는 도시되지 않았으나, 계단 구조 각각의 상부에 콘택들(CT)이 형성될 수 있다. 이로써, 제1 내지 제3 적층 구조물들(1STR~3STR)에는 절연막들 및 게이트 라인들이 포함될 수 있다.
도 10a 내지 도 10g는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 10a를 참조하면, 하부 구조체의 상부에 제1 적층 구조체(1STR)가 형성될 수 있다. 제1 적층 구조체(1STR)는 순차적으로 적층된 제1-1, 제2-1 및 제3-1 소스 그룹들(S1-1, S2-1, S3-1)을 포함할 수 있다. 제1-1, 제2-1 및 제3-1 소스 그룹들(S1-1, S2-1, S3-1) 각각은 절연막들 및 희생막들을 포함할 수 있다. 예를 들면, 절연막들과 희생막들이 교대로 적층되어 소스 그룹들이 형성될 수 있다.
도 10b를 참조하면, 동일한 층에 형성된 소스 그룹들을 분리하기 위하여, 제1 및 제2 트렌치들(TC1, TC2)이 형성될 수 있다. 예를 들면, 제1 적층 구조체(1STR)는 제1 트렌치(TC1)에 의해 제1-1, 제2-1 및 제3-1 소스 그룹들(S1-1, S2-1, S3-1)과 제1-2, 제2-2 및 제3-2 소스 그룹들(S1-2, S2-2, S3-2)로 분리될 수 있고, 제2 트렌치(TC2)에 의해 제1-2, 제2-2 및 제3-2 소스 그룹들(S1-2, S2-2, S3-2)과 제1-3, 제2-3 및 제3-3 소스 그룹들(S1-3, S2-3, S3-3)로 분리될 수 있다.
도 10c를 참조하면, 제1 및 제2 트렌치들(TC1, TC2)의 내부에 절연 물질을 채워 제1 및 제2 소스 분리 패턴들(SP1, SP2)이 형성될 수 있다.
도 10d를 참조하면, 제1 적층 구조체(1STR)의 상부에 제2 및 제3 적층 구조체들(2STR, 3STR)이 적층될 수 있다. 제2 적층 구조체(2STR)는 워드 라인들을 형성하기 위한 구조체일 수 있고, 제3 적층 구조체(3STR)는 드레인 선택 라인들을 형성하기 위한 구조체일 수 있다. 제2 및 제3 적층 구조체들(2STR, 3STR)도 제1 적층 구조체(1STR)와 동일한 물질들로 형성될 수 있다.
구체적으로, 제1 내지 제3 적층 구조체들(1STR~3STR)이 형성되면, 셀 영역에 셀 플러그들이 형성될 수 있고, 메모리 블록들을 서로 분리하기 위한 슬릿용 트렌치들이 메모리 블록들 사이에 형성될 수 있다. 슬릿용 트렌치들 사이로 노출된 희생막들이 제거되고, 희생막들이 제거된 영역에 도전 물질을 채워 게이트 라인들이 형성될 수 있다. 이로써, 제1 적층 구조체(1STR)는 절연막들 및 소스 라인들로 구성된 제1-1, 제2-1, 제3-1, 제1-2, 제2-2, 제3-2, 제1-3, 제2-3 및 제3-3 소스 그룹들(S1-1, S2-1, S3-1, S1-2, S2-2, S3-2, S1-3, S2-3, S3-3)을 포함할 수 있고, 제2 적층 구조체(2STR)는 절연막들 및 워드 라인들로 구성된 제1 내지 제15 워드 라인 그룹들(W1~W15)을 포함할 수 있으며, 제3 적층 구조체(3STR)는 절연막들 및 드레인 선택 라인들로 구성된 제1 내지 제3 드레인 그룹들(D1~D3)을 포함할 수 있다.
도 10e를 참조하면, 연결 오픈 영역들(COR)에 제1 내지 제3 적층 구조물들(1STR~3STR)의 서로 다른 층들이 계단 구조로 노출되도록 식각 공정이 수행될 수 있다. 예를 들면, 제3 적층 구조체(3STR)의 일부에 수직 방향으로 향하는 계단 구조체를 형성한 후, 적층된 구제체들의 깊이에 따라 식각 공정을 수행하여 제3 적층 구조체(3STR)부터 제1 적층 구조체(1STR)까지 연결 오픈 영역들(COR)을 통해 노출되는 계단 구조체들이 형성될 수 있다.
도 10f를 참조하면, 연결 오픈 영역들을 통해 노출된 계단 구조체들이 모두 덮이도록, 전체 구조의 상부에 층간 절연막(ITL)이 형성될 수 있다.
도 10g를 참조하면, 층간 절연막(ITL)을 수직으로 관통하는 수직 홀들(HL)을 형성하고, 수직 홀들(HL)의 내부에 도전 물질을 채워 콘택들(CT)을 형성할 수 있다. 예를 들면, 수직 홀들(HL)은 제1 내지 제3 적층 구조체들(1STR~3STR)에 형성된 서로 다른 계단 구조체들이 노출되도록 형성될 수 있다. 콘택들(CT)을 구성하는 도전 물질로는 도프트 실리콘, 텅스텐, 니켈 등이 사용될 수 있다. 제2 적층 구조체(2STR)의 제1 내지 제15 워드 라인 그룹들(W1~W15)에 접하는 콘택들(CT) 중 서로 동일한 층에 형성된 콘택들(CT)은 배선(미도시)을 통해 서로 접할 수 있다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면들이다.
도 11a를 참조하면, 프로그램 또는 리드 동작 시, 복수의 스트링들중에서 제11 메모리 블록(BLK11)에 포함된 제1 스트링들(ST1)이 선택된 스트링들이라고 가정한다. 제1 스트링들(ST1)이 선택될 수 있도록, 제1 스트링들(ST1)에 연결된 제11 드레인 선택 라인(DSL11)에는 턴온 전압(Von)이 인가될 수 있고, 나머지 제12 내지 제26 드레인 선택 라인들(DSL12~DSL26)에는 턴오프 전압(Voff)이 인가될 수 있다.
제1 스트링들(ST1)이 제1 소스 선택 라인(SSL1)에 연결되므로, 제1 소스 선택 라인(SSL1)에는 턴온 전압(Von)이 인가될 수 있고, 나머지 제2_1 및 제2_2 소스 선택 라인들(SSL2_1, SSL2_2)에는 턴오프 전압(Voff)이 인가될 수 있다.
도 11b를 참조하면, 프로그램 또는 리드 동작 시, 복수의 스트링들중에서 제21 메모리 블록(BLK21)에 포함된 제5 스트링들(ST5)이 선택된 스트링들이라고 가정한다. 제5 스트링들(ST5)이 선택될 수 있도록, 제5 스트링들(ST5)에 연결된 제25 드레인 선택 라인(DSL25)에는 턴온 전압(Von)이 인가될 수 있고, 나머지 제11 내지 제24 및 제26 드레인 선택 라인들(DSL11~DSL24, DSL26)에는 턴오프 전압(Voff)이 인가될 수 있다.
제5 스트링들(ST5)이 제2 소스 선택 라인(SSL2)에 연결되므로, 제2_1 및 제2_2 소스 선택 라인들(SSL2_1, SSL2_2)에는 턴온 전압(Von)이 인가될 수 있고, 나머지 제1 소스 선택 라인(SSL1)에는 턴오프 전압(Voff)이 인가될 수 있다.
도 12는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 12를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고 받고, 전원 커넥터(4002)를 통해 전원을 공급받을 수 있다. SSD(4200)는 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 공급 장치(4230) 및 버퍼 메모리(4240)를 포함한다.
본 발명의 실시 예에 따르면, 복수의 플래시 메모리들(4221~422n) 각각은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구성될 수 있다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(universal flash storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 공급 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결될 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 전원 전압을 충전할 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)에게 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 공급 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 공급 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 사용될 수 있다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터, 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 13은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 전압 생성 회로
140: 소스 라인 드라이버 150: 컨트롤 회로
160: 페이지 버퍼 170: 컬럼 디코더
180: 입출력 회로 CNR: 연결 영역
CR: 셀 영역 SSL: 소스 선택 라인
WL: 워드 라인 DSL: 드레인 선택 라인
CT: 콘택 pCT: 주변 콘택
SP: 소스 분리 패턴

Claims (18)

  1. 제1 메모리 블록에 포함되고, 복수의 셀 플러그들을 포함하는 제1 셀 플러그 그룹 및 제2 셀 플러그 그룹;
    제2 메모리 블록에 포함되고, 복수의 셀 플러그들을 포함하는 제3 셀 플러그 그룹 및 제4 셀 플러그 그룹;
    상기 제1 및 제2 메모리 블록들 사이에 형성된 연결 영역;
    상기 제1 및 제3 셀 플러그 그룹들에 공통으로 연결된 제1 소스 선택 라인;
    상기 제2 셀 플러그 그룹에 연결된 제2 소스 선택 라인; 및
    상기 제4 셀 플러그 그룹에 연결된 제3 소스 선택 라인을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 블록, 상기 연결 영역 및 상기 제2 메모리 블록이 제1 방향을 따라 배열되면,
    상기 제1 및 제2 셀 플러그 그룹들은 상기 제1 메모리 블록 내에서 상기 제1 방향에 직교하는 제2 방향을 따라 배열되고,
    상기 제3 및 제4 셀 플러그 그룹들은 상기 제2 메모리 블록 내에서 상기 제2 방향을 따라 배열되는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 소스 선택 라인은 제1 분리 패턴에 의해 상기 제3 소스 선택 라인과 분리되는 메모리 장치.
  4. 제2항에 있어서,
    상기 제2 소스 선택 라인은 제2 분리 패턴에 의해 상기 제3 소스 선택 라인과 분리되는 메모리 장치.
  5. 제1항에 있어서,
    상기 연결 영역 내에서, 상기 제2 및 제3 소스 선택 라인들은 서로 분리되는 메모리 장치.
  6. 제5항에 있어서,
    상기 연결 영역 내에서, 상기 제2 및 제3 선택 라인들 사이에 상기 제1 소스 선택 라인으로부터 돌출된 부분이 형성되는 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 메모리 블록, 상기 연결 영역 및 상기 제2 메모리 블록의 하부에 배치된 주변 회로를 더 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 주변 회로는,
    프로그램, 리드 또는 소거 동작에 필요한 동작 전압을 생성하도록 구성된 전압 생성 회로; 및
    상기 동작 전압을 상기 제1 및 제3 메모리 블록들에 전송하거나, 상기 제2 및 제4 메모리 블록들에 전송하도록 구성된 로우 디코더를 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 로우 디코더는,
    상기 연결 영역에서 제1 콘택을 통해 상기 동작 전압을 상기 제1 소스 선택 라인에 전달하도록 구성된 제1 패스 트랜지스터;
    상기 연결 영역에서 제2 콘택을 통해 상기 동작 전압을 상기 제2 소스 선택 라인에 전달하도록 구성된 제2 패스 트랜지스터; 및
    상기 연결 영역에서 제3 콘택을 통해 상기 동작 전압을 상기 제3 소스 선택 라인에 전달하도록 구성된 제3 패스 트랜지스터를 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 내지 제3 패스 트랜지스터들은 선택적으로 턴온(turn-on) 또는 턴오프(turn-off)되도록 구성되는 메모리 장치.
  11. 주변 회로; 및
    상기 주변 회로 상에 적층된 소스 라인, 소스 선택 라인들, 워드 라인들 및 드레인 선택 라인들을 포함하는 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이는,
    제1 방향을 따라 배열된 제1 및 제2 메모리 블록들; 및
    상기 제1 및 제2 메모리 블록들 사이에 형성된 연결 영역을 포함하고,
    상기 소스 선택 라인들은,
    상기 제1 메모리 블록에 포함된 제1 셀 플러그 그룹과 상기 제2 메모리 블록에 포함된 제2 셀 플러그 그룹에 공통으로 연결된 제1 소스 선택 라인;
    상기 제1 메모리 블록에 포함된 제3 셀 플러그 그룹에 연결되고, 상기 연결 영역으로 연장된 제2 소스 선택 라인; 및
    상기 제2 메모리 블록에 포함된 제4 셀 플러그 그룹에 연결되고, 상기 연결 영역으로 연장된 제3 소스 선택 라인을 포함하는 메모리 장치.
  12. 제11항에 있어서,
    상기 소스 선택 라인들은 상기 제1 또는 제2 메모리 블록에 포함된 소스 선택 트랜지스터들의 게이트들에 연결된 메모리 장치.
  13. 제11항에 있어서,
    상기 워드 라인들은 상기 제1 또는 제2 메모리 블록에 포함된 메모리 셀들의 게이트들에 연결된 메모리 장치.
  14. 제11항에 있어서,
    상기 드레인 선택 라인들은 상기 제1 또는 제2 메모리 블록에 포함된 드레인 선택 트랜지스터들의 게이트들에 연결된 메모리 장치.
  15. 제11항에 있어서,
    상기 연결 영역 내에서, 상기 제2 소스 선택 라인과 상기 제3 소스 선택 라인은 서로 이격되는 메모리 장치.
  16. 제15항에 있어서,
    상기 제2 소스 선택 라인은 제1 분리 패턴에 의해 상기 제1 소스 선택 라인과 분리되는 메모리 장치.
  17. 제15항에 있어서,
    상기 제3 소스 선택 라인은 제2 분리 패턴에 의해 상기 제1 소스 선택 라인과 분리되는 메모리 장치.
  18. 제15항에 있어서,
    상기 연결 영역 내에서, 상기 제2 소스 선택 라인과 상기 제3 소스 선택 라인 사이에는 상기 제1 분리 패턴, 상기 제1 소스 선택 라인으로부터 돌출된 부분 및 상기 제2 분리 패턴이 형성되는 메모리 장치.
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