CN111968685A - 半导体存储器装置 - Google Patents

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Abstract

提供一种半导体存储器装置。该半导体存储器装置包括：存储器单元阵列，其设置在基板上；位线，其连接至存储器单元阵列；外围电路，其设置在存储器单元阵列和基板之间，外围电路包括晶体管；导线，其设置在存储器单元阵列和晶体管之间；下连接结构，其连接导线和晶体管；以及两个或更多个上连接结构，其连接位线和导线，两个或更多个上连接结构彼此间隔开。

Description

半导体存储器装置
技术领域
本公开总体上涉及半导体存储器装置，并且更具体地，涉及三维半导体存储器装置。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。为了提高存储器单元的集成度，已经提出了三维半导体存储器装置。
已经开发了各种三维半导体存储器装置以提高其集成度和稳定性。三维半导体存储器装置的操作可靠性可能由于各种原因而降低。
发明内容
根据本公开的实施方式，可以提供一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，其设置在基板上；位线，其连接至存储器单元阵列；外围电路，其设置在存储器单元阵列和基板之间，外围电路包括晶体管；导线，其设置在存储器单元阵列和晶体管之间；下连接结构，其连接导线和晶体管；以及两个或更多个上连接结构，其连接位线和导线，两个或更多个上连接结构彼此间隔开。
根据本公开的实施方式，可以提供一种半导体存储器装置，该半导体存储器装置包括：位线，其设置在包括晶体管的基板上；导线，其设置在基板和位线之间；下连接结构，其连接在晶体管和导线之间；第一上连接结构和第二上连接结构，其从导线朝向位线延伸以与导线和位线接触；以及第一单元串，其设置在第一上连接结构和第二上连接结构之间，第一单元串连接至位线。
根据本公开的实施方式，可以提供一种半导体存储器装置，该半导体存储器装置包括：基板，其包括晶体管；位线，其布置在基板上以在第一方向上彼此间隔开；存储器单元阵列，其设置在位线和基板之间；导线，其设置在存储器单元阵列和基板之间，导线与位线平行地延伸；下连接结构，其分别将晶体管连接至导线；第一上连接结构，其分别将导线连接至位线；以及第二上连接结构，其分别将导线连接至位线。存储器单元阵列可以包括第一栅极层叠结构和第二栅极层叠结构，第一栅极层叠结构设置在位线与基板之间，并且在与第一方向交叉的第二方向上与晶体管交替设置，第二栅极层叠结构在第二方向上与第一栅极层叠结构间隔开并沿第二方向布置。第一上连接结构可以设置在第一栅极层叠结构之间，并且第二上连接结构可以设置在第二栅极层叠结构之间。
附图说明
图1是示意性地例示根据本公开的实施方式的半导体存储器装置的框图。
图2是例示根据本公开的实施方式的存储器单元阵列和页缓冲器电路的示意性布局的平面图。
图3和图4是例示根据本公开的实施方式的将图2所示的页缓冲器电路中所包括的晶体管连接至存储器单元阵列的结构的图。
图5A至图5E是例示单元串的各种实施方式的立体图。
图6是图5C所示的区域X的放大图。
图7A至图7E是例示根据本公开的实施方式的将图2所示的页缓冲器电路的晶体管连接至位线的结构的平面图。
图8是例示根据本公开的实施方式的存储器系统的配置的框图。
图9是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文中公开的特定的结构性描述或功能性描述仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以通过各种形式实现，并且不能被解释为限于本文阐述的实施方式。
将参照附图来描述实施方式的示例。本文参照作为实施方式(和中间结构)的示例的示意图示的截面图示来描述实施方式的示例。这样，由于例如制造技术和/或公差导致的图示形状的变化是可以预期的。因此，实施方式不应被解释为限于本文所例示的特定形状，而是可以包括由例如制造引起的形状偏差。在附图中，为了清楚起见，可能夸大了层和区域的长度和尺寸。附图中相似的附图标记指代相似的元件。还应理解，当层被称为在另一层或基板“上”时，其可以直接在另一层或基板上，或者也可以存在中间层。还应注意，在本说明书中，“连接/联接”不仅指一个组件直接联接另一组件，而且还指一个组件通过中间组件间接联接另一组件。另外，只要没有特别提及，单数形式可以包括复数形式，反之亦然。
将理解，尽管术语第一、第二、第三等在本文中可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离本公开的教导的情况下，以下讨论的第一元件、组件、区域、层或部分可以称为第二元件、组件、区域、层或部分。
实施方式提供了一种能够提高其操作可靠性的半导体存储器装置。
图1是示意性地例示根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置可以包括设置在基板SUB上的外围电路PC和存储器单元阵列CAR。
基板SUB可以是单晶半导体层。例如，基板SUB可以是绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板、或通过选择性外延生长工艺形成的外延膜。
存储器单元阵列CAR可以包括多个存储器块。每个存储器块可以包括多个单元串。每个单元串可以电连接至栅极层叠结构、位线和源极线。栅极层叠结构可以包括字线和选择线。每条选择线用作与其对应的选择晶体管的栅电极，并且每条字线用作与其对应的存储器单元的栅电极。
外围电路PC可以包括电连接至存储器单元阵列CAR的NMOS晶体管和PMOS晶体管、电阻器和电容器。NMOS晶体管和PMOS晶体管、电阻器和电容器可以用作构成行解码器、列解码器、页缓冲器电路和控制逻辑的元件。外围电路PC可以设置在存储器单元阵列CAR和基板SUB之间。例如，存储器单元阵列CAR可以与外围电路PC交叠。当存储器单元阵列CAR与外围电路PC交叠时，能够减小存储器单元阵列CAR和外围电路PC所占据的基板SUB的面积。
图2是例示根据本公开的实施方式的存储器单元阵列和页缓冲器电路的示意性布局的平面图。
参照图2，存储器单元阵列CAR可以包括多个存储器块BLK。存储器块BLK可以彼此间隔开。
页缓冲器电路PB可以通过相邻存储器块BLK之间的空间而露出。页缓冲器电路PB可以包括在图1所示的外围电路PC中。页缓冲器电路PB可以通过位线BL1至BLm(m是自然数)连接至存储器块BLK。页缓冲器电路PB可以通过位线BL1至BLm从存储器单元阵列CAR读取数据，或者可以通过位线BL1至BLm对存储器单元阵列CAR进行编程。
位线BL1至BLm被布置为彼此间隔开。例如，位线BL1至BLm可以布置为在第一方向I上彼此间隔开，并且存储器块BLK可以布置为在与第一方向I交叉的第二方向II上彼此间隔开。例如，第一方向I和第二方向II可以彼此垂直交叉。
位线BL1至BLm中的每条可以延伸以与存储器块BLK和页缓冲器电路PB交叠。例如，位线BL1至BLm中的每条可以在第二方向II上延伸。
图3和图4是例示根据本公开的实施方式的将图2所示的页缓冲器电路PB中所包括的晶体管连接至存储器单元阵列CAR的结构的图。
图3是例示将晶体管HVN连接至存储器单元阵列CAR的结构的示意性立体图。
参照图3，外围电路PC可以包括晶体管HVN，并且存储器单元阵列CAR可以包括沿着位线BL1的延伸方向布置的存储器块BLK1至BLKk(k是自然数)。
晶体管HVN可以经由与其对应的位线BL1连接至存储器单元阵列CAR。存储器单元阵列CAR中包括的存储器块BLK1至BLKk可以在作为位线BL1的延伸方向的第二方向II上彼此相邻布置。
位线BL1可以通过各种方式连接至存储器块BLK1至BLKk。在实施方式中，位线BL1可以通过连接至存储器块BLK1至BLKk的位线接触插塞BCT连接至存储器块BLK1至BLKk。
晶体管HVN可以包括在图2所示的页缓冲器电路PB中。也就是说，晶体管HVN可以用于从存储器单元阵列CAR读取数据或对存储器单元阵列CAR进行编程。除了图3所示的晶体管HVN之外，图2所示的页缓冲器电路PB还可以包括多个晶体管。例如，分别对应于图2中所示的位线BL1至BLm的晶体管可以包括在页缓冲器电路PB中。
晶体管HVN可以包括在基板101的有源区ACT中限定的结Jn1和Jn2以及在基板101的有源区ACT上形成的栅电极107。可以在形成于基板101中的隔离层103之间限定基板101的有源区ACT。隔离层103是限定基板101的有源区ACT的图案，并且可以由绝缘材料形成。栅电极107可以形成在基板101的有源区ACT上，并且栅极绝缘层105插置在栅电极107和有源区ACT之间。结Jn1和Jn2是通过将导电型杂质注入到基板101的有源区ACT中而限定的区域，并且可以设置在栅电极107的两侧。例如，结Jn1和Jn2中的每一个可以包括n型杂质。结Jn1和Jn2中的每一个用作源极结或漏极结。
可以用设置在基板101上的下绝缘结构109覆盖晶体管HVN。下绝缘结构109可以形成为其中层叠了两个或更多个绝缘层的结构。
晶体管HVN可以经由下连接结构130、导线CL1以及两个或更多个上连接结构140N和140F连接至与其对应的位线BL1。
下连接结构130可以连接在与其对应的晶体管HVN和与其对应的导线CL1之间。下连接结构130可以包括导电连接图案120、131和133。连接图案120、131和133可以在第三方向III上层叠。第三方向III是与沿着第一方向I和第二方向II延伸的平面交叉的方向。例如，第三方向III可以与平面垂直交叉。
导线CL1可以设置在与其对应的晶体管HVN与存储器单元阵列CAR之间。换句话说，导线CL1可以设置在与其对应的位线BL1和与其对应的下连接结构130之间。导线CL1的电阻可以低于位线BL1的电阻。在实施方式中，导线CL1可以包括具有比位线BL1的电阻低的电阻的导电材料。在实施方式中，导线CL1在第三方向III上的厚度可以形成为比位线BL1的厚度更厚。导线CL1可以平行于位线BL1地延伸，以连接面对着与其对应的位线BL1的两个或更多个接触节点。
上连接结构140N和140F可以从与其对应的导线CL1的接触节点朝向与其对应的位线BL1延伸。也就是说，上连接结构140N和140F可以设置在位线BL1与导线CL1之间，并且将位线BL1连接至导线CL1。上连接结构140N和140F中的每一个可以包括一个或更多个导电图案。在实施方式中，上连接结构140N和140F中的每一个可以包括从导线CL1延伸以与位线BL1接触的单个导电接触插塞。在实施方式中，上连接结构140N和140F中的每一个可以包括层叠在导线CL1和位线BL1之间的两个或更多个导电连接图案。
上连接结构140N和140F可以设置为在位线BL1的延伸方向上彼此间隔开。例如，上连接结构140N和140F可以设置为在第二方向II上彼此间隔开。设置在位线BL1和导线CL1之间的存储器块BLK1至BLKk中的至少一个可以设置在沿位线BL1的延伸方向相邻的上连接结构之间。例如，上连接结构140N和140F可以包括第一上连接结构140N和第二上连接结构140F。存储器块BLK1至BLKk可以设置在第一上连接结构140N和第二上连接结构140F之间。
第一上连接结构140N可以与下连接结构130交叠，或者可以设置为靠近晶体管HVN。第二上连接结构140F不与下连接结构130交叠，并且可以比第一上连接结构140N与晶体管HVN间隔开更远。
设置在外围电路PC和位线BL1之间的存储器块BLK1至BLKk可以与页缓冲器电路PB中包括的任何一个晶体管HVN间隔开不同的距离。例如，存储器块BLK1至BLKk可以包括与晶体管HVN相邻的第一存储器块BLK1和比第一存储器块BLK1与晶体管HVN间隔开更远的第[k]存储器块BLKk。根据本公开的实施方式，晶体管HVN可以通过导线CL1、第二上连接结构140F和位线BL1连接至第[k]存储器块BLKk。通过导线CL1能够补偿位线BL1的负载效应。
图4是例示将图3所示的存储器单元阵列CAR中包括的单元串连接至晶体管HVN的结构的示意性截面图。
参照图4，结Jn1可以与下连接结构130A接触。结Jn1是参照图3描述的晶体管HVN的结Jn1和Jn2之一并且可以限定在基板101的由隔离层103限定的有源区ACT中。
下连接结构130A可以包括连接至晶体管的结Jn1的第一连接图案120A。第一连接图案120A可以包括层叠在结Jn1和导线CL1之间的第一导电接触插塞121A、第一金属图案123A和第二导电接触插塞125A。第一导电接触插塞121A可以与结Jn1接触，并且朝向导线CL1延伸。第一金属图案123A可以设置在第一导电接触插塞121A上。第一金属图案123A可以形成为在水平面上具有比第一导电接触插塞121A的面积宽的面积，以增加接触裕度(margin)。第二导电接触插塞125A可以从第一金属图案123A朝向导线CL1延伸。
下连接结构130A还可以包括设置在第二导电接触插塞125A和导线CL1之间的第二连接图案131A。第二连接图案131A是第二金属图案，并且可以设置在第二导电接触插塞125A上。第二连接图案131A可以形成为在水平面上具有比第二导电接触插塞125A的面积宽的面积，以增加接触裕度。
下连接结构130A还可以包括设置在第二连接图案131A和导线CL1之间的第三连接图案133A。第三连接图案133A是第三导电接触插塞，并且可以设置在第二连接图案131A上。第三连接图案133A可以从第二连接图案131A延伸以与导线CL1接触。
单元串CST1和CST2可以设置在通过第一上连接结构140N和第二上连接结构140F彼此连接的导线CL1和位线BL1之间。单元串CST1和CST2可以分别包括在存储器块BLK1和BLKk中。例如，单元串CST1和CST2可以包括第一存储器块BLK1中所包括的第一单元串CST1和第[k]存储器块BLKk中所包括的第二单元串CST2。第一单元串CST1和第二单元串CST2可以设置在第一上连接结构140N和第二上连接结构140F之间。
第一单元串CST1和第二单元串CST2可以经由位线接触插塞BCT连接至位线BL1。第一单元串CST1和第二单元串CST2可以与晶体管的结Jn1间隔开不同的距离。例如，第二单元串CST2可以比第一单元串CST1与晶体管的结Jn1间隔开更远。第一单元串CST1和第二单元串CST2可以按照各种结构形成。
图5A至图5E是例示单元串的各种实施方式的立体图。为了便于描述，在图5A至图5E中未示出层间绝缘层。在图5A至图5E中示出的第一方向I、第二方向II和第三方向III与参照图2至图4定义的相同。
参照图5A至图5E，每个单元串CST可以包括设置在位线BL下方的栅极层叠结构GST和贯穿栅极层叠结构GST的沟道结构CH。沟道结构CH的一端可以经由位线接触插塞BCT连接至与其对应的位线。沟道结构CH所贯穿的栅极层叠结构GST可以设置在参照图3和图4描述的位线BL和导线CL1之间。图3和图4所示的位线BL可以对应于图5A至图5E所示的位线BL中的任一条。
栅极层叠结构GST可以包括沿着沟道结构CH的延伸方向彼此间隔开地层叠的电极图案CP1至CPn(n是自然数)。例如，电极图案CP1至CPn可以分别设置在沿第三方向III顺序布置并且彼此间隔开的第一层至第n层中。第一层被定义为最远离位线BL设置的层，并且第n层被定义为最靠近位线BL设置的层。电极图案CP1至CPn中的每一个可以具有在与位线BL交叉的方向上延伸的线形状。
参照图5A至图5D，电极图案CP1至CPn当中至少设置在第n层中的第n图案CPn可以用作漏极选择线DSL。然而，本公开不限于此。例如，设置在第n层中的第n图案CPn可以用作漏极选择线DSL，并且此外，设置在第(n-1)层中的第(n-1)图案CPn-1可以用作其它漏极选择线DSL。
电极图案CP1至CPn当中至少设置在第一层中的第一图案CP1可以用作源极选择线SSL。然而，本公开不限于此。例如，设置在第一层中的第一图案CP1和设置在第二层中的第二图案CP2可以用作源极选择线SSL。
设置在漏极选择线DSL和源极选择线SSL之间的电极图案(例如，CP3至CPn-2)可以用作字线WL。
设置在同一层中的漏极选择线DSL可以通过与字线WL交叠的上狭缝USI彼此分离开。
在另一示例中，参照图5E，电极图案CP1至CPn可以通过狭缝SI分离成源极侧层叠结构GST_S和漏极侧层叠结构GST_D。
电极图案CP1至CPn当中至少设置在第n层的第n图案CPn可以用作漏极选择线DSL和源极选择线SSL。然而，本公开不限于此。例如，设置在第n层中的第n图案CPn可以用作漏极选择线DSL和源极选择线SSL，并且此外，设置在第(n-1)层中的第(n-1)图案CPn-1可以用作其它的漏极选择线DSL和源极选择线SSL。源极选择线包括在源极侧层叠结构GST_S中，并且漏极选择线DSL包括在漏极侧层叠结构GST_D中。
包括在漏极侧层叠结构GST_D中并且设置在漏极选择线DSL下方的电极图案(例如，CP1至CPn-2)可以用作漏极侧字线WL_D。包括在源极侧层叠结构GST_S中并且设置在源极选择线SSL下方的电极图案(例如，CP1至CPn-2)可以用作源极侧字线WL_S。
再次参照图5A至5E，源极选择线SSL可以用作源极选择晶体管的栅极。字线WL、漏极侧字线WL_D和源极侧字线WL_S可以用作存储器单元的栅极。漏极选择线DSL可以用作漏极选择晶体管的栅极。
每个单元串CST可以包括至少一个源极选择晶体管、串联连接至源极选择晶体管的存储器单元、以及串联连接至存储器单元的至少一个漏极选择晶体管。沟道结构CH可以形成为各种结构以串联连接存储器单元。
参照图5A，沟道结构CH可以贯穿漏极选择线、字线WL和源极选择线SSL，并且直接连接至设置在电极图案CP1至CPn下方的源极层SL。
源极层SL可以与沟道结构CH的底表面接触。源极层SL可以由包括源极掺杂剂的掺杂半导体层形成。源极掺杂剂可以包括n型杂质。例如，源极层SL可以包括n型掺杂硅。
沟道结构CH的侧壁可以由存储器层ML围绕。存储器层ML可以沿沟道结构CH的侧壁延伸以敞开沟道结构CH的上表面和底表面。
参照图5B，沟道结构CH可以贯穿漏极选择线DSL、字线WL和源极选择线SSL，并且延伸至设置在电极图案CP1至CPn下方的源极层SL的内部。
源极层SL可以包括第一源极层SL1、接触源极层CTS和第二源极层SL2。沟道结构CH可以贯穿第二源极层SL2和接触源极层CTS，并且延伸至第一源极层SL1的内部。
第一源极层SL1可以围绕沟道结构CH的下端。第一源极层SL1可以由包括源极掺杂剂的掺杂半导体层形成。源极掺杂剂可以包括n型杂质。例如，第一源极层SL1可以包括n型掺杂硅。
接触源极层CTS可以设置在第一源极层SL1上，并与第一源极层SL1的上表面接触。接触源极层CTS可以比第一源极层SL1和第二源极层SL2朝向沟道结构CH进一步侧向突出。接触源极层CTS可以与沟道结构CH的侧壁直接接触。接触源极层CTS围绕沟道结构CH。
第二源极层SL2可以设置在接触源极层CTS和源极选择线SSL之间。在一些情况下，可以省略第二源极层SL2。
接触源极层CTS和第二源极层SL2中的每一个可以由包括源极掺杂剂的掺杂半导体层形成。源极掺杂剂可以包括n型杂质。例如，接触源极层CTS和第二源极层SL2中的每一个可以包括n型掺杂硅。
第一存储器层ML1可以设置在沟道结构CH和第一源极层SL1之间。沟道结构CH的比接触源极层CTS朝向位线BL进一步突出的上侧壁可以由第二存储器层ML2围绕。第一存储器层ML1和第二存储器层ML2可以通过接触源极层CTS彼此分离开。
参照图5C，沟道结构CH可以贯穿漏极选择线DSL和字线WL。沟道结构CH可以连接至贯穿源极选择线SSL的下沟道结构LPC。
图6是图5C所示的区域X的放大图。
参照图5C和图6，下沟道结构LPC在沟道结构CH下方连接至与其对应的沟道结构CH。下沟道结构LPC可以包括掺杂半导体层。例如，下沟道结构LPC可以包括n型掺杂硅。沟道结构CH可以由存储器层ML围绕。存储器层ML可以沿着沟道结构CH的侧壁延伸以敞开沟道结构CH的上表面和底表面。下沟道结构LPC的侧壁可以由栅极绝缘层GI围绕。栅极绝缘层GI可以沿着下沟道结构LPC的侧壁延伸以敞开下沟道结构LPC的上表面和底表面。
源极层SL可以与下沟道结构LPC的底表面直接接触。源极层SL可以由与参照图5A描述的源极层SL相同的材料形成。沟道结构CH可以经由下沟道结构LPC连接至源极层SL。
参照图5D，沟道结构CH可以包括贯穿电极图案CP1至CPn的柱部和从柱部沿水平方向延伸的水平部HP。沟道结构CH的水平部HP可以与第一图案CP1的下表面平行地延伸。水平部HP可以设置在掺杂区DA和第一图案CP1之间。
在实施方式中，掺杂区DA可以由包括阱掺杂剂的掺杂半导体层形成。阱掺杂剂可以包括p型杂质。例如，掺杂区DA可以包括p型掺杂硅。
每个柱部的侧壁可以由存储器层ML围绕。存储器层ML可以在与其对应的水平部HP和第一图案CP1之间延伸。存储器层ML可以在与其对应的水平部HP和掺杂区DA之间延伸。
参照图5E，沟道结构CH可以包括源极侧柱S_PL、漏极侧柱D_PL和水平部HP。漏极侧柱D_PL贯穿漏极侧层叠结构GST_D，并且连接至水平部HP。源极侧柱S_PL可以电连接至设置在位线BL和源极侧层叠结构GST_S之间的公共源极线CSL。源极侧柱S_PL贯穿源极侧层叠结构GST_S，并且连接至水平部HP。水平部HP可以掩埋在管道栅PG中。管道栅PG可以设置在源极侧层叠结构GST_S和漏极侧层叠结构GST_D下方，并且围绕水平部HP。管道栅PG可以用作管式晶体管的栅极。管式晶体管可以根据传输到管道栅PG的信号而通过水平部HP电连接源极侧柱S_PL和漏极侧柱D_PL。
沟道结构CH的外壁可以由存储器层ML围绕。存储器层ML可以沿沟道结构CH的外壁延伸以敞开漏极侧柱D_PL的上表面和源极侧柱S_PL的上表面。
参照图5A至图5E描述的存储器层ML、第一存储器层ML1和第二存储器层ML2中的每一个可以包括用于存储数据的数据储存层。除了数据储存层之外，存储器层ML、第一存储器层ML1和第二存储器层ML2中的每一个可以包括彼此面对地设置的隧道绝缘层和阻挡绝缘层，数据储存层插置于隧道绝缘层和阻挡绝缘层之间。数据储存层可以由能够存储使用福勒-诺德海姆隧道技术改变的数据的材料层形成。为此，数据储存层可以由各种材料形成。例如，数据储存层可以由其中可以捕获电荷的氮化物层形成。然而，本公开的实施方式不限于此，并且数据储存层可以包括硅、相变材料、纳米点等。阻挡绝缘层可以包括能够阻挡电荷的氧化物层。隧道绝缘层可以由氧化硅层形成，电荷可以通过该氧化硅层隧穿。
参照图5A至图5E，栅极层叠结构GST和贯穿栅极层叠结构GST的沟道结构CH可以包括在参照图2描述的每个存储器块BLK中或者参照图3和图4描述的存储器块BLK1至BLKk中的每一个中。
图7A至图7E是例示根据本公开的实施方式的将图2所示的页缓冲器电路PB的晶体管连接至位线BL1至BLm的结构的平面图。在图7A至图7E中示出的第一方向I、第二方向II和第三方向III与参照图2至图4定义的相同。
图7A是例示页缓冲器电路和栅极层叠结构GST1和GST2中所包括的晶体管HVNa至HVNf的布局的实施方式的平面图。参照图3和图4描述的晶体管HVN可以对应于图7A所示的晶体管HVNa至HVNf中的任何一个。
参照图7A，晶体管HVNa至HVNf可以包括在图2所示的页缓冲器电路PB中。也就是说，晶体管HVNa至HVNf可以用于从连接至栅极层叠结构GST1和GST2的单元串CST1和CST2读取数据或对单元串CST1和CST2进行编程。
栅极层叠结构GST1和GST2可以构成图2所示的存储器块BLK，或者图3和图4中所示的存储器块BLK1至BLKk。栅极层叠结构GST1和GST2中的每一个可以在第一方向I上延伸。栅极层叠结构GST1和GST2可以布置为在第二方向II上彼此间隔开。栅极层叠结构GST1和GST2可以包括第一栅极层叠结构GST1和第二栅极层叠结构GST2。每个第一栅极层叠结构GST1可以连接至多个第一单元串CST1，并且每个第二栅极层叠结构GST2可以连接至多个第二单元串CST2。第一单元串CST1和第二单元串CST2中的每一个可以包括与其对应的栅极层叠结构以及贯穿栅极层叠结构的沟道结构，如参照图5A至图5E所述。
晶体管HVNa至HVNf和第一栅极层叠结构GST1可以在第二方向II上交替布置。第二栅极层叠结构GST2可以与第一栅极层叠结构GST1间隔开，并且可以沿第二方向II布置。晶体管HVNa至HVNf可以沿与第一方向I和第二方向II对角的方向布置。晶体管HVNa至HVNf可以分别被在第二方向II上相邻的第一栅极层叠结构GST1之间的空间而露出。
图7B和图7C是例示晶体管HVNa至HVNf和下连接结构的布局的实施方式的平面图。参照图3描述的下连接结构130和参照图4描述的下连接结构130A中的每一个对应于图7B和图7C中所示的下连接结构中的任何一个。
每个下连接结构可以包括在图7B和图7C中示出的第一连接图案120B和第二连接图案131B以及在图7C中示出的第三连接图案133B。在下文中，将省略第一连接图案120B、第二连接图案131B和第三连接图案133B的与参照图3和图4所描述的重复的描述。
参照图7B，可以连接与晶体管HVNa至HVNf中的每一个相对应的第一连接图案120B。第一连接图案120B可以连接至与其对应的第二连接图案131B。第一连接图案120B和第二连接图案131B可以在第三方向III上层叠。此外，第二连接图案131B可以设置在第一连接图案120B上。
参照图7C，第二连接图案131B可以连接至与其对应的第三连接图案133B。第二连接图案131B和第三连接图案133B可以在第三方向III上层叠，并且第三连接图案133B可以设置在第二连接图案131B上。
包括图7B和图7C中所示的第一连接图案120B、第二连接图案131B和第三连接图案133B的下连接结构可以分别邻近晶体管HVNa至HVNf设置。
图7D是例示上述下连接结构和导线CLa至CLf的布局的实施方式的平面图。
导线CLa至CLf中的每一条可以连接至与其对应的下连接结构的第三连接图案133B。参照图3和图4描述的导线CL1可以对应于导线CLa至CLf中的任何一条。导线CLa至CLf可以布置为在第一方向I上彼此间隔开。导线CLa至CLf中的每一条可以在第二方向II上延伸，并且与与其对应的第三连接图案133B交叠。导线CLa至CLf中的每一条可以经由与其对应的下连接结构连接至与其对应的晶体管。
图7E是例示导线CLa至CLf和位线BLa至BLf的布局的实施方式的平面图。
位线BLa至BLf可以与导线CLa至CLf交叠。尽管在图7E中例示了位线BLa至BLf与导线CLa至CLf以相同间距布置的示例，但本公开的实施方式不限于此。也就是说，位线BLa至BLf之间的间距可以与导线CLa至CLf之间的间距不同。
位线BLa至BLf可以设置在导线CLa至CLf上。参照图2描述的位线BL1至BLm可以包括图7E所示的位线BLa至BLf。参照图3和图4描述的位线BL1对应于图7E所示的位线BLa至BLf中的任何一条。
栅极层叠结构GST1和GST2可以设置在导线CLa至CLf和位线BLa至BLf之间。导线CLa至CLf可以与位线BLa至BLf平行地延伸。
导线CLa至CLf可以经由与其对应的第一上连接结构141N和第二上连接结构141F连接至位线BLa至BLf。第一上连接结构141N可以设置在相邻的第一栅极层叠结构GST1之间，并且第二上连接结构141F可以设置在相邻的第二栅极层叠结构GST2之间以及相邻的第一栅极层叠结构GST1和第二栅极层叠结构GST2之间。
至少一个第一上连接结构141N可以设置在相邻的第一栅极层叠结构GST1之间。例如，两个第一上连接结构141N可以设置在相邻的第一栅极层叠结构GST1之间。
至少一个第二上连接结构141F可以设置在相邻的第二栅极层叠结构GST2之间。例如，两个第二上连接结构141F可以设置在相邻的第二栅极层叠结构GST2之间。
至少一个第二上连接结构141F可以设置在相邻的第一栅极层叠结构GST1和第二栅极层叠结构GST2之间。例如，两个第二上连接结构141F可以设置在相邻的第一栅极层叠结构GST1和第二栅极层叠结构GST2之间。
第一上连接结构141N和第二上连接结构141F可以在第三方向III上从导线CLa至CLf朝向位线BLa至BLf延伸。导线CLa至CLf中的每一条可以经由与其对应的至少一个第一上连接结构141N和与其对应的至少一个第二上连接结构141F连接至与其对应的位线。例如，第a导线CLa可以经由与其连接的第一上连接结构141N和与其连接的第二上连接结构141F连接至第a位线BLa。连接至第a导线CLa的第一上连接结构141N可以与图7A所示的第a晶体管HVNa交叠，或与连接至第a晶体管HVNa的下连接结构交叠。连接至第a导线CLa的第二上连接结构141F可以比连接至第a导线CLa的第一上连接结构141N与a晶体管HVNa间隔开更远。连接至第a导线CLa的第二上连接结构141F可以不与连接至第a晶体管HVNa的下连接结构交叠。
根据上述的本公开的实施方式，能够提供用于通过导线CLa至CLf将信号从晶体管HVNa至HVNf传输到位线BLa至BLf的多个接触节点。因此，在本公开的实施方式中，能够减小位线BLa至BLf之间的负载差。此外，在本公开的实施方式中，能够通过电阻低于位线BLa至BLf的电阻的导线CLa至CLf来降低位线BLa至BLf中的每一条的负载效应。因此，在本公开的实施方式中，能够减小在存储器单元阵列操作期间位线BLa至BLf的预充电时间，从而能够提高存储器单元阵列的操作速度。此外，在本公开的实施方式中，能够最小化存储器单元的阈值电压分布的劣化。
图8是例示根据本公开的实施方式的存储器系统的配置的框图。
参照图8，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。存储器装置1120可以包括连接至晶体管的下连接结构、连接至存储器单元阵列的位线、设置在下连接结构与位线之间并连接至下连接结构的导线、以及将导线连接至位线的两个或更多个上连接结构。
存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC电路1114检测并校正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115与存储器装置1120接口连接。此外，存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据等的ROM。
如上所述配置的存储器系统1100可以是存储卡或固态驱动器(SSD)，其中存储器装置1120与控制器1110结合。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小型计算机磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的各种接口协议当中的一种与外部(例如，主机)进行通信。
图9是例示根据本公开的实施方式的计算系统的配置的框图。
参照图9，根据本公开的实施方式的计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。根据本公开的实施方式的存储器系统1210包括存储器装置1212和存储器控制器1211。存储器装置1212可以是配置有多个闪存芯片的多芯片封装件。存储器装置1212可以包括连接至晶体管的下连接结构、连接至存储器单元阵列的位线、设置在下连接结构与位线之间并连接至下连接结构的导线、以及将导线连接至位线的两个或更多个上连接结构。存储器控制器1211可以被配置为控制存储器装置1120，并且可以包括如图8所示的静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。
根据本公开，导线设置在晶体管和与其对应的位线之间。根据本公开，提供了用于通过导线将位线连接至与其对应的晶体管的多个节点。因此，降低了位线的负载效应，因而能够提高半导体存储器装置的操作可靠性。
相关申请的交叉引用
本申请要求于2019年5月20日在韩国知识产权局提交的韩国专利申请No.10-2019-0059056的优先权，其全部公开内容通过引用合并于此。

Claims (22)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列被设置在基板上；
位线，所述位线连接至所述存储器单元阵列；
外围电路，所述外围电路被设置在所述存储器单元阵列和所述基板之间，所述外围电路包括晶体管；
导线，所述导线设置在所述存储器单元阵列和所述晶体管之间；
下连接结构，所述下连接结构连接所述导线和所述晶体管；以及
两个或更多个上连接结构，所述两个或更多个上连接结构连接所述位线和所述导线，所述两个或更多个上连接结构彼此间隔开。
2.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列中所包括的单元串设置在所述上连接结构之间。
3.根据权利要求1所述的半导体存储器装置，其中，所述导线与所述位线平行地延伸。
4.根据权利要求1所述的半导体存储器装置，其中，所述导线的电阻低于所述位线的电阻。
5.根据权利要求1所述的半导体存储器装置，其中，所述晶体管被包括在用于从所述存储器单元阵列读取数据或对所述存储器单元阵列进行编程的页缓冲器电路中。
6.根据权利要求1所述的半导体存储器装置，其中，所述下连接结构包括：
第一导电接触插塞，所述第一导电接触插塞连接至所述晶体管，所述第一导电接触插塞朝向所述导线延伸；
第一金属图案，所述第一金属图案被设置在所述第一导电接触插塞上；
第二导电接触插塞，所述第二导电接触插塞从所述第一金属图案朝向所述导线延伸；
第二金属图案，所述第二金属图案被设置在所述第二导电接触插塞上；以及
第三导电接触插塞，所述第三导电接触插塞连接在所述第二金属图案和所述导线之间。
7.根据权利要求6所述的半导体存储器装置，其中，
其中，所述第一金属图案包括比所述第一导电接触插塞更宽的面积；并且
其中，所述第二金属图案包括比所述第二导电接触插塞更宽的面积。
8.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列包括设置在所述位线和所述导线之间的存储器块，
其中，每个所述存储器块包括：
栅极层叠结构，所述栅极层叠结构包括彼此间隔开地层叠的栅电极；以及
沟道结构，所述沟道结构贯穿所述栅极层叠结构。
9.根据权利要求8所述的半导体存储器装置，其中，至少一个所述存储器块被设置在彼此相邻的所述上连接结构之间。
10.根据权利要求1所述的半导体存储器装置，其中，所述上连接结构包括：
第一上连接结构，所述第一上连接结构与所述下连接结构交叠；以及
第二上连接结构，所述第二上连接结构与所述第一上连接结构间隔开。
11.一种半导体存储器装置，该半导体存储器装置包括：
位线，所述位线被设置在包括晶体管的基板上；
导线，所述导线被设置在所述基板和所述位线之间；
下连接结构，所述下连接结构连接在所述晶体管和所述导线之间；
第一上连接结构和第二上连接结构，所述第一上连接结构和所述第二上连接结构从所述导线朝向所述位线延伸以与所述导线和所述位线接触；以及
第一单元串，所述第一单元串被设置在所述第一上连接结构和所述第二上连接结构之间，所述第一单元串连接至所述位线。
12.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：第二单元串，所述第二单元串被设置在所述第一上连接结构和所述第二上连接结构之间，所述第二单元串连接至所述位线。
13.根据权利要求12所述的半导体存储器装置，其中，所述晶体管与所述第二单元串之间的距离大于所述晶体管与所述第一单元串之间的距离。
14.根据权利要求11所述的半导体存储器装置，其中，所述导线与所述位线平行地延伸。
15.根据权利要求11所述的半导体存储器装置，其中，所述导线的电阻低于所述位线的电阻。
16.根据权利要求11所述的半导体存储器装置，其中，所述晶体管被包括在用于从所述第一单元串读取数据或对所述第一单元串进行编程的页缓冲器电路中。
17.根据权利要求11所述的半导体存储器装置，其中，所述第一单元串包括设置在所述位线和所述导线之间的栅极层叠结构以及贯穿所述栅极层叠结构的沟道结构。
18.一种半导体存储器装置，该半导体存储器装置包括：
基板，所述基板包括晶体管；
位线，所述位线被布置在所述基板上以在第一方向上彼此间隔开；
存储器单元阵列，所述存储器单元阵列包括第一栅极层叠结构和第二栅极层叠结构，多个所述第一栅极层叠结构设置在所述位线与所述基板之间并且在与所述第一方向交叉的第二方向上与多个所述晶体管交替设置，所述第二栅极层叠结构在所述第二方向上与所述第一栅极层叠结构间隔开并沿所述第二方向布置；
导线，所述导线被设置在所述存储器单元阵列和所述基板之间，所述导线与所述位线平行地延伸；
下连接结构，所述下连接结构分别将所述晶体管连接至所述导线；
第一上连接结构，所述第一上连接结构被设置在多个所述第一栅极层叠结构之间，所述第一上连接结构分别将所述导线连接至所述位线；以及
第二上连接结构，所述第二上连接结构被设置在多个所述第二栅极层叠结构之间，所述第二上连接结构分别将所述导线连接至所述位线。
19.根据权利要求18所述的半导体存储器装置，其中，所述导线的电阻低于所述位线的电阻。
20.根据权利要求18所述的半导体存储器装置，其中，所述晶体管被包括在用于从所述存储器单元阵列读取数据或对所述存储器单元阵列进行编程的页缓冲器电路中。
21.根据权利要求18所述的半导体存储器装置，其中，所述位线分别与所述导线交叠。
22.根据权利要求18所述的半导体存储器装置，其中，所述第一上连接结构分别与所述下连接结构交叠，并且
所述第二上连接结构与所述第一上连接结构间隔开。
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