CN117098399A - 半导体存储器装置 - Google Patents

Abstract

本申请涉及半导体存储器装置。一种半导体存储器装置包括：第一沟道结构，其与绝缘结构相邻并且贯穿多个导电层；第二沟道结构，其与绝缘结构间隔开并且贯穿多个导电层；第一杂质区域，其包括在第一沟道结构的端部中；以及第二杂质区域，其包括在第二沟道结构的端部中。第一杂质区域中的杂质的掺杂浓度不同于第二杂质区域中的杂质的掺杂浓度。

Description

半导体存储器装置

技术领域

本公开总体上涉及半导体存储器装置，并且更具体地，涉及三维半导体存储器装置。

背景技术

为了提高半导体存储器装置的集成度，已经提出了三维半导体存储器装置。三维半导体装置可以包括多个存储器单元串。每个存储器单元串可以包括贯穿多个层叠的导电层的沟道结构。随着贯穿多个导电层的沟道结构的布置密度增加，三维半导体存储器装置的集成度增加，但是在确保半导体存储器装置的操作可靠性上存在局限性。

发明内容

根据本公开的实施方式，可以提供一种半导体存储器装置，其包括：字线；选择线，其与字线间隔开，选择线与字线交叠；绝缘结构，其与字线交叠，绝缘结构沿着选择线的边缘延伸；第一沟道结构，其与绝缘结构相邻，第一沟道结构贯穿字线和选择线；第二沟道结构，其与绝缘结构间隔开，第二沟道结构贯穿字线和选择线；第一杂质区域，其包括于第一沟道结构的端部中，其中第一沟道结构的端部与选择线相邻；以及第二杂质区域，其包括于第二沟道结构的端部中，其中第二沟道结构的端部与选择线相邻，其中第一杂质区域中的杂质的掺杂浓度不同于第二杂质区域中的杂质的掺杂浓度。

根据本公开的实施方式，可以提供一种半导体存储器装置，其包括：栅极层叠结构，其包括多个导电层和多个层间绝缘层，其中导电层和层间绝缘层各自具有在第一方向和第二方向上延伸的表面，第一方向和第二方向彼此交叉，其中导电层与层间绝缘层在第三方向上交替地层叠，并且其中第三方向与表面交叉；绝缘结构，其贯穿多个导电层中的至少一个；第一沟道结构，其与绝缘结构接触，第一沟道结构在第三方向上延伸以贯穿栅极层叠结构；第二沟道结构，其与绝缘结构间隔开，第二沟道结构在第三方向上延伸以贯穿栅极层叠结构；第一杂质区域，其包括于第一沟道结构的端部中；以及第二杂质区域，其包括于第二沟道结构的端部中，其中第一杂质区域和第二杂质区域中的每一个包括n型杂质，并且其中第一杂质区域中的n型杂质的掺杂浓度大于第二杂质区域中的n型杂质的掺杂浓度。

根据本公开的实施方式，可以提供一种半导体存储器装置，其包括：栅极层叠结构，其包括多个导电层和多个层间绝缘层，其中导电层和层间绝缘层各自具有在第一方向和第二方向上延伸的表面，第一方向和第二方向彼此交叉，其中导电层与层间绝缘层在第三方向上交替地层叠，并且其中第三方向与表面交叉；绝缘结构，其贯穿多个导电层中的至少一个；第一沟道结构，其与绝缘结构接触，第一沟道结构在第三方向上延伸以贯穿栅极层叠结构；第二沟道结构，其与绝缘结构间隔开，第二沟道结构在第三方向上延伸以贯穿栅极层叠结构；以及p型杂质区域，其包括于第一沟道结构中的与绝缘结构相邻的部分中。

附图说明

现在将在下文中参照附图更全面地描述实施方式的各种示例；然而，它们可以以不同形式实现并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式以使得本公开对于本领域技术人员来说能够实施。

在附图中，为了例示清楚起见，可能夸大了尺寸。将理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在附加的居间元件。贯穿附图，相似附图标记指代相似元件。

图1是例示根据本公开的实施方式的半导体存储器装置的框图。

图2是例示根据本公开的实施方式的存储器单元阵列的电路图。

图3A和图3B是示意性例示根据本公开的实施方式的半导体存储器装置的垂直布置的图。

图4是例示根据本公开的实施方式的半导体存储器装置的平面图。

图5例示了沿着图4所示的线I-I′和II-II′截取的半导体存储器装置的截面。

图6是例示根据本公开的实施方式的掺杂半导体结构和沟道结构的截面图。

图7A、图7B和图7C是例示根据本公开的实施方式的第一沟道结构的平面图。

图8是例示根据本公开的实施方式的第二沟道结构的平面图。

图9A、图9B、图10、图11A、图11B、图11C、图12和图13是例示根据本公开的实施方式的半导体存储器装置的制造方法的图。

图14是例示根据本公开的实施方式的存储器系统的配置的框图。

图15是例示根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

本文公开的具体结构和功能描述仅仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以以各种形式实现，并且它们不应被解释为限于本文阐述的具体实施方式。

将理解的是，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一元件区分开，而非暗示元件的数量或顺序。将理解的是，当元件或层等被称为在另一元件或层等“上”、或者“连接到”或“联接到”另一元件或层等时，它可以直接在另一元件或层等“上”、直接“连接到”或“联接到”另一元件或层等，或者可以存在居间元件或层等。相反，当元件或层等被称为“直接在”另一元件或层等“上”、或者“直接连接到”或“直接联接到”另一元件或层等时，不存在居间元件或层等。

各种实施方式可以提供能够提高操作可靠性的半导体存储器装置。

图1是例示根据本公开的实施方式的半导体存储器装置的框图。

参照图1，半导体存储器装置50可以包括外围电路结构40和存储器单元阵列10。

外围电路结构40可以被配置为执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出存储器单元阵列10中所存储的数据的读取操作以及用于擦除存储器单元阵列10中所存储的数据的擦除操作。在实施方式中，外围电路结构40可以包括输入/输出电路21、控制电路23、电压发生电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39。

存储器单元阵列10可以通过公共源极线CSL、位线BL、漏极选择线DSL、字线WL和源极选择线SSL连接到外围电路结构40。

输入/输出电路21可以向控制电路23传送从半导体存储器装置50的外部装置(例如，存储器控制器)接收到的命令CMD和地址ADD。输入/输出电路21可以与外部装置和列解码器35交换数据DATA。

控制电路23可以响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。

电压发生电路31可以响应于操作信号OP_S而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。

行解码器33可以响应于行地址RADD而向漏极选择线DSL、字线WL和源极选择线SSL传送操作电压Vop。

列解码器35可以响应于列地址CADD而向页缓冲器37发送从输入/输出电路21输入的数据DATA或者向输入/输出电路21发送页缓冲器37中所存储的数据DATA。列解码器35可以通过列线CL与输入/输出电路21交换数据DATA。列解码器35可以通过数据线DL与页缓冲器交换数据DATA。

页缓冲器37可以响应于页缓冲器控制信号PB_S而存储通过位线BL接收的数据DATA。页缓冲器37可以在读取操作中感测位线BL的电压或电流。

源极线驱动器39可以响应于源极线控制信号SL_S而控制向公共源极线CSL施加的电压。

图2是例示根据本公开的实施方式的存储器单元阵列的电路图。

参照图2，存储器单元阵列可以包括多个存储器单元串CS。

每个存储器单元串CS可以包括至少一个源极选择晶体管SST1至SST4、多个存储器单元MC以及至少一个漏极选择晶体管DST1至DST4。多个存储器单元MC可以串联连接在至少一个源极选择晶体管SST1至SST4与至少一个漏极选择晶体管DST1至DST4之间。至少一个源极选择晶体管SST1至SST4、多个存储器单元MC和至少一个漏极选择晶体管DST1至DST4可以通过沟道半导体层串联连接。

多个存储器单元串CS可以并联连接到公共源极线CSL。每个存储器单元串CS可以连接到多条位线BL当中的对应位线。公共源极线CSL和多条位线BL可以连接到多个存储器单元串CS的沟道半导体层。

存储器单元串CS的多个存储器单元MC可以经由至少一个源极选择晶体管SST1至SST4连接到公共源极线CSL。存储器单元串CS的多个存储器单元MC可以经由至少一个漏极选择晶体管DST1至DST4连接到与其相对应的位线BL。

存储器单元串CS可以连接到源极选择线SSL、多条字线WL1至WLn以及漏极选择线DSL1或DSL2。源极选择线SSL可以包括至少一条子源极选择线。图2例示了第一子源极选择线SSL1至第四子源极选择线SSL4。然而，本公开的实施方式不限于此，并且子源极选择线的数量可以以各种方式来设计。子源极选择线SSL1至SSL4中的每一条可以用作与其相对应的源极选择晶体管的栅电极。漏极选择线DSL1或DSL2可以包括至少一条子漏极选择线。图2例示了包括第一组的第一子漏极选择线DSL11至第四子漏极选择线DSL14的第一漏极选择线DSL1以及包括第二组的第一子漏极选择线DSL21至第四子漏极选择线DSL24的第二漏极选择线DSL2。然而，本公开的实施方式不限于此，并且子漏极选择线的数量可以以各种方式来设计。子漏极选择线DSL11至DSL14和DSL21至DSL24中的每一条可以用作与其相对应的漏极选择晶体管的栅电极。

多个存储器单元串CS可以由多条字线WL中的每一条控制。由每条位线BL控制的存储器单元串的数量可以是两个或更多个。在实施方式中，第一存储器单元串组CS[A]的一个存储器单元串和第二存储器单元串组CS[B]的一个存储器单元串可以连接到每条位线BL。第一存储器单元串组CS[A]和第二存储器单元串组CS[B]可以由彼此隔离的漏极选择线或彼此隔离的源极选择线单独控制。在实施方式中，第一存储器单元串组CS[A]可以连接到第一漏极选择线DSL1，而第二存储器单元串组CS[B]可以连接到第二漏极选择线DSL2。第一存储器单元串组CS[A]和第二存储器单元串组CS[B]可以连接到相同的源极选择线SSL。在下文中，为了便于描述，基于图2所示的示例描述了根据本公开的各种实施方式的半导体存储器装置的结构，但本公开的实施方式不限于此。在另一实施方式中，连接到相同位线BL的两个或更多个存储器单元串组可以单独连接到彼此隔离的两条或更多条漏极选择线，并且单独连接到彼此隔离的两条或更多条源极选择线。

可以向位线BL施加用于对存储器单元串CS的沟道半导体层进行预充电的操作电压。位线BL可以通过接触插塞连接到存储器单元串CS的沟道半导体层。

可以向公共源极线CSL施加用于使存储器单元串CS的沟道半导体层的电位放电的操作电压。公共源极线CSL可以通过掺杂半导体结构连接到存储器单元串CS。

图3A和图3B是示意性例示根据本公开的实施方式的半导体存储器装置的垂直布置的图。

参照图3A和图3B，半导体存储器装置可以包括掺杂半导体结构DSP、存储器单元阵列10和多条位线BL。掺杂半导体结构DSP可以沿着XY平面延伸。掺杂半导体结构DSP可以连接到图2所示的公共源极线CSL。存储器单元阵列10可以设置在多条位线BL和掺杂半导体结构DPS之间。

参照图3A，半导体存储器装置的外围电路结构40可以与掺杂半导体结构DPS相邻。因此，外围电路结构40、掺杂半导体结构DPS、存储器单元阵列、以及位线BL可以在作为垂直方向的Z轴方向上顺序布置。尽管图中未示出，但可以在外围电路结构40与掺杂半导体结构DPS之间设置多个互连件，或者可以在外围电路结构40与掺杂半导体结构DPS之间设置多个互连件以及多个导电接合焊盘。

参照图3B，半导体存储器装置的外围电路结构40可以与多条位线BL相邻。因此，外围电路结构40、位线BL、存储器单元阵列10和掺杂半导体结构DSP可以在作为垂直方向的Z轴方向上顺序地布置。尽管图中未示出，但是可以在外围电路结构40与多条位线BL之间设置多个互连件，或者可以在外围电路结构40与多条位线BL之间设置多个互连件以及多个导电接合焊盘。

参照图3A和图3B，掺杂半导体结构DPS、存储器单元阵列10和多条位线BL可以与外围电路结构40交叠。存储器单元阵列10可以包括在Z轴方向上彼此间隔开地层叠的多个导电层、贯穿多个导电层的多个沟道结构、以及围绕每个沟道结构的存储器层。多个导电层可以在与多个沟道结构交叉的XY平面上延伸。多条位线BL可以彼此平行地延伸，并且可以彼此间隔开。

半导体存储器装置的制造工艺可以变化。在实施方式中，可以在外围电路结构40上执行用于形成存储器单元阵列10的工艺。在另一实施方式中，包括存储器单元阵列10的第一结构可以与包括外围电路结构40的第二结构分离地形成。第一结构和第二结构可以通过多个导电接合焊盘彼此连接。

图4是例示根据本公开的实施方式的半导体存储器装置的平面图。

参照图4，半导体存储器装置的存储器单元阵列可以包括多个栅极层叠结构GST和贯穿每个栅极层叠结构GST的多个单元插塞CP。半导体存储器装置的多条位线BL可以与多个单元插塞CP交叠。多个单元插塞CP可以经由多个接触插塞CT连接到多条位线BL。

每个栅极层叠结构GST可以包括在彼此交叉的轴所面对的第一方向D1和第二方向D2上延伸的多个层。栅极层叠结构GST可以在第三方向D3上层叠。栅极层叠结构GST可以被垂直结构VS进行划分。垂直结构VS可以设置在彼此相邻的栅极层叠结构GST之间。

栅极层叠结构GST的多个层可以包括源极选择线SSL、多条字线WL以及两条或更多条漏极选择线DSL1和DSL2。两条或更多条漏极选择线DSL1和DSL2可以布置为在第一方向D1上彼此间隔开。多条字线WL可以设置为在第三方向D3上与源极选择线SSL间隔开。多条字线WL可以设置为在第三方向D3上彼此间隔开。两条或更多条漏极选择线DSL1和DSL2可以设置为在第三方向D3上与多条字线WL间隔开。两条或更多条漏极选择线DSL1和DSL2可以彼此间隔开，并且绝缘结构151插置于其间。在实施方式中，两条或更多条漏极选择线DSL1和DSL2可以包括在第一方向D1上彼此相邻的第一漏极选择线DSL1和第二漏极选择线DSL2。

多条字线WL中的每一条可以与第一漏极选择线DSL1和第二漏极选择线DSL2交叠。为此，多条字线WL可以形成为在第一方向D1上具有比第一漏极选择线DSL1和第二漏极选择线DSL2中的每一条的宽度更宽的宽度。多条字线WL中的每一条可以在第一方向D1上连续地延伸，以与第一漏极选择线DSL1、绝缘结构151和第二漏极选择线DSL2交叠。

绝缘结构151可以沿着第一漏极选择线DSL1和第二漏极选择线DSL2的边缘延伸。

源极选择线SSL可以平行于多条字线WL延伸。在实施方式中，源极选择线SSL可以在第一方向D1上连续地延伸，以与第一漏极选择线DSL1、绝缘结构151和第二漏极选择线DSL2交叠。

多条位线BL可以在与第一漏极选择线DSL1和第二漏极选择线DSL2交叉的方向上延伸。在实施方式中，多条位线BL可以在第一方向D1上延伸。

多个单元插塞CP可以在第三方向D3上延伸。多个单元插塞CP可以贯穿源极选择线SSL和多条字线WL中的每一条。第一漏极选择线DSL1和第二漏极选择线DSL2中的每一个可以被与其相对应的单元插塞CP贯穿。绝缘结构151可以与多个单元插塞CP中的一些交叠。

多个单元插塞CP可以布置在沿着多条位线BL延伸的方向彼此间隔开的多个列和沿着与多条位线BL交叉的方向彼此间隔开的多个行上。多个单元插塞CP可以包括与绝缘结构151相邻的第一单元插塞CP1和与绝缘结构151间隔开的第二单元插塞CP2。为了使存储器单元的集成度最大化，多个单元插塞CP的布置节距可以是栅极层叠结构GST内的关键尺寸(critical dimension)。在这种情况下，第一单元插塞CP1可以包括与绝缘结构151交叠的部分。

多个接触插塞CT可以分别连接到多个单元插塞CP。多个单元插塞CP可以经由多个接触插塞CT电连接到多条位线BL。多个接触插塞CT的布置节距可以根据多条位线BL的布置节距来设计，并且多条位线BL的布置节距可以根据半导体存储器装置的设计规则而变化。

图5例示了沿着图4所示的线I-I′和II-II′截取的半导体存储器装置的截面。

参照图5，半导体存储器装置的栅极层叠结构GST可以包括多个导电层113。多个导电层113可以具有在第一方向D1和第二方向D2上延伸的表面113SU。多个导电层113可以层叠为在与表面113SU交叉的第三方向D3上彼此间隔开。在第三方向D3上彼此相邻的导电层113可以彼此绝缘。为此，栅极层叠结构GST可以包括在第三方向D3上与多个导电层113交替地层叠的多个层间绝缘层111。每个导电层113可以包括掺杂半导体层、金属层和导电金属氮化物层中的至少一个。掺杂半导体层可以包括掺杂硅层。金属层可以包括钨、铜、钼等。导电金属氮化物层可以包括氮化钛、氮化钽等。

栅极层叠结构GST可以设置在多条位线BL和掺杂半导体结构DPS之间。多个导电层113当中与掺杂半导体结构DPS相邻的至少一个导电层可以用作图2和图4所示的源极选择线SSL。多个导电层113当中的与多条位线BL相邻并且被绝缘结构151隔离的至少一个导电层可以用作图2和图4所示的第一漏极选择线DSL1和第二漏极选择线DSL2。多个导电层113当中的设置在用于源极选择线的导电层和用于第一漏极选择线或第二漏极选择线的导电层之间的、作为中间层的导电层可以用作图2和图4所示的多条字线WL。

绝缘结构151可以贯穿与位线BL相邻的至少一个导电层113。被绝缘结构151贯穿的导电层可以被隔离成漏极选择线。绝缘结构151可以设置在栅极层叠结构GST内部，并且可以形成至绝缘结构151没有贯穿多个导电层113当中的用于字线的导电层的深度。

在栅极层叠结构GST和多条位线BL之间可以设置至少一个绝缘层。在实施方式中，第一绝缘层131、第二绝缘层135和第三绝缘层161可以插置于栅极层叠结构GST和多条位线BL之间。第一绝缘层131、第二绝缘层135和第三绝缘层161可以在第三方向D3上层叠。绝缘结构151可以在第三方向D3上延伸以贯穿第一绝缘层131和第二绝缘层135。

多条位线BL和多个接触插塞CT可以由导电材料形成。多条位线BL可以通过多个接触插塞CT电连接到多个单元插塞CP。多个接触插塞CT可以贯穿多个单元插塞CP和多条位线BL之间的至少一个绝缘层。在实施方式中，多个接触插塞CT可以贯穿第二绝缘层135和第三绝缘层161。

掺杂半导体结构DPS可以包括下掺杂半导体层101、沟道接触层103和蚀刻停止层105。沟道接触层103的水平部分103HP可以设置在下掺杂半导体层101与栅极层叠结构GST之间。蚀刻停止层105可以设置在沟道接触层103的水平部分103HP与栅极层叠结构GST之间。在一些情况下，可以省略蚀刻停止层105。

沟道接触层103可以形成为掺杂半导体层。下掺杂半导体层101和沟道接触层103中的每一个可以包括n型杂质和p型杂质中的至少一种。

蚀刻停止层105可以由通过考虑用于提供要设置垂直结构VS的空间的蚀刻工艺和蚀刻选择性而选择的材料形成。在实施方式中，蚀刻停止层105可以包括硅层。

垂直结构VS可以沿着栅极层叠结构GST的侧壁延伸。垂直结构VS可以贯穿第一绝缘层131和第二绝缘层135。垂直结构VS可以延伸以贯穿蚀刻停止层105。在实施方式中，垂直结构VS可以包括沟道接触层103的垂直部分103VP、金属层143和侧壁绝缘层141。侧壁绝缘层141可以沿着栅极层叠结构GST的侧壁延伸，并贯穿蚀刻停止层105。侧壁绝缘层141可以使金属层143和沟道接触层103的垂直部分103VP与栅极层叠结构GST的多个导电层113绝缘。沟道接触层103的垂直部分103VP可以从沟道接触层103的水平部分103HP沿着侧壁绝缘层141在第三方向D3上延伸。金属层143可以设置在沟道接触层103的垂直部分103VP上。金属层143可以与沟道接触层103接触，以电连接到掺杂半导体结构DSP。尽管图中未示出，但是金属硅化物层和导电金属氮化物层中的至少一个可以进一步设置在金属层143和沟道接触层103之间。沟道接触层103的垂直部分103VP和金属层143可以通过第三绝缘层161与位线BL绝缘。垂直结构VS的配置不限于图中所示的实施方式。在另一实施方式中，垂直结构VS可以由填充彼此相邻的栅极层叠结构GST之间的空间的绝缘材料形成。

多个单元插塞CP可以不仅贯穿栅极层叠结构GST，而且贯穿蚀刻停止层105，并延伸到下掺杂半导体层101的内部。单元插塞CP的在蚀刻停止层105和下掺杂半导体层101之间的部分可以被沟道接触层103的水平部分103HP围绕。多个单元插塞CP可以比栅极层叠结构GST在第三方向D3上进一步突出。多个单元插塞CP的比栅极层叠结构GST进一步突出的部分可以被第一绝缘层131围绕。

多个单元插塞CP当中的第一单元插塞CP1可以包括第一沟道结构CH1和第一存储器层M1。第一单元插塞CP1还可以包括与第一存储器层M1间隔开的第一下存储器层LM1。多个单元插塞CP当中的第二单元插塞CP2可以包括第二沟道结构CH2和第二存储器层M2。第二单元插塞CP2还可以包括与第二存储器层M2间隔开的第二下存储器层LM2。

第一沟道结构CH1和第二沟道结构CH2可以不仅贯穿栅极层叠结构GST，而且贯穿蚀刻停止层105，并延伸至下掺杂半导体层101的内部。

第一沟道结构CH1可以与绝缘结构151接触。第一沟道结构CH1可以包括在第三方向D3上延伸的第一芯绝缘层123A、在第一芯绝缘层123A上的第一覆盖半导体层125A、以及沿着第一芯绝缘层123A的侧壁和第一覆盖半导体层125A的侧壁延伸的第一沟道半导体层121A。第一沟道半导体层121A可以沿着第一芯绝缘层123A的底表面延伸。第一沟道半导体层121A和第一覆盖半导体层125A可以延伸以贯穿第一绝缘层131。可以以各种方式设计第一覆盖半导体层125A和第一芯绝缘层123A的边界部分的位置。在实施方式中，第一覆盖半导体层125A和第一芯绝缘层123A的边界部分可以位于多个导电层113当中的最上的导电层所设置于的高度。最上的导电层可以用作第一漏极选择线或第二漏极选择线。

第一存储器层M1可以设置在第一沟道结构CH1和栅极层叠结构GST之间。第一下存储器层LM1可以设置在第一沟道结构CH1和下掺杂半导体层101之间。沟道接触层103的水平部分103HP可以与第一存储器层M1和第一下存储器层LM1之间的第一沟道半导体层121A的侧壁接触。

第一沟道结构CH1和第一存储器层M1可以包括与绝缘结构151的底表面交叠的部分。绝缘结构151可以形成为贯穿第一沟道结构CH1的一部分和第一存储器层M1的一部分。第一沟道结构CH1的与绝缘结构151的底表面交叠的部分可以形成为在第三方向D3上比第一沟道结构CH1的其它部分短。第一沟道结构CH1的其它部分可以包括贯穿栅极层叠结构GST的部分和沿着绝缘结构151的侧壁延伸的部分。类似地，第一存储器层M1的与绝缘结构151的底表面交叠的部分可以形成为在第三方向D3上比第一存储器层M1的其它部分短。第一存储器层M1的其它部分可以包括贯穿栅极层叠结构GST的部分和沿着绝缘结构151的侧壁延伸的部分。如上所述，第一沟道结构CH1和第一存储器层M1中的每一个可以形成为不对称结构。

第二沟道结构CH2可以与绝缘结构151间隔开。第二沟道结构CH2可以包括在第三方向D3上延伸的第二芯绝缘层123B、在第二芯绝缘层123B上的第二覆盖半导体层125B、以及沿着第二芯绝缘层123B的侧壁和第二覆盖半导体层125B的侧壁延伸的第二沟道半导体层121B。第二覆盖半导体层125B的侧壁可以被第二沟道半导体层121B围绕。第二沟道半导体层121B可以沿着第二芯绝缘层123B的底表面延伸。第二沟道半导体层121B和第二覆盖半导体层125B可以延伸以贯穿第一绝缘层131。第二覆盖半导体层125B和第二芯绝缘层123B的边界部分可以与第一覆盖半导体层125A和第一芯绝缘层123A的边界部分位于基本上相同的高度。

第二存储器层M2可以设置在第二沟道结构CH2和栅极层叠结构GST之间。第二下存储器层LM2可以设置在第二沟道结构CH2和下掺杂半导体层101之间。沟道接触层103的水平部分103HP可以与第二存储器层M2和第二下存储器层LM2之间的第二沟道半导体层121B的侧壁接触。

第一覆盖半导体层125A和第二覆盖半导体层125B中的每一个可以形成为包括作为多数载流子的第一导电类型杂质的掺杂半导体层。在实施方式中，第一覆盖半导体层125A和第二覆盖半导体层125B中的每一个可以形成为包括n型杂质的n型掺杂半导体层。具体地，第一覆盖半导体层125A和第二覆盖半导体层125B中的每一个可以包括n型掺杂硅。

第一沟道半导体层121A和第二沟道半导体层121B中的每一个可以用作与其相对应的存储器单元串的沟道区域。第一沟道半导体层121A和第二沟道半导体层121B中的每一个可以由包括硅、锗等的半导体材料形成。

包括第一导电类型杂质和第二导电类型杂质中的至少一种的杂质区域可以包括在第一沟道半导体层121A的与第一覆盖半导体层125A相邻的端部以及第二沟道半导体层121B的与第二覆盖半导体层125B相邻的端部中。

第一覆盖半导体层125A和第一沟道半导体层121A的上述端部可以形成第一沟道结构CH1的端部EG1，而第二覆盖半导体层125B和第二沟道半导体层121B的上述端部可以形成第二沟道结构CH2的端部EG2。第一沟道结构CH1的端部EG1和第二沟道结构CH2的端部EG2可以面对位线BL，并且与多个导电层113当中的用于漏极选择线的导电层相邻。第一杂质区域可以包括在第一沟道结构CH1的端部EG1中，并且第二杂质区域可以包括在第二沟道结构CH2的端部EG2中。第一杂质区域中的杂质掺杂浓度和第二杂质区域中的杂质掺杂浓度可以控制为彼此不同。将参照图7A至图7C和图8描述第一杂质区域和第二杂质区域。

第一存储器层M1、第二存储器层M2、第一下存储器层LM1和第二下存储器层LM2中的每一个可以包括隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI。隧道绝缘层TI可以沿着与其相对应的沟道半导体层121A或121B的外壁延伸。数据储存层DS可以沿着隧道绝缘层TI的外壁延伸。阻挡绝缘层BI可以沿着数据储存层DS的外壁延伸。数据储存层DS可以由能够存储使用福勒-诺德海姆(Fowler-Nordheim)隧穿改变的数据的材料层形成。为此，数据储存层DS可以由各种材料形成。例如，数据储存层DS可以形成为电荷捕获层。电荷捕获层可以包括氮化硅层。然而，本公开不限于此，并且数据储存层DS可以包括相变材料、纳米点等。阻挡绝缘层BI可以包括能够阻挡电荷的绝缘材料。隧道绝缘层TI可以形成为电荷可以隧穿通过的氧化硅层。

掺杂半导体结构DPS不限于上述，并且可以与第一沟道半导体层121A和第二沟道半导体层121B接触，而没有插置第一下存储器层LM1和第二下存储器层LM2。在下文中，将参照图6描述掺杂半导体结构DPS的另一实施方式。

图6是例示根据本公开的实施方式的掺杂半导体结构和沟道结构的截面图。

参照图6，掺杂半导体结构DPS可以形成为包括n型杂质和p型杂质中的至少一种的掺杂半导体层200。如参照图5所描述的，沟道结构CH可以贯穿层间绝缘层111和导电层113。沟道结构CH的沟道半导体层121可以沿着芯绝缘层123的侧壁和底表面延伸。沟道半导体层121的沿着芯绝缘层123的底表面延伸的水平部分121HP可以与掺杂半导体层200接触。

存储器层ML可以沿着沟道结构CH的侧壁延伸。存储器层ML可以包括隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI。

参照图4、图5和图6描述的结构可以应用于图3A所示的半导体存储器装置或者可以以垂直反转的形式应用于图3B所示的半导体存储器装置。

图7A至图7C是例示根据本公开的实施方式的第一沟道结构的平面图。图7A至图7C例示了第一沟道结构的端部的截面结构。图8是例示根据本公开的实施方式的第二沟道结构的平面图。图8例示了第二沟道结构的端部的截面结构。在下文中，将省略与参照图4和图5描述的组件相同的组件的重复描述。

参照图7A至图7C，第一沟道结构CH1可以形成为非对称结构。在实施方式中，第一沟道结构CH1可以包括与绝缘结构151接触的线状第一侧部S1和圆形第二侧部S2。第二侧部S2可以在远离绝缘结构151的方向上从第一侧部S1延伸。第二侧部S2可以被栅极层叠结构GST围绕。

第一覆盖半导体层125A和第一沟道半导体层121A的端部121EG1可以与绝缘结构151接触。第一存储器层M1可以包括朝向绝缘结构151开口的开口OP。第一存储器层M1的阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI中的每一个可以沿着第二侧部S2延伸。

第一杂质区域AR1、AR1′或AR1″可以包括于第一覆盖半导体层125A和第一沟道半导体层121A的端部121EG1中。

参照图8，第二沟道结构CH2可以形成为其中第二沟道结构CH2被栅极层叠结构GST围绕的全环绕栅极(GAA)结构。第二沟道结构CH2的截面结构可以不同于图7A至图7C所示的第一沟道结构CH1的截面结构。在实施方式中，第二沟道结构CH2可以具有圆形截面结构。

第二沟道半导体层121B的端部121EG2可以具有与如图7A至图7C所示的第一沟道半导体层121A的端部121EG1的截面结构不同的截面结构。第二覆盖半导体层125B可以具有与图7A至图7C所示的第一覆盖半导体层125A的截面结构不同的截面结构。在实施方式中，第二沟道半导体层121B的端部121EG2可以具有环形截面结构，并且第二覆盖半导体层125B可以具有圆形截面结构。

第二存储器层M2的阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI中的每一个可以围绕第二沟道结构CH2的侧壁。在实施方式中，第二存储器层M2可以形成为围绕第二沟道结构CH2的侧壁的环形形状。

第二杂质区域AR2可以包括于第二覆盖半导体层125B和第二沟道半导体层121B的端部121EG2中。第二杂质区域AR2可以包括第一导电类型杂质。第一导电类型杂质可以包括包含磷等的n型杂质。

参照图7A至图7C和图8，第一沟道结构CH1的第一侧部S1可以与绝缘结构151接触，并且第二沟道结构CH2可以形成为GAA结构。因此，在半导体存储器装置的操作中，在相同电压的条件下，第一沟道结构CH1和第二沟道结构CH2之间的电特性可能出现差异。为了减小差异，第一沟道结构CH1内部的杂质掺杂浓度可以与第二沟道结构CH2内部的杂质掺杂浓度不同。

参照图7A，第一杂质区域AR1可以包括第一导电类型杂质，类似于图8中所示的第二杂质区域AR2。第一杂质区域AR1中的第一导电类型杂质的掺杂浓度可以不同于图8中所示的第二杂质区域AR2的掺杂浓度。半导体存储器装置的擦除操作可以通过在图5所示的第一沟道结构CH1的端部EG1和图5所示的第二沟道结构CH2的端部EG2处产生的栅极诱导漏极泄漏(gate induced drain leakage，GIDL)电流来执行。

GIDL电流产生效率可以与沟道结构的面积成比例。第一沟道结构CH1在第一沟道结构CH1的端部处的面积可以因绝缘结构151而损失。因此，在相同掺杂条件下，第一沟道结构中的GIDL电流产生效率可以低于第二沟道结构CH2中的GIDL电流产生效率。在本公开的实施方式中，第一杂质区域AR1中的n型杂质的掺杂浓度被控制为大于第二杂质区域AR2中的n型杂质的掺杂浓度，使得可以提高第一沟道结构CH1的GIDL电流产生效率。

参照图7B和图7C，第一沟道半导体层121A的端部121EG1可以包括第一导电类型杂质区域121A1和第二导电类型杂质区域121A2。第二导电类型杂质可以是与第一导电类型杂质相反的p型杂质，诸如硼。第二导电类型杂质区域121A2可以设置于第一导电类型杂质区域121A1和绝缘结构151之间。在实施方式中，第一导电类型杂质区域121A1可以包括n型杂质。

在实施方式中，即使当截止电压施加至栅极层叠结构GST的导电层时，也容易在第一沟道半导体层121A的端部121EG1的与绝缘结构151接触的部分产生漏电流。在本公开的实施方式中，通过用p型杂质掺杂与绝缘结构151接触的部分来限定第二导电类型杂质区域121A2，使得可以降低漏电流。因此，在实施方式中，在半导体存储器装置的操作期间，在相同的电压条件下可以减小第一沟道结构CH1和第二沟道结构CH2之间的漏电流特性差异。

参照图7B，在实施方式中，第一覆盖半导体层125A中的第一导电类型杂质的掺杂浓度可以被控制为与图8所示的第二覆盖半导体层125B中的第一导电类型杂质的掺杂浓度基本相同。

如上所述，第一杂质区域AR1′可以包括掺杂浓度局部大于图8所示的第二杂质区域AR2的掺杂浓度的第二导电类型杂质。

参见图7C，在实施方式中，为了不仅降低漏电流而且提高电流产生效率，第一覆盖半导体层125A中的第一导电类型杂质的掺杂浓度可以被控制为大于图8所示的第二覆盖半导体层125B中的第一导电类型杂质的掺杂浓度。

如上所述，在实施方式中，第一杂质区域AR1″可以包括掺杂浓度大于图8所示的第二杂质区域AR2的掺杂浓度的第一导电类型杂质，并包括掺杂浓度大于图8所示的第二杂质区域AR2的掺杂浓度的第二导电类型杂质。

在下文中，将描述根据本公开的实施方式的半导体存储器装置的制造方法。

图9A、图9B、图10、图11A、图11B、图11C、图12和图13是例示根据本公开的实施方式的半导体存储器装置的制造方法的图。

图9A和图9B是例示形成初步层叠结构PST、多个存储器层319和多个沟道结构320的工艺的截面图。

参照图9A，可以在包括基板、多层、外围电路结构、掺杂半导体结构等的下结构(未示出)上形成初步层叠结构PST。下结构可以以各种方式改变。在下文中，将基于对下结构执行的工艺来描述根据本公开的实施方式的半导体存储器装置的制造方法。

初步层叠结构PST可以在第一方向D1和第二方向D2上延伸。初步层叠结构PST可以包括在第一方向D1上彼此间隔开的多个栅极区域GAR以及在栅极区域GAR之间的隔离区域IR。每个栅极区域GAR可以包括在第一方向D1上交替地设置的第一区域AR1和第二区域AR2。第一区域AR1可以设置在第二区域AR2的两侧。

初步层叠结构PST可以包括在第三方向D3上交替地层叠的多个第一材料层311和多个第二材料层313。多个第二材料层313可以由相对于第一材料层311具有蚀刻选择性的材料来配置。在实施方式中，多个第一材料层311可以由用于多个层间绝缘层的绝缘材料形成，并且多个第二材料层313可以由相对于多个第一材料层311具有大于1的蚀刻选择性的材料形成。例如，多个第一材料层311可以由包括氧化硅等的氧化物形成，而多个第二材料层313可以由包括氮化硅等的氮化物形成。然而，本公开的实施方式不限于此。例如，多个第一材料层311可以由包括氧化硅等的氧化物形成，而多个第二材料层313可以由用于导电层的导电材料形成。

随后，可以在初步层叠结构PST上形成掩模层315。随后，可以通过使用光刻工艺的蚀刻工艺形成贯穿掩模层315和初步层叠结构PST的多个孔317。多个孔317可以贯穿每个栅极区域GAR中的初步层叠结构PST。多个孔317中的一些孔可以与第二区域AR2间隔开以形成于第一区域AR1中，而多个孔317中的其它孔可以包括设置于第一区域AR1中的部分和设置于第二区域AR2中的部分。

连续地，可以沿着每个孔317的侧壁形成存储器层319。存储器层319可以包括阻挡绝缘层319A、在阻挡绝缘层319A上的数据储存层319B和在数据储存层319B上的隧道绝缘层319C。阻挡绝缘层319A、数据储存层319B和隧道绝缘层319C可以与参照图5描述的阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI由相同的材料形成。

随后，可以沿着存储器层319的内壁形成沟道半导体层321。沟道半导体层321可以由包括硅、锗等的半导体材料形成。芯绝缘层323和覆盖半导体层325可以形成在孔317的通过沟道半导体层321打开的中央区域中。芯绝缘层323可以形成于打开孔317的顶端的高度处，并且覆盖半导体层325可以在芯绝缘层323上填充孔317的顶端。覆盖半导体层325可以形成为包括第一导电类型杂质的掺杂半导体层。第一导电类型杂质可以是包括磷等的n型杂质。覆盖半导体层325可以包括第一浓度的第一导电类型杂质。第一导电类型杂质可以扩散到沟道半导体层321的与覆盖半导体层325相邻的端部中。

通过上述工艺，可以形成多个沟道结构320，其包括沟道半导体层321、芯绝缘层323和覆盖半导体层325。多个沟道结构320可以包括第一沟道结构320A和第二沟道结构320B。第一沟道结构320A可以包括贯穿初步层叠结构PST的第一区域AR1的部分和贯穿初步层叠结构PST的第二区域AR2的部分。第二沟道结构320B可以在与初步层叠结构PST的第二区域AR2间隔开的位置处贯穿初步层叠结构PST的第一区域AR1。

参照图9B，可以去除图9A所示的掩模层315。可以去除存储器层319的一部分，并且可以暴露出每个沟道结构320的一部分。

图10是例示将第一导电类型杂质附加地注入到第一沟道结构320A的覆盖半导体层325中的工艺的截面图。

参照图10，在初步层叠结构PST上形成第一绝缘层331之后，可以平坦化第一绝缘层331的表面。第一绝缘层331可以围绕多个沟道结构320中的每一个的一部分。

随后，可以在第一绝缘层331上形成第二绝缘层335。随后，可以在第二绝缘层335上形成掩模图案401。掩模图案401可以包括暴露出初步层叠结构PST的第二区域AR2的开口。随后，可以通过使用掩模图案401作为蚀刻屏障的蚀刻工艺来蚀刻与初步层叠结构PST的第二区域AR2交叠的第二绝缘层335和第一绝缘层331。因此，可以形成贯穿第一绝缘层331和第二绝缘层335的第一沟槽337A。与图4所示的绝缘结构151类似，第一沟槽337A可以沿着第二方向D2延伸。第一沟槽337A的深度可以被控制为使得第一沟槽337A不贯穿多个第二材料层313当中的最上的第二材料层。

在用于形成第一沟槽337A的蚀刻工艺中，可以蚀刻多个沟道结构320中的第一沟道结构320A的一部分。因此，通过第一沟槽337A可以暴露出第一沟道结构320A的覆盖半导体层325。第一导电类型杂质339可以附加地注入到暴露的覆盖半导体层325中。第一导电类型杂质339可以扩散到与第一沟道结构320A的覆盖半导体层325相邻的沟道半导体层321中。

通过上述工艺，在实施方式中，与第二沟道结构320B的沟道半导体层321的端部和覆盖半导体层325的第一导电类型杂质掺杂浓度相比，可以增加第一沟道结构320A的沟道半导体层321的端部和覆盖半导体层325的第一导电类型杂质掺杂浓度。

图11A至图11C是例示形成栅极层叠结构340的工艺的截面图。

参照图11A，可以去除形成图10所示的掩模图案401，并且可以用牺牲层411填充第一沟槽337A。牺牲层411可以包括相对于图10所示的第一绝缘层331、第二绝缘层335、多个第一材料层311和多个第二材料层313具有蚀刻选择性的材料。在实施方式中，牺牲层411可以包括金属和导电氮化物层中的至少一种。例如，牺牲层411可以包括钨。

随后，可以形成狭缝341，该狭缝341贯穿图10所示的初步层叠结构PST的隔离区域IR、以及与初步层叠结构PST的隔离区域IR交叠的第一绝缘层331和第二绝缘层335。当图10所示的多个第二材料层313由包括氮化硅等的氮化物形成时，可以执行通过狭缝341用多个导电层343代替图10所示的多个第二材料层313的代替工艺。多个第一材料层311可以保留为层间绝缘层。

当图10所示的多个第二材料层313由导电材料形成时，因此可以省略上述代替工艺。

参照图11B，可以在狭缝341内部形成垂直结构。在实施方式中，形成垂直结构的工艺可以包括在狭缝341的侧壁上形成侧壁绝缘层345的工艺、在侧壁绝缘层345上形成掺杂半导体层347的工艺、以及在通过掺杂半导体层347打开的狭缝341内部形成金属层349的工艺。掺杂半导体层347可以对应于参照图5描述的沟道接触层103。

随后，可以选择性地去除图11A所示的牺牲层411，打开第一沟槽337A。

参照图11C，可以通过图11B所示的第一沟槽337A执行蚀刻工艺，使得多个导电层343当中的至少一个导电层被贯穿。因此，可以形成第二沟槽337B。第二沟槽337B可以将至少一个导电层隔离成漏极选择线。在用于形成第二沟槽337B的蚀刻工艺期间，可以蚀刻第一沟道结构320A的一部分和围绕第一沟道结构320A的存储器层319的一部分。

通过上述工艺，可以形成栅极层叠结构340，该栅极层叠结构340包括划分成参照图4描述的源极选择线SSL、多条字线WL、第一漏极选择线DSL1和第二漏极选择线DSL2的导电层343。

图12是例示注入第二导电类型杂质的工艺的立体图。图12例示了图11C所示的第一沟道结构320A的端部、在第一沟道结构320A的端部周边的导电层343、以及在第一沟道结构320A的端部周边的第一材料层311。

参照图12，第一沟道结构320A的沟道半导体层321可以通过图11C所示的第二沟槽337B而被暴露。图11C所示的第二沟槽337B可以由于蚀刻工艺的特性而具有倾斜的侧壁。第一沟道结构320A的沟道半导体层321可以沿着图11C所示的第二沟槽337B的倾斜侧壁而被暴露。第二导电类型杂质355可以注入到第一沟道结构320A的沟道半导体层321的倾斜表面中。第二导电类型杂质355可以是p型杂质。

通过注入第二导电类型杂质355的上述工艺，可以形成参照图7B和图7C描述的第二导电类型杂质区域121A2。

图13是例示在图12所示的工艺之后继续进行的后续工艺的截面图。

参照图13，可以用绝缘结构357填充第二沟槽337B。随后，可以在第二绝缘层335上形成第三绝缘层361。多个接触插塞363可以由贯穿第二绝缘层335和第三绝缘层361的导电材料形成，并且一些接触插塞363可以延伸到绝缘结构357的内部。

随后，可以形成连接到多个接触插塞363的多条位线365。

图14是例示根据本公开的实施方式的存储器系统的配置的框图。

参照图14，存储器系统1100包括存储器装置1120和存储器控制器1110。

存储器装置1120可以是用多个闪存芯片配置的多芯片封装件。在实施方式中，存储器装置1120可以包括与绝缘结构相邻并贯穿多个导电层的第一沟道结构、与绝缘结构间隔开并贯穿多个导电层的第二沟道结构、包括在第一沟道结构的端部中的第一杂质区域、以及包括在第二沟道结构的端部中的第二杂质区域。在实施方式中，第一杂质区域中的杂质的掺杂浓度不同于第二杂质区域中的杂质的掺杂浓度。

存储器控制器1110控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测从存储器装置1120读取的数据中包括的错误，并且纠正检测到的错误。存储器接口1115与存储器装置1120接口连接。存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据等的只读存储器(ROM)。

如上所述配置的存储器系统1100可以是其中存储器装置1120与存储器控制器1110相组合的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的各种接口协议之一与外部(例如，主机)通信。

图15是例示根据本公开的实施方式的计算系统的配置的框图。

参照图15，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于为计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。

存储器系统1210可以用存储器装置1212和存储器控制器1211来配置。存储器装置1212可以与以上参照图14描述的存储器装置1120相同。存储器控制器1211可以与以上参照图14描述的存储器控制器1110相同。

根据本公开的各种实施方式，与绝缘结构相邻的第一沟道结构的杂质区域不同于与绝缘结构间隔开的第二沟道结构的杂质区域，使得可以提高连接到第一沟道结构的存储器单元串的操作可靠性。

相关申请的交叉引用

本申请要求于2022年5月20日向韩国知识产权局提交的韩国专利申请No.10-2022-0062321的优先权，其全部公开内容通过引用并入本文。

Claims (19)

1.一种半导体存储器装置，所述半导体存储器装置包括：

字线；

选择线，所述选择线与所述字线间隔开，所述选择线与所述字线交叠；

绝缘结构，所述绝缘结构与所述字线交叠，所述绝缘结构沿着所述选择线的边缘延伸；

第一沟道结构，所述第一沟道结构与所述绝缘结构相邻，所述第一沟道结构贯穿所述字线和所述选择线；

第二沟道结构，所述第二沟道结构与所述绝缘结构间隔开，所述第二沟道结构贯穿所述字线和所述选择线；

第一杂质区域，所述第一杂质区域包括在所述第一沟道结构的端部中，其中，所述第一沟道结构的端部与所述选择线相邻；以及

第二杂质区域，所述第二杂质区域包括在所述第二沟道结构的端部中，其中，所述第二沟道结构的端部与所述选择线相邻，

其中，所述第一杂质区域中的杂质的掺杂浓度不同于所述第二杂质区域中的杂质的掺杂浓度。

2.根据权利要求1所述的半导体存储器装置，其中，所述第一杂质区域和所述第二杂质区域中的每一个包括n型杂质，

其中，所述第一杂质区域中的n型杂质的掺杂浓度大于所述第二杂质区域中的n型杂质的掺杂浓度。

3.根据权利要求1所述的半导体存储器装置，其中，所述第一杂质区域和所述第二杂质区域中的每一个包括n型杂质区域，

其中，所述第一杂质区域还包括在所述n型杂质区域和所述绝缘结构之间的p型杂质区域。

4.根据权利要求3所述的半导体存储器装置，其中，所述第一杂质区域中的n型杂质的掺杂浓度与所述第二杂质区域中的n型杂质的掺杂浓度相同。

5.根据权利要求3所述的半导体存储器装置，其中，所述第一杂质区域中的n型杂质的掺杂浓度大于所述第二杂质区域中的n型杂质的掺杂浓度。

6.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：

第一存储器层，所述第一存储器层沿着所述第一沟道结构的侧壁延伸，所述第一存储器层具有朝向所述绝缘结构打开的开口；以及

环形第二存储器层，所述环形第二存储器层围绕所述第二沟道结构的侧壁。

7.根据权利要求1所述的半导体存储器装置，其中，所述第一沟道结构包括：

芯绝缘层，所述芯绝缘层在所述字线和所述选择线的层叠方向上延伸；

覆盖半导体层，所述覆盖半导体层在所述芯绝缘层上；以及

沟道半导体层，所述沟道半导体层沿着所述芯绝缘层的侧壁和所述覆盖半导体层的侧壁延伸，

其中，所述沟道半导体层包括与所述绝缘结构接触的部分，并且

其中，所述覆盖半导体层包括与所述绝缘结构接触的部分。

8.根据权利要求7所述的半导体存储器装置，其中，所述第一杂质区域被包括在所述覆盖半导体层的内部并且在所述沟道半导体层的端部，并且

其中，所述沟道半导体层的端部与所述覆盖半导体层和所述选择线相邻。

9.一种半导体存储器装置，所述半导体存储器装置包括：

栅极层叠结构，所述栅极层叠结构包括多个导电层和多个层间绝缘层，其中，所述导电层和所述层间绝缘层各自具有在第一方向和第二方向上延伸的表面，所述第一方向和所述第二方向彼此交叉，其中，所述导电层和所述层间绝缘层在第三方向上交替地层叠，并且其中，所述第三方向与所述表面交叉；

绝缘结构，所述绝缘结构贯穿所述多个导电层中的至少一个；

第一沟道结构，所述第一沟道结构与所述绝缘结构接触，所述第一沟道结构在所述第三方向上延伸以贯穿所述栅极层叠结构；

第二沟道结构，所述第二沟道结构与所述绝缘结构间隔开，所述第二沟道结构在所述第三方向上延伸以贯穿所述栅极层叠结构；

第一杂质区域，所述第一杂质区域包括在所述第一沟道结构的端部中；以及

第二杂质区域，所述第二杂质区域包括在所述第二沟道结构的端部中，

其中，所述第一杂质区域和所述第二杂质区域中的每一个包括n型杂质，并且

其中，所述第一杂质区域中的n型杂质的掺杂浓度大于所述第二杂质区域中的n型杂质的掺杂浓度。

10.根据权利要求9所述的半导体存储器装置，其中，所述第一沟道结构包括：

第一芯绝缘层，所述第一芯绝缘层在所述第三方向上延伸；

第一覆盖半导体层，所述第一覆盖半导体层设置在所述第一芯绝缘层上，所述第一覆盖半导体层包括所述n型杂质；以及

第一沟道半导体层，所述第一沟道半导体层沿着所述第一芯绝缘层的侧壁和所述第一覆盖半导体层的侧壁延伸，并且

其中，所述第一沟道半导体层和所述第一覆盖半导体层包括与所述绝缘结构接触的部分。

11.根据权利要求10所述的半导体存储器装置，其中，所述第二沟道结构包括：

第二芯绝缘层，所述第二芯绝缘层在所述第三方向上延伸；

第二覆盖半导体层，所述第二覆盖半导体层设置在所述第二芯绝缘层上，所述第二覆盖半导体层包括所述n型杂质；以及

第二沟道半导体层，所述第二沟道半导体层围绕所述第二芯绝缘层的侧壁和所述第二覆盖半导体层的侧壁，

其中，所述第一沟道半导体层的截面结构不同于所述第二沟道半导体层的截面结构，并且

其中，所述第一覆盖半导体层的截面结构不同于所述第二覆盖半导体层的截面结构。

12.根据权利要求10所述的半导体存储器装置，所述半导体存储器装置还包括p型杂质区域，所述p型杂质区域包括在所述第一沟道半导体层的与所述绝缘结构相邻的部分中。

13.根据权利要求9所述的半导体存储器装置，其中，所述第一沟道结构包括与所述绝缘结构接触的线状第一侧部和圆形第二侧部，所述圆形第二侧部在远离所述绝缘结构的方向上从所述线状第一侧部延伸，并且

其中，所述第二沟道结构具有圆形截面结构。

14.一种半导体存储器装置，所述半导体存储器装置包括：

栅极层叠结构，所述栅极层叠结构包括多个导电层和多个层间绝缘层，其中，所述导电层和所述层间绝缘层各自具有在第一方向和第二方向上延伸的表面，所述第一方向和所述第二方向彼此交叉，其中，所述导电层和所述层间绝缘层在第三方向上交替地层叠，并且其中，所述第三方向与所述表面交叉；

绝缘结构，所述绝缘结构贯穿所述多个导电层中的至少一个；

第一沟道结构，所述第一沟道结构与所述绝缘结构接触，所述第一沟道结构在所述第三方向上延伸以贯穿所述栅极层叠结构；

第二沟道结构，所述第二沟道结构与所述绝缘结构间隔开，所述第二沟道结构在所述第三方向上延伸以贯穿所述栅极层叠结构；以及

p型杂质区域，所述p型杂质区域包括在所述第一沟道结构的与所述绝缘结构相邻的部分中。

15.根据权利要求14所述的半导体存储器装置，其中，所述第一沟道结构包括：

第一芯绝缘层，所述第一芯绝缘层在所述第三方向上延伸；

第一覆盖半导体层，所述第一覆盖半导体层在所述第一芯绝缘层上；以及

第一沟道半导体层，所述第一沟道半导体层沿着所述第一芯绝缘层的侧壁和所述第一覆盖半导体层的侧壁延伸，所述第一沟道半导体层包括所述p型杂质区域，

其中，所述第一沟道半导体层和所述第一覆盖半导体层包括与所述绝缘结构接触的部分。

16.根据权利要求15所述的半导体存储器装置，其中，所述第一覆盖半导体层和与所述第一覆盖半导体层相邻的所述第一沟道半导体层包括n型杂质区域，并且

其中，所述p型杂质区域被设置在所述第一沟道半导体层的n型杂质区域与所述绝缘结构之间。

17.根据权利要求15所述的半导体存储器装置，其中，所述第二沟道结构包括：

第二芯绝缘层，所述第二芯绝缘层在所述第三方向上延伸；

第二覆盖半导体层，所述第二覆盖半导体层在所述第二芯绝缘层上；以及

第二沟道半导体层，所述第二沟道半导体层围绕所述第二芯绝缘层的侧壁和所述第二覆盖半导体层的侧壁，

其中，所述第一沟道半导体层的截面结构不同于所述第二沟道半导体层的截面结构，并且

其中，所述第一覆盖半导体层的截面结构不同于所述第二覆盖半导体层的截面结构。

18.根据权利要求17所述的半导体存储器装置，其中，所述第一覆盖半导体层和所述第二覆盖半导体层中的每一个包括n型杂质。

19.根据权利要求14所述的半导体存储器装置，其中，所述第一沟道结构包括与所述绝缘结构接触的线状第一侧部和圆形第二侧部，所述圆形第二侧部在远离所述绝缘结构的方向上从所述线状第一侧部延伸，并且

其中，所述第二沟道结构具有圆形截面结构。