CN118139420A - 半导体存储器装置 - Google Patents

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Abstract

本申请涉及半导体存储器装置。提供了一种半导体存储器装置及其制造方法。该半导体存储器装置包括：单元层叠结构，其围绕第一沟道结构和第二沟道结构；第一源极选择线，其与单元层叠结构的第一区域交叠，并且围绕第一沟道结构；以及第二源极选择线，其与单元层叠结构的第二区域交叠并且围绕第二沟道结构。第一源极选择线和第二源极选择线中的每一者包括与单元层叠结构交叠的第一选择栅极层、设置在第一选择栅极层和单元层叠结构之间的第二选择栅极层以及设置在第一选择栅极层和第二选择栅极层之间的第三选择栅极层。

Description

半导体存储器装置
本申请是原案申请号为202010861711.3的发明专利申请(申请日：2020年8月25日，发明名称：半导体存储器装置及半导体存储器装置的制造方法)的分案申请。
技术领域
本公开总体上涉及一种半导体存储器装置和该半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和三维半导体存储器装置的制造方法。
背景技术
半导体存储器装置包括能够存储数据的多个存储器单元。存储器单元可以成三维布置以实现三维半导体存储器装置。存储器单元可以构成多个单元串。单元串可以连接到字线和选择线。
发明内容
根据本公开的实施方式，一种半导体存储器装置可以包括：在第一方向上延伸的第一沟道结构和第二沟道结构；单元层叠结构，其包括层间绝缘层和导电图案，层间绝缘层和导电图案在第一方向上交替地设置并且延伸以围绕第一沟道结构和第二沟道结构；第一源极选择线，其与单元层叠结构的第一区域交叠并且围绕第一沟道结构；以及第二源极选择线，其与单元层叠结构的第二区域交叠并且围绕第二沟道结构，其中，第一源极选择线和第二源极选择线中的每一者包括与单元层叠结构交叠的第一选择栅极层、设置在第一选择栅极层和单元层叠结构之间的第二选择栅极层以及设置在第一选择栅极层和第二选择栅极层之间的第三选择栅极层。
根据本公开的实施方式，一种制造半导体存储器装置的方法可以包括：形成具有面向第一基板的底表面的第一选择栅极层；形成层叠结构，其中层叠结构包括与第一选择栅极层交叠的第二选择栅极层以及交替地层叠在第二选择栅极层上的层间绝缘层和导电图案；去除第一基板；以及从第一选择栅极层的底表面蚀刻第一选择栅极层和第二选择栅极层，以形成贯穿第一选择栅极层和第二选择栅极层的狭缝。
附图说明
在附图中，为了图示清楚，可能放大了尺寸。应当理解，当一元件被称为在两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终表示相似的元件。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出图1所示的存储器单元阵列的电路图。
图3是示出图2所示的存储器单元阵列的实施方式的立体图。
图4A和图4B是示出栅极层叠结构的平面图。
图5A示出沿着图4A和图4B中的每一个所示的线A-A’截取的半导体存储器装置的截面，并且图5B示出沿着图4A和图4B中的每一个所示的线B-B’截取的半导体存储器装置的截面。
图6是图5A所示的区域X的放大图。
图7A至图7C是示出存储器单元阵列的各种实施方式的图。
图8A、图8B、图9A、图9B、图9C、图10、图11、图12、图13、图14、图15A、图15B、图15C、图15D、图16A、图16B和图16C是示出根据本公开的实施方式的半导体存储器装置的制造方法的图。
图17是示出根据本公开的实施方式的存储器系统的构造的框图。
图18是示出根据本公开的实施方式的计算系统的构造的框图。
具体实施方式
本文公开的特定的结构性描述或功能性描述仅是例示性的，用于描述根据本公开的构思的实施方式。实施方式可以以各种形式实现，并且不应被解释为限于本文阐述的特定实施方式。
实施方式提供一种能够降低制造工艺的难度水平的半导体存储器装置和该半导体存储器装置的制造方法。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置可以包括外围电路10、互连阵列20和存储器单元阵列30。
外围电路10可包括控制存储器单元阵列30的操作的行解码器、列解码器、感测放大器、控制电路、页缓冲器电路等。该图仅示出了外围电路10的与存储器单元阵列30交叠的部分区域，但是外围电路10可以包括不与存储器单元阵列30交叠的另一区域。
存储器单元阵列30可以包括连接到公共源极线和位线的多个单元串。
互连阵列20可以包括连接到存储器单元阵列30的第一互连结构和连接到外围电路10的第二互连结构。
图2是示出图1所示的存储器单元阵列30的电路图。
参照图2，存储器单元阵列30可以包括连接到公共源极线CSL和位线BL的单元串CS。
单元串CS可以包括串联连接的多个存储器单元MC、源极选择晶体管SST以及漏极选择晶体管DSTa和DSTb。源极选择晶体管SST可以控制对应的单元串和公共源极线CSL之间的电连接。漏极选择晶体管DSTa和DSTb可以控制对应的单元串和位线BL之间的电连接。单元串CS可以包括一个漏极选择晶体管或串联连接的两个或更多个漏极选择晶体管。在实施方式中，单元串CS可以包括串联连接的下漏极选择晶体管DSTa和上漏极选择晶体管DSTb。
单元串CS可以连接到源极选择线SSL、字线WL以及漏极选择线DSLa和DSLb。源极选择线SSL可以连接到源极选择晶体管SST的栅极，并且字线WL可以分别连接到存储器单元MC的栅极。漏极选择线DS1a和DS1b可以分别连接到包括在单元串CS中的漏极选择晶体管DSTa和DSTb的栅极。
为了便于描述，图2示出了连接到公共源极线CSL的一个单元串CS，但是多个单元串可以并联连接到公共源极线CSL。多个单元串可以布置成行和列。
在下文中，术语“第一”和“第二”用于将一个组件与另一组件区分开。例如，在不脱离根据本公开的构思的范围的情况下，可以将第一组件称为第二组件，并且类似地，可以将第二组件称为第一组件。
图3是示出图2所示的存储器单元阵列30的实施方式的立体图。在下文中，将第一方向D1定义为字线WL层叠的方向，将第二方向D2定义为位线BL的延伸方向，并且将第三方向D3定义为与位线BL相交的方向。
存储器单元阵列30可以包括位线BL、漏极选择线DSLa1、DSLa2、DSLa3、DSLb1、DSLb2和DSLb3、字线WL、源极选择线SSL1和SSL2以及公共源极线CSL。
位线BL可以布置成在第三方向D3上彼此间隔开，并且在第二方向D2上延伸。每条位线BL可以连接到接触插塞CT。接触插塞CT可以将位线BL电连接到图4A所示的沟道结构CH1至CH4。
公共源极线CSL可以在第二方向D2和第三方向D3上扩展以与位线BL交叠。
字线WL可以设置在位线BL和公共源极线CSL之间，并且层叠为在第一方向D1上彼此间隔开。每条字线WL可以在第二方向D2和第三方向D3上扩展以与位线BL交叠。
漏极选择线DSLa1、DSLa2、DSLa3、DSLb1、DSLb2和DSLb3可以包括层叠在字线WL和位线BL之间的下组DSLa1、DSLa2和DSLa3以及上组DSLb1、DSLb2和DSLb3。
下组DSLa1、DSLa2和DSLa3以及上组DSLb1、DSLb2和DSLb3中的每一个可以包括两个或更多条设置在相同的水平并且彼此间隔开的漏极选择线。在实施方式中，下组DSLa1、DSLa2和DSLa3可以包括设置在相同的水平并且在第二方向D2上彼此间隔开的第一下漏极选择线DSLa1、第二下漏极选择线DSLa2和第三下漏极选择线DSLa3。此外，上组DSLb1、DSLb2和DSLb3可以包括设置在相同的水平并且在第二方向D2上彼此间隔开的第一上漏极选择线DSLb1、第二上漏极选择线DSLb2和第三上漏极选择线DSLb3。然而，本公开的实施方式不限于此。在实施方式中，上组可以包括布置为在第一方向D1上彼此间隔开的两层或更多层的上漏极选择线。
第一下漏极选择线DSLa1和第一上漏极选择线DSLb1可以层叠为在第一方向D1上彼此间隔开，并且第三下漏极选择线DSLa3和第三上漏极选择线DSLb3可以层叠为在第一方向D1上彼此间隔开。第二下漏极选择线DSLa2可以设置在第一下漏极选择线DSLa1和第三下漏极选择线DSLa3之间。第二上漏极选择线DSLb2可以设置在第一上漏极选择线DSLb1和第三上漏极选择线DSLb3之间。第二下漏极选择线DSLa2和第二上漏极选择线DSLb2可以层叠为在第一方向D1上彼此间隔开。
每条字线WL可以扩展为与第一下漏极选择线DSLa1、第二下漏极选择线DSLa2和第三下漏极选择线DSLa3交叠。每条字线WL可以与第一上漏极选择线DSLb1、第二上漏极选择线DSLb2和第三上漏极选择线DSLb3交叠。
源极选择线SSL1和SSL2可以设置在字线WL和公共源极线CSL之间。在相同的水平处彼此间隔开的两条或更多条源极选择线可以与每条字线WL交叠。在实施方式中，源极选择线可以包括在相同的水平处在第二方向D2上彼此间隔开的第一源极选择线SSL1和第二源极选择线SSL2。
第一源极选择线SSL1可以在第二方向D2上延伸，以与第一下漏极选择线DSLa1和第一上漏极选择线DSLb1交叠，并且与第二下漏极选择线DSLa2和第二上漏极选择线DSLb2中的每一者的一部分交叠。第二源极选择线SSL2可以在第二方向D2上延伸，以与第三下漏极选择线DSLa3和第三上漏极选择线DSLb3交叠，并且与第二下漏极选择线DSLa2和第二上漏极选择线DSLb2的另一部分交叠。第一源极选择线SSL1和第二源极选择线SSL2之间的隔离区域可以与第二下漏极选择线DSLa2和第二上漏极选择线DSLb2交叠。
如上所述的字线WL，第一下漏极选择线至第三下漏极选择线DSLa1、DSLa2和DSLa3，第一上漏极选择线至第三上漏极选择线DSLb1、DSLb2和DSLb3以及源极选择线SSL1和SSL2可以构成栅极层叠结构。
图4A和图4B是示出栅极层叠结构的平面图。图4A示出了第一栅极层叠结构G1以及设置在第一栅极层叠结构G1的两侧的第二栅极层叠结构G2和第三栅极层叠结构G3的一部分。图4B是示出第一栅极层叠结构G1至第三栅极层叠结构G3和位线BL的布局的平面图。
参照图4A，第一栅极层叠结构G1至第三栅极层叠结构G3可以通过栅极隔离结构Sg彼此隔离。每个栅极隔离结构Sg可以在第三方向D3上延伸。第一栅极层叠结构G1至第三栅极层叠结构G3中的每一个可以包括参照图3描述的字线WL、第一下漏极选择线DSLa1、第二下漏极选择线DSLa2、第三下漏极选择线DSLa3、第一上漏极选择线DSLb1、第二上漏极选择线DSLb2、第三上漏极选择线DSLb3、第一源极选择线SSL1和第二源极选择线SSL2。
在下文中，将基于第一栅极层叠结构G1的字线WL、第一下漏极选择线DSLa1至第三下漏极选择线DSLa3、第一上漏极选择线DSLb1至第三上漏极选择线DSLb3以及第一源极选择线SSL1和第二源极选择线SSL2来描述根据本公开的实施方式的半导体存储器装置。
字线WL可以在沿第二方向D2彼此相邻的栅极隔离结构Sg之间沿第一方向D1彼此间隔开，并且构成单元层叠结构STc。单元层叠结构STc可以包括第一区域AR1、第二区域AR2和第三区域AR3。第一区域AR1和第二区域AR2是与彼此相邻的相应栅极隔离结构Sg相邻的区域，并且第三区域AR3是第一区域AR1和第二区域AR2之间的区域。
单元层叠结构STc的第一区域AR1和第二区域AR2可以分别与漏极选择隔离结构Sd交叠。每个漏极选择隔离结构Sd可以在第三方向D3上延伸。
单元层叠结构STc的第一区域AR1可以与第一栅极层叠结构G1的第一下漏极选择线DSLa1和第一上漏极选择线DSLb1交叠。第一下漏极选择线DSLa1和第一上漏极选择线DSLb1可以设置在第一栅极层叠结构G1的一侧所设置的栅极隔离结构Sg和与该栅极隔离结构Sg相邻的漏极选择隔离结构Sd之间。
单元层叠结构STc的第二区域AR2可以与第一栅极层叠结构G1的第三下漏极选择线DSLa3和第三上漏极选择线DSLb3交叠。第三下漏极选择线DSLa3和第三上漏极选择线DSLb3可以设置在第一栅极层叠结构G1的另一侧所设置的栅极隔离结构Sg和与该栅极隔离结构Sg相邻的漏极选择隔离结构Sd之间。
单元层叠结构STc的第三区域AR3可以与第一栅极层叠结构G1的第二下漏极选择线DSLa2和第二上漏极选择线DSLb2交叠。第二下漏极选择线DSLa2和第二上漏极选择线DSLb2可以朝着第三区域AR3的两侧所设置的漏极选择隔离结构Sd延伸，并且与单元层叠结构STc的第一区域AR1和第二区域AR2交叠。
第一下漏极选择线DSLa1至第三下漏极选择线DSLa3可以通过设置在栅极隔离结构Sg之间的漏极选择隔离结构Sd彼此隔离。第一栅极层叠结构G1的第一上漏极选择线DSLb1至第三上漏极选择线DSLb3可以通过设置在栅极隔离结构Sg之间的漏极选择隔离结构Sd彼此隔离。
第一栅极层叠结构G1的第一源极选择线SSL1可以与单元层叠结构STc的第一区域AR1交叠。第一栅极层叠结构G1的第二源极选择线SSL2可以与单元层叠结构STc的第二区域AR2交叠。第一栅极层叠结构G1的第一源极选择线SSL1和第二源极选择线SSL2可以通过与单元层叠结构STc的第三区域AR3交叠的源极选择隔离结构Ss彼此隔离。
第一栅极层叠结构G1至第三栅极层叠结构G3中的每一个可以被在第一方向D1上延伸的沟道结构CH和CH1至CH4贯穿。在实施方式中，贯穿第一栅极层叠结构G1的沟道结构CH1至CH4可以划分成第一沟道结构CH1、第二沟道结构CH2、第三沟道结构CH3和第四沟道结构CH4。
第一沟道结构CH1和第三沟道结构CH3可以被单元层叠结构STc的第一区域AR1和第一源极选择线SSL1围绕。第三沟道结构CH3比第一沟道结构CH1离源极选择隔离结构Ss更远。第二沟道结构CH2和第四沟道结构CH4可以被单元层叠结构STc的第二区域AR2和第二源极选择线SSL2围绕。第四沟道结构CH4比第二沟道结构CH2离源极选择隔离结构Ss更远。
漏极选择隔离结构Sd可以设置在第一沟道结构CH1和第三沟道结构CH3之间以及第二沟道结构CH2和第四沟道结构CH4之间。第三沟道结构CH3可以被第一下漏极选择线DSLa1和第一上漏极选择线DSLb1围绕。第一沟道结构CH1和第二沟道结构CH2可以被第二下漏极选择线DSLa2和第二上漏极选择线DSLb2围绕。第四沟道结构CH4可以被第三下漏极选择线DSLa3和第三上漏极选择线DSLb3围绕。
沟道结构CH和CH1至CH4可以分别与接触插塞CT交叠。沟道结构CH和CH1至CH4的布置以及接触插塞CT的布置不限于附图中所示，并且可以进行各种修改。
第一栅极层叠结构G1可以被在第一方向D1延伸的虚拟沟道结构DCHd和DCHs贯穿。虚拟沟道结构可以包括与源极选择隔离结构Ss交叠的第一虚拟沟道结构DCHs和与相应的漏极选择隔离结构Sd交叠的第二虚拟沟道结构DCHd。
参照图4B，第一栅极层叠结构G1至第三栅极层叠结构G3可以与位线BL交叠。位线BL可以通过接触插塞CT连接到参照图4A描述的沟道结构CH和CH1至CH4。
图5A示出沿着图4A和图4B中的每一个所示的线A-A’截取的半导体存储器装置的截面，并且图5B示出沿着图4A和图4B中的每一个所示的线B-B’截取的半导体存储器装置的截面。
参照图5A，半导体存储器装置可以包括设置成在第一方向D1上彼此间隔开的公共源极线CSL和位线BL，以及图4A所示的插置在公共源极线CSL和位线BL之间的栅极层叠结构G1、G2和G3。此外，半导体存储器装置包括：包括外围电路的基板101，以及在基板101和位线BL之间的互连结构123和173。
外围电路可以包括多个晶体管TR。晶体管TR可以设置在由隔离层103限定的基板101的有源区中。每个晶体管TR可以包括设置在与其对应的有源区上的栅极绝缘层113、设置在栅极绝缘层113上的栅极115以及在有源区中形成于栅极115两侧的结111A和111B。
包括晶体管TR的外围电路可以通过互连结构123和173连接到存储器单元阵列。互连结构123和173可以包括连接到存储器单元阵列的第一互连结构123和连接到晶体管TR的第二互连结构173。第一互连结构123和第二互连结构173可以彼此连接。在实施方式中，位线BL可以经由彼此连接的第一互连结构123和第二互连结构173连接到对应的晶体管TR。
第一互连结构123和第二互连结构173可以包括具有各种布局的焊盘图案、线图案和过孔插塞。第一互连结构123可以形成在第一绝缘结构121中，并且第二互连结构173可以形成在第二绝缘结构171中。在位线BL和第一绝缘结构121之间的第二绝缘结构171可以延伸以覆盖位线BL，并且包括多层绝缘层。第一绝缘结构121可以延伸以覆盖包括晶体管TR的外围电路，并且包括层叠在基板101上的多层绝缘层。
位线BL可以由各种导电材料形成。位线BL可以经由接触插塞CT电连接到对应于位线BL的沟道结构CH、CH1、CH2、CH3和CH4。
接触插塞CT可以贯穿设置在位线BL和沟道结构CH、CH1、CH2、CH3和CH4之间的绝缘层165和133。图5A示出了贯穿图4A所示的第一栅极层叠结构G1的第一沟道结构CH1至第四沟道结构CH4以及贯穿图4A所示的第二栅极层叠结构G2的沟道结构CH。
沟道结构CH1、CH2、CH3和CH4中的每一个的侧壁可以被存储器层ML围绕。存储器层ML可以包括隧道绝缘层、沿着隧道绝缘层的外壁延伸的数据存储层、以及沿着数据存储层的外壁延伸的阻挡绝缘层。数据存储层可以由能够存储数据的材料层形成。在实施方式中，数据存储层可以由能够存储使用福勒-诺德海姆隧穿而改变的数据的材料层形成。为此，数据存储层可以由其中能够捕获电荷的氮化物层形成。然而，本公开不限于此，并且数据存储层可以包括硅、相变材料、纳米点等。阻挡绝缘层可以包括能够阻挡电荷的氧化物层。隧道绝缘层可以由氧化硅层形成，电荷能够隧穿通过该氧化硅层。
沟道结构CH1、CH2、CH3和CH4中的每一个可以包括沟道层CL、芯绝缘层CO和封盖半导体层CAP。芯绝缘层CO和封盖半导体层CAP可以设置在对应的沟道结构的中心区域。芯绝缘层CO可以与封盖半导体层CAP交叠。封盖半导体层CAP可以包括掺杂半导体层。在实施方式中，封盖半导体层CAP可以包括包含n型杂质的掺杂硅。沟道层CL可以围绕封盖半导体层CAP的侧壁和芯绝缘层CO的侧壁。沟道层CL可以延伸到芯绝缘层CO的面向公共源极线CSL的表面。沟道层CL可以用作参照图2描述的单元串CS的沟道区域。沟道层CL可以由半导体层形成。
贯穿图4A所示的第一栅极层叠结构G1的第一沟道结构CH1至第四沟道结构CH4中的每一个的沟道层CL可以与公共源极线CSL接触。公共源极线CSL可以包括掺杂半导体层。在实施方式中，公共源极线CSL可以包括包含n型杂质的掺杂硅。公共源极线CSL可以延伸以与栅极隔离结构Sg、源极选择隔离结构Ss、第一源极选择线SSL1和第二源极选择线SSL2交叠。
源极栅极绝缘层151可以设置在公共源极线CSL与第一源极选择线SSL1和第二源极选择线SSL2中的每一者之间。源极栅极绝缘层151可以被第一沟道结构CH1至第四沟道结构CH4、栅极隔离结构Sg和源极选择隔离结构Ss贯穿。
图4A所示的第一栅极层叠结构G1可以包括在第一方向D1上交替地层叠的层间绝缘层IL和导电图案CP1至CPn(n是自然数)。
漏极选择隔离结构Sd可以贯穿导电图案CP1至CPn当中的与位线BL相邻的至少一层导电图案。在实施方式中，漏极选择隔离结构Sd可以贯穿与位线BL相邻的第n导电图案CPn以及第n导电图案CPn与公共源极线CSL之间的第(n-1)导电图案CPn-1。可以通过漏极选择隔离结构Sd将第n导电图案CPn隔离成参照图3和图4A描述的第一下漏极选择线DSLa1、第二下漏极选择线DSLa2和第三下漏极选择线DSLa3中。可以通过漏极选择隔离结构Sd将第(n-1)导电图案CPn-1隔离成参照图3和图4A描述的第一上漏极选择线DSLb1、第二上漏极选择线DSLb2和第三上漏极选择线DSLb3中。
在漏极选择隔离结构Sd和公共源极线CSL之间在第一方向D1上交替地设置的导电图案CP1至CPn-2和层间绝缘层IL可以构成参照图4A描述的单元层叠结构STc。单元层叠结构STc的导电图案CP1至CPn-2可以分别形成参照图3和图4A描述的字线WL。单元层叠结构STc的导电图案CP1至CPn-2和层间绝缘层IL中的每一个可以延伸以围绕第一沟道结构CH1至第四沟道结构CH4。
第一源极选择线SSL1可以与单元层叠结构STc交叠，并且延伸以围绕第一沟道结构CH1和第三沟道结构CH3。第一阻挡绝缘图案183S1可以埋入到第一源极选择线SSL1中。第二源极选择线SSL2可以与单元层叠结构STc交叠，并且延伸以围绕第二沟道结构CH2和第四沟道结构CH4。第二阻挡绝缘图案183S2可以埋入到第二源极选择线SSL2中。
导电图案CP1至CPn可以由相同的导电材料形成。第三阻挡绝缘图案183C可以形成在导电图案CP1至CPn中的每一个的表面上。
第一阻挡绝缘图案183S1、第二阻挡绝缘图案183S2和第三阻挡绝缘图案183C可以由相同的绝缘材料形成。第一阻挡绝缘图案183S1、第二阻挡绝缘图案183S2和第三阻挡绝缘图案183C中的每一个可以包括高介电层。在实施方式中，第一阻挡绝缘图案183S1、第二阻挡绝缘图案183S2和第三阻挡绝缘图案183C中的每一个可以包括氧化铝层(Al2O3)。
参照图5A和图5B，导电图案CP1至CPn和层间绝缘层IL可以被第一虚拟沟道结构DCHs和第二虚拟沟道结构DCHd贯穿。
第一虚拟沟道结构DCHs可以与第一源极选择线SSL1和第二源极选择线SSL2之间的源极选择隔离结构Ss交叠。虚拟沟道结构DCHs的侧壁可以被第一虚拟存储器层DMLs围绕。第一虚拟沟道结构DCHs可以通过源极选择隔离结构Ss与公共源极线CSL以及第一源极选择线SSL1和第二源极选择线SSL2间隔开。第一虚拟沟道结构DCHs可以通过绝缘层133与位线BL间隔开。
第二虚拟沟道结构DCHd可以分别贯穿第一源极选择线SSL1和第二源极选择线SSL2。每个第二虚拟沟道结构DCHd可以被第二虚拟存储器层DMLd围绕。
参照图5B，第一源极选择线SSL1和第二源极选择线SSL2中的每一者可以包括第一选择栅极层181、第二选择栅极层187S和第三选择栅极层189。第一选择栅极层181可以与单元层叠结构STc交叠。第二选择栅极层187S可以设置在单元层叠结构STc和第一选择栅极层181之间。第三选择栅极层189可以设置在第一选择栅极层181和第二选择栅极层187S之间。
参照图5A，第一源极选择线SSL1的第三选择栅极层189可以从与源极选择隔离结构Ss相邻的第一沟道结构CH1的侧壁延伸到第一源极选择线SSL1的第二选择栅极层187S和单元层叠结构STc之间。在与第一方向D1相交的平面上，如图6所示的第一源极选择线SSL1的第三选择栅极层189的宽度W1可以形成为比第一源极选择线SSL1的第二选择栅极层187S和第一选择栅极层181中的每一个的宽度窄。
第二源极选择线SSL2的第三选择栅极层189可以从与源极选择隔离结构Ss相邻的第二沟道结构CH2的侧壁延伸到第二源极选择线SSL2的第二选择栅极层187S和单元层叠结构STc之间。在与第一方向D1相交的平面上，如图6所示的第二源极选择线SSL2的第三选择栅极层189的宽度W2可以形成为比第二源极选择线SSL2的第二选择栅极层187S和第一选择栅极层181中的每一个的宽度窄。
图6是图5A所示的区域X的放大图。
参照图6，第一源极选择线SSL1和第二源极选择线SSL2中的每一者的第一选择栅极层181可以由在半导体存储器装置的制造工艺期间能够用作蚀刻停止层的材料层形成。在实施方式中，第一选择栅极层181可以包括硅。通过考虑在半导体存储器装置的制造工艺期间杂质从公共源极线CSL扩散的距离，可以将第一选择栅极层181形成为具有较厚的厚度。在实施方式中，第一选择栅极层181的厚度T1可以形成为比第一源极选择线SSL1和第二源极选择线SSL2中的每一者的第二选择栅极层187S的厚度T2和第三选择栅极层189的厚度T3更厚。第一源极选择线SSL1的第一选择栅极层181可以延伸为如图5A所示的围绕第一沟道结构CH1、第三沟道结构CH3以及第一沟道结构CH1和第三沟道结构CH3之间的第二虚拟沟道结构DCHd。第二源极选择线SSL2的第一选择栅极层181可以延伸为如图5A所示的围绕第二沟道结构CH2、第四沟道结构CH4以及第二沟道结构CH2和第四沟道结构CH4之间的第二虚拟沟道结构DCHd。
第二选择栅极层187S可以由能够降低第一源极选择线SSL1和第二源极选择线SSL2的电阻的材料层形成。为此，第二选择栅极层187S可以包括电阻低于第一选择栅极层181和第三选择栅极层189的电阻的导电材料。在实施方式中，第二选择栅极层187S可以包括钨。第一源极选择线SSL1的第二选择栅极层187S可以延伸为如图5A所示的围绕第一沟道结构CH1、第三沟道结构CH3以及第一沟道结构CH1和第三沟道结构CH3之间的第二虚拟沟道结构DCHd。第二源极选择线SSL2的第二选择栅极层187S可以延伸为如图5A所示的围绕第二沟道结构CH2、第四沟道结构CH4以及第二沟道结构CH2和第四沟道结构CH4之间的第二虚拟沟道结构DCHd。
第二选择栅极层187S可以由构成图5A和图5B所示的导电图案CP1至CPn中的每一个的相同导电材料187C形成。换句话说，构成导电图案CP1至CPn中的每一个的导电材料187C可以具有比第一选择栅极层181和第三选择栅极层189的电阻低的电阻。在实施方式中，导电材料187C可以包括钨。
第三选择栅极层189可以提供第一选择栅极层181和第二选择栅极层187S之间的欧姆接触，并且包括能够用作扩散屏障以防止金属从第二选择栅极层187S扩散的材料。在实施方式中，第三选择栅极层189可以包括钛(Ti)和氮化钛(TiN)，包括氮化钛(TiN)，或者包括硅化钛(TiSi)材料。第三选择栅极层189可以形成为具有比第一选择栅极层181和第二选择栅极层187S的厚度更薄的厚度。
第一阻挡绝缘图案183S1可以与第一源极选择线SSL1的第三选择栅极层189相邻地设置在与第一源极选择线SSL1的第三选择栅极层189相同的水平，并且围绕第一源极选择线SSL1的第二选择栅极层187S的一部分。在实施方式中，第一阻挡绝缘图案183S1可以与第一源极选择线SSL1的第三选择栅极层189相邻地设置在与第一源极选择线SSL1的第三选择栅极层189基本相同的水平，并且围绕第一源极选择线SSL1的第二选择栅极层187S的一部分。在实施方式中，第一阻挡绝缘图案183S1可以在如图5A所示的第一沟道结构CH1和栅极隔离结构Sg之间围绕第一源极选择线SSL1的第二选择栅极层187S的一部分。第一阻挡绝缘图案183S1可以从第二选择栅极层187S与第一沟道结构CH1、第三沟道结构CH3以及第一沟道结构CH1和第三沟道结构CH3之间的第二虚拟沟道结构DCHd中的每一个之间延伸到第一源极选择线SSL1的第一选择栅极层181和第二选择栅极层187S之间以及第一源极选择线SSL1的第二选择栅极层187S和与第一源极选择线SSL1的第二选择栅极层187S相邻的层间绝缘层IL之间。在一实施方式中，第一阻挡绝缘图案183S1可以在与第一方向D1相交的平面上设置于与第三选择栅极层189的水平至少部分交叠的水平。
第二阻挡绝缘图案183S2可以与第二源极选择线SSL2的第三选择栅极层189相邻地设置在与第二源极选择线SSL2的第三选择栅极层189相同的水平，并且围绕第二源极选择线SSL2的第二选择栅极层187S的一部分。在实施方式中，第二阻挡绝缘图案183S2可以与第二源极选择线SSL2的第三选择栅极层189相邻地设置在与第二源极选择线SSL2的第三选择栅极层189基本相同的水平，并且围绕第二源极选择线SSL2的第二选择栅极层187S的一部分。第二阻挡绝缘图案183S2可以围绕如图5A所示的第二沟道结构CH2和栅极隔离结构Sg之间的第二源极选择线SSL2的第二选择栅极层187S的一部分。第二阻挡绝缘图案183S2可以从第二选择栅极层187S与第二沟道结构CH2、第四沟道结构CH4以及第二沟道结构CH2和第四沟道结构CH4之间的第二虚拟沟道结构DCHd中的每一个之间延伸到第二源极选择线SSL2的第一选择栅极层181和第二选择栅极层187S之间以及第二源极选择线SSL2的第二选择栅极层187S和与第二源极选择线SSL2的第二选择栅极层187S相邻的层间绝缘层IL之间。在实施方式中，第二阻挡绝缘图案183S2可以在与第一方向D1相交的平面上设置于与第三选择栅极层189的水平至少部分交叠的水平。
第一源极选择线SSL1和第二源极选择线SSL2中的每一者还可以包括厚度比第三选择栅极层189的厚度更薄的第四选择栅极层185S。第四选择栅极层185S可以包括可以用作扩散屏障以防止金属从第二选择栅极层187S扩散的材料。在实施方式中，第四选择栅极层185S可以包括钛(Ti)和氮化钛(TiN)，或者包括氮化钛(TiN)。第一源极选择线SSL1的第四选择栅极层185S可以设置在第一源极选择线SSL1的第二选择栅极层187S和第一阻挡绝缘图案183S1之间。第二源极选择线SSL2的第四选择栅极层185S可以设置在第二源极选择线SSL2的第二选择栅极层187S和第二阻挡绝缘图案183S2之间。
第三阻挡绝缘图案183可以围绕图5A和图5B所示的导电图案CP1至CPn中的每一个。第三阻挡绝缘图案183C可以沿着导电图案CP1至CPn中的每一个的、面对第一沟道结构CH1至第四沟道结构CH4、第一虚拟沟道结构DCHs、第二虚拟沟道结构DCHd和层间绝缘层IL的表面延伸，如图5A和图5B所示。
图5A和图5B所示的导电图案CP1至CPn中的每一个还可以包括由与第四选择栅极层185S相同的材料形成的扩散屏障层185C。扩散屏障层185C可以设置在导电材料187C和第三阻挡绝缘图案183C之间。
公共源极线CSL可以与贯穿存储器层ML的沟道层CL接触。
在半导体存储器装置的擦除操作中，栅极感应漏极泄漏(GIDL)可能发生在公共源极线处。为了确保GIDL电流，可以在与公共源极线CSL相邻的沟道层CL的部分区域中形成结交叠区。可以通过将公共源极线CSL中的杂质扩散到沟道层CL中来形成结交叠区。根据半导体存储器装置的设计，可以在各种范围内限定结交叠区。尽管增加了杂质的扩散距离以确保稳定的结交叠区，但是可以容易地控制结交叠区，使其不会过度地扩展穿过具有较厚厚度的第一选择栅极层181。因此，能够确保连接到第一源极选择线SSL1和第二源极选择线SSL2的源极选择晶体管的截止特性，并且能够确保稳定的GIDL电流。结果，能够确保半导体存储器装置的操作可靠性而不增加设置在如图2所示的公共源极线CSL和字线WL之间的源极选择晶体管的层叠数量。
图7A至图7C是示出存储器单元阵列的各种实施方式的图。
参照图7A和图7C，每个存储器单元阵列可以包括连接在公共源极线CSL和位线BL之间的沟道结构CH。图7A至图7C示出了能够由彼此间隔开的字线WL中的每一条同时控制的沟道结构CH。
为了使得能够分开地选择上述沟道结构CH，可以对源极选择线SSL1、SSL2、SSL3和SSL4以及漏极选择线DSLa1、DSLa2、DSLa、DSLb1、DSLb2和DSLb的布局进行各种设计。
参照图7A，在实施方式中，沟道结构CH可以划分成第一组GR1至第三组GR3，其能够分别由通过源极选择隔离结构Ss1彼此隔离的第一源极选择线SSL1至第三源极选择线SSL3控制。由第一源极选择线SSL1控制的第一组GR1的沟道结构CH和由源极选择线SSL2控制的第二组GR2的一些沟道结构CH可以同时由第一组的漏极选择线DSLa1和DSLb1中的每一者控制。由第三源极选择线SSL3控制的第三组GR3的沟道结构CH和由源极选择线SSL2控制的第二组GR2的另一些沟道结构CH可以同时由第二组的漏极选择线DSLa2和DSLb2中的每一者控制。第一组的漏极选择线DSLa1和DSLb1可以通过漏极选择隔离结构Sd1与第二组的漏极选择线DSLa2和DSLb2隔离。
参照图7B，在实施方式中，沟道结构CH可以划分成第一组GR1至第四组GR4，其能够分别由通过源极选择隔离结构Ss2彼此隔离的第一源极选择线SSL1至第四源极选择线SSL4控制。由第一源极选择线SSL控制的第一组GR1的沟道结构CH、由第二源极选择线SSL2控制的第二组GR2的沟道结构CH、由第三源极选择线SSL3控制的第三组GR3的沟道结构CH以及由第四源极选择线SSL4控制的第四组GR4的沟道结构CH可以同时由漏极选择线DSLa和DSLb中的每一者控制。
参照图7A至图7C，在由每条字线WL共同控制的沟道结构CH当中，可以对共同连接到位线BL的沟道结构CH的数量进行各种改变。
在实施方式中，如图7A和图7B所示，四列的沟道结构CH可以由每条字线WL共同控制，并且共同连接到位线BL。
在实施方式中，如图7C所示，两列的沟道结构CH可以由每条字线WL共同控制，并且共同连接到位线BL。可以通过第一源极选择线SSL1和第二源极选择线SSL2针对每一列控制两列的沟道结构CH，第一源极选择线SSL1和第二源极选择线SSL2通过源极选择隔离结构Ss3彼此间隔开。两列的沟道结构CH可以由漏极选择线DSLa和DSLb中的每一者同时控制。
如参照图7A至图7C所述，除了图4A所示的实施方式之外，可以对源极选择隔离结构Ss1、Ss2和Ss3以及漏极选择隔离结构Sd1进行各种改变。
图7A至图7C所示的第一源极选择线SSL1至第四源极选择线SSL4中的每一者可以具有与源极隔离结构Ss1、Ss2或Ss3相邻的端部。第一源极选择线SSL1至第四源极选择线SSL4中的每一者的端部可以包括参照图5A、图5B和图6描述的第一选择栅极层181、第二选择栅极层187S和第三选择栅极层189。
图8A、图8B、图9A、图9B、图9C、图10、图11、图12、图13、图14、图15A、图15B、图15C、图15D、图16A、图16B和图16C是示出根据本公开的实施方式的半导体存储器装置的制造方法的图。
图8A和图8B是示出形成沟道结构220A和虚拟沟道结构220B的工艺的截面图。
参照图8A，第一保护层203、氧化物层205和第一选择栅极层207可以顺序层叠在第一基板201上。
第一保护层203可以由当在后续工艺中执行用于去除第一基板201的平坦化工艺时能够用作停止层的材料形成。在实施方式中，第一保护层203可以包括氮化物。
第一选择栅极层207可以用作栅极，并且由能够在后续工艺中用作蚀刻停止层的材料形成。在实施方式中，第一选择栅极层207可以包括硅。第一选择栅极层207可以具有面向第一基板201的底表面207BS。
随后，牺牲层211和层间绝缘层213可以逐个交替地层叠在第一选择栅极层207上。牺牲层211当中的最下层可以设置成与第一选择栅极层207接触。牺牲层211可以包括氮化硅，并且层间绝缘层213可以包括氧化硅。
随后，可以在牺牲层211和层间绝缘层213的层叠结构上形成第二保护层215。第二保护层215可以包括氮化物。
参照图8B，可以形成沟道孔221A，其贯穿第二保护层215、层间绝缘层213、牺牲层211、第一选择栅极层207和氧化物层205，并且暴露第一保护层203。可以在形成沟道孔221A的同时形成虚拟孔221B。可以根据半导体存储器装置的设计对沟道孔221A的布置进行各种改变。根据半导体存储器装置的设计，可以省略虚拟孔221B。
随后，可以在每个沟道孔221A的表面上形成存储器层223A。存储器层223A可以包括顺序层叠在每个沟道孔221A的表面上的阻挡绝缘层、数据存储层和隧道绝缘层。在形成存储器层223A的同时，可以在每个虚拟孔221B的表面上形成虚拟存储器层223B。虚拟存储器层223B可以由与存储器层223A相同的材料制成。
随后，可以形成填充沟道孔221A的中央区域的沟道结构220A。每个沟道结构220A可以形成在对应的存储器层223A上。形成沟道结构220A的工艺可以包括在存储器层223A上形成沟道层225A，在沟道层225A上形成芯绝缘层227A，使芯绝缘层227A的一部分凹陷，在凹陷的芯绝缘层227A上形成封盖半导体层229A，以及执行平坦化工艺以暴露第二保护层215。沟道层225A可以包括半导体层。在实施方式中，沟道层225A可以包括硅。芯绝缘层227A可以包括氧化物。封盖半导体层229A可以包括包含n型杂质的掺杂半导体层。在实施方式中，封盖半导体层229A可以包括n型掺杂硅。在形成沟道结构220A的同时，可以在每个虚拟孔221B的虚拟存储器层223B上形成虚拟沟道结构220B。虚拟沟道结构220B可以包括由与沟道层225A相同的材料形成的虚拟沟道层225B、由与芯绝缘层227A相同的材料形成的虚拟芯绝缘层，以及由与封盖半导体层229A相同的材料形成的虚拟封盖半导体层229B。
图9A至图9C是示出形成第二选择栅极层259A和层叠结构250的工艺的截面图。
参照图9A，在去除图8B所示的第二保护层215之后，可以形成第一上绝缘层233，其覆盖沟道结构220A和虚拟沟道结构220B。
随后，可以形成第一狭缝241A以贯穿第一上绝缘层233、层间绝缘层213和牺牲层211。第一选择栅极层207可以在用于形成第一狭缝241A的蚀刻工艺期间用作蚀刻停止层。
参照图9B，可以通过经由第一狭缝241A选择性地去除图9A所示的牺牲层211来使水平空间251A和251B开口。水平空间251A和251B可以包括第一水平空间251A和第二水平空间251B。可以将第一水平空间251A限定在第一选择栅极层207和层间绝缘层213当中的最下层之间。可以将第二水平空间251B限定于在层间绝缘层213的层叠方向上相邻的层间绝缘层213之间。
参照图9C，第二选择栅极层259A可以通过第一狭缝241A形成在图9B所示的第一水平空间251A中。图9B所示的第二水平空间251B可以分别填充有由与第二选择栅极层259A相同的材料形成的导电图案259B。
形成第二选择栅极层259A和导电图案259B的工艺可以包括在第一水平空间251A和第二水平空间251B中的每一个的表面上形成阻挡绝缘层，在阻挡绝缘层的表面上形成填充第一水平空间251A和第二水平空间251B中的每一个的导电材料，以及去除第一狭缝241A中的导电材料，使得可以将导电材料隔离成第二选择栅极层259A和导电图案259B。
阻挡绝缘层可以包括第一阻挡绝缘图案253A和第二阻挡绝缘图案253B。第一阻挡绝缘图案253A可以保留在图9A所示的第一水平空间251A的表面上，并且第二阻挡绝缘图案253B可以保留在图9B所示的第二水平空间251B的表面上。
第二选择栅极层259A可以与第一选择栅极层207交叠。层间绝缘层213和导电图案259B可以交替地层叠在第二选择栅极层259A上，以构成层叠结构250。
随后，可以通过第一狭缝241A形成贯穿第一选择栅极层207和氧化物层205的第二狭缝241B。第一狭缝241A和第二狭缝241B可以构成如图4A和图5A所示的栅极隔离结构Sg。第二狭缝241B可以暴露第一保护层203。
图10是图9C所示的区域Y的放大图。
参照图10，第二选择栅极层259A可以被第一阻挡绝缘图案253A围绕，并且每个导电图案259B可以被与其对应的第二阻挡绝缘图案253B围绕。
第二选择栅极层259A可以包括电阻低于第一选择栅极层207的电阻的金属层257A以及设置在金属层257A和第一阻挡绝缘图案253A之间的扩散屏障层255A。每个导电图案259B可以包括与第二选择栅极层259A相同的材料层。也就是说，每个导电图案259B可以包括电阻低于第一选择栅极层207的电阻的金属层257B以及设置在金属层257B和第二阻挡绝缘图案253B之间的扩散屏障层255B。
在实施方式中，金属层257A和257B可以包括钨，并且扩散屏障层255A和255B中的每一个可以包括Ti和TiN或者包括TiN。
图11是示出形成位线269的工艺和形成第一互连结构273的工艺的截面图。
参照图11，在形成位线269之前，图9C所示的第一狭缝241A和第二狭缝241B可以用垂直结构261填充。垂直结构261可以包括绝缘材料或者包括绝缘材料和贯穿绝缘材料的导电材料。随后，可以形成漏极选择隔离结构263，其与虚拟沟道结构220B交叠。可以通过漏极选择隔离结构263将设置在导电图案259B当中的至少最上层中的导电图案隔离成漏极选择线。根据半导体存储器装置的设计，可以省略漏极选择隔离结构263。
随后，可以在第一上绝缘层233上形成第二上绝缘层265。第二上绝缘层265可以延伸以覆盖垂直结构261。随后，可以形成接触插塞267，其贯穿第二上绝缘层265和第一上绝缘层233，并且可以连接到对应的沟道结构220A。
随后，可以形成连接到接触插塞267的位线269。位线269可以通过接触插塞267连接到对应的沟道结构220A。
在形成位线269之后，可以在位线269上形成埋入第一绝缘结构271中的第一互连结构273。多个第一互连结构273中的一个可以连接到位线269。
图12是示出外围电路的晶体管310和连接到晶体管310的第二互连结构323的截面图。
参照图12，可以设置第二基板301。第二基板301可以包括构成外围电路的多个晶体管310。
第二基板301可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
晶体管310可以设置在由隔离层303限定的第二基板301的有源区中。每个晶体管310可以包括设置在对应有源区上的栅极绝缘层313、设置在栅极绝缘层313上的栅极315以及在栅极315两侧形成于有源区中的结311A和311B。
第二互连结构323可以形成在包括晶体管310的第二基板301上。第二互连结构323可以埋入到第二绝缘结构321中，第二绝缘结构321延伸以覆盖包括晶体管310的外围电路。一些第二互连结构323可以连接到晶体管310。
图13是示出将第一互连结构273和第二互连结构323彼此连接的工艺以及去除图11所示的第一基板201的工艺的截面图。
参照图13，图11所示的第一基板201可以在第二基板301上对准，使得第一互连结构273和第二互连结构323彼此面对。随后，可以执行接合工艺，使得第一互连结构273可以附接到对应于第一互连结构273的第二互连结构323。
随后，可以去除图11所示的第一基板201，从而暴露第一保护层203。去除第一基板201的工艺可以包括抛光工艺，并且当执行抛光工艺时，第一保护层203可以用作停止层。
图14是示出形成第三狭缝401的工艺的截面图。
参照图14，第一选择栅极层207和第二选择栅极层259A中的每一个可以通过第三狭缝401而分离成源极选择线。第三狭缝401可以用作路径，第一阻挡绝缘图案253A的一部分通过该路径被图15D所示的第三选择栅极层411S替换。可以通过从第一选择栅极层207的底表面207BS蚀刻第一选择栅极层207和第二选择栅极层259A来形成第三狭缝401。第三狭缝401可以延伸以贯穿第一保护层203、氧化物层205、第一选择栅极层207、第一阻挡绝缘图案253A和第二选择栅极层259A。
图15A至图15D是示出形成第三选择栅极层411S的工艺的放大截面图。
参照图15A，第一选择栅极层207、第一阻挡绝缘图案253A和第二选择栅极层259A的扩散屏障层255A可以通过第三狭缝401暴露在沟道结构220A之间。第三狭缝401可以形成为具有浅的深度，其中第三狭缝401不贯穿层间绝缘层213和第二导电图案259B。因此，可以降低用于形成第三狭缝401的蚀刻工艺的难度水平。
参照图15B，可以通过第三狭缝401去除图15A所示的第一阻挡绝缘图案253A的一部分。此时，可以去除图15A所示的扩散屏障层255A的一部分。因此，可以在第二选择栅极层的金属层257A和第一选择栅极层207之间限定开口403。
每个导电图案259B的扩散屏障层255B和第二阻挡绝缘图案253B可以由设置在第三狭缝401的底表面上的层间绝缘层213保护。
可以通过开口403暴露形成在与第三狭缝401相邻的每个沟道结构220A的侧壁上的存储器层223A。可以通过存储器层223A来将每个沟道结构220A的沟道层225A与开口403阻挡开。开口403可以在第二选择栅极层的金属层257A和与金属层257A相邻的层间绝缘层213之间延伸。
参照图15C，可以通过第三狭缝401形成连接层411，使得连接层411可以连接第一选择栅极层207和第二选择栅极层的金属层257A。可以形成连接层411以填充图15B所示的开口403。
连接层411可以在第一选择栅极层207和第二选择栅极层的金属层257A之间提供欧姆接触，并且包括可以用作防止金属从金属层257A扩散的扩散屏障的材料。在实施方式中，连接层411可以包括钛(Ti)和氮化钛(TiN)，包括氮化钛(TiN)，或者包括硅化钛材料(TiSi)。
参照图15D，可以通过去除图15C所示的第三狭缝401中的连接层411的一部分来暴露层间绝缘层213。因此，连接层411可以通过第三狭缝401分离成第三选择栅极层411S。
图16A至图16C是示出形成公共源极线423的工艺的截面图。
参照图16A，图15D所示的第三狭缝401可以用绝缘材料421填充。
参照图16B，可以去除图16A所示的第一保护层203，使得存储器层223A暴露。可以暴露氧化物层205和虚拟存储器层223B。
随后，可以去除存储器层223A的暴露区域，从而暴露沟道层225A。此时，可以去除虚拟存储器层223B的暴露区域，并且可以暴露虚拟沟道层225B。此外，可以蚀刻绝缘材料421的一部分、垂直结构261的一部分和氧化物层205的一部分。
随后，可以将氧化物层205蚀刻成具有目标厚度。经蚀刻的氧化物层205可以用作源极栅极绝缘层。
参照图16C，连接到沟道层225A的公共源极线423可以形成在氧化物层205上。虚拟沟道层225B可以连接到公共源极线423。
公共源极线可以延伸以覆盖垂直结构261和绝缘材料421。公共源极线423可以包括包含杂质的半导体层。在实施方式中，公共源极线423可以包括包含n型杂质的掺杂硅层。
公共源极线423中的n型杂质可以扩散到每个沟道结构220A的沟道层225A中。因此，可将结交叠区限定在沟道层225A的与公共源极线423相邻的端部。
图17是示出根据本公开的实施方式的存储器系统1100的构造的框图。
参照图17，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括参照图3、图4A、图4B、图5A、图5B、图6和图7A至图7C描述的源极选择线中的至少一条。例如，存储器装置1120可以包括由源极选择隔离结构隔离的源极选择线，并且每条源极选择线可以包括与源极选择隔离结构相邻的端部。每条源极选择线的端部可以包括与单元层叠结构交叠的第一选择栅极层、设置在第一选择栅极层和单元层叠结构之间的第二选择栅极层，以及设置在第一选择栅极层和第二选择栅极层之间的第三选择栅极层。存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。
存储器控制器1110控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测并且纠正包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115与存储器装置1120进行接口连接。此外，存储器控制器1110还可以包括用于存储用于与主机进行接口连接的代码数据的ROM等。
如上所述配置的存储器系统1100可以是存储卡或固态驱动器(SSD)，其中存储器装置1120与存储器控制器1110组合。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及集成驱动电子设备(IDE)协议之类的各种接口协议当中的一种与外部(例如主机)通信。
图18是示出根据本公开的实施方式的计算系统1200的构造的框图。
参照图18，根据本公开的实施方式的计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可以配置有参照图17所述的存储器装置1212和存储器控制器1211。
根据本公开，可以通过贯穿选择栅极层的狭缝将选择栅极层隔离成源极选择线。
根据本公开，当形成狭缝时，通过去除基板而从选择栅极层的底表面执行蚀刻工艺，从而可以降低源极选择线的隔离工艺的难度水平。
相关申请的交叉引用
本申请要求于2020年1月15日在韩国知识产权局提交的韩国专利申请No.10-2020-0005632的优先权，其全部公开内容通过引用并入本文。

Claims (13)

1.一种半导体存储器装置，所述半导体存储器装置包括：
在第一方向上延伸的第一沟道结构和第二沟道结构；
单元层叠结构，所述单元层叠结构包括层间绝缘层和导电图案，所述层间绝缘层和所述导电图案在所述第一方向上交替地设置并且延伸以围绕所述第一沟道结构和所述第二沟道结构；
第一源极选择线，所述第一源极选择线与所述单元层叠结构的第一区域交叠并且围绕所述第一沟道结构；以及
第二源极选择线，所述第二源极选择线与所述单元层叠结构的第二区域交叠并且围绕所述第二沟道结构，
其中，所述第一源极选择线和所述第二源极选择线中的每一者包括：
第一选择栅极层，所述第一选择栅极层与所述单元层叠结构交叠；
第二选择栅极层，所述第二选择栅极层设置在所述第一选择栅极层和所述单元层叠结构之间；以及
第三选择栅极层，所述第三选择栅极层设置在所述第二选择栅极层的上表面和下表面上并且沿着所述第一沟道结构和所述第二沟道结构中的每一个的侧壁延伸。
2.根据权利要求1所述的半导体存储器装置，其中，所述第三选择栅极层被设置在所述第一选择栅极层与所述第二选择栅极层之间，并且被设置在所述第二选择栅极层与所述单元层叠结构之间。
3.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
源极选择隔离结构，所述源极选择隔离结构与所述单元层叠结构的设置在所述第一区域和所述第二区域之间的第三区域交叠，其中，所述第一源极选择线和所述第二源极选择线通过所述源极选择隔离结构彼此隔离；
第三沟道结构，所述第三沟道结构贯穿所述第一源极选择线和所述单元层叠结构的所述第一区域，其中，所述第三沟道结构比所述第一沟道结构与所述源极选择隔离结构间隔开更远；以及
第四沟道结构，所述第四沟道结构贯穿所述第二源极选择线和所述单元层叠结构的所述第二区域，其中，所述第四沟道结构比所述第二沟道结构与所述源极选择隔离结构间隔开更远。
4.根据权利要求3所述的半导体存储器装置，所述半导体存储器装置还包括：
第一阻挡绝缘图案，所述第一阻挡绝缘图案在所述第一沟道结构和所述第三沟道结构之间围绕所述第一源极选择线的所述第二选择栅极层；以及
第二阻挡绝缘图案，所述第二阻挡绝缘图案在所述第二沟道结构和所述第四沟道结构之间围绕所述第二源极选择线的所述第二选择栅极层。
5.根据权利要求3所述的半导体存储器装置，所述半导体存储器装置还包括第一阻挡绝缘图案，所述第一阻挡绝缘图案在所述第一沟道结构和所述第三沟道结构之间围绕所述第一源极选择线的所述第二选择栅极层，
其中，所述第一阻挡绝缘图案被设置在与所述第三选择栅极层相同的高度。
6.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括漏极选择线，所述漏极选择线延伸以围绕所述第一沟道结构和所述第二沟道结构。
7.根据权利要求1所述的半导体存储器装置，其中，所述第一选择栅极层比所述第二选择栅极层和所述第三选择栅极层更厚。
8.根据权利要求1所述的半导体存储器装置，其中，所述第二选择栅极层的电阻低于所述第一选择栅极层和所述第三选择栅极层中的每一个的电阻。
9.根据权利要求1所述的半导体存储器装置，其中，所述第三选择栅极层比所述第一选择栅极层和所述第二选择栅极层更薄。
10.根据权利要求1所述的半导体存储器装置，其中，所述导电图案的电阻低于所述第一选择栅极层的电阻。
11.根据权利要求1所述的半导体存储器装置，其中，所述第二选择栅极层包括与所述导电图案相同的导电材料。
12.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置包括：
公共源极线，所述公共源极线延伸以与所述第一源极选择线和所述第二源极选择线交叠，其中，所述公共源极线与所述第一沟道结构和所述第二沟道结构中的每一个的第一端接触；
设置在所述单元层叠结构下方的外围电路的晶体管；
位线，所述位线设置在所述晶体管和所述单元层叠结构之间，其中，所述位线连接到所述第一沟道结构和所述第二沟道结构中的每一个的第二端；以及
互连结构，所述互连结构设置在所述晶体管和所述位线之间，其中，所述互连结构连接所述晶体管和所述位线。
13.根据权利要求1所述的半导体存储器装置，其中，在与所述第一方向相交的平面上，所述第三选择栅极层的宽度比所述第一选择栅极层和所述第二选择栅极层中的每一个的宽度更窄。
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