KR20100054453A - 반도체 소자 및 그 형성 방법 - Google Patents

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KR20100054453A
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전상훈
이문숙
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삼성전자주식회사
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Abstract

반도체 소자 및 그 형성 방법에서, 반도체 소자는 기판 상에 게이트 전극 및 게이트 절연막이 적층된다. 상기 게이트 절연막 표면 상에는 제1 전도도를 갖는 제1 채널막 패턴이 구비된다. 상기 제1 채널막 패턴 상에는 상기 제1 전도도보다 낮은 제2 전도도를 갖는 제2 채널막 패턴이 구비된다. 또한, 상기 제1 및 제2 채널막 패턴 양 측벽과 접촉하는 금속 패턴들이 구비된다. 상기 반도체 소자는 상기 게이트 절연막 표면과 접하는 제1 채널막 패턴이 상대적으로 높은 전도도를 가짐으로써, 게이트 전극에 의한 트랜지스터의 스위칭 조절 능력이 우수하다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 동작 특성이 향상되는 반도체 소자 및 그 형성 방법에 관한 것이다.
일반적으로, 무선 주파수 식별(radio frequency identification: RFID), 전자 상품 감시(electronic articlesurveillance: EAS) 태그 및 감지기들의 분야 및 상기 제품들에서의 칩들은 낮은 비용으로 제조되어야 한다. 때문에, 상기 칩들을 제조함에 있어 제조 단가가 낮은 프린팅 공정이 적용되고 있다.
상기 프린팅 공정에 의해 형성할 수 있는 채널막으로써 상대적으로 높은 전하 이동도를 가지는 산화물 반도체를 사용하는 트랜지스터들이 개발되고 있다. 상기 산화물 반도체는 대부분 열역학적 불안정성 때문에 반도체 타입 중 상대적으로 안정한 한가지 타입의 도전형을 갖도록 제조되는 것이 일반적이다. 한편, 채널막의 일부 영역을 불안정한 타입의 도전형을 갖는 산화물 반도체를 제조하기 위해서는 고가의 설비가 필요하거나 복잡한 공정을 필요하다. 따라서, 일반적인 MOS 트랜지스터와 같이, 채널 영역과 소오스/드레인 영역이 서로 다른 타입의 도전형을 갖도 록 형성하는 것이 용이하지 않다.
그러므로, 상기 산화물 반도체를 채널막으로 사용하는 트랜지스터는 상기 소오스/드레인을 금속 콘택을 이용하여 형성한다. 또한, 반전 모드에서 동작하는 반도체 기판에 형성되는 MOS 트랜지스터와는 달리, 상기 산화물 반도체에 형성되는 트랜지스터들은 채널 및 케리어가 동일한 도전형을 갖는 다수 케리어 트랜지스터로써 제조된다. 상기 다수 케리어 트랜지스터는 주로 상기 축적 모드에서 동작하게 된다.
한편, 소수 케리어 트랜지스터는 채널 역할을 하는 반전층이 약 3nm로 표면의 반전층을 사용하는데 반해, 다수 케리어 트랜지스터는 3차원의 액티브 채널 체적(Active Channel Volume)이 사용된다. 그러므로, 채널막의 두께 또는 지름에 해당하는 만큼 채널의 역할을 한다.
따라서, 상기 다수 케리어 트랜지스터는 게이트 절연막 근처의 채널막 뿐 아니라, 상기 채널막과 보호막의 계면 부위의 채널막에서도 케리어 플로우가 생기게 된다. 그런데, 상기 보호막은 항상 양의 고정 전하가 형성되어 있으므로, 상기 보호막과의 계면 부위에 위치하는 채널막이 전하 농도게 도핑된 것과 동일한 효과가 있다. 때문에, 상기 보호막과의 계면 부위의 채널막에서 케리어의 플로우가 더욱 증가된다. 또한, 트랜지스터의 게이트 전극에 의한 케리어의 조절 능력이 감소된다.
본 발명의 일 목적은 게이트 전극에 의한 케리어의 조절 능력이 향상되는 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에는 게이트 전극 및 게이트 절연막을 포함한다. 상기 게이트 절연막 표면 상에는 제1 전도도를 갖는 제1 채널막 패턴이 구비된다. 상기 제1 채널막 패턴 상에는 상기 제1 전도도보다 낮은 제2 전도도를 갖는 제2 채널막 패턴이 구비된다. 다음에, 상기 제1 및 제2 채널막 패턴 양 측벽과 접촉하는 금속 패턴들이 포함된다.
본 발명의 일 실시예에서, 상기 제1 및 제2 채널막 패턴은 산화물 반도체를 포함한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 채널막 패턴은 동일한 물질로 이루어지고, 상기 제2 채널막 패턴은 제1 채널막 패턴보다 낮은 전하 농도를 갖는다.
본 발명의 일 실시예에서, 상기 제1 채널막 패턴은 상기 제2 채널막 패턴에 비해 높은 산소 빈공간을 갖고, 결함 밀도가 높다.
본 발명의 일 실시예에서, 상기 제1 및 제2 채널막 패턴은 서로 다른 물질로 이루어질 수 있다.
본 발명의 일 실시예에서, 상기 제2 채널막 패턴의 상부면을 덮는 보호막이 구비된다. 상기 보호막에는 할로겐 원소들이 도핑되어 있을 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는, 기판 상에 게이트 전극 및 게이트 절연막이 구비된다. 상기 게이트 절연막의 제1 면 상에는 채널막 패턴이 구비된다. 상기 채널막 패턴의 양 측벽과 접촉하는 금속 패턴이 구비된다. 상기 게이트 절연막의 제1 면과 대향하는 제2 면의 표면과 접촉하는 네거티브 고정 산화 전하를 갖는 절연막을 포함한다.
본 발명의 일 실시예에서, 상기 네거티브 고정 산화 전하를 갖는 절연막은 AlO, HfO, ZrO, LnO 및 이들의 합금으로 이루어지는 군에서 선택된 적어도 하나를 포함한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 게이트 전극 및 게이트 절연막을 형성한다. 상기 게이트 절연막 표면 상에, 제1 전도도를 갖는 제1 채널막 패턴을 형성한다. 상기 제1 채널막 패턴 상에, 상기 제1 전도도보다 낮은 제2 전도도를 갖는 제2 채널막 패턴을 형성한다. 다음에, 상기 제1 및 제2 채널막 패턴 양 측벽과 접촉하는 금속 패턴들을 형성한다.
본 발명의 일 실시예에서, 상기 제2 채널막 패턴을 형성하는 방법으로, 먼저 산화물 반도체를 포함하는 채널막 패턴을 형성한다. 다음에, 상기 채널막 패턴이 낮은 전하 농도를 갖도록 상기 채널막 패턴을 산화 플라즈마 처리한다.
본 발명에 의하면, 게이트 전극에 의한 케리어의 조절 능력이 향상되는 트랜지스터를 형성할 수 있다. 또한, 높은 문턱 전압을 갖는 트랜지스터를 형성할 수 있다. 이로인해, 상기 트랜지스터들을 포함하는 반도체 소자의 전기적 특성이 우수해진다. 또한, 공정 단가가 낮은 프린팅 공정을 수행하면서도 우수한 특성의 트랜지스터를 제조할 수 있으므로, 낮은 비용으로 반도체 소자를 생산할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 트랜지스터의 단면도이다.
도 1을 참조하면, 기판(100) 상에 게이트 전극(104)이 구비된다. 상기 기판(100)은 실리콘과 같은 반도체 기판이 아니어도 상관없으며, 플라스틱과 같은 절연 물질로 이루어질 수도 있다. 상기 게이트 전극(104)은 기판(100)의 절연 영역에 구비된다. 도시되지는 않았지만, 상기 기판(100)과 게이트 전극(104) 사이에 절연막이 구비될 수도 있다. 특히, 상기 기판(100)이 절연 물질로 이루어지지 않은 경우에는 상기 기판(100)과 게이트 전극(104) 사이에는 절연막이 개재되어야 한다.
상기 게이트 전극(104) 및 기판(100) 상에는 게이트 절연막(106)이 구비된다. 상기 게이트 절연막(106)은 유기물, 무기물 또는 하이브리드 물질로 이루어질 수 있다.
상기 게이트 절연막(106) 상에 제1 전도도를 갖는 제1 채널막 패턴(108a)이 구비된다. 상기 제1 채널막 패턴(108a)은 산화물 반도체를 포함한다. 또한, 상기 제1 채널막 패턴(108a)은 나노 와이어 또는 나노 파티클 구조를 가질 수 있다. 상기 제1 채널막 패턴(108a)으로 사용될 수 있는 물질의 예로서는 ZnO, GaN, Si, SiGe, CdS, V2O5, NiO, C, GaAs, SiC, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgSe, HgTe, CuAls, AlInP, AlGaAs, AlInAs, AlGaSb, AlInSb, GaInP, GaInAs, GaInSb, GaPAs, GaAsSb, InPAs, InAsSb 등을 들 수 있다.
상기 제1 채널막 패턴(108a) 상에는 상기 제1 전도도보다 낮은 제2 전도도를 갖는 제2 채널막 패턴(108b)이 구비된다. 즉, 상기 제2 채널막 패턴(108b)은 상기 제1 채널막 패턴(108a)보다 낮은 전하 농도를 갖는다. 구체적으로, 상기 제2 채널막 패턴(108b)은 상기 제1 채널막(108a)보다 낮은 결함 밀도를 갖는다. 또한, 상기 제2 채널막 패턴(108b)은 상기 제2 채널막 패턴에 비해 산소 빈공간(vacancy)이 더 작다.
상기 제1 채널막 패턴(108a) 및 제2 채널막 패턴(108b)은 동일한 물질로 이 루어질 수 있다. 이 경우, 상기 제1 채널막 패턴(108a) 및 제2 채널막 패턴(108b)은 서로 전하 농도만이 다르다. 즉, 상기 제1 채널막 패턴(108a)은 제1 전하 농도를 갖고, 상기 제2 채널막 패턴(108b)은 상기 제1 전하 농도보다 낮은 제2 전하 농도를 갖는다.
이와는 다른 실시예로, 상기 제1 및 제2 채널막 패턴(108a, 108b)은 동일한 물질로 형성되며, 상기 제1 채널막 패턴(108a)으로부터 제2 채널막 패턴(108b)으로 갈수록 점진적으로 전하 농도가 낮아지는 형상을 가질 수 있다. 이 경우, 상기 제1 채널막 패턴(108a) 및 제2 채널막 패턴(108b) 내에서 일정한 전하 농도를 갖지는 않는다.
이와는 또 다른 실시예로, 상기 제2 채널막 패턴(108b)은 상기 제1 채널막 패턴(108a)과 다른 물질로 형성될 수 있다.
상기 제1 및 제2 채널막 패턴(108a, 108b)의 측벽과 접하는 금속 패턴(108a)이 구비된다. 상기 금속 패턴(110)은 상기 게이트 전극(104)과 전기적으로 연결되지 않는다. 상기 금속 패턴(110)은 소오스/드레인으로 사용된다.
상기 기판(100) 상에 상기 금속 패턴(110) 및 제2 채널막 패턴(108b)을 덮는 보호막(112)이 구비된다. 상기 보호막(112)은 실리콘 산화물을 포함한다.
선택적으로, 상기 보호막(112)에는 할로겐 원소들이 도핑되어 있을 수 있다. 상기 보호막(112)에 전기 음성도가 높은 상기 할로겐 원소들이 도핑된 경우, 상기 보호막(112) 내에는 네거티브 고정 전하가 증가하게 된다. 이로인해, 상기 보호막과 상기 제2 채널막 패턴(108b)계면 부위의 상기 제2 채널막 패턴(206)에서 원하지 않는 케리어들이 유도되는 것을 더욱 감소시킬 수 있다.
이와같이, 본 실시예의 트랜지스터는 게이트 전극과 접촉하고 있지 않는 부위의 채널막 패턴이 상대적으로 낮은 전도도를 가짐으로써 게이트 전극에 의한 트랜지스터의 스위칭 조절 능력이 향상된다. 또한, 상기 트랜지스터의 드레인 기인 베리어 감소(Drain Induced Barrier Lowering), 써브 쓰레쉬홀드 슬로프(Subthreshold Slope) 등이 개선된다.
이하에서, 상기 제1 및 제2 채널막 패턴의 전도도와 트랜지스터의 게이트 전극에 의한 조절 능력과의 관계를 보다 상세하게 설명한다. 상기 제1 및 제2 채널막 패턴으로 사용되는 산화물 반도체의 경우, N형 또는 P형 중 어느 하나의 도전성을 갖는다. 따라서, 상기 N형 도전성을 갖는 산화물 반도체인 ZnO로 이루어진 제1 및 제2 채널막 패턴에 형성되고, 보호막으로는 실리콘 산화물이 사용된 트랜지스터를 예로 들면서 설명한다.
도 2는 도 1에 도시된 트랜지스터를 동작시켰을 때의 케리어 플로우를 나타낸다. 도 3은 도 1에 도시된 트랜지스터의 밴드 다이어그램을 나타낸다.
도 2 및 도 3을 참조하면, 상기 제2 채널막 패턴(108b)은 상기 제1 채널막 패턴(108a)에 비해 전하 농도가 낮다. 그러므로, 상기 제2 채널막 패턴(108b)과 보호막(112)의 계면 부위의 상기 제2 채널막 패턴(108b)에서 컨덕션 밴드(EC)와 페르미 레벨(EF) 간의 에너지 갭을 증가되도록 상기 제2 채널막 패턴(108b)의 컨덕션 밴 드가 구부러지게 된다. 더구나, 상기 보호막에 할로겐 원소가 도핑된 경우에는 상기 보호막에 네거티브 고정 전하가 증가되므로, 상기 제2 채널막 패턴(108b)과 보호막(112)의 계면 부위의 상기 제2 채널막 패턴(108b)에서 컨덕션 밴드(EC)와 페르미 레벨(EF) 간의 에너지 갭이 더욱 증가된다.
이와같이, 상기 제2 채널막 패턴(108b)과 보호막(112)의 계면 부위에서 상기 제2 채널막 패턴(108b)의 컨덕션 밴드(EC)와 페르미 레벨(EF) 간의 에너지 갭이 증가되므로, 상기 보호막(112)과 인접하는 상기 제2 채널막 패턴(108b)에서는 캐리어들이 거의 유도되지 않는다. 또한, 상대적으로 전하 농도가 높은 상기 제1 채널막 패턴(108a)과 게이트 전극(104) 계면 부위의 제1 채널막 패턴(108a)에서 캐리어들이 대부분 유도된다. 따라서, 본 발명의 실시예 1에 따른 트랜지스터는 게이트 전극(104)에 의한 조절능력이 증가하게 된다.
이하에서는 일반적인 구조의 트랜지스터에서 게이트에 의한 조절 능력을 설명함으로써, 본 실시예에 따른 트랜지스터와 비교하고자 한다.
도 4는 일반적인 구조를 갖는 트랜지스터를 동작시켰을 때의 케리어 플로우를 나타낸다. 도 5는 도 4에 도시된 트랜지스터의 밴드 다이어그램을 나타낸다.
도 4 및 도 5를 참조하면, 본 발명의 실시예와 비교하기 위한 일반적 구조의 트랜지스터는 전기장의 영향으로 게이트 절연막(106) 근방의 채널막 패턴(120)에서 케리어가 가장 많이 흐른다. 그러나, 상기 채널막 패턴(120)과 보호막(112) 계면 부위의 채널막 패턴(120)에서도 케리어가 흐름을 알 수 있다.
이는, 상기 채널막 패턴(120)과 보호막(112)의 계면 부위의 상기 보호막(112)에서 양의 계면 전하가 쉽게 형성되기 때문에, 상기 채널막 패턴(120)과 보호막(112)의 계면 부위의 상기 채널막 패턴(120)에서 컨덕션 밴드(EC)와 페르미 레벨(EF) 간의 에너지 갭을 감소되도록 상기 채널막 패턴(120)의 컨덕션 밴드가 구부러지게 된다. 이로인해, 상기 채널막 패턴(120)과 보호막(112)의 계면 부위의 상기 채널막 패턴(120)에서 전하 농도가 높아지는 효과가 발생되어, 상기 보호막과 인접하는 채널막 패턴(120) 부위에서 캐리어들이 유도되기 쉽다. 그러므로, 도 4에 도시된 것과 같이, 상기 채널막 패턴(120)과 보호막(112) 계면 부위의 채널막 패턴(120)에서도 케리어가 많이 흐름을 알 수 있다.
상기에서 설명한 것과 같이, 본 발명의 실시예 1의 트랜지스터는 채널막 패턴 구조가 달라짐에 따라, 상기 게이트 전극에 의한 트랜지스터 스위칭 조절 능력이 향상된다.
도 6은 본 발명의 실시예 1에 따른 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 6을 참조하면, 기판(100) 상에 게이트 전극(104)을 형성한다. 상기 게이트 전극(104)은 프린팅 방식으로 형성할 수 있다.
구체적으로, 게이트 전극용 금속 물질이 도포되어 있는 제1 몰드 툴을 상기 기판(100)에 접촉 및 압착시킨 후 상기 제1 몰드 툴을 떼어냄으로써, 상기 기 판(100) 표면에 상기 게이트 전극용 금속 물질이 프린트되도록 하여 상기 게이트 전극(104)을 형성한다. 상기 제1 몰드 툴은 상기 게이트 전극(104)이 형성될 부위가 선택적으로 돌출되는 형상을 가지며, 상기 돌출된 부위에 금속 물질이 도포된다.
상기 게이트 전극(104) 및 기판 표면을 덮는 게이트 절연막(106)을 형성한다. 상기 게이트 절연막(106)은 증착 공정 또는 스핀 코팅을 통해 형성할 수 있다. 상기 게이트 절연막(106)은 유기물, 무기물 또는 하이브리드 물질로 이루어질 수 있다. 예를들어, 상기 게이트 절연막(106)은 실리콘 산화물로 형성될 수 있다.
도 7을 참조하면, 상기 게이트 절연막(106) 상에 예비 채널막 패턴(108)을 형성한다. 상기 예비 채널막 패턴(108)은 프린팅 공정을 통해 형성될 수 있다. 상기 예비 채널막 패턴(108)은 산화물 반도체를 포함한다. 또한, 상기 예비 채널막 패턴(108)은 나노 와이어 또는 나노 파티클 구조를 가질 수 있다. 상기 예비 채널막 패턴(108)으로 사용될 수 있는 물질의 예로서는 ZnO, GaN, Si, SiGe, CdS, V2O5, NiO, C, GaAs, SiC, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgSe, HgTe, CuAls, AlInP, AlGaAs, AlInAs, AlGaSb, AlInSb, GaInP, GaInAs, GaInSb, GaPAs, GaAsSb, InPAs, InAsSb 등을 들 수 있다.
도 8을 참조하면, 상기 예비 채널막 패턴(108)의 양 측으로 금속 패턴(110)을 형성한다. 상기 금속 패턴(110)은 프린팅 공정을 통해 형성될 수 있다. 상기 금속 패턴(110)은 소오스/드레인으로 제공된다.
도 9를 참조하면, 상기 예비 채널막 패턴(108)을 표면 처리하여, 상기 예비 채널막 패턴(108)은 제1 전도도를 갖는 제1 채널막 패턴(108a) 및 상기 제1 전도도보다 낮은 제2 전도도를 갖는 제2 채널막 패턴(108b)으로 변화시킨다. 즉, 상기 제2 채널막 패턴(108b)은 상기 제1 채널막 패턴(108a)에 비해 낮은 전하 농도를 갖도록 한다.
상기 표면 처리의 일 예로, 상기 예비 채널막 패턴(108)의 표면을 산화 플라즈마 처리하는 것을 들 수 있다. 상기 표면 처리의 다른 예로, 상기 예비 채널막 패턴(108)의 표면을 산화제 케미컬 처리하는 것을 들 수 있다. 상기 표면 처리의 또 다른 예로 상기 예비 채널막 패턴(108) 표면을 산화 임플란트 처리하는 것을 들 수 있다.
이와같이 상기 예비 채널막 패턴(108)을 표면 처리하면, 산소가 상대적으로 많이 주입되는 상부층은 제2 채널막 패턴(108b)이 되고, 상기 제2 채널막 패턴(108b) 아래의 하부층은 제1 채널막 패턴(108a)이 된다.
상기 제2 채널막 패턴(108b) 내에는 산소 빈공간이 적고, 결함 밀도가 상대적으로 낮다. 그러므로, 상기 제2 채널막 패턴(108b) 내의 케리어의 농도가 상대적으로 낮다. 반면에, 상기 제1 채널막 패턴(108a) 내에는 산소 빈공간이 많고, 결함 밀도가 상대적으로 높다. 그러므로, 상기 제1 채널막 패턴(108a) 내의 케리어의 농도가 상대적으로 높다.
도시되지는 않았지만, 상기 설명한 것과는 다른 실시예로, 상기 제1 채널막 패턴으로부터 상기 제2 채널막 패턴(108b)으로 갈수록 전도도가 낮아지도록 상기 표면 처리를 수행할 수도 있다.
이 후, 도 1에 도시된 것과 같이, 상기 제2 채널막 패턴(108b), 금속 패턴(110) 및 게이트 절연막(106)을 덮는 보호막(112)을 형성한다. 이 때, 상기 보호막(112)은 상대적으로 낮은 전도도를 갖는 제2 채널막 패턴(108b)의 표면과 접촉된다.
또한, 상기 보호막(112)에 할로겐 원소들을 추가적으로 도핑시킬 수 있다. 상기 할로겐 원소는 F, Cl, Br, I 등을 포함하며, 이들은 단독으로 도핑될 수도 있고, 2 이상이 도핑될 수도 있다. 상기 이온 주입은 플라즈마 도핑, 가스 기상 노출, 용해 방법 등을 통해서 수행될 수 있다. 상기 보호막(112)에 할로겐 원소를 도핑함으로써, 상기 보호막(112)과 상기 제2 채널막 패턴(108b)계면 부위의 상기 제2 채널막 패턴(108b)에서 케리어들이 유도되는 것을 더욱 감소시킬 수 있다.
도 10 및 도 11은 본 발명의 실시예 1에 따른 트랜지스터의 제조를 위한 다른 방법을 나타내는 단면도이다.
도 10을 참조하면, 기판(100) 상에 게이트 전극(104)을 형성한다. 상기 게이트 전극(104)은 프린팅 방식으로 형성할 수 있다. 상기 게이트 전극(104) 및 기판 표면을 덮는 게이트 절연막(106)을 형성한다.
상기 게이트 절연막(106) 상에 제1 채널막 패턴(108a)을 형성한다. 상기 제1 채널막 패턴(108a)은 프린팅 공정을 통해 형성될 수 있다. 상기 제1 채널막 패턴(108a)은 산화물 반도체를 포함한다. 또한, 상기 제1 채널막 패턴(108a)은 나노 와이어 또는 나노 파티클 구조를 가질 수 있다. 상기 제1 채널막 패턴(108a)으로 사용될 수 있는 물질의 예로서는 ZnO, GaN, Si, SiGe, CdS, V2O5, NiO, C, GaAs, SiC, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgSe, HgTe, CuAls, AlInP, AlGaAs, AlInAs, AlGaSb, AlInSb, GaInP, GaInAs, GaInSb, GaPAs, GaAsSb, InPAs, InAsSb 등을 들 수 있다.
도 11을 참조하면, 상기 제1 채널막 패턴(108a) 상에 상기 제1 전도도보다 낮은 제2 전도도를 갖는 제2 채널막 패턴(108b)을 형성한다. 즉, 상기 제2 채널막 패턴(108b)은 상기 제1 채널막 패턴(108a)에 비해 낮은 전하 농도를 갖는다. 상기 제2 채널막 패턴(108b)은 상기 제1 채널막 패턴(108a)과 다른 물질을 증착시켜 형성된다.
다음에, 도 1에 도시된 것과 같이, 상기 제1 및 제2 채널막 패턴(108a, 108b)의 양 측으로 금속 패턴(110)을 형성한다. 상기 금속 패턴(110)은 프린팅 공정을 통해 형성될 수 있다. 상기 금속 패턴(110)은 소오스/드레인으로 제공된다. 이 후, 상기 제2 채널막 패턴(108b), 금속 패턴(110) 및 게이트 절연막(106)을 덮는 보호막(112)을 형성한다. 또한, 상기 보호막(112)에 할로겐 원소를 도핑할 수 있다.
실시예 2
도 12는 본 발명의 실시예 2에 따른 트랜지스터의 단면도이다.
도 12를 참조하면, 기판(100) 상에 제1 게이트 전극(104)이 구비된다. 상기 제1 게이트 전극(102) 및 기판(100) 상에는 제1 게이트 절연막(106)이 구비된다. 상기 제1 게이트 절연막(105)은 유기물, 무기물 또는 하이브리드 물질로 이루어질 수 있다.
상기 제1 게이트 절연막(105)상에 수직 적층 방향으로 각각 전도도가 다른 채널막 구조물(109)이 구비된다. 상기 채널막 구조물(109)은 산화물 반도체를 포함한다. 또한, 상기 채널막 구조물(109)은 나노 와이어 또는 나노 파티클 구조를 가질 수 있다. 상기 채널막 구조물(109)로 사용될 수 있는 물질의 예로서는 ZnO, GaN, Si, SiGe, CdS, V2O5, NiO, C, GaAs, SiC, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgSe, HgTe, CuAls, AlInP, AlGaAs, AlInAs, AlGaSb, AlInSb, GaInP, GaInAs, GaInSb, GaPAs, GaAsSb, InPAs, InAsSb 등을 들 수 있다.
상기 채널막 구조물(109)은 트랜지스터의 게이트 절연막들(105, 152)과 인접하는 부위에서는 상대적으로 높은 전도도를 갖고 상기 게이트 절연막들(105, 152)과 멀어질수록 상대적으로 낮은 전도도를 갖는다. 또한, 상기 채널막 구조물(109)은 서로 다른 물질이 적층된 형상을 가질 수 있다. 이와는 달리, 상기 채널막 구조물(109)은 동일한 물질로 이루어질 수도 있다.
도시된 것과 같이, 상기 채널막 구조물(109)은 상기 제1 게이트 절연막(105) 상부면과 접하고 제1 전도도를 갖는 제1 채널막 패턴(109a)과, 상기 제1 전도도보다 낮은 제2 전도도를 갖는 제2 채널막 패턴(109b) 및 상기 제2 전도도보다 높은 제3 전도도를 갖는 제3 채널막 패턴(109c)이 적층된 형상을 갖는다.
일 예로, 상기 제1 내지 제3 채널막 패턴(109a, 109b, 109c)은 동일한 물질로 이루어지고, 상기 제1 채널막 패턴(109a)은 제1 전하 농도를 갖고, 상기 제2 채 널막 패턴(109b)은 상기 제1 전하 농도보다 낮은 제2 전하 농도를 갖고, 상기 제3 채널막 패턴(109c)은 상기 제2 전하 농도보다 높은 제3 전하 농도를 갖는다.
이와는 다른 실시예로, 상기 제1 내지 제3 채널막 패턴(109a, 109b, 109c)은 동일한 물질로 이루어지고, 상기 제1 채널막 패턴(109a)으로부터 제2 채널막 패턴(109b)의 중심부로 갈수록 점진적으로 전하 농도가 낮아지고, 다시 제2 채널막 패턴(109b) 중심부로부터 상기 제3 채널막 패턴(109c)으로 갈수록 점진적으로 전하 농도가 높아진다.
이와는 다른 실시예로, 상기 제1 및 제3 채널막 패턴(109a, 109c)은 동일한 물질로 이루어지고, 상기 제2 채널막 패턴(109b)은 상기 제1 및 제3 채널막 패턴(109a, 109c)보다 전하 농도가 낮은 다른 종류의 물질로 이루어질 수 있다.
상기 채널막 구조물(109) 양측에는 금속 패턴들(150)이 구비된다. 상기 금속 패턴들(150)은 상기 제1 게이트 전극(102)과 전기적으로 절연된다. 상기 금속 패턴들(150)은 상, 하부 트랜지스터의 공통 소오스/드레인으로 사용된다.
상기 채널막 구조물(109) 상부면에는 제2 게이트 절연막(152)이 구비된다. 상기 제2 게이트 절연막(152)은 상기 제1 게이트 절연막, 금속 패턴들 및 채널막 구조물을 덮는 형상을 갖는다.
상기 제2 게이트 절연막(152) 상에는 상기 채널막 구조물(109)과 대향하는 위치에 제2 게이트 전극(156)이 구비된다. 상기 제2 게이트 전극(156)은 상기 금속 패턴들(150)과 절연된다.
상기 기판(100) 상에 상기 제2 게이트 전극(156) 및 금속 패턴(150)들을 덮 는 보호막(158)이 구비된다. 상기 보호막(158)은 실리콘 산화물을 포함한다. 상기 보호막(158)에는 할로겐 원소가 도핑되어 있을 수 있다.
본 실시예에 따른 트랜지스터는 게이트 절연막들과의 계면 부위의 채널막 구조물에 비해 상기 게이트 절연막과 이격되어 있는 채널막 중심 부위의 전도도가 낮으므로, 게이트 전극에 의한 트랜지스터의 스위칭 조절 능력이 향상된다.
실시예 3
도 13은 본 발명의 실시예 3에 따른 트랜지스터의 단면도이다.
도 13을 참조하면, 기판(200) 상에 게이트 전극(202)이 구비된다.
상기 게이트 전극(202) 및 기판(200) 상에는 게이트 절연막(204)이 구비된다. 상기 게이트 절연막(204)은 유기물, 무기물 또는 하이브리드 물질로 이루어질 수 있다.
상기 게이트 절연막(204) 상에 채널막 패턴(206)이 구비된다. 상기 채널막 패턴(206)은 산화물 반도체를 포함한다. 또한, 상기 채널막 패턴(206)은 나노 와이어 또는 나노 파티클 구조를 가질 수 있다. 상기 채널막 패턴(206)으로 사용될 수 있는 물질의 예로서는 ZnO, GaN, Si, SiGe, CdS, V2O5, NiO, C, GaAs, SiC, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgSe, HgTe, CuAls, AlInP, AlGaAs, AlInAs, AlGaSb, AlInSb, GaInP, GaInAs, GaInSb, GaPAs, GaAsSb, InPAs, InAsSb 등을 들 수 있다.
상기 채널막 패턴(206)의 측벽과 접하는 금속 패턴(208)이 구비된다. 상기 금속 패턴(208)은 상기 게이트 전극(202)과 전기적으로 연결되지 않는다. 상기 금속 패턴(208)은 소오스/드레인으로 사용된다.
상기 게이트 절연막(204), 채널막 패턴(206) 및 금속 패턴(208)의 상부 표면을 덮는 형상을 갖고, 네거티브 고정 산화 전하(negative fixed oxide charge)를 갖는 절연막(210)이 구비된다. 상기 절연막(210)은 게이트 전극(206)과 접하고 있지 않는 상기 채널막 패턴(206)의 표면과 접촉된다. 상기 절연막(210)이 구비됨으로써, 상기 절연막(210)과 상기 채널막 패턴 (206)계면 부위의 채널막 패턴(206)에서 케리어들이 유도되는 것을 감소시킬 수 있다. 이로인해, 상기 게이트 전극(202)과 상기 채널막 패턴(206) 계면 부위의 채널막 패턴(206)에서 케리어 유도가 더욱 현저해지게 되어, 트랜지스터에서 게이트 전극의 조절 능력이 향상된다.
상기 네거티브 고정 산화 전하를 갖는 절연막(210)으로 사용될 수 있는 물질의 예로는 AlO, HfO, ZrO, LnO, 이들의 합금 등을 들 수 있다. 이들은 단독으로 형성된 것이 바람직하지만, 2 이상이 적층된 형상을 가질 수도 있다.
상기 네거티브 고정 산화 전하를 갖는 절연막(210) 상에는 보호막(212)이 적층된다. 상기 보호막(212)은 실리콘 산화물을 포함한다.
도 14는 실시예 3에 따른 트랜지스터의 밴드 다이어그램이다.
실시예 3에 따른 트랜지스터는 상기 채널막 패턴 상부면에는 상기 네거티브 고정 산화 전하를 갖는 절연막이 구비된다. 때문에, 상기 채널막 패턴 상부면에 상기 보호막이 직접 접촉되지 않는다.
도 14를 참조하면, 상기 네거티브 고정 산화 전하를 갖는 절연막(210)은 상기 채널막 패턴(206)과의 접촉 부위에 음전하(negative charge)가 대전되어 있다. 그러므로, 상기 절연막(210)과의 계면 부위의 채널막 패턴(206)에서 컨덕션 밴드(EC)와 페르미 레벨(EF) 간의 에너지 갭을 증가되도록 상기 채널막 패턴(206)의 컨덕션 밴드(EC)가 구부러지게 된다. 이와같이, 상기 채널막 패턴(206)과 절연막(210)의 계면 부위에서의 전하 농도가 감소되는 효과가 발생되며, 이로인해 상기 절연막(210)과의 계면 부위의 채널막 패턴(206)에서 캐리어들이 거의 유도되지 않고, 상기 게이트 전극(202)과의 계면 부위의 채널막 패턴(206)에서 캐리어들이 대부분 유도된다. 따라서, 본 실시예에 따른 트랜지스터는 게이트 전극(202)에 의한 조절능력이 증가하게 된다.
설명한 것과 같이, 상기 실시예 3에 따른 트랜지스터는 바텀 게이트 구조를 갖고, 프린팅 공정을 통해 형성되는 산화물 반도체로 이루어지는 채널막 패턴(206)을 포함한다. 그리고, 상기 채널막 패턴(206) 상부면에 상기 네거티브 고정 산화 전하를 갖는 절연막(210)을 포함한다. 그러므로, 바텀 게이트 구조를 갖는 트랜지스터를 형성한 다음, 상기 채널막 패턴(206) 상부면에 상기 네거티브 고정 산화 전하를 갖는 절연막(210)을 형성하는 공정을 더 수행함으로써 상기 실시예 2에 따른 트랜지스터를 형성할 수 있다.
실시예 4
도 15는 본 발명의 실시예 4에 따른 트랜지스터의 단면도이다.
도 15를 참조하면, 기판(250) 상에 네거티브 고정 산화 전하를 갖는 절연막(252)이 구비된다. 상기 절연막(252)은 기판(250) 표면 전체에 형성될 수도 있고, 트랜지스터 형성 부위에만 선택적으로 형성될 수도 있다.
상기 네거티브 고정 산화 전하를 갖는 절연막(252)으로 사용될 수 있는 물질의 예로는 AlO, HfO, ZrO, LnO, 이들의 합금 등을 들 수 있다. 이들은 단독으로 형성된 것이 바람직하지만, 2 이상이 적층된 형상을 가질 수도 있다.
상기 절연막(252) 상부면에 채널막 패턴(254)이 구비된다. 상기 채널막 패턴(254)은 산화물 반도체를 포함한다. 또한, 상기 채널막 패턴(254)은 나노 와이어 또는 나노 파티클 구조를 가질 수 있다.
상기 채널막 패턴(254) 상에 게이트 절연막 패턴(256)이 구비된다. 상기 게이트 절연막 패턴(256) 상에는 게이트 전극(258)이 구비된다.
상기 채널막 패턴(254)의 측벽과 접하는 금속 패턴(260)이 구비된다. 상기 금속 패턴(260)은 상기 게이트 전극(258)과 전기적으로 연결되지 않는다. 상기 금속 패턴(260)은 소오스/드레인으로 사용된다.
본 실시예에 따른 트랜지스터는 상기 채널막 패턴의 일 표면에 네거티브 고정 산화 전하를 갖는 절연막이 구비됨으로써, 상기 채널막 패턴과 절연막의 계면 부위의 채널막 패턴에서 캐리어들이 거의 유도되지 않는다. 이로인해, 본 실시예에 따른 트랜지스터는 게이트 전극에 의한 스위칭 조절능력이 향상된다.
상기 실시예 4에 따른 트랜지스터는 탑 게이트 구조를 갖고, 프린팅 공정을 통해 형성되는 산화물 반도체로 이루어지는 채널막 패턴(254)을 포함한다. 또한, 상기 채널막 패턴(254) 저면과 접촉하는 네거티브 고정 산화 전하를 갖는 절연막(252)을 포함한다. 그러므로, 기판(250) 상에 네거티브 고정 산화 전하를 갖는 절연막(252)을 형성한 다음, 상기 절연막 표면 상에 탑 게이트 구조를 갖는 트랜지스터를 형성한다. 이로써, 상기 실시예 3에 따른 트랜지스터를 형성할 수 있다.
상기 설명한 것과 같이, 본 발명의 트랜지스터는 저비용으로 구현되는 다양한 소자에 적용될 수 있다. 구체적으로, 본 발명의 트랜지스터는 무선 주파수 식별(radio frequency identification: RFID), 전자 상품 감시(electronic articlesurveillance: EAS) 태그 및 감지기들의 분야 및 상기 제품들의 칩 에 사용될 수 있다. 특히, 게이트 전극에 의한 스위칭 능력이 뛰어나고 높은 문턱 전압을 갖는 트랜지스터들을 요구하는 소자에 사용될 수 있다.
도 1은 본 발명의 실시예 1에 따른 트랜지스터의 단면도이다.
도 2는 도 1에 도시된 트랜지스터를 동작시켰을 때의 케리어 플로우를 나타낸다.
도 3은 도 1에 도시된 트랜지스터의 밴드 다이어그램을 나타낸다.
도 4는 일반적인 구조를 갖는 트랜지스터를 동작시켰을 때의 케리어 플로우를 나타낸다.
도 5는 도 4에 도시된 트랜지스터의 밴드 다이어그램을 나타낸다.
도 6 내지 도 9는 본 발명의 실시예 1에 따른 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 10 및 도 11은 본 발명의 실시예 1에 따른 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 12는 본 발명의 실시예 2에 따른 트랜지스터의 단면도이다.
도 13은 본 발명의 실시예 3에 따른 트랜지스터의 단면도이다.
도 14는 실시예 3에 따른 트랜지스터의 밴드 다이어그램이다.
도 15는 본 발명의 실시예 4에 따른 트랜지스터의 단면도이다.

Claims (10)

  1. 기판 상에 구비되는 게이트 전극 및 게이트 절연막;
    상기 게이트 절연막 표면 상에 구비되고, 제1 전도도를 갖는 제1 채널막 패턴;
    상기 제1 채널막 패턴 상에 구비되고, 상기 제1 전도도보다 낮은 제2 전도도를 갖는 제2 채널막 패턴; 및
    상기 제1 및 제2 채널막 패턴 양 측벽과 접촉하는 금속 패턴들을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 및 제2 채널막 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 및 제2 채널막 패턴은 동일한 물질로 이루어지고, 상기 제2 채널막 패턴은 제1 채널막 패턴보다 낮은 전하 농도를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 채널막 패턴은 상기 제2 채널막 패턴에 비해 높은 산소 빈공간을 갖고, 결함 밀도가 높은 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 제2 채널막 패턴의 상부면을 덮는 보호막이 구비되는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 보호막에는 할로겐 원소가 도핑된 것을 특징으로 하는 반도체 소자.
  7. 기판 상에 게이트 전극 및 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 표면 상에, 제1 전도도를 갖는 제1 채널막 패턴을 형성하는 단계;
    상기 제1 채널막 패턴 상에, 상기 제1 전도도보다 낮은 제2 전도도를 갖는 제2 채널막 패턴을 형성하는 단계; 및
    상기 제1 및 제2 채널막 패턴 양 측벽과 접촉하는 금속 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 제2 채널막 패턴을 형성하는 단계는,
    산화물 반도체를 포함하는 채널막 패턴을 형성하는 단계; 및
    상기 채널막 패턴이 낮은 전하 농도를 갖도록 상기 채널막 패턴을 산화 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 기판 상에 구비되는 게이트 전극 및 게이트 절연막;
    상기 게이트 절연막의 제1 면 상에 구비되는 채널막 패턴;
    상기 채널막 패턴 양 측벽과 접촉하는 금속 패턴; 및
    상기 게이트 절연막의 제1 면과 대향하는 제2 면의 표면과 접촉하는 네거티브 고정 산화 전하를 갖는 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 네거티브 고정 산화 전하를 갖는 절연막은 AlO, HfO, ZrO, LnO 및 이들의 합금으로 이루어지는 군에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자.
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