JP2004531901A - 歪み半導体層を備えたmosfet - Google Patents
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Abstract
Description
【0001】
(関連出願)
本出願は、2001年6月21日に出願された米国仮出願第60/299,986号および2001年8月6日に出願された米国仮出願第60/310,346号の便益を主張する。これらの出願は明細書全体が本願に引用して援用されている。
【0002】
この発明は半導体構造に関し、特に歪み半導体層上に形成された半導体構造に関する。
【背景技術】
【0003】
欠陥密度の低い緩和シリコンゲルマニウム(SiGe)仮想基板は、高速ヘテロ構造金属/酸化物/半導体電界効果型トランジスタ(MOSFET)をシリコン基板上に集積するための有効なプラットフォームである。n型MOSFETにおいて、歪みシリコン(Si)および緩和SiGe層を有する基板上に形成されたヘテロ接合MOSFETによる特性向上が立証されている。引っ張り歪みシリコンは電子の移動度を大幅に向上させる。このため、歪みシリコン表面チャネルを有することでNMOSデバイス特性が向上し、スイッチング速度が早くなる。正孔の移動度も同様に引っ張り歪みシリコン中で向上するが、歪み量としては約1.5%未満の少ない程度までである。したがって、このような表面チャネルデバイスにおいてp型MOS(PMOS)デバイス特性の等価エンハンスメント(enhancement)が課題となっている。
【0004】
バルクSiにおける、正孔の移動度に対する電子の移動度の比は約2である。したがって、バルクSiについての対称移動度エンハンスメントを備えた場合でも、歪みSiPMOSデバイスの正孔移動度は歪みSiNMOSデバイスの電子移動度よりも相当程度低い。正孔移動度が低いために、PMOSゲート幅を広げてPMOSデバイスの駆動電流の低下を補償する必要がある。この結果生じるPMOSデバイスの占有チップ領域の増加は有効なデバイス空間の消費につながり、また一方ではこのNMOS領域とPMOS領域との不一致により容量遅延によるロジック速度の低下が生じる。対称的すなわち等しい電子移動度と正孔移動度によって理論的に得られる、NMOSおよびPMOSからの対称電流駆動によってこの容量遅延の原因が解消されて、回路全体の速度が高まる。しかし、対称電子移動度および正孔移動度を備えたデバイスヘテロ構造は未だ得られていない。これらの要因により回路設計者は可能なかぎり論理回路中にPMOSを設けないようにしている。
【0005】
高移動度の層によりPMOS設計に進歩がもたらされる。高正孔移動度のデバイスを高電子移動度の歪みSiNMOSデバイスと集積するための有望な方策として、緩和Si1-xGex仮想基板(x<y)上に成長された、埋め込み圧縮歪みSi1-yGey層および表面歪みSi層(以後、デュアルチャネルヘテロ構造と呼ぶ)を用いることがある。デュアルチャネルヘテロ構造により、同一層シーケンス内での正孔および電子チャネルデバイスの同時集積が可能となる。変調ドープされた層内における圧縮歪みGeリッチホールチャネルの高い移動度は十分に立証されているが、これらの層に基づくデバイスは一般にショットキーゲート型および空乏モードであり、いずれも主流であるSiCMOS方式との互換性がない。
【0006】
しかし、理論および実験の結果が示すところによると、デュアルチャネル構造によって、高品質のシリコン/二酸化シリコン(Si/SiO2)界面を維持したまま、変調ドーピングを要さずに有用なPMOSデバイス性能が得られる。例えば、埋め込み圧縮歪みSi0.17Ge0.83チャネルと表面引張り歪みSiチャネルとの組み合わせによって700cm2/V−sを超える室温正孔移動度が得られる(例えば、本願に引用して援用する、G.Hoeck他「Appl. Phys. Lett.」76巻、3,920頁(2000年)参照)。この概念は、さらに優れた正孔移動度エンハンスメントが得られる、純GeチャネルMOSFETにも拡張されている(例えば、本願に引用して援用する、M.L.Lee他「Applied. Physics. Letters.」79巻、3,344頁(2001年)参照)。さらに、シミュレーションによって、歪みSi表面チャネルの電子移動度は埋め込みSiGe層の存在による悪影響を受けず、そのためこの構造は電子チャネルデバイスおよび正孔チャネルデバイスの双方に適したものであることが明らかにされている(例えば、M.A.ArmstrongのMIT学術博士論文(1999年)参照)。
【発明の開示】
【課題を解決するための手段】
【0007】
埋め込みチャネルの組成や表面チャネル厚さなどのチャネル技術パラメータの設計によって、広範囲のデュアルチャネルヘテロ構造系PMOSデバイスの特性エンハンスメントが可能になる。ある実施形態では、埋め込み圧縮歪みSiGeチャネルの存在によって、低移動度の緩和SiGe仮想基板を通じた正孔の寄生伝導が解消される。表面チャネルと埋め込みチャネル間のバンドオフセットを最大にすることにより、高移動度の埋め込みチャネルを通じた正孔伝導が低い垂直電界において最大となる。歪みSi表面チャネル厚さの低減により、高垂直電界での歪みSi表面チャネル内の正孔占有が防止されて、低電界での正孔移動度エンハンスメントが保持される。
【0008】
一態様において、本発明は、基板上に配置された第1の厚さを有する引張り歪み層を備えた構造を特徴とする。またこの構造は、引張り歪み層と基板との間に配置された、第2の厚さを有する圧縮層を備える。第1、第2の厚さの選択により引張り歪み層内の第1のキャリア移動度および圧縮層内の第2のキャリア移動度が規定される。
【0009】
さらに、一つ以上の次の特徴が含まれる。前記第1のキャリア移動度は電子移動度を含み、前記第2の移動度は正孔移動度を含む。前記第1、第2の厚さは平均キャリア移動度が最大になるように選択される。前記引張り歪み層はSiを含む。前記圧縮層はSi1-yGeyを含む。絶縁層が前記基板と前記圧縮層との間に配置されている。
【0010】
緩和層が前記引張り歪み層と前記基板との間に配置されている。この緩和層はSi1-xGexを含み、xはyより小さい。ゲルマニウム含量のyおよびxは、圧縮層の第2のキャリア移動度が規定されるように、および/または平均キャリア移動度が最大になるように選択される。SiGeを含む傾斜層(graded layer)が基板上に配置される。
【0011】
トランジスタが前記引張り歪み層上に配置される。このトランジスタは、(1)前記引張り歪み層の一部分上に配置したゲート誘電体部分、(2)前記第1のゲート誘電体上に配置されたゲート、および(3)前記引張り歪み層の一部分内で前記ゲート誘電体に近接して配置したソースおよびドレインを含む。ゲートに動作電圧を印加することによって、引張り歪み層と圧縮層中での電子または正孔などの荷電キャリアの分布が生じる。
【0012】
別の態様では、本発明は、基板上に配置した圧縮半導体層および圧縮層の少なくとも一部分上に配置された引張り歪み層を含む構造を特徴とする。この構造はさらに、p型の金属/酸化物/半導体(PMOS)トランジスタであって、(1)前記引張り歪み層の一部分上に配置した誘電体層、(2)前記誘電体層の一部分上に配置された第1の導電層を含むゲート、および(3)前記引張り歪み層の一部分内でゲート誘電体部分に近接して配置された、p型不純物を含む第1のソースおよび第1のドレイン、を有するトランジスタを含む。このPMOSトランジスタは、第1の正孔移動度エンハンスメントであって、増加する垂直電界の関数として、歪みシリコン層を含む第2の基板上に形成されたPMOSトランジスタの第2の正孔移動度より遅い比率で減少する正孔移動度エンハンスメントを含む。前記第2の基板は実質的に圧縮層を含まない。
【0013】
さらに、以下の特徴が含まれる。増加する垂直電界の関数としての前記第1の正孔移動度エンハンスメントの緩やかな減少比率はほぼゼロである。
【0014】
さらに別の態様では、本発明は、基板上に配置された圧縮半導体層および圧縮層の少なくとも第1の部分上に配置された引張り歪み層を含む構造を特徴とする。この構造はさらに、p型の金属/酸化物/半導体(PMOS)トランジスタであって、(1)前記圧縮層の第2の部分上に配置された第1のゲート誘電体部分、(2)前記第1のゲート誘電体部分上に配置された、第1の導電層を含む第1のゲート、および(3)前記圧縮半導体層の領域内で前記第1のゲート誘電体部分に近接して配置された、p型不純物を含む第1のソースおよび第1のドレイン、を有するトランジスタを含む。さらにこの構造は、n型の金属/酸化物/半導体(NMOS)トランジスタであって、(1)前記引張り歪み層の一部分上に配置された第2のゲート誘電体部分、(2)前記第2のゲート誘電体部分上に配置された第2の導電層を含む第2のゲート、および(3)引張り歪み層の領域内で第2のゲート誘電体部分に近接して配置された、n型不純物を含む第2のソースおよび第2のドレイン、を有するトランジスタを含む。PMOSトランジスタの動作時に、正孔は第1のゲートの下部に配置した前記第2の圧縮層部分を含むチャネルを通じて前記第1のソースから前記第1のドレインまで移動する。NMOSトランジスタの動作時に、電子は前記第2のゲートの下部に配置した引張り層部分を含むチャネルを通じて第2のソースから第2のドレインまで移動する。
【0015】
さらに、一つ以上の下記特徴が含まれる。前記圧縮層の第2の部分は第1の部分から実質的に分離して、前記第1のゲート誘電体部分が圧縮層の第2の部分に接触している。前記圧縮層の第2の部分は前記圧縮層の第1の部分を含み、前記第1のゲート誘電体部分は前記引張り歪み層の第2の部分上に配置する。PMOSトランジスタはバルクシリコン内に形成されたPMOSトランジスタについてのp型キャリア移動度エンハンスメントを有し、NMOSトランジスタはバルクシリコン内に形成されたNMOSトランジスタについてのn型キャリア移動度エンハンスメントを有する。p型キャリア移動度エンハンスメントはn型キャリア移動度エンハンスメントに少なくともほぼ一致する。PMOSトランジスタはp型キャリア移動度を有し、NMOSトランジスタはn型キャリア移動度を有する。n型キャリア移動度のp型キャリア移動度に対する比は約2より小さい。
【0016】
別の態様では、本発明は、第1の厚さを有する圧縮層を基板上に形成すること、および第2の厚さを有する引張り歪み層を圧縮層上に形成することを含む構造の形成方法を特徴とする。前記圧縮層および引張り歪み層の形成は、前記第1、第2の厚さの選択により圧縮層内の第1のキャリア移動度および引張り歪み層内の第2のキャリア移動度が規定されることを含む。
【0017】
一つ以上の下記特徴が含まれる。前記圧縮層はGeを含む。前記引張り歪み層はSiを含む。
【0018】
さらに別の態様では、本発明は、基板上に圧縮層を形成すること、および圧縮層の少なくとも一部上に引張り歪み層を形成することを含む構造の形成方法を特徴とする。さらにこの方法は、p型の金属/酸化物/半導体(PMOS)トランジスタの形成であって、(1)前記引張り歪み層の一部分上への誘電体層の形成、(2)前記誘電体層の一部上への導電層を含むゲートの形成、および(3)前記引張り歪み層の一部分内での前記ゲート誘電体部分に近接したp型不純物を含む第1のソースおよび第1のドレインの形成、によるトランジスタの形成を含む。前記圧縮層、引張り歪み層およびPMOSトランジスタの形成は、ゲートへの動作電圧の印加によって引張り歪み層の領域および圧縮層の領域に複数の荷電キャリアが分布するように層およびトランジスタ部品を選択することを含む。
【0019】
別の態様では、本発明は、構造の形成方法であって、基板上への緩和半導体層の形成、緩和半導体層の少なくとも一部分上への圧縮半導体層の形成、および前記圧縮層の少なくとも一部分上への引張り歪み層の形成を含む方法を特徴とする。p型の金属/酸化物/半導体(PMOS)トランジスタが、(1)前記引張り歪み層の一部分上への誘電体層の形成、(2)前記誘電体層の一部分上への第1の導電層を含むゲートの形成、および(3)前記引張り歪み層の一部分内における前記ゲート誘電体部分に近接したp型不純物を含む第1のソースおよび第1のドレインの形成、により形成される。緩和層、圧縮層、引張り歪み層、およびPMOSトランジスタの形成は、PMOSトランジスタが第1の移動度エンハンスメントを有するように、層およびトランジスタ部品を選択することを含む。この第1の正孔移動度エンハンスメントは、増加する電界の関数として、歪みシリコン層を含む第2の基板上に形成されたPMOSトランジスタの第2の正孔移動度より緩やかな比率で減少する。第2の基板は実質的に圧縮層を含まない。
【0020】
さらに下記特徴が含まれる。増加する垂直電界の関数としての前記第1の正孔移動度エンハンスメントの減少はほぼゼロである。
【0021】
別の態様では、構造の形成方法は、基板上への圧縮半導体層の形成、および圧縮層の少なくとも第1の部分上への引張り歪み層の形成を含む。p型金属/酸化物/半導体(PMOS)トランジスタが、(1)圧縮層の第2の部分上への第1のゲート誘電体部分の形成、(2)前記第1のゲート誘電体部分上への第1の導電層を含む第1のゲートの形成、および(3)前記圧縮半導体層の領域内での前記第1のゲート誘電体部分に近接したp型不純物を含む第1のソースおよび第1のドレインの形成、により形成される。n型の金属/酸化物/半導体(NMOS)トランジスタが、(1)前記引張り歪み層の一部分上への第2のゲート誘電体部分の形成、(2)前記第2のゲート誘電体部分上への第2の導電層を含む第2のゲートの形成、および(3)前記引張り歪み層の領域内での前記第2のゲート誘電体部分に近接したn型不純物を含む第2のソースおよび第2のドレインの形成、により形成される。PMOSトランジスタの動作時に、正孔は前記第1のゲートの下部に配置した前記第2の圧縮層部分を含むチャネルを通じて前記第1のソースから前記第1のドレインまで移動する。NMOSトランジスタの動作時に、電子は前記第2のゲートの下部に配置した前記引張り層部分を含むチャネルを通じて第2のソースから第2のドレインまで移動する。
【発明を実施するための最良の形態】
【0022】
図1に本発明を用いた用法に適合した構造を示す。基板10は、シリコンなどの半導体から作製される。符号11で一括して示した数層が基板10上に形成される。層11の成長は化学的気相成長(CVD)法により行われる。
【0023】
層11は基板10上に配置された傾斜SiGe層12を含む。傾斜SiGe層12は、例えば単位マイクロメータ(μm)厚さ当り10%のGeの傾斜率と例えば2〜9μmの厚さT1とを有し、例えば600〜900℃で成長される。緩和Si1-xGex層14は、傾斜SiGe層12上に配置される。緩和Si1-xGex層14は、一様な組成を有し、例えば20〜90%のGeを含み、例えば0.2〜2μmの厚さT2である。一実施形態では、T2は1.5μmである。仮想基板15は、緩和Si1-xGex層14および傾斜SiGe層12を含む。
【0024】
圧縮歪みを受けた状態の圧縮層16は、緩和Si1-xGex層14上に配置される。一実施形態では、圧縮層16はSi1-yGeyを含む。圧縮Si1-yGey層16は、緩和Si1- xGex層14のGe含量(x)より高いGe含量(y)を有する。圧縮Si1-yGey層16は、例えば40〜100%のGeを含有し、例えば厚さT3は、10〜200オングストローム(Å)である。一実施形態では、圧縮Si1-yGey層16の厚さT3は、約100Åである。
【0025】
引張り歪み層18は、圧縮Si1-yGey層16上に配置され、圧縮Si1-yGey層16と界面19を共有している。一実施形態では、引張り歪み層18はシリコンで形成される。引張り歪み層18は、例えば50〜300Åの出発厚さT4を有する。一実施形態では、出発厚さT4は約200Åである。
【0026】
層11を備えた基板10は、一般に105/cm2のスレディング(threading)転位密度を有する。層11を備えた適当な基板10は、例えば英国のIQE Silicon Compounds社から簡単に入手できる。
【0027】
平坦なSi1-yGey層16と、十分に高い成長速度の歪みSi層18とを併せてCVDによって得る上での要件は両立し難い場合がある。一実施形態では、圧縮Si1-yGey層16と引張り歪み層18とを含むデバイス層20は、Si1-yGey層16を平坦に堆積が可能であると同時に、歪みSi層18を例えば0.01Å/sを超える十分に高い速度で成長できる温度で堆積される。この温度は、SiH4およびGeH4原料ガスを用いた超高真空化学的気相成長において例えば550℃である。この実施形態は、例えばy−x≒0.2の比較的軽微な圧縮歪み下での、例えばyが約0.6の比較的低いGe含量を有する圧縮Si1-yGey層16に特に適している。別の実施形態では、圧縮Si1-yGey層16は、平坦なSi1-yGey層16の堆積が可能な十分低い温度で堆積される。ただし歪みSi層18についてはこの温度で好適に高い成長速度は得られない。この成長温度は、SiH4およびGeH4原料ガスを用いた超高真空化学的気相成長において例えば400℃である。歪みSi層18の成長は、2工程プロセスにより行われる。このプロセスにおいては、シリコンの成長速度が十分に早くなる最終の所望温度(例えばSiH4およびGeH4原料ガスを用いた超高真空化学的気相成長では550℃)まで成長温度を緩やかに上昇させながら、例えばSiH4などのシリコンガスプリカーサが流される。この工程により低温でのシリコンの堆積が十分可能になり、歪み誘起アンジュレーション(undulation)に対しての圧縮Si1-yGey層16の安定化が促進される。引張り歪みSi層18の堆積は、最終の堆積温度、例えばSiH4およびGeH4原料ガスを用いた超高真空化学的気相成長では550℃、で終了する。ある実施形態では、圧縮Si1-yGey層16のT3および引張り歪みSi層18のT4は共に85Åである。
【0028】
図2〜7を参照して以下に説明するように、PMOSトランジスタおよびNMOSトランジスタは、基板10および層11上に作製される。図2を参照すると、パッド状二酸化シリコン層などの第1のマスキング層21、以後、パッド酸化物21と呼ぶ、を減圧化学的気相成長(LPCVD)などの堆積法によって引張り歪みSi層18上に堆積させる。パッド酸化物21の厚さT5は例えば100Åである。次いで、マスキング窒化シリコン層などの第2のマスキング層22、以後、マスキング窒化物22と呼ぶ、をプラズマ助長化学的気相成長(PECVD)などの堆積法によってパッド酸化物21上に堆積させる。マスキング窒化物22の厚さT6は例えば500〜1000Åである。
【0029】
図3を参照すると、フォトレジスト層がマスキング窒化物22の上面24上に堆積され、さらにパターニングされてフォトレジストマスク26が形成される。フォトレジストマスク26は、基板10および層11の第1の領域30上に配置したマスキング窒化物22の第1の部分28の上面24が露出するように形成されている。PMOSトランジスタなどのデバイスが後続の処理によって第1の領域30に形成される(例えば図7のPMOSトランジスタ60参照)。フォトレジストマスク26は、基板10および、引張り歪みSi層18を含む層11の第2の領域34上に配置したマスキング窒化物22の第2の部分32の上面24を覆っている。NMOSトランジスタなどのデバイスが後続の処理によって第2の領域34に形成される(例えば図7のNMOSトランジスタ62参照)。
【0030】
図3および図4を併せて参照すると、第1のマスキング窒化物部分28および第1のマスキング窒化物部分28の下部のパッド酸化物21の第1の部分38が共に除去され、フォトレジストマスク26で保護された第2のマスキング窒化物部分32およびパッド酸化物21の第2の部分40が残される。具体的には、露出した第1のマスキング窒化物部分28は、三フッ化窒素、アンモニア、および酸素の混合あるいは臭化水素、塩素および酸素の混合などのガスを用いた反応性イオンエッチング(RIE)などの除去プロセスにより除去される。第1のパッド酸化物部分38は、フッ化水素酸エッチングなどのシリコンに対して選択的な湿式エッチングにより除去される。パッド酸化物部分38の除去により引張り歪みSi層18の部分41が露出する。第1の領域30を含む、フォトレジストマスク26に覆われていない領域にイオンが導入されて、図示のために境界線36bで画定したウェル36が形成される。例えば、リンなどのn型イオンが注入されてPMOSトランジスタのウェル36が形成される。リンイオン注入の照射量およびエネルギーは、例えば1.5×1013atoms/cm2および400keVである。マスキング窒化物22およびパッド酸化物21の第1の部分28,38の選択的除去およびウェル36の形成後、フォトレジストマスク26は酸素プラズマ中での乾式剥離などの剥離プロセスによって除去される。
【0031】
図4および図5を併せて参照すると、領域34内のマスキング窒化物層22の部分32を、例えばRIEプロセスにより除去する。次いで、パッド酸化物21の部分40を、フッ化水素酸エッチングなどのシリコンに対して選択的な酸化物エッチングにより除去する。
【0032】
図6を参照すると、ゲート誘電体層48を引張り歪みSi層18の上面49上に形成する。ゲート誘電体層48は、例えば、約10〜100Åの厚さT7をもつ二酸化シリコン(SiO2)などのゲート酸化物である。ドープ化ポリシリコンなどの導電層50をゲート誘電体層48上に堆積させる。
【0033】
図6および図7を併せて参照すると、導電層50は、例えばフォトリソグラフィおよびエッチングによりパターニングされ、第1の領域30に第1のゲート52を画定し、また第2の領域34に第2のゲート54を画定する。第1のゲート52は、例えばPMOSトランジスタ60のゲートであり、第2のゲート54は、例えばNMOSトランジスタ62のゲートである。(図示のために内部境界線で画定した)第1のソース64および第1のドレイン66が、第1の領域30内において第1のゲート52に近接して形成される。第1のソース64および第1のドレイン66を、ボロンなどのp型イオンの注入により形成させる。PMOSトランジスタ60は、第1のソース64、第1のドレイン66、第1のゲート52、および第1の誘電体層部分48aを含む。(図示のために内部境界線で画定した)第2のソース68および第2のドレイン70を、第2の領域34内において第2のゲート54に近接して形成する。第2のソース68および第2のドレイン70は、リンなどのn型イオンの注入により形成される。NMOSトランジスタ62は、第2のソース68、第2のドレイン70、第2のゲート54、および第2の誘電体層部分48bを含む。
【0034】
ある実施形態では、PMOSトランジスタ60の動作時において、正孔が第1のゲート52の下部に配置した圧縮Si1-yGey層16の一部分を含むチャネルを通じて第1のソース64から第1のドレイン66まで移動する。NMOSトランジスタ62の動作時において、電子が第2のゲート54の下部に配置した引張り歪みSi層18の一部分を含むチャネルを通じて第2のソース68から第2のドレイン70まで移動する。
【0035】
図1,7および図8を併せて参照すると、デュアルチャネルヘテロ構造によって得られる特性エンハンスメントは、有効キャリア移動度の変化を有効垂直電界に相関付けることによって定量化することができる。「移動度」という用語は、印加電界下でのキャリアの速度を表しており、キャリアの平均散乱時間に正比例する。MOSFET内のドリフト移動度の実効値(以後「有効移動度」と呼ぶ)は、反転層内のキャリアが受ける電界(以後「有効電界」と呼ぶ)に応じた散乱時間の変化を考慮に入れたものである。有効垂直電界には半導体内の種々の電荷が考慮されている。特に、半導体内にはバルク空乏電荷(depletion charge)と反転層電荷とが存在する。バルク空乏電荷は基板ドーピングによって規定され印加ゲート電圧には依存しない。一方、反転層電荷は印加ゲート電圧の増加と共に増加する。このように、ゲート電圧の増加は垂直電界の増加をもたらし、両者は等価なものとしてみなされる。キャリア移動度の増加によりMOSFETのスイッチング速度の高速化が示される。すなわち、有効垂直電界の変化に伴う、バルクシリコン上のデュアルチャネルヘテロ構造におけるキャリアの移動度エンハンスメントの変化は種々の特性エンハンスメントを意味する。
【0036】
図8は、一定歪み下でのデュアルチャネルヘテロ構造PMOSFETにおける有効垂直電界に対する有効ホール移動度をプロットした図である。このプロットにおける全デュアルチャネルヘテロ構造において、y−x=0.3である。圧縮Si1-yGey層16の成分(y)が各曲線毎に示されている。これらの実施形態において、全ての圧縮Si1-yGey層16および引張り歪みSi層18の厚さ(T3およびT4)は約85Åである。比較のために、引張り歪みSi層18を有する30%Ge仮想基板上の歪みSiPMOSFETの有効正孔移動度が上記プロットに併せてプロットされている。これらデュアルチャネルヘテロ構造の全てにおいて、従来の歪みSiPMOSFETよりも著しく向上した正孔移動度がみられている。圧縮Si1-yGey層16および緩和Si1-xGex層14のGe含量xおよびyの選択により、引張り歪みSi層18および圧縮Si1-yGey層16の正孔および電子の移動度を規定することができる。キャリア移動度は歪みの関数である。ここで歪みとは、圧縮Si1-yGey層16および緩和Si1-xGex層14間のGe含量の差、すなわち差y−xによって規定される。Ge含量xおよびyの選択により、引張り歪みSi層18および圧縮Si1-yGey層16の平均キャリア移動度を最大にすることができる。特に、50%仮想基板15(すなわちx=0.5)上に80%Ge(すなわちy=0.8)チャネルを有するヘテロ構造の実施形態では、テストした電界範囲全体に亘って著しい正孔移動度の向上がみられている。さらに、低い垂直電界において、本実施形態の電子および正孔の移動度は相互に25%以内にある。図8に示すように、圧縮Si1-yGey層16の組成を適正に選択することによってPMOSFETの特性向上が得られる。さらに、デュアルチャネル構成を用いることにより、(正孔移動度に対する電子移動度の比が2未満に減少した)より対称性の高いキャリア移動度が得られ、そのためにより対称性の高い電流駆動を行うことができる。いずれも対称性がバルクSiに対して向上している。
【0037】
図1,7および図9を併せて参照すると、歪みSiを含むPMOS構造の正孔移動度エンハンスメントが、増加する垂直電界の関数としてバルクSiに形成されたPMOS構造の正孔移動度と比較されている。歪みSiデバイスには、(1)例えば引張り歪みSi層18および圧縮Si1-yGey層16を備えたトランジスタ60などのPMOSデュアルチャネルヘテロ構造、および(2)歪みSiPMOSデバイス、すなわち圧縮Si1-yGey層16を含まずに緩和Si1-xGex層14を含む引張り歪みSi層18が含まれる。図9に、ヘテロ構造(1)および(2)の種類毎に得られた最大正孔移動度エンハンスメントに対する特定の垂直電界における正孔移動度エンハンスメントの比を示す。換言すると、図9において、(1)デュアルチャネルヘテロ構造PMOSデバイスおよび(2)歪みSiPMOSデバイスにおける正孔移動度エンハンスメントの比率減衰(rate degradation)が比較されている。このデータは、y=1の圧縮Si1-yGey層16およびx=0.7の緩和Si1-xGex層14を有するPMOSデバイスでの正孔移動度エンハンスメントを表したものである。この図から、正孔移動度エンハンスメントはトランジスタ60などのデュアルチャネルヘテロ構造において保持されやすいことが明らかである。さらに、図8を併せて参照すると、デュアルチャネルヘテロ構造においては、引張り歪みSi層18を有して圧縮Si1-yGey層16を有さない基板10に形成されたデバイスについてホール移動度がエンハンスされるだけでなく、有効電界の上昇に伴うデュアルチャネルヘテロ構造の正孔移動度エンハンスメントの低下が少ない。
【0038】
図10を参照すると、キャリアは、層11すなわち傾斜SiGe層12、緩和SiGe層14、圧縮Si1-yGey層16、および引張り歪みSi層18を備えた基板10内で平衡分布した状態になっている。より具体的には、伝導エネルギーバンドEcおよび価電子バンドEvを有するエネルギーバンド構造98を参照すると、複数の正孔100(p型キャリア)が圧縮Si1-yGey層16内に配置し、複数の電子102(n型キャリア)が引張り歪みSi層18内に配置する。
【0039】
一般に、エネルギーバンド構造98およびそれに伴う価電子バンドオフセット104は、圧縮歪みSi1-yGey層16および引張り歪みSi層18を特徴とする全ての層構造に適用できる。これらの層16,18内の歪みはキャリアのポテンシャルウェルとなるエネルギーバンドオフセットをもたらす。諸層すなわち仮想基板15、圧縮Si1-yGey層16、および引張り歪みSi層18間の価電子オフセットの大きさは、これら層間の組成の違いにより決定される。この解析は、チャネル厚さが電子および正孔の波動関数が閉じ込められるような厚さであることを仮定している。
【0040】
ゲート誘電体を通じて電圧を印加することにより、下層のチャネル導電率を変調して半導体層内の正孔分布を変えることができる。図11を参照すると、ゲート誘電体層40が層11上に配置している。ゲート誘電体層40を通じて電圧を印加することにより、例えばPMOSトランジスタ60(図7および12参照)における圧縮Si1-yGey層16と引張り歪みSi層18との間の正孔100の集合分布(エネルギーバンド110)を変調することができる。電子102の分布は圧縮Si1-yGey層16の存在による影響を受けず、実質的に歪みSiNMOSデバイスと同一である。
【0041】
図12を参照すると、図1〜7を参照して前述したように、PMOSトランジスタ60およびNMOSトランジスタ62が、基板10上に配置した層11上に形成される。エネルギーバンド120は、例えば約0.3MV/cmの有効電界すなわち例えば低電圧52vがPMOSトランジスタ60のゲート52に印加された場合等の低垂直電界動作時の正孔100の分布を示す。低電圧52vは、例えば300mVであるPMOSトランジスタ60の閾値電圧より例えば100mV高くされている。本実施形態では、正孔100は埋め込み歪みSiGeチャネルすなわち圧縮Si1-yGey層16に閉じ込められる。エネルギーバンド130は、例えば約0.8MV/cmの有効電界すなわち例えば約1.5Vの高電圧52vがPMOSトランジスタ60のゲート52に印加された場合等の高垂直電界動作時の正孔100の分布を示す。本実施形態では、正孔100は、両チャネルすなわち引張り歪みSi層18および圧縮Si1-yGey層16内に分布している。引張り歪みSi層18および圧縮Si1-yGey層16の両方に正孔100を有することにより、高電圧すなわち高電界においてデジタルトランジスタ60の正規の動作が得られる。両層内に分布することにより、平均移動度は各層内の正孔移動度および層間の正孔分布によって決定される。圧縮Si1-yGey層16および引張り歪みSi層18内のキャリアの平均移動度の最適化により高ドレイン電流での動作条件が得られ、そのために高速スイッチングが可能になる。ゲート52への電圧52vの印加によって、引張り歪みSi層18内または引張り歪みSi層18および圧縮Si1-yGey層16の両方内に電子分布が生じる。
【0042】
従来の歪みSiPMOSトランジスタすなわち圧縮Si1-yGey層16を有さない基板上に形成されたデバイスでは、高電界動作時に正孔100は引張り歪みSi層18内に存在するが、歪みSi内の正孔の面外有効質量が軽いために正孔の波動関数はSiGe仮想基板15中にまで入り込んでいる。仮想基板中の正孔移動度は歪みシリコンより低い。そのため正孔が分布した層の混合は全体の正孔移動度を低下させる。
【0043】
一方、PMOSトランジスタ60などのデュアルチャネルヘテロ構造内に圧縮Si1-yGey層16が存在すると、上記正孔分布が変化する。また、バンドオフセットによって正孔が閉じ込められ、その波動関数が仮想基板15中に「リークすること」が防がれる。一部の正孔100がSi1-yGey/Siの価電子バンドオフセットを越えて表面140に引き上げられたとしても、正孔の波動関数は高移動度の歪みSi層18に分布して、さらにより移動度の高い圧縮Si1-yGey層16にも分布している。したがって、圧縮Si1-yGey層16によって、広く拡散した正孔の波動関数がより移動度の高い層にまで入るようにすることができる、すなわち、圧縮Si1-yGey層16によって正孔の閉じ込めが促進されると共に正孔の移動度が高められる。
【0044】
図12を参照ならびに図1および図10を再参照する。チャネル厚さの変化すなわち引張り歪みSi層18の厚さT4および圧縮Si1-yGey層16の厚さT3の変化によって、高電界正孔分布を設計する方法が得られる。引張り歪みSi層18が十分に厚い場合は、正孔の波動関数の大半は、有効電界が増加するにしたがって、すなわちバンドオフセットを越えていくにしたがって引張り歪みSi層18中に引き入れられる。この場合、正孔移動度は引張り歪みSi層18の正孔移動度にほぼ等しい。引張り歪みSi層18が十分に薄い場合は、正孔の波動関数の大半は垂直電界に係わらず引張り歪みSi層18に入らない。この場合、正孔移動度は圧縮Si1-yGey層16の正孔移動度にほぼ等しい。したがって、低電界動作と高電界動作との明瞭な違いは、薄いSi表面チャネルを用いることによって減少する。引張り歪みSi層18の厚さT4および圧縮Si1-yGey層16の厚さT3の選択により引張り歪みSi層18および圧縮層16の正孔移動度を規定することができる。さらに上記厚さT3およびT4の選択により引張り歪みSi18と圧縮Si1-yGey層16との正孔移動度の平均を最大にすることができる。
【0045】
同様の方法を用いて引張り歪みSi層18の厚さT4および圧縮Si1-yGey層16の厚さT3を選択することにより、引張り歪みSi層18および圧縮Si1-yGey層16の電子移動度が規定される。引張り歪みSi層18が十分に厚い場合は、電子の波動関数の大半は引張り歪みSi層18に存在する。引張り歪みSi層18が十分に薄い場合は、電子の波動関数を引張り歪みSi層18に閉じ込めることができず、波動関数の大半は圧縮Si1-yGey層16に存在する。したがって、厚さT3およびT4の選択によって引張り歪みSi層18および圧縮Si1-yGey層16内の電子移動度を規定することができる。さらに上記厚さT3およびT4の選択によって引張り歪みSi層18および圧縮Si1-yGey層16の電子移動度の平均を最大にすることができる。
【0046】
図13を参照すると、圧縮Si1-yGey層16のGe組成の変化すなわちyの変化によって、圧縮Si1-yGey層16および引張り歪みSi層18間の価電子バンドオフセット200が変化する。この価電子バンドオフセット200とは、正孔が圧縮Si1-yGey層16から引張り歪みSi層18にシフトするために越えなければならないエネルギーのことである。したがって価電子バンドオフセット200は、正孔が圧縮Si1-yGey層16または引張り歪みSi層18のいずれに分布しているかを示す指標となる。引張り歪みSi層18および圧縮Si1-yGey層16に電界を印加することによって、引張り歪みSi層18のEvが圧縮Si1-yGey層16のEvよりも高速で上昇するのに伴い、各層の価電子バンドは上向きにシフトする。前記Evが圧縮Si1-yGey層16のEv、すなわちデバイス動作が低電界動作と高電界動作との間をシフトする時の閾値点より高い場合、正孔は引張り歪みSi層18に存在する。ある実施形態では、層11を有する基板10(例えば図1参照)はSiGeオンインシュレータ基板からなり、この基板には、基板10および緩和Si1-xGex層14間に配置した、分離した酸化物層(図示せず)を含む埋め込み絶縁体層が備わっている。例えば、本願に引用して援用する、Cheng他のPCT出願PCT/US01/41680号(2002年国際出願WO02/15244号)、および本願に引用して援用する、Cheng他「Journal of Electronic Materials」、30巻 (2001年12月)に記載されているように、層11および酸化物層を含む好適な基板はウェハ接合と超高真空化学的気相成長との併用により作製される。ここで、傾斜SiGe層12は必要に応じて任意的に配置される。
【0047】
別の実施形態では、圧縮層16は、GaAs,InGaAs,InP,InGaPおよびその他のこれらの合金などの半導体材料を含む。ある実施形態では、引張り歪みSi層18はGaAs,InGaAs,InP,InGaPおよびその他のこれらの合金などの半導体材料を含む。
【0048】
ある実施形態では、PMOSFETなどのトランジスタが、圧縮Si1-yGey層16上の引張り歪みSi層18が実質的に存在しない基板の部分における、圧縮Si1-yGey層16上に直接形成される。
【0049】
本発明は、その基本的性質の精神の範囲内で他の特定形態により具現することができる。したがって、以上の諸実施形態は、ここに述べた本発明品に限定するものでなく、あらゆる点で例証的なものと考えるべきものである。すなわち、本発明の範囲は上記説明ではなく添付した特許請求の範囲によって示され、特許請求の範囲の趣旨および同等の範囲内でなされる全ての変更は本発明に包含されるものとする。
【図面の簡単な説明】
【0050】
【図1】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図2】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図3】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図4】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図5】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図6】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図7】基板上に半導体構造を作製するプロセスを示す、半導体基板の模式的断面図である。
【図8】一定歪み下でのデュアルチャネルヘテロ構造PMOSFETにおける有効垂直電界に対する有効正孔移動度をプロットした図である。
【図9】圧縮SiGe層の有無での歪みシリコン構造における、バルクSiについての垂直電界に対する正規化された正孔移動度エンハンスメントをプロットした図である。
【図10】図1〜図7に示した半導体基板におけるエネルギーバンドを示す図である。
【図11】酸化物層によってキャッピングされた図10の半導体基板のエネルギーバンドを示す図である。
【図12】低および高有効垂直電界を有するPMOSトランジスタのエネルギーバンドを示す図である。
【図13】圧縮Si1-yGey層中に種々異なるGe含量を有するPMOSトランジスタのエネルギーバンドを示す図である。
Claims (28)
- 構造は、
基板上に配置した第1の厚さを有する引張り歪み層と、
前記引張り歪み層と前記基板との間に配置した第2の厚さを有する圧縮層と、
を備え、
前記第1および第2の厚さの選択により前記引張り歪み層内の第1のキャリア移動度および前記圧縮層内の第2のキャリア移動度が規定されることを特徴とする構造。 - 請求項1の構造において、前記第1のキャリア移動度は電子の移動度を含み、前記第2のキャリア移動度は正孔の移動度を含むことを特徴とする構造。
- 請求項1の構造において、前記第1および第2の厚さの選択により平均キャリア移動度が最大にされることを特徴とする構造。
- 請求項1の構造において、前記引張り歪み層はSiを含むことを特徴とする構造。
- 請求項1の構造において、前記圧縮層はSi1-yGeyを含むことを特徴とする構造。
- 請求項5の構造はさらに、
前記引張り歪み層と前記基板との間に配置した緩和層を含み、前記緩和層はSi1-xGexを含んで、xはyより小さいことを特徴とする構造。 - 請求項6の構造において、ゲルマニウム含量yおよびxの選択により前記圧縮層内の前記第2のキャリア移動度が規定されることを特徴とする構造。
- 請求項6の構造において、ゲルマニウム含量yおよびxの選択により平均キャリア移動度が最大にされることを特徴とする構造。
- 請求項6の構造はさらに、
前記基板上に配置した、SiGeを含む傾斜層を含むことを特徴とする構造。 - 請求項1の構造はさらに、
前記基板と前記圧縮層との間に配置した絶縁層を含むことを特徴とする構造。 - 請求項10の構造において、前記絶縁層は二酸化シリコンを含むことを特徴とする構造。
- 請求項1の構造はさらに、
前記引張り歪み層上に配置したトランジスタを含み、前記トランジスタは、
(1)前記引張り歪み層の一部分上に配置したゲート誘電体部分と、
(2)前記第1のゲート誘電体上に配置したゲートと、
(3)前記引張り歪み層の一部分内で前記ゲート誘電体に近接して配置したソースおよびドレインと、を含み、
前記ゲートへの動作電圧の印加によって前記引張り歪み層および圧縮層中に荷電キャリアの分布を生じさせることを特徴とする構造。 - 請求項12の構造において、前記荷電キャリアは電子を含むことを特徴とする構造。
- 請求項12の構造において、前記荷電キャリアは正孔を含むことを特徴とする構造。
- 構造は、
基板上に配置した圧縮半導体層と、
前記圧縮層の少なくとも一部分上に配置した引張り歪み層と、
p型の金属/酸化物/半導体(PMOS)トランジスタであって、
(1)前記引張り歪み層の一部分上に配置した誘電体層と、
(2)前記誘電体層の一部分上に配置した第1の導電層を含むゲートと、
(3)前記引張り歪み層の一部分内で前記ゲート誘電体部分に近接して配置した、p型不純物を含む第1のソースおよび第1のドレインを含むトランジスタと、
を備え、
前記PMOSトランジスタは第1の正孔移動度エンハンスメント(enhancement)を有し、前記第1の正孔移動度エンハンスメントは、増加する垂直電界の関数として、歪みシリコン層を含む第2の基板上に形成されたPMOSトランジスタの第2の正孔移動度より緩やかな比率で減少し、前記第2の基板は実質的に圧縮層を含まないことを特徴とする構造。 - 請求項12の構造において、増加する垂直電界の関数である前記第1の正孔移動度エンハンスメントの前記緩やかな減少比率はほぼゼロであることを特徴とする構造。
- 構造は、
基板上に配置した圧縮半導体層と、
前記圧縮層の少なくとも第1の部分上に配置した引張り歪み層と、
p型の金属/酸化物/半導体(PMOS)トランジスタであって、
(1)前記圧縮層の第2の部分上に配置した第1のゲート誘電体部分と、
(2)前記第1のゲート誘電体部分上に配置した第1の導電層を含む第1のゲートと、
(3)前記圧縮半導体層の領域内で前記第1のゲート誘電体部分に近接して配置した、p型不純物を含む第1のソースおよび第1のドレインと、を含むトランジスタと、
n型の金属/酸化物/半導体(NMOS)トランジスタであって、
(1)前記引張り歪み層の一部分上に配置した第2のゲート誘電体部分と、
(2)前記第2のゲート誘電体部分上に配置した第2の導電層を含む第2のゲートと、
(3)前記引張り歪み層の領域内で前記第2のゲート誘電体部分に近接して配置した、n型不純物を含む第2のソースおよび第2のドレインを含むトランジスタと、
を備え、
前記PMOSトランジスタの動作時に、正孔は、前記第1のゲートの下部に配置した前記第2の圧縮層部分を含むチャネルを通じて前記第1のソースから前記第1のドレインに移動し、前記NMOSトランジスタの動作時に、電子は、前記第2のゲートの下部に配置した前記引張り層部分を含むチャネルを通じて前記第2のソースから前記第2のドレインまで移動する、ことを特徴とする構造。 - 請求項17の構造において、前記圧縮層の前記第2の部分は実質的に前記第1の部分から分離して、それにより前記第1のゲート誘電体部分が前記圧縮層の前記第2の部分に接触するようになっていることを特徴とする構造。
- 請求項17の構造において、前記圧縮層の前記第2の部分は前記圧縮層の前記第1の部分を含み、前記第1のゲート誘電体部分は前記引張り歪み層の第2の部分上に配置されることを特徴とする構造。
- 請求項17の構造において、前記PMOSトランジスタはバルクシリコンに形成されたPMOSトランジスタについてのp型キャリア移動度エンハンスメントを有し、前記NMOSトランジスタはバルクシリコンに形成されたNMOSトランジスタについてのn型キャリア移動度エンハンスメントを有しており、前記p型キャリア移動度のエンハンスメントは前記n型キャリア移動度のエンハンスメントに少なくともほぼ等しいことを特徴とする構造。
- 請求項17の構造において、前記PMOSトランジスタはp型キャリア移動度を有し、前記NMOSトランジスタはn型キャリア移動度を有して、前記n型キャリア移動度の前記p型キャリア移動度に対する比は約2より小さいことを特徴とする構造。
- 構造の形成方法は、
基板上に第1の厚さを有する圧縮層を形成すること、
および前記圧縮層上に第2の厚さを有する引張り歪み層を形成することを含み、
前記圧縮層および引張り歪み層の形成は、前記第1および第2の厚さの選択により前記圧縮層内の第1のキャリア移動度および前記引張り歪み層内の第2のキャリア移動度が規定されることを含むことを特徴とする方法。 - 請求項22の方法において、前記圧縮層はGeを含むことを特徴とする方法。
- 請求項22の方法において、前記引張り歪み層はSiを含むことを特徴とする方法。
- 構造の形成方法は、
基板上への圧縮層の形成と、
前記圧縮層の少なくとも一部分上への引張り歪み層の形成と、
p型の金属/酸化物/半導体(PMOS)トランジスタの形成であって、
(1)前記引張り歪み層の一部分上への誘電体層の形成と、
(2)前記誘電体層の一部分上への導電層を含むゲートの形成と、
(3)前記引張り歪み層の一部分内での前記ゲート誘電体部分に近接させたソースおよびドレインの形成であって、第1のソースおよび第1のドレインはp型不純物を含むものであるソースおよびドレインの形成と、によるトランジスタの形成と、
を含み、
前記圧縮層および引張り歪み層ならびにPMOSトランジスタの形成は、前記ゲートに動作電圧を印加することによって前記引張り歪み層の領域と前記圧縮層の領域に複数の荷電キャリアが分布するように層およびトランジスタ部品を選択することを含むことを特徴とする方法。 - 構造の形成方法は、
基板上への緩和半導体層の形成と、
前記緩和半導体層の少なくとも一部分上への圧縮半導体層の形成と、
p型の金属/酸化物/半導体(PMOS)トランジスタの形成であって、
(1)前記引張り歪み層の一部分上への誘電体層の形成と、
(2)前記誘電体層の一部分上への第1の導電層を含むゲートの形成と、
(3)前記引張り歪み層の一部分内での前記ゲート誘電体部分に近接させたp型不純物を含む第1のソースおよび第1のドレインの形成と、によるトランジスタの形成と、
を含み、
前記緩和層、圧縮層および引張り歪み層、ならびにPMOSトランジスタの形成は、PMOSトランジスタが第1の正孔移動度エンハンスメントを有するように層およびトランジスタ部品を選択することを含み、前記第1の正孔移動度エンハンスメントは、増加する垂直電界の関数として歪みシリコン層を含む第2の基板上に形成されたPMOSトランジスタの第2の正孔移動度より緩やかな比率で減少し、前記第2の基板は実質的に圧縮層を含まないことを特徴とする方法。 - 請求項26の方法において、前記増加する垂直電界の関数としての第1の正孔移動度エンハンスメントの減少はほぼゼロであることを特徴とする方法。
- 構造の形成方法は、
基板上への圧縮半導体層の形成と、
前記圧縮半導体層の少なくとも第1の部分上への引張り歪み層の形成と、
p型の金属/酸化物/半導体(PMOS)トランジスタの形成であって、
(1)前記圧縮層の第2の部分上に第1のゲート誘電体部分を形成と、
(2)前記第1のゲート誘電体部分上に第1の導電層を含む第1のゲートを形成と、
(3)前記圧縮半導体層の領域内で前記第1のゲート誘電体部分に近接して、p型不純物を含む第1のソースおよび第1のドレインを形成と、によるトランジスタの形成と、
n型の金属/酸化物/半導体(NMOS)トランジスタの形成であって、
(1)前記引張り歪み層の一部分上に第2のゲート誘電体部分を形成と、
(2)前記第2のゲート誘電体部分上に第2の導電層を含む第2のゲートを形成と、
(3)前記引張り歪み層の領域内で前記第2のゲート誘電体部分に近接して、n型不純物を含む第2のソースおよび第2のドレインを形成と、によるトランジスタの形成と、
を含み、
前記PMOSトランジスタの動作時に、正孔は、前記第1のゲートの下部に配置した前記第2の圧縮層部分を含むチャネルを通じて前記第1のソースから前記第1のドレインまで移動し、前記NMOSトランジスタの動作時に、電子は、前記第2のゲートの下部に配置した前記引張り歪み層部分を含むチャネルを通じて前記第2のソースから前記第2のドレインまで移動することを特徴とする方法。
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