JP3059145B2 - 不揮発性半導体記憶装置およびその駆動方法 - Google Patents

不揮発性半導体記憶装置およびその駆動方法

Info

Publication number
JP3059145B2
JP3059145B2 JP34076198A JP34076198A JP3059145B2 JP 3059145 B2 JP3059145 B2 JP 3059145B2 JP 34076198 A JP34076198 A JP 34076198A JP 34076198 A JP34076198 A JP 34076198A JP 3059145 B2 JP3059145 B2 JP 3059145B2
Authority
JP
Japan
Prior art keywords
memory cell
voltage
nonvolatile semiconductor
memory device
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP34076198A
Other languages
English (en)
Other versions
JPH11233744A (ja
Inventor
桂太 高橋
Original Assignee
松下電子工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 松下電子工業株式会社 filed Critical 松下電子工業株式会社
Priority to JP34076198A priority Critical patent/JP3059145B2/ja
Publication of JPH11233744A publication Critical patent/JPH11233744A/ja
Application granted granted Critical
Publication of JP3059145B2 publication Critical patent/JP3059145B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特にマスク型および浮遊ゲート電極型の不揮発
性半導体記憶装置およびその駆動方法に関するものであ
る。
【０００２】
【従来の技術】近年、低電圧で高速に動作する不揮発性
半導体記憶装置が利用されるようになっている。このよ
うな不揮発性半導体記憶装置を広く提供するために、低
電圧で高速動作が可能な不揮発性半導体記憶装置、なら
びにこの不揮発性半導体記憶装置の駆動方法が求められ
ている。
【０００３】以下、従来の不揮発性半導体記憶装置５０
０を、図１５、図１６および図１７を用いて説明する。
【０００４】不揮発性半導体記憶装置５００は、複数の
メモリセルがビット線に並列に接続される形式をとって
いるため、ＮＯＲ型と呼ばれるメモリセルアレイ構造を
有している。
【０００５】図１５は、従来の不揮発性半導体記憶装置
５００のメモリセルアレイ構成を示す模式図である。
【０００６】図１５に示す不揮発性半導体記憶装置５０
０は、ＭＯＳトランジスタからなるメモリセルＭ１１〜
Ｍ４４、ワード線ＷＬ１〜ＷＬ４、ソース線ＳＬ１〜Ｓ
Ｌ３、およびビット線ＢＬ１〜ＢＬ４を備えている。
【０００７】不揮発性半導体記憶装置５００は、図１５
に示すように、メモリセルＭ２４のゲートがワード線Ｗ
Ｌ２に接続され、メモリセルＭ２４のソースがソース線
ＳＬ２に接続され、メモリセルＭ２４のドレインがビッ
ト線ＢＬ４に接続されている。不揮発性半導体記憶装置
５００では、メモリセルＭ２１〜Ｍ２４が属する行のメ
モリセルは、メモリセルＭ３１〜Ｍ３４が属する行のメ
モリセルとソース線ＳＬ２を共有している。なお、メモ
リセルＭ１１〜Ｍ１４が属する行のメモリセルは、それ
に対向する行のメモリセル（図示されず）とソース線Ｓ
Ｌ１を共有している。また、ソース線ＳＬ３について
も、同様である。
【０００８】図１６は、図１５に示す不揮発性半導体記
憶装置５００のパターンレイアウトを示す模式的平面図
である。
【０００９】図１６に示すように、不揮発性半導体記憶
装置５００は、さらに、素子分離領域５とビット線コン
タクト６を備えている。
【００１０】以下、従来の不揮発性半導体記憶装置５０
０に情報を書き込む方法および消去方法を図１７を用い
て説明する。
【００１１】図１７は、不揮発性半導体記憶装置５００
におけるメモリセルのしきい値電圧分布図（複数メモリ
セル）である。なお、図１７において、横軸はメモリセ
ルのしきい値電圧ＶTMを示し、縦軸はメモリセルの個数
を示している。
【００１２】ここでは、不揮発性半導体記憶装置５００
は、２種類の異なるしきい値電圧を有するＮ型ＭＯＳト
ランジスタからなるマスクＲＯＭとする。
【００１３】消去状態（図１７中の“Ｅ”状態）とは、
Ｎ型ＭＯＳトランジスタが、エンハンスメント状態であ
る１Ｖ程度のしきい値電圧（低い方のしきい値電圧）に
設定されることを意味し、消去状態はメモリアレイ全体
のメモリセルのチャネル部に対するイオン注入法により
制御される。
【００１４】また、書き込み状態（図１７中の“Ｗ”状
態）とは、選択されたＮ型ＭＯＳトランジスタのチャネ
ル部に対してのみ、さらにイオン注入を追加することに
より、電源電圧ＶDDよりも高いエンハンスメント状態で
ある４Ｖ程度のしきい値電圧（高い方のしきい値電圧）
が設定される。
【００１５】以下、従来の不揮発性半導体記憶装置５０
０から情報を読み出す方法を、図１５を用いて説明す
る。
【００１６】図１５中に破線で囲んだメモリセルＭ２４
が選択される場合は、半導体基板電位を接地電位（０
Ｖ）として、ワード線ＷＬ２を３Ｖとし、ビット線ＢＬ
４を１Ｖとする。また、他のワード線ＷＬ１，ＷＬ３，
ＷＬ４、ソース線ＳＬ１、ＳＬ２、ＳＬ３、他のビット
線ＢＬ１，ＢＬ２，ＢＬ３を０Ｖ、あるいはＯＰＥＮ状
態とする。なお、図１５のメモリセルアレイが配置され
ている半導体基板は接地電位に固定されていて、他の部
分への電圧を印加する際の基準電位となっている。
【００１７】もし、メモリセルＭ２４が消去状態であれ
ば、しきい値電圧が０．５Ｖ程度であるので、メモリセ
ルＭ２４がオン状態となり、ビット線ＢＬ４にメモリセ
ル読み出し電流が流れる。一方、メモリセルＭ２４が書
き込み状態であれば、しきい値電圧が４Ｖ程度であるの
で、メモリセルＭ２４がオフ状態となり、ビット線ＢＬ
４にメモリセル読み出し電流は流れない。この電流量を
センスアンプで検知することにより、読み出し動作が行
われる。
【００１８】なお、上述したように、選択されたメモリ
セルＭ２４に流れるメモリセル読み出し電流量を用い
て、メモリセルＭ２４に格納された情報の読み出し動作
が行われるため、選択されたメモリセルＭ２４と同一の
ビット線ＢＬ４に接続される非選択のメモリセル（Ｍ１
４，Ｍ３４，Ｍ４４）から流れる電流を、ほぼゼロに抑
える必要がある。そのためには、これらの非選択メモリ
セルのしきい値電圧を約０．５Ｖ以上に設定しなければ
ならない。
【００１９】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置５００およびその書き換え方法
では、消去状態のメモリセルのしきい値電圧、つまり低
い方のしきい値電圧を約０．５Ｖ以上に設定しているこ
とから、不揮発性半導体記憶装置５００を低電圧（低い
電源電圧）で動作させると、読み出し時に消去状態（オ
ン状態）のメモリセル読み出し電流が少なくなり、高速
に読み出すことが困難になるという問題があった。
【００２０】本発明は、上記問題を鑑み、低電圧におい
ても十分なオン状態のメモリセル読み出し電流を確保す
ることができ、低電圧下での高速読み出しを可能とする
不揮発性半導体記憶装置およびその駆動方法を提供する
ことを目的とする。
【００２１】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、半導体基板の上に、マトリクス状に配置さ
れた複数のメモリセルと、行方向に延びる複数のワード
線と、前記行方向に延びる複数のソース線と、列方向に
延びる複数のビット線とを備えた不揮発性半導体記憶装
置であって、複数のメモリセルが属する行毎に前記複数
のソース線のうちの１つが対応しており、他の行のメモ
リセルとはソース線を共有しておらず、ある行に属する
複数のメモリセルが、前記複数のソース線のうちの第１
のソース線と接続され、前記ある行と隣接する行に属す
る複数のメモリセルが、前記複数のソース線のうちの第
２のソース線と接続され、前記第１のソース線は、前記
第２のソース線と電気的に独立し、そのことにより上記
目的が達成される。
【００２２】前記第１のソース線は、前記第２のソース
線と素子分離領域により絶縁されてもよい。
【００２３】本発明の他の不揮発性半導体記憶装置は、
半導体基板の上に、マトリクス状に配置された複数のメ
モリセルと、行方向に延びる複数のワード線と、前記行
方向に延びる複数のソース線と、列方向に延びる複数の
ビット線とを備えた不揮発性半導体記憶装置であって、
ある列に属する複数のメモリセルのうちの第１の組が、
前記複数のビット線のうちの第１のビット線と接続さ
れ、前記ある列に属する複数のメモリセルのうちの第２
の組が、前記複数のビット線のうちの第２のビット線と
接続され、前記第１の組のメモリセルと前記第２の組の
メモリセルは、前記第１のビット線が延びる列方向に隣
接して配置されており、前記第１のビット線は、前記第
２のビット線と電気的に独立し、そのことにより上記目
的が達成される。
【００２４】前記第１の組が前記第２の組と前記列方向
で隣接していてもよい。
【００２５】前記複数のメモリセルのそれぞれは、ゲー
ト電極、ゲート絶縁膜、ドレイン領域およびソース領域
を有するＭＯＳトランジスタであってもよい。
【００２６】前記複数のメモリセルのそれぞれは、制御
ゲート電極、浮遊ゲート電極、ドレイン領域およびソー
ス領域を備えた浮遊ゲート電極型ＭＯＳトランジスタで
あってもよい。
【００２７】前記複数のメモリセルのうち、低い方のし
きい値電圧を有するメモリセルが、デプレッション状態
であってもよい。
【００２８】前記不揮発性半導体記憶装置は、前記行方
向に延びる複数の第１導電型のウェルを備え、前記複数
のメモリセルの１つは、前記複数の第１導電型のウェル
の１つ上に、ゲート電極、ゲート絶縁膜、ドレイン領域
およびソース領域を有するＭＯＳトランジスタであり、
前記複数の第１導電型のウェルのそれぞれが電気的に独
立していてもよい。
【００２９】前記不揮発性半導体記憶装置は、前記行方
向に延びる複数の第１導電型のウェルを備え、前記複数
のメモリセルの１つは、前記複数の第１導電型のウェル
の１つ上に、制御ゲート電極、浮遊ゲート電極、ゲート
絶縁膜、ドレイン領域およびソース領域を有するＭＯＳ
トランジスタであり、前記複数の第１導電型のウェルの
それぞれが電気的に独立していてもよい。
【００３０】前記複数のメモリセル中から選択されたメ
モリセルに記憶されている情報を読み出す不揮発性半導
体記憶装置の駆動方法であって、前記選択されたメモリ
セルに対応するビット線に、前記半導体基板に対して逆
バイアスとなる極性の第１の電圧を印加する工程と、前
記選択されたメモリセルに対応するワード線に前記第１
の電圧と同一極性の第２の電圧を印加する工程と、前記
選択されたメモリセル以外のメモリセルに対応するソー
ス線に前記第１の電圧と同一極性の第３の電圧を印加す
る工程と、前記選択されたメモリセルに対応するソース
線に前記半導体基板の電位を印加する工程とを包含して
もよい。
【００３１】前記第１の電圧と前記第３の電圧とがほぼ
同一電圧であってもよい。
【００３２】前記複数のメモリセル中から選択されたメ
モリセルに記憶されている情報を読み出してもよい。
【００３３】前記選択されたメモリセルに対応するビッ
ト線に、前記半導体基板に対して逆バイアスとなる極性
の第１の電圧を印加する工程と、前記選択されたメモリ
セルに対応するワード線に前記第１の電圧と同一極性の
第２の電圧を印加する工程と、前記選択されたメモリセ
ルが属していない第１導電型のウェルに前記第１の電圧
と逆極性の第３の電圧を印加する工程と、前記選択され
たメモリセルが属している第１導電型のウェルに接地電
位を印加する工程とを包含してもよい。
【００３４】以下、作用を説明する。
【００３５】本発明は、選択するメモリセルのしきい値
電圧の下限としてデプレッション型を許容し、選択する
メモリセルと同一ビット線上にある非選択のメモリセル
のしきい値電圧の下限を、バックバイアス効果によりエ
ンハンスメント型にするというものである。
【００３６】本発明の不揮発性半導体記憶装置では、選
択されたメモリセルのソース線の電位を非選択のメモリ
セルのソース線と異なる電位に設定できるアレイ構造、
あるいは選択されたメモリセルのウェル線の電位を非選
択のメモリセルのウェル線と異なる電位に設定できるア
レイ構造を有する。
【００３７】また、本発明の不揮発性半導体記憶装置に
おける情報の書き込みおよび消去は、消去状態にあるメ
モリセルにおけるしきい値電圧の下限としてデプレショ
ン状態を許容する。
【００３８】また、複数のメモリセル中から選択された
メモリセルに記憶されている情報を読み出す不揮発性半
導体記憶装置の駆動方法では、選択されたメモリセルの
ソース線を接地電位に、非選択メモリセルのソース線を
正電圧に設定するか、あるいは、選択されたメモリセル
のウェル線を接地電位に、非選択メモリセルのウェル線
を負電圧に設定する。
【００３９】本発明の不揮発性半導体記憶装置では、非
選択メモリセルのソース線に半導体基板に対して逆バイ
アスとなる電圧を印加することによるバックバイアス効
果によって、非選択メモリセルのしきい値電圧を高くし
ている。このため、本発明の不揮発性半導体記憶装置で
は、メモリセルの低い方のしきい値電圧を、従来の不揮
発性半導体記憶装置より低く設定することができ、低電
圧においても十分なオン状態のメモリセルの読み出し電
流量を確保できる。その結果、本発明の不揮発性半導体
記憶装置は、低電圧下での高速読み出しを可能とする。
【００４０】本発明の不揮発性半導体記憶装置では、メ
モリセルの低い方のしきい値電圧状態の少なくとも一部
がデプレッション状態であるので、その状態における読
み出し電流を多くすることができ、低電圧下での読み出
し速度をさらに高めることができる。
【００４１】本発明の、複数のメモリセル中から選択さ
れたメモリセルに記憶されている情報を読み出す不揮発
性半導体記憶装置の駆動方法は、非選択メモリセルのソ
ース線に半導体基板に対して逆バイアスとなる電圧を印
加することによるバックバイアス効果によって、非選択
メモリセルのしきい値電圧を高くすることができる。し
たがって、本発明の駆動方法では、メモリセルの低い方
のしきい値電圧を、従来の駆動方法より低く設定でき、
低電圧においても十分なオン状態のメモリセルの読み出
し電流量を確保できる。その結果、本発明の駆動方法
は、低電圧下での高速読み出しを可能とする。
【００４２】本発明の駆動方法では、バックバイアス効
果が大きく、かつソース線から電流が流れないので、最
も高速読み出し性能を高くできる。
【００４３】本発明の他の不揮発性半導体記憶装置で
は、非選択メモリセルのウェル線に半導体基板に対して
順バイアスとなる電圧を印加することによるバックバイ
アス効果によって、非選択メモリセルのしきい値電圧を
高くしている。このため、本発明の他の不揮発性半導体
記憶装置では、メモリセルの低い方のしきい値電圧を従
来の不揮発性半導体記憶装置より低く設定でき、低電圧
においても十分なオン状態のメモリセルの読み出し電流
量を確保できる。その結果、本発明の他の不揮発性半導
体記憶装置は、低電圧下での高速読み出しを可能とす
る。
【００４４】本発明の他の不揮発性半導体記憶装置で
は、メモリセルの低い方のしきい値電圧状態の少なくと
も一部がデプレッション状態であるので、その状態にお
ける読み出し電流を多くすることができ、低電圧下での
読み出し速度をさらに高めることができる。
【００４５】本発明の、複数のメモリセル中から選択さ
れたメモリセルに記憶されている情報を読み出す不揮発
性半導体記憶装置の他の駆動方法は、非選択メモリセル
のウェル線に半導体基板に対して順バイアスとなる電圧
を印加することによるバックバイアス効果によって、非
選択メモリセルのしきい値電圧を高くすることができ
る。したがって、本発明の他の駆動方法は、メモリセル
の低い方のしきい値電圧を従来の駆動方法より低く設定
でき、低電圧においても十分なオン状態のメモリセルの
読み出し電流量を確保できる。その結果、本発明の他の
駆動方法は、低電圧下での高速読み出しを可能とする。
【００４６】
【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１の実施の形態について、図面を参照しながら説
明する。
【００４７】図１は、本発明の第１の実施の形態におけ
る不揮発性半導体記憶装置１０のメモリセルアレイ構成
の模式図である。
【００４８】不揮発性半導体記憶装置１０は、ＭＯＳト
ランジスタからなるメモリセルＭ１１〜Ｍ４４、ワード
線ＷＬ１〜ＷＬ４、ソース線ＳＬ１〜ＳＬ４、およびビ
ット線ＢＬ１〜ＢＬ４を備えている。
【００４９】不揮発性半導体記憶装置１０では、メモリ
セルＭ２４のゲートがワード線ＷＬ２に接続され、メモ
リセルＭ２４のソースがソース線ＳＬ２に接続され、メ
モリセルＭ２４のドレインがビット線ＢＬ４に接続され
ている。
【００５０】メモリセルＭ１１〜Ｍ１４が属する行にソ
ース線ＳＬ１が対応し、メモリセルＭ２１〜Ｍ２４が属
する行にソース線ＳＬ２が対応し、メモリセルＭ３１〜
Ｍ３４が属する行にソース線ＳＬ３が対応し、メモリセ
ルＭ４１〜Ｍ４４が属する行にソース線ＳＬ４が対応す
る。つまり、不揮発性半導体記憶装置１０では、ある行
のメモリセルは、他の行のメモリセルとソース線を共有
していない。
【００５１】図２は、不揮発性半導体記憶装置１０のパ
ターンレイアウトを示す模式的平面図である。すなわ
ち、図２は、図１に示す不揮発性半導体記憶装置１０の
アレイ構造の一例を示している。また、図３は、図２に
示す不揮発性半導体記憶装置１０を線分Ａ−Ａで切断し
た場合における断面を示す図であり、図４は、図２に示
す不揮発性半導体記憶装置１０を線分Ｂ−Ｂで切断した
場合における断面を示す図である。
【００５２】なお、不揮発性半導体記憶装置１０は、複
数のメモリセルがビット線に並列に接続される形式をと
っているため、ＮＯＲ型と呼ばれるメモリセルアレイ構
造を有している。
【００５３】図２に示すように、不揮発性半導体記憶装
置１０は、さらに、素子分離領域５、素子分離領域５
Ｘ、およびビット線コンタクト６ａ、６ｂを備えてい
る。たとえば、素子分離領域５Ｘは、隣接した、ソース
線ＳＬ２とソース線ＳＬ３の間に位置する。このため、
隣接したソース線は、電気的に独立している。素子分離
領域５および素子分離領域５Ｘは、ＬＯＣＯＳ（ＬＯＣ
ａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）や、
ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔ
ｉｏｎ）などで形成されるが、他の方法でもよい。
【００５４】以下、不揮発性半導体記憶装置１０に情報
を書き込む方法および消去方法を、図５を用いて説明す
る。
【００５５】図５は、不揮発性半導体記憶装置１０にお
けるメモリセルのしきい値電圧分布図（複数メモリセ
ル）である。なお、図５において、横軸はメモリセルの
しきい値電圧ＶTMを示し、縦軸はメモリセルの個数を示
している。
【００５６】ここでは、不揮発性半導体記憶装置１０
は、２種類の異なるしきい値電圧を有するＮ型ＭＯＳト
ランジスタからなるマスクＲＯＭとする。
【００５７】消去状態（図５中の“Ｅ”状態）とは、Ｎ
型ＭＯＳトランジスタが、デプレッション状態である−
１Ｖ程度のしきい値電圧（低い方のしきい値電圧）に設
定されることを意味し、消去状態はメモリアレイ全体の
メモリセルのチャネル部に対するイオン注入法により制
御される。
【００５８】また、書き込み状態（図５中の“Ｗ”状
態）とは、選択されたＮ型ＭＯＳトランジスタのチャネ
ル部に対してのみ、さらにイオン注入を追加することに
より、電源電圧ＶDDよりも高いエンハンスメント状態で
ある４Ｖ程度のしきい値電圧（高い方のしきい値電圧）
が設定される。
【００５９】以下、不揮発性半導体記憶装置１０から情
報を読み出す方法について、図６を用いて説明する。
【００６０】図６は、不揮発性半導体記憶装置１０から
情報を読み出すためのフローチャートの一例を示す図で
ある。
【００６１】ステップＳ１では、選択されなかったソー
ス線、つまり非選択のソース線に第１の電圧と同一極性
の第３の電圧が印加される。なお、第１の電圧とは、後
述するステップＳ３で、選択されたビット線に印加され
る電圧である。
【００６２】ステップＳ２では、選択すべき任意のメモ
リセルに対応するソース線が選択される。具体的には、
選択されたソース線には、半導体基板の電位とほぼ同一
の電圧が印加される。
【００６３】ステップＳ３では、前記任意のメモリセル
に対応するビット線が選択される。具体的には、選択さ
れたビット線には、半導体基板に対して逆バイアスとな
る極性の第１の電圧が印加される。
【００６４】ステップＳ４では、前記任意のメモリセル
に対応するワード線が選択される。具体的には、選択さ
れたワード線には、第１の電圧と同一極性の第２の電圧
が印加される。
【００６５】上述したステップにより、選択されたメモ
リセルから情報を読み出す際、非選択のメモリセルが低
い方のしきい値電圧を持つ場合、低い方のしきい値電圧
を持つ非選択のメモリセルがデプレッション型であって
も、バックバイアス効果により、エンハンスメント型に
することができる。このため、選択されたメモリセルに
接続されたビット線に、非選択メモリセルから流れるリ
ーク電流を抑えることができる。
【００６６】また、選択されたメモリセルが消去状態で
ある場合、つまり、選択されたメモリセルが低い方のし
きい値電圧を持つ場合、選択されたメモリセルをデプレ
ッション状態に設定することができる。このため、選択
されたメモリセルのゲートに印加される電圧としきい値
電圧との電位差が大きくなり、選択されたメモリセルか
らの読み出し電流量を増やすことができる。
【００６７】なお、本実施の形態では、処理はステップ
Ｓ１〜ステップＳ４の順番に実行される必要はない。つ
まり、ステップＳ１〜ステップＳ４が任意の順番で実行
されても、本実施の形態は上述した効果を有する。
【００６８】また、選択されたビット線に印加される第
１の電圧と、非選択のソース線に印加される第３の電圧
とがほぼ同一であってもよい。
【００６９】以下、具体的な、不揮発性半導体記憶装置
１０のメモリセルＭ２４から情報を読み出す方法を説明
する。
【００７０】図１および図２の中で、破線で囲んだメモ
リセルＭ２４が選択される場合、半導体基板電位を接地
電位（０Ｖ）として、ワード線ＷＬ２を３Ｖ（第２の電
圧）とし、ビット線ＢＬ４を１Ｖ（第１の電圧）とす
る。また、他のワード線ＷＬ１，ＷＬ３，ＷＬ４および
他のビット線ＢＬ１，ＢＬ２，ＢＬ３を０Ｖとし、ソー
ス線ＳＬ２を０Ｖとする。さらに、他のソース線ＳＬ
１，ＳＬ３，ＳＬ４を１Ｖ（第３の電圧）とする。な
お、図には示していないが、メモリセルの属するウェル
の電位は０Ｖとする。もし、メモリセルＭ２４が消去状
態であれば、しきい値電圧は−１Ｖ程度であるので、メ
モリセルＭ２４がオン状態となり、ビット線ＢＬ４にメ
モリセル読み出し電流が流れる。この場合のメモリセル
Ｍ２４の読み出し電流は、従来の不揮発性半導体記憶装
置が有するメモリセルのしきい値電圧が０．５Ｖである
場合のものに比べて、多くなる。
【００７１】一方、メモリセルＭ２４が書き込み状態で
あれば、メモリセルＭ２４のしきい値電圧は４Ｖ程度で
あるので、メモリセルＭ２４がオフ状態となり、ビット
線ＢＬ４にメモリセル読み出し電流は流れない。上述し
た電流量がセンスアンプで検知されることにより、読み
出し動作が行われる。
【００７２】本発明の第１の実施の形態では、バックバ
イアス効果を利用することにより、選択されたメモリセ
ルＭ２４と同一のビット線ＢＬ４に接続される非選択メ
モリセルＭ１４，Ｍ３４，Ｍ４４のしきい値電圧を約
０．５Ｖ以上に設定することができる。すなわち、非選
択メモリセルのソース線ＳＬ１，ＳＬ３，ＳＬ４に電圧
１Ｖを印加することにより、たとえ仮に、非選択メモリ
セルのしきい値電圧が−１Ｖであったとしても、バック
バイアス効果により、非選択メモリセルのしきい値を約
０．５Ｖ以上とすることができる。このため、非選択メ
モリセルから流れる電流を、ほぼゼロに抑えることがで
きる。
【００７３】非選択のメモリセルＭ１４，Ｍ３４，Ｍ４
４が低い方のしきい値電圧を有する場合、読み出し動作
時に、非選択のメモリセルＭ１４，Ｍ３４，Ｍ４４の低
い方のしきい値電圧をバックバイアス効果によりエンハ
ンスメント型にでき、選択されたメモリセルＭ２４が接
続されたビット線ＢＬ４に接続されている他の非選択メ
モリセルＭ１４，Ｍ３４，Ｍ４４から流れるリーク電流
を抑えられる。
【００７４】また、選択されたメモリセルが消去状態で
ある場合、消去状態のメモリセルのしきい値電圧（低い
方のしきい値電圧）をデプレッション状態に設定するこ
とができる。このため、選択されたメモリセルにおける
オン状態の読み出し電流量が増加する。その結果、低電
圧においても十分なオン状態のメモリセル読み出し電流
を確保することができ、第１の実施の形態における不揮
発性半導体記憶装置は、低電圧下での高速読み出しを可
能とする。
【００７５】以上のように、この実施の形態によれば、
非選択メモリセルに接続されるソース線に半導体基板に
対して逆バイアスとなる正電圧を印加することにより、
消去状態にあるメモリセルのしきい値電圧、つまり低い
方のしきい値電圧をデプレッション状態に設定できる。
このため、選択されたメモリセルのゲートに印加される
電圧が低電圧であっても、十分にオン状態のメモリセル
の読み出し電流量を確保できる。その結果、選択された
メモリセルのゲートに印加される電圧が低電圧であった
としても、高速にメモリセルの情報の読み出しを可能と
する。
【００７６】なお、第１の実施の形態では、読み出し時
に選択したビット線に印加する電圧と非選択のソース線
に印加する電圧を同一電圧としたが、それらの電圧が異
なる電圧であってもよい。ただし、非選択ソース線の電
圧が選択したビット線に印加される電圧よりも低い場合
には、バックバイアス効果が小さいため、また、逆の場
合には、ソース線からの電流が流れるようになるため、
本発明の効果が小さくなる。
【００７７】（第２の実施の形態）以下、本発明の第２
の実施の形態について、図面を参照しながら説明する。
【００７８】図７は、本発明の第２の実施の形態におけ
る不揮発性半導体記憶装置２０のメモリセルアレイ構成
の模式図である。図８は、不揮発性半導体記憶装置２０
のパターンレイアウトを示す模式的平面図である。すな
わち、図８は、図７に示す不揮発性半導体記憶装置２０
のアレイ構造の一例を示している。また、図９は、図８
に示す不揮発性半導体記憶装置２０を線分Ｃ−Ｃで切断
した場合における断面を示す図であり、図１０は、図８
に示す不揮発性半導体記憶装置２０を線分Ｄ−Ｄで切断
した場合における断面を示す図である。なお、図１０で
は、断面をＤ方向から見た場合、ビット線ＢＬ７は実際
には見えないが、ビット線ＢＬ７がビット線コンタクト
６ｂと接続されることが理解しやすいように、図示して
いる。
【００７９】不揮発性半導体記憶装置２０は、ＭＯＳト
ランジスタからなるメモリセルＭ１１〜Ｍ６４、ワード
線ＷＬ１〜ＷＬ６、ソース線ＳＬ１〜ＳＬ４、およびビ
ット線ＢＬ１〜ＢＬ８を備えている。
【００８０】さらに、不揮発性半導体記憶装置２０は、
素子分離領域５、ビット線コンタクト６ａ、６ｂを備え
ている。素子分離領域５は、ＬＯＣＯＳやＳＴＩなどで
形成されるが他の方法でもよい。なお、不揮発性半導体
記憶装置２０は、複数のメモリセルがビット線に並列に
接続される形式をとっているため、ＮＯＲ型と呼ばれる
メモリセルアレイ構造を有している。
【００８１】不揮発性半導体記憶装置２０では、メモリ
セルＭ１４のゲートがワード線ＷＬ１に接続され、メモ
リセルＭ１４のソースがソース線ＳＬ１に接続され、メ
モリセルＭ１４のドレインがビット線ＢＬ８に接続さ
れ、メモリセルＭ２４のゲートがワード線ＷＬ２に接続
され、メモリセルＭ２４のソースがソース線ＳＬ２に接
続され、メモリセルＭ２４のドレインがビット線ＢＬ８
に接続されている。
【００８２】また、メモリセルＭ３４のゲートがワード
線ＷＬ３に接続され、メモリセルＭ３４のソースがソー
ス線ＳＬ２に接続され、メモリセルＭ３４のドレインが
ビット線ＢＬ７に接続され、メモリセルＭ４４のゲート
がワード線ＷＬ４に接続され、メモリセルＭ４４のソー
スがソース線ＳＬ３に接続され、メモリセルＭ４４のド
レインがビット線ＢＬ７に接続されている。
【００８３】さらに、メモリセルＭ５４のゲートがワー
ド線ＷＬ５に接続され、メモリセルＭ５４のソースがソ
ース線ＳＬ３に接続され、メモリセルＭ５４のドレイン
がビット線ＢＬ８に接続され、メモリセルＭ６４のゲー
トがワード線ＷＬ６に接続され、メモリセルＭ６４のソ
ースがソース線ＳＬ４に接続され、メモリセルＭ６４の
ドレインがビット線ＢＬ８に接続されている。
【００８４】つまり、メモリセルＭ１４〜Ｍ６４が属す
る列には、ビット線ＢＬ７、ＢＬ８が対応する。言い換
えると、第１の組のメモリセルが第１のビット線に接続
され、列方向つまり、第１のビット線が延びる方向で、
第１の組のメモリセルに隣接する第２の組のメモリセル
が第２のビット線に接続される。本実施の形態では、あ
る組に含まれるメモリセルは２つであり、そのある組に
含まれる２つのメモリセルは、１つのビット線コンタク
トを共有している。
【００８５】たとえば、メモリセルＭ１４とメモリセル
Ｍ２４が第１の組となり、それらのメモリセルＭ１４、
Ｍ２４はビット線コンタクト６ａを共有し、第１の組の
メモリセルＭ１４、Ｍ２４はビット線コンタクト６ａを
介して第１のビット線ＢＬ８に接続されている。また、
メモリセルＭ３４とメモリセルＭ４４が第２の組とな
り、第２の組は列方向で第１の組と隣接している。それ
らのメモリセルＭ３４、Ｍ４４はビット線コンタクト６
ｂを共有し、第２の組のメモリセルＭ３４、Ｍ４４はビ
ット線コンタクト６ｂを介して第２のビット線ＢＬ７に
接続されている。
【００８６】不揮発性半導体記憶装置２０に情報を書き
込む方法および消去方法は、不揮発性半導体記憶装置１
０と同じである。
【００８７】以下、不揮発性半導体記憶装置２０から情
報を読み出す方法について、図１１を用いて説明する。
【００８８】図１１は、不揮発性半導体記憶装置２０か
ら情報を読み出すためのフローチャートの一例を示す図
である。
【００８９】ステップＳ１１では、選択されなかったソ
ース線、つまり非選択のソース線に第１の電圧と同一極
性の第３の電圧が印加される。なお、第１の電圧とは、
後述するステップＳ１３で、選択されたビット線に印加
される電圧である。
【００９０】ステップＳ１２では、選択すべき任意のメ
モリセルに対応するソース線が選択される。具体的に
は、選択されたソース線には、半導体基板の電位とほぼ
同一の電圧が印加される。
【００９１】ステップＳ１３では、前記任意のメモリセ
ルに対応するビット線が選択される。具体的には、選択
されたビット線には、半導体基板に対して逆バイアスと
なる極性の第１の電圧が印加される。
【００９２】ステップＳ１４では、前記任意のメモリセ
ルに対応するワード線が選択される。具体的には、選択
されたワード線には、第１の電圧と同一極性の第２の電
圧が印加される。
【００９３】上述したステップにより、選択されたメモ
リセルから情報を読み出す際、非選択のメモリセルが低
い方のしきい値電圧を持つ場合、低い方のしきい値電圧
を持つ非選択のメモリセルをエンハンスメント型にでき
る。このため、選択されたメモリセルに接続されたビッ
ト線に、非選択メモリセルから流れるリーク電流を抑え
ることができる。
【００９４】また、選択されたメモリセルが消去状態で
ある場合、つまり、選択されたメモリセルが低い方のし
きい値電圧を持つ場合、選択されたメモリセルをデプレ
ッション状態に設定することができる。このため、選択
されたメモリセルのゲートに印加される電圧としきい値
電圧との電位差が大きくなり、選択されたメモリセルか
らの読み出し電流量を増やすことができる。
【００９５】なお、本実施の形態では、処理はステップ
Ｓ１１〜ステップＳ１４の順番に実行される必要はな
い。つまり、ステップＳ１１〜ステップＳ１４が任意の
順番で実行されても、本実施の形態は上述した効果を有
する。
【００９６】また、選択されたビット線に印加される第
１の電圧と、非選択のソース線に印加される第３の電圧
とがほぼ同一であってもよい。
【００９７】以下、具体的な、不揮発性半導体記憶装置
２０のメモリセルＭ２４から情報を読み出す方法を説明
する。
【００９８】図７および図８の中で、破線で囲んだメモ
リセルＭ２４が選択される場合、半導体基板電位を接地
電位（０Ｖ）として、ワード線ＷＬ２を３Ｖ（第２の電
圧）とし、ビット線ＢＬ８を１Ｖ（第１の電圧）とす
る。また、他のワード線ＷＬ１，ＷＬ３〜ＷＬ６および
他のビット線ＢＬ１〜ＢＬ７を０ＶあるいはＯＰＥＮ状
態とし、ソース線ＳＬ２を０Ｖとする。さらに、他のソ
ース線ＳＬ１，ＳＬ３、ＳＬ４を１Ｖ（第３の電圧）と
する。なお、図には示していないが、メモリセルの属す
るウェルの電位は０Ｖとする。もし、メモリセルＭ２４
が消去状態であれば、しきい値電圧は−１Ｖ程度である
ので、メモリセルＭ２４がオン状態となり、ビット線Ｂ
Ｌ８にメモリセル読み出し電流が流れる。この場合のメ
モリセルＭ２４の読み出し電流は、従来の不揮発性半導
体記憶装置が有するメモリセルのしきい値電圧が０．５
Ｖである場合のものに比べて、多くなる。
【００９９】一方、メモリセルＭ２４が書き込み状態で
あれば、メモリセルＭ２４のしきい値電圧は４Ｖ程度で
あるので、メモリセルＭ２４がオフ状態となり、ビット
線ＢＬ８にメモリセル読み出し電流は流れない。上述し
た電流量がセンスアンプで検知されることにより、読み
出し動作が行われる。
【０１００】本発明の第２の実施の形態では、バックバ
イアス効果を利用することにより、選択されたメモリセ
ルＭ２４と同一のビット線ＢＬ８に接続される非選択メ
モリセルＭ１４，Ｍ５４，Ｍ６４のしきい値電圧を約
０．５Ｖ以上に設定することができる。
【０１０１】すなわち、非選択メモリセルのソース線Ｓ
Ｌ１，ＳＬ３，ＳＬ４に電圧１Ｖを印加することによ
り、たとえ仮に、非選択メモリセルのしきい値電圧が−
１Ｖであったとしても、バックバイアス効果により、非
選択メモリセルのしきい値を約０．５Ｖ以上とすること
ができる。このため、非選択メモリセルから流れる電流
を、ほぼゼロに抑えることができる。
【０１０２】また、選択されたメモリセルが消去状態で
ある場合、消去状態のメモリセルのしきい値電圧（低い
方のしきい値電圧）をデプレッション状態に設定するこ
とができる。このため、選択されたメモリセルにおける
オン状態の読み出し電流量が増加する。その結果、低電
圧においても十分なオン状態のメモリセル読み出し電流
を確保することができ、第２の実施の形態における不揮
発性半導体記憶装置は、低電圧下での高速読み出しを可
能とする。
【０１０３】なお、第２の実施の形態では、読み出し時
に選択したビット線に印加する電圧と非選択のソース線
に印加する電圧を同一電圧としたが、それらの電圧が異
なる電圧であってもよい。 （第３の実施の形態）以下、本発明の第３の実施の形態
について、図面を参照しながら説明する。
【０１０４】図１２は、本発明の第３の実施の形態にお
ける不揮発性半導体記憶装置３０のメモリセルアレイ構
成の模式図である。図１３は、不揮発性半導体記憶装置
３０のパターンレイアウトを示す模式的平面図である。
すなわち、図１３は、図１２に示す不揮発性半導体記憶
装置３０のアレイ構造の一例を示している。また、図１
４は、図１３に示す不揮発性半導体記憶装置３０を線分
Ｅ−Ｅで切断した場合における断面を示す図である。
【０１０５】不揮発性半導体記憶装置３０は、ＭＯＳト
ランジスタからなるメモリセルＭ１１〜Ｍ４４、ワード
線ＷＬ１〜ＷＬ４、ソース線ＳＬ１〜ＳＬ４、およびビ
ット線ＢＬ１〜ＢＬ４を備えている。
【０１０６】さらに、不揮発性半導体記憶装置３０は、
素子分離領域５Ａ、５Ｂ、ビット線コンタクト６ａ、６
ｂ、およびウェル線ＷＥＬ１〜ＷＥＬ４を備えている。
素子分離領域５Ａ、５Ｂは、ＬＯＣＯＳやＳＴＩなどで
形成されるが他の方法でもよい。
【０１０７】不揮発性半導体記憶装置３０は、図１２に
示すように、メモリセルＭ１１〜Ｍ１４が属する行のメ
モリセルにウェル線ＷＥＬ１が接続され、メモリセルＭ
２１〜Ｍ２４が属する行のメモリセルにウェル線ＷＥＬ
２が接続され、メモリセルＭ３１〜Ｍ３４が属する行の
メモリセルにウェル線ＷＥＬ３が接続され、メモリセル
Ｍ４１〜Ｍ４４が属する行のメモリセルにウェル線ＷＥ
Ｌ4が接続される。つまり、ある行のメモリセルは、そ
のある行に対応するウェル線に接続される。ウェル線
は、行毎に独立している。
【０１０８】また、不揮発性半導体記憶装置３０は、図
１２に示すように、メモリセルＭ１１〜Ｍ１４が属する
行のメモリセルのソースにソース線ＳＬ１が接続され、
メモリセルＭ２１〜Ｍ２４が属する行のメモリセルのソ
ースにソース線ＳＬ２が接続され、メモリセルＭ３１〜
Ｍ３４が属する行のメモリセルのソースにソース線ＳＬ
３が接続され、メモリセルＭ４１〜Ｍ４４が属する行の
メモリセルのソースにソース線ＳＬ４が接続される。つ
まり、不揮発性半導体記憶装置３０では、ある行のメモ
リセルは、他の行のメモリセルとソース線を共有してい
ない。
【０１０９】なお、同一ワード線および同一ソース線に
接続された複数のメモリセルは、１つのウェル線を共有
する。
【０１１０】以下、本発明の不揮発性半導体記憶装置３
０の読み出し方法について、図１２を用いて説明する。
【０１１１】図１３中に破線で囲んだメモリセルＭ１４
を選択する場合は、半導体基板電位を接地電位（０Ｖ）
として、ワード線ＷＬ１を３Ｖ（第２の電圧）とし、ビ
ット線ＢＬ４を１Ｖ（第１の電圧）とする。ウェル線Ｗ
ＥＬ１を０Ｖとし、他のワード線ＷＬ２，ＷＬ３，ＷＬ
４を０Ｖとし、ソース線ＳＬ１〜ＳＬ４を０Ｖとし、ビ
ット線ＢＬ１〜ＢＬ３を０Ｖとし、他のウェル線ＷＥＬ
２〜ＷＥＬ４を−３Ｖ（第３の電圧）とする。なお、少
なくともウェル線ＷＥＬ１〜ＷＥＬ４は、デコーダによ
って制御される。
【０１１２】上述した第１および第２の実施の形態で
は、ソース線を利用したバックバイアス効果によって、
非選択メモリセルのしきい値電圧を上げることができ
た。仮に、非選択メモリセルが低い方のしきい値電圧た
とえば−１Ｖを有していたとしても、バックバイアス効
果により、その低い方のしきい値電圧を約０．５Ｖ以上
とすることができる。一方、第３の実施の形態では、ウ
ェル線を利用して同様な効果を得ることができる。
【０１１３】上述したように、第３の実施の形態によれ
ば、非選択メモリセルのウェル線に負電圧、つまり半導
体基板に対して順バイアスとなる電圧を印加することに
より、非選択メモリセルのしきい値電圧を上げることが
できる。つまり、非選択メモリセルが消去状態である場
合、そのメモリセルのしきい値電圧をデプレッション状
態に設定することができる。
【０１１４】その結果、不揮発性半導体記憶装置３０に
おけるメモリセルのゲートに印加される電圧が低電圧で
あっても、メモリセルから情報を読み出すための読み出
し電流量を十分に確保することができる。
【０１１５】なお、第１〜第３の実施の形態では、マス
クＲＯＭを用いて説明したが、２種の異なるしきい値電
圧を用いて記憶する不揮発性半導体記憶装置である、浮
遊ゲート電極型不揮発性半導体記憶装置に適用すること
もできる。この場合、回路的には、図１、図７、および
図１２に示すメモリセルが浮遊ゲート電極型のメモリセ
ルに置き換えられるだけである。
【０１１６】また、第１〜第３の実施の形態では、消去
状態のしきい値電圧をデプレッション状態としたが、特
に、デプレッション状態にする必要もない。従来の不揮
発性半導体記憶装置では、非選択メモリセルのリーク電
流を抑えるために消去状態のしきい値電圧を０．５Ｖ程
度に設定する必要があった。しかしながら、本実施の形
態では、非選択のメモリセルのリーク電流を低減できる
ため、消去状態のしきい値電圧を０．５Ｖよりも低く設
定することもできる。
【０１１７】用途によるが、たとえば、メモリセルの消
去状態のしきい値電圧をデプレッション状態にまでしな
くとも、例えば、０Ｖ程度に設定したい場合もあり得
る。本発明は、このような場合にも適用される。
【０１１８】また、第１〜第３の実施の形態では、消去
状態をしきい値電圧の低い方としたが、逆に書き込み状
態をしきい値電圧の低い方に設定してもよい。
【０１１９】また、第１〜第３の実施の形態では、書き
込み状態のしきい値電圧を電源電圧以上としたが、消去
状態との差があればよいので、書き込み状態のしきい値
電圧が電源電圧以下でもよい。
【０１２０】また、第１〜第３の実施の形態では、Ｎ型
ＭＯＳトランジスタを用いて説明したが、Ｐ型ＭＯＳト
ランジスタを用いてもよい。
【０１２１】なお、第１の実施の形態と第２の実施の形
態とを組み合わせて、本発明を実施してもよい。
【０１２２】本発明によれば、低しきい値電圧の状態を
デプレッション状態にできるため、書き込み状態と消去
状態のしきい値電圧の差を広げることが可能であり、浮
遊ゲート電極型不揮発性半導体記憶装置に特有の、書き
込み後もしくは消去後しきい値電圧のばらつきの問題
や、多値しきい値電圧化への対応も容易となる。
【０１２３】また、本発明は、メモリセルに流れる電流
の変化により記憶動作、すなわち読み出し動作を実施す
るメモリ全般に適用することができる。なお、マスクＲ
ＯＭではビット線コンタクトの有無により情報を記憶す
る方式もあるが、その場合は、書き込み状態を無限に高
いしきい値電圧と置き換えれば、本発明を適用すること
ができる。
【０１２４】
【発明の効果】本発明によれば、同一ビット線上にある
メモリセルのソース線またはウェル線に加える電圧を独
立して制御可能な構成を採用し、同一ビット線上にある
非選択メモリセルのしきい値電圧をソース線またはウェ
ル線に加える電圧を制御し、バックバイアス効果により
しきい値電圧を引き上げるようにしているので、低い方
のしきい値電圧をデプレッション状態に設定でき、低電
圧においてもメモリセル読み出し電流量が確保できるた
めに、低電圧高速読み出し動作が可能な不揮発性半導体
記憶装置を実現できる。
【０１２５】また、メモリセルの低い方のしきい値電圧
状態の少なくとも一部をデプレッション状態とすると、
その状態における読み出し電流を多くすることができ、
低電圧下での読み出し速度をさらに高めることができ
る。
【０１２６】また、ビット線に印加する第１の電圧と非
選択のソース線に印加する第３の電圧とをほぼ同一電圧
に設定すると、バックバイアス効果が大きく、かつソー
ス線から電流が流れないので、最も高速読み出し性能を
高くできる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における不揮発性半
導体記憶装置１０のメモリセルアレイ構成の模式図であ
る。
【図２】不揮発性半導体記憶装置１０のパターンレイア
ウトを示す模式的平面図である。
【図３】図２に示す不揮発性半導体記憶装置１０を線分
Ａ−Ａで切断した場合における断面を示す図である。
【図４】図２に示す不揮発性半導体記憶装置１０を線分
Ｂ−Ｂで切断した場合における断面を示す図である。
【図５】不揮発性半導体記憶装置１０におけるメモリセ
ルのしきい値電圧分布図（複数メモリセル）である。
【図６】不揮発性半導体記憶装置１０から情報を読み出
すためのフローチャートの一例を示す図である。
【図７】本発明の第２の実施の形態における不揮発性半
導体記憶装置２０のメモリセルアレイ構成の模式図であ
る。
【図８】不揮発性半導体記憶装置２０のパターンレイア
ウトを示す模式的平面図である。
【図９】図８に示す不揮発性半導体記憶装置２０を線分
Ｃ−Ｃで切断した場合における断面を示す図である。
【図１０】図８に示す不揮発性半導体記憶装置２０を線
分Ｄ−Ｄで切断した場合における断面を示す図である。
【図１１】不揮発性半導体記憶装置２０から情報を読み
出すためのフローチャートの一例を示す図である。
【図１２】本発明の第３の実施の形態における不揮発性
半導体記憶装置３０のメモリセルアレイ構成の模式図で
ある。
【図１３】不揮発性半導体記憶装置３０のパターンレイ
アウトを示す模式的平面図である。
【図１４】図１３に示す不揮発性半導体記憶装置３０を
線分Ｅ−Ｅで切断した場合における断面を示す図であ
る。
【図１５】従来の不揮発性半導体記憶装置５００のメモ
リセルアレイ構成を示す模式図である。
【図１６】図１５に示す不揮発性半導体記憶装置５００
のパターンレイアウトを示す模式的平面図である。
【図１７】不揮発性半導体記憶装置５００におけるメモ
リセルのしきい値電圧分布図（複数メモリセル）であ
る。
【符号の説明】
Ｍ１４〜Ｍ４４ メモリセル ＷＬ１〜ＷＬ４ ワード線 ＳＬ１〜ＳＬ４ ソース線 ＢＬ１〜ＢＬ４ ビット線 ５、５Ｘ 素子分離領域 ６ａ、６ｂ ビット線コンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/115 G11C 16/04 G11C 16/06 G11C 17/12 H01L 21/8247 H01L 29/788 H01L 29/792

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の上に、マトリクス状に配置
    された複数のメモリセルと、行方向に延びる複数のワー
    ド線と、該行方向に延びる複数のソース線と、列方向に
    延びる複数のビット線とを備えた不揮発性半導体記憶装
    置であって、複数のメモリセルが属する行毎に該複数のソース線のう
    ちの１つが対応しており、他の行のメモリセルとはソー
    ス線を共有しておらず、 ある行に属する複数のメモリセルが、該複数のソース線
    のうちの第１のソース線と接続され、 該ある行と隣接する行に属する複数のメモリセルが、該
    複数のソース線のうちの第２のソース線と接続され、 該第１のソース線は、該第２のソース線と電気的に独立
    している不揮発性半導体記憶装置。
  2. 【請求項２】 前記第１のソース線は、前記第２のソー
    ス線と素子分離領域により絶縁されている請求項１に記
    載の不揮発性半導体記憶装置。
  3. 【請求項３】 半導体基板の上に、マトリクス状に配置
    された複数のメモリセルと、行方向に延びる複数のワー
    ド線と、該行方向に延びる複数のソース線と、列方向に
    延びる複数のビット線とを備えた不揮発性半導体記憶装
    置であって、 ある列に属する複数のメモリセルのうちの第１の組が、
    該複数のビット線のうちの第１のビット線と接続され、 該ある列に属する複数のメモリセルのうちの第２の組
    が、該複数のビット線のうちの第２のビット線と接続さ
    れ、該第１の組のメモリセルと該第２の組のメモリセルは、
    該第１のビット線が延びる列方向に隣接して配置されて
    おり、 該第１のビット線は、該第２のビット線と電気的に独立
    している不揮発性半導体記憶装置。
  4. 【請求項４】 前記第１の組が前記第２の組と前記列方
    向で隣接している請求項３に記載の不揮発性半導体記憶
    装置。
  5. 【請求項５】 前記複数のメモリセルのそれぞれは、ゲ
    ート電極、ゲート絶縁膜、ドレイン領域およびソース領
    域を有するＭＯＳトランジスタである請求項１〜４のう
    ちの１つに記載の不揮発性半導体記憶装置。
  6. 【請求項６】 前記複数のメモリセルのそれぞれは、制
    御ゲート電極、浮遊ゲート電極、ドレイン領域およびソ
    ース領域を備えた浮遊ゲート電極型ＭＯＳトランジスタ
    である請求項１〜４のうちの１つに記載の不揮発性半導
    体記憶装置。
  7. 【請求項７】 前記複数のメモリセルのうち、低い方の
    しきい値電圧を有するメモリセルが、デプレッション状
    態である請求項１〜６のうちの１つに記載の不揮発性半
    導体記憶装置。
  8. 【請求項８】 前記不揮発性半導体記憶装置は、前記行
    方向に延びる複数の第１導電型のウェルを備え、前記複
    数のメモリセルの１つは、該複数の第１導電型のウェル
    の１つ上に、ゲート電極、ゲート絶縁膜、ドレイン領域
    およびソース領域を有するＭＯＳトランジスタであり、
    該複数の第１導電型のウェルのそれぞれが電気的に独立
    している請求項１または２に記載の不揮発性半導体記憶
    装置。
  9. 【請求項９】 前記不揮発性半導体記憶装置は、前記行
    方向に延びる複数の第１導電型のウェルを備え、 前記複数のメモリセルの１つは、該複数の第１導電型の
    ウェルの１つ上に、制御ゲート電極、浮遊ゲート電極、
    ゲート絶縁膜、ドレイン領域およびソース領域を有する
    ＭＯＳトランジスタであり、 該複数の第１導電型のウェルのそれぞれが電気的に独立
    している請求項１または２に記載の不揮発性半導体記憶
    装置。
  10. 【請求項１０】 前記複数のメモリセル中から選択され
    たメモリセルに記憶されている情報を読み出す不揮発性
    半導体記憶装置の駆動方法であって、 該選択されたメモリセルに対応するビット線に、前記半
    導体基板に対して逆バイアスとなる極性の第１の電圧を
    印加する工程と、 該選択されたメモリセルに対応するワード線に該第１の
    電圧と同一極性の第２の電圧を印加する工程と、 該選択されたメモリセル以外のメモリセルに対応するソ
    ース線に該第１の電圧と同一極性の第３の電圧を印加す
    る工程と、 該選択されたメモリセルに対応するソース線に該半導体
    基板の電位を印加する工程とを包含する請求項１〜４の
    うちの１つに記載の不揮発性半導体記憶装置の駆動方
    法。
  11. 【請求項１１】 前記第１の電圧と前記第３の電圧とが
    ほぼ同一電圧である請求項１０に記載の不揮発性半導体
    記憶装置の駆動方法。
  12. 【請求項１２】 前記複数のメモリセル中から選択され
    たメモリセルに記憶されている情報を読み出す不揮発性
    半導体記憶装置の駆動方法であって、 該選択されたメモリセルに対応するビット線に、前記半
    導体基板に対して逆バイアスとなる極性の第１の電圧を
    印加する工程と、 該選択されたメモリセルに対応するワード線に該第１の
    電圧と同一極性の第２の電圧を印加する工程と、 該選択されたメモリセルが属していない第１導電型のウ
    ェルに該第１の電圧と逆極性の第３の電圧を印加する工
    程と、 該選択されたメモリセルが属している第１導電型のウェ
    ルに接地電位を印加する工程とを包含する請求項８また
    は９に記載の不揮発性半導体記憶装置の駆動方法。
JP34076198A 1997-12-12 1998-11-30 不揮発性半導体記憶装置およびその駆動方法 Expired - Fee Related JP3059145B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP34076198A JP3059145B2 (ja) 1997-12-12 1998-11-30 不揮発性半導体記憶装置およびその駆動方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP9-342638 1997-12-12
JP34263897 1997-12-12
JP34076198A JP3059145B2 (ja) 1997-12-12 1998-11-30 不揮発性半導体記憶装置およびその駆動方法

Publications (2)

Publication Number Publication Date
JPH11233744A JPH11233744A (ja) 1999-08-27
JP3059145B2 true JP3059145B2 (ja) 2000-07-04

Family

ID=26576791

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34076198A Expired - Fee Related JP3059145B2 (ja) 1997-12-12 1998-11-30 不揮発性半導体記憶装置およびその駆動方法

Country Status (1)

Country Link
JP (1) JP3059145B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10012105B4 (de) * 2000-03-13 2007-08-23 Infineon Technologies Ag Verfahren zum Auslesen von nichtflüchtigen Halbleiter-Speicheranordnungen
AU2001263211A1 (en) 2000-05-26 2001-12-11 Amberwave Systems Corporation Buried channel strained silicon fet using an ion implanted doped layer
WO2002103760A2 (en) 2001-06-14 2002-12-27 Amberware Systems Corporation Method of selective removal of sige alloys
US6916727B2 (en) 2001-06-21 2005-07-12 Massachusetts Institute Of Technology Enhancement of P-type metal-oxide-semiconductor field effect transistors
US6730551B2 (en) 2001-08-06 2004-05-04 Massachusetts Institute Of Technology Formation of planar strained layers
US7138649B2 (en) 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
US6974735B2 (en) 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
WO2003105204A2 (en) 2002-06-07 2003-12-18 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
JP4804133B2 (ja) * 2005-12-06 2011-11-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2013004123A (ja) 2011-06-14 2013-01-07 Toshiba Corp 不揮発性半導体記憶装置
JP5803480B2 (ja) * 2011-09-20 2015-11-04 株式会社ソシオネクスト 半導体記憶装置及びデータ読み出し方法

Also Published As

Publication number Publication date
JPH11233744A (ja) 1999-08-27

Similar Documents

Publication Publication Date Title
KR100517769B1 (ko) 비휘발성 반도체 메모리 및 그 동작 방법
US5557569A (en) Low voltage flash EEPROM C-cell using fowler-nordheim tunneling
US5504706A (en) Low voltage Fowler-Nordheim flash EEPROM memory array utilizing single level poly cells
US20190103412A1 (en) High-voltage transistor having shielding gate
US6147903A (en) Non-volatile semiconductor memory device and method for driving the same
KR100553631B1 (ko) 불휘발성 반도체 기억 장치
JP3059145B2 (ja) 不揮発性半導体記憶装置およびその駆動方法
JPH09213094A (ja) 半導体記憶装置および半導体記憶装置の情報読出方法
JPH1187658A (ja) メモリセルおよびそれを備える不揮発性半導体記憶装置
JPH10312694A (ja) 半導体不揮発性メモリおよびそのための電源回路
JP2006228275A (ja) 半導体記憶装置及びその書き込み方法
US6091632A (en) Nonvolatile semiconductor storage device having a plurality of blocks of memory cell transistors formed on respective wells isolated from each other
KR20030096403A (ko) Ａｐｄｅ 공정 동안 효율성이 증가된 플래시 메모리디바이스
JPH06291332A (ja) 半導体記憶装置及びその使用方法
US5467307A (en) Memory array utilizing low voltage Fowler-Nordheim Flash EEPROM cell
KR100639827B1 (ko) Ｅｅｐｒｏｍ 응용을 위한 1 트랜지스터 셀
JP3474758B2 (ja) 不揮発性半導体記憶装置
US20070189081A1 (en) Method and apparatus for erasing memory
US6396095B1 (en) Semiconductor memory and method of driving semiconductor memory
JP3615046B2 (ja) 不揮発性半導体記憶装置
US5875127A (en) Non-volatile semiconductor memory device having a floating gate storage capacitor and method of operating thereof
EP0647947B1 (en) Low voltage flash EEPROM X-cell using Fowler-Nordheim tunneling
JP2812202B2 (ja) 半導体記憶装置
EP0466051A2 (en) Non-volatile progammable read only memory device having memory cells each implemented by a memory transistor and a switching transistor coupled in parallel and method of memorizing a data bit
JP2003059279A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000330

LAPS Cancellation because of no payment of annual fees