KR100553631B1 - 불휘발성 반도체 기억 장치 - Google Patents

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Abstract

메모리 셀은 게이트 전극을 갖는 MOS 트랜지스터로 이루어지는 선택 트랜지스터와, 이 선택 트랜지스터와 동일 극성의 MOS 트랜지스터로 이루어지는 셀 트랜지스터를 갖고, 양 트랜지스터가 직렬 접속되어 있다. 상기 선택 트랜지스터의 드레인 영역에는 비트선이 접속되고, 게이트 전극에는 워드선이 접속된다. 셀 트랜지스터의 게이트 전극은 어느 것에도 전기적으로 접속되지 않고 전위적으로 부유 상태로 되고, 드레인 영역이 상기 선택 트랜지스터의 소스 영역에 접속된다. 상기 셀 트랜지스터의 소스 영역에는 소스선이 접속된다.
극성, 소거, 게이트 전극, 메모리 셀, 트랜지스터

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 메모리 셀의 단면도.
도 2는 도 1의 메모리 셀을 갖는 메모리 셀 어레이의 등가 회로도.
도 3은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 일부 구성을 나타내는 등가 회로도.
도 4는 도 3의 메모리 셀 어레이 내의 일부의 메모리 셀을 추출하여 도시하는 패턴 평면도.
도 5는 도 4의 단면도.
도 6은 도 3의 불휘발성 반도체 기억 장치에 있어서 프로그램 전후의 메모리 셀의 임계값의 천이 상태를 나타내는 도면.
도 7은 제2 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 일부 구성을 나타내는 등가 회로도.
도 8은 도 7의 메모리 셀 어레이 내의 일부의 메모리 셀을 추출하여 도시하는 패턴 평면도.
도 9는 도 8의 단면도.
도 10은 제2 실시예의 제1 변형예에 의한 메모리 셀 어레이 내의 일부의 메모리 셀을 추출하여 도시하는 패턴 평면도.
도 11은 제2 실시예의 제2 변형예에 의한 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 일부의 구성을 나타내는 등가 회로도.
도 12는 제1, 제2 실시예 및 제2 실시예의 제1, 제2 변형예에 의한 메모리 셀 어레이를 포함하는 불휘발성 반도체 기억 장치와 주변 회로가 집적된 반도체 칩을 나타내는 블록도.
도 13의 (a)∼(g)는 도 12에 도시하는 반도체 칩의 제조 공정을 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 선택 트랜지스터
12 : 셀 트랜지스터
SL : 소스선
WL : 워드선
BL : 비트선
본 발명은 불휘발성 메모리 셀을 갖고, 특히 로직 회로로 이루어지는 주변 회로와 함께, 반도체 칩 내에 집적하는 데 적합한 불휘발성 반도체 기억 장치에 관한 것이다.
최근, 반도체 시스템을 구축하는 사용자측에서, 염가이면서 반도체 칩의 제 조 후에 데이터의 프로그램이 가능한 불휘발성 반도체 기억 장치의 요구가 높아지고 있다. 이러한 불휘발성 반도체 기억 장치는 보다 고도의 시큐러티 확보를 위해, CPU(Central Processor Unit)나 MPU(Micro Processor Unit) 등과 함께 반도체 칩 상에 집적할 필요가 생기고 있다.
전기적으로 소거를 행할 수 있는 불휘발성 반도체 기억 장치로서, 제어 게이트 전극과 부유 게이트 전극으로 이루어지는 적층 게이트 구조의 트랜지스터를 메모리 셀로서 사용하는 것이 알려져 있다.
이와 같이 적층 게이트 구조의 트랜지스터를 사용한 불휘발성 반도체 기억 장치는 고신뢰성인 것이 알려져 있다. 그러나, 그 사양 및 소자 구조, 제조 공정은 불휘발성 반도체 기억 장치로 고유인 것으로, 다른 로직 제품과의 정합성이 나쁘다. 이 때문에, CPU나 MPU 등의 로직 회로로 이루어지는 주변 회로와 함께 동일 반도체 칩 내에 집적하는 경우에는 많은 공정 증가 및 비용 증가를 초래하고 있다.
주변 회로와 함께 동일 반도체 칩 내에 용이하게 집적할 수 있는 불휘발성 반도체 기억 장치로서, 종래에는, 예를 들면 A. Bergemont 외, 2000년 Non-Volatile Semiconductor Memory Workshop, pp. 86-89, 「A Non-Volatile Memory Device with True CMOS Compatibility」에 기재되어 있는 것이 알려져 있다.
이 문헌에 기재되어 있는 메모리 셀의 단면 구조를 도 1에 도시하고, 도 1의 메모리 셀을 복수 포함한 메모리 셀 어레이의 등가 회로를 도 2에 각각 도시한다.
도 1에 도시한 바와 같이 P형의 반도체 기판(P-sub)(61) 상에 복수의 N형 웰(N-well, 도면에서는 하나만 도시)(62)이 형성되어 있다. 상기 복수의 각 N형 웰(62) 내에 P+형 확산층으로 이루어지는 소스 영역(63) 및 드레인 영역(64)이 형성된다. 또한, 소스, 드레인 영역 상호 간의 기판 상에 게이트 전극(65)이 형성됨으로써, 개개의 N형 웰(62)에, P 채널 MOS 트랜지스터로 이루어지는 셀 트랜지스터(66)가 구성된다. 이 셀 트랜지스터(66)의 게이트 전극(65)은 전기적으로 어디에도 접속되지 않고, 전위적으로 부유 상태로 되어 있다.
각 N형 웰(62) 내에는 이 N형 웰에 대하여 컨택트를 취하기 위한 N+형 확산층으로 이루어지는 컨택트 영역(67)이 형성되어 있다. 이 컨택트 영역(67)은 소스 영역(63)과 함께 비트선 BL에 접속되어 있다. 또한, 셀 트랜지스터의 드레인 영역(64)은 N 채널 MOS 트랜지스터로 이루어지는 선택 트랜지스터(68)를 통하여 접지 전위의 노드에 접속되어 있다. 이 선택 트랜지스터(68)의 게이트 전극은 워드선 WL에 접속되어 있다.
도 1에 도시하는 메모리 셀이 다수 형성되어, 도 2의 메모리 셀 어레이가 구성된다. 이 메모리 셀 어레이에서는 각각 복수의 워드선 WL과 비트선 BL이 상호 교차하도록 연장되어 있다. 각 워드선 WL과 각 비트선 BL과의 교점에 메모리 셀 MC가 각각 배치되어 있다. 각 메모리 셀 MC는 상기한 바와 같이 게이트 전극이 전기적으로 어디에도 접속되어 있지 않고 전위적으로 부유 상태로 되어 있는 셀 트랜지스터(66)와, 선택 트랜지스터(68)가 직렬 접속된 구성을 갖는다. 또, 도 2에서 파선으로 둘러싸인 영역은 도 1의 N형 웰(62)에 상당하고 있다.
이 불휘발성 반도체 기억 장치에서는 반도체 칩의 제조 후에, 칩 전면에 자 외선이 조사됨으로써, 모든 메모리 셀 MC의 셀 트랜지스터(66)의 게이트 전극이 전하가 없는 상태로 초기화되어, 셀 트랜지스터(66)의 임계값이 마이너스의 일정한 값으로 배열된다.
데이터의 기입 시에는 선택된 비트선 BL에, 예를 들면 5V 정도의 전압이 인가된다. 이에 의해, 선택 비트선 BL에 연결되는 N형 웰(62)도 동시에 5V 정도로 설정된다. 또한, 선택된 워드선 WL에만 "H" 레벨의 전위가 제공되고, 선택 트랜지스터(68)가 온 상태로 되어, 셀 트랜지스터(66)의 드레인 영역(64)인 P+형 확산층에 0V가 전송된다. 이 때, 다른 워드선은 0V에 접지되고, 선택 트랜지스터(68)는 오프 상태로 된다. 선택 비트선과 선택 워드선의 교점에 위치하고 있는 셀 트랜지스터(66)에서는 N형 웰(62)과 소스 영역(63)이 모두 5V 전후, 드레인 영역(64)이 0V로 된다.
자외선 조사 후에는 셀 트랜지스터(66)의 임계값은 마이너스의 값이므로, 셀 트랜지스터(66)가 온 상태로 되어, 드레인 영역(64)과 소스 영역(63) 사이에 전류가 흘러, 일부가 열 전자로 되어, 셀 트랜지스터(66)의 게이트 절연막을 통과하여 게이트 전극(65)에 전자가 주입된다. 이에 의해, 셀 트랜지스터(66)의 임계값 전압이 상승하여, 정극성의 값이 된다. 예를 들어, 이것을 "0" 기억 상태로 한다.
전자를 주입하고 싶지 않은 셀 트랜지스터(66)에서는 셀 트랜지스터에 연결되는 비트선 BL의 전위를 0V로 해 두고, 자외선 조사 시의 마이너스의 임계값 전압을 그대로 유지시킨다. 예를 들어, 이것을 "1" 기억 상태로 한다.
데이터의 판독은 선택된 비트선 BL에 소정의 정극성의 전위를 제공하고, 선택된 워드선 WL에도 소정의 정극성의 전위를 제공하여, 선택 트랜지스터(68)를 온시킨다. 셀 트랜지스터(66)의 게이트 전극(65)에 전자가 주입되지 않고, 자외선 조사된 그대로의 상태이면, 셀 트랜지스터(66)의 임계값 전압은 부극성이다. 이 때문에, 자외선 조사된 그대로의 셀 트랜지스터(66)는 오프 상태로 되어, 비트선 BL에 전류가 흐르지 않는다.
한편, 게이트 전극(65)에 미리 전자가 주입되어 기입이 행해지고 있으며, 임계값 전압이 정극성에 시프트하고 있으면, 그 셀 트랜지스터(66)는 온 상태로 되어, 비트선 BL에 전류는 흐른다.
이와 같이 데이터 판독 시에는 기입되었는지의 여부로, 셀 트랜지스터가 온 상태나 오프 상태로 분리되고, 그에 따라 비트선 BL에 전류가 흐르거나, 또는 흐르지 않게 된다. 그리고, 비트선 BL에 전류가 흐르는지의 여부가 감지 증폭기로 판정되어, 데이터의 "0", "1"이 검지된다.
그러나, 이 불휘발성 반도체 기억 장치에서는, 다음과 같은 문제점이 있다. 우선, 제1 문제점은 전기적 소거를 할 수 없다는 것이다. 즉, 자외선 조사에 의한 소거를 위해, 자외선을 투과하는 석영 유리가 끼워진 창 있는 패키지를 이용할 필요가 있지만, 이러한 패키지는 매우 고가이다.
제2 문제점은 메모리 셀마다 독립적으로 N형 웰을 설치할 필요가 있기 때문에, 셀 면적이 커지는 것이다. 이 때문에, 너무 큰 비트 용량의 기억 장치를 반도 체 칩 상에 형성할 수는 없다.
따라서, 종래에서는 상기한 바와 같은 문제를 해결하는 것이 요망되고 있다.
본 발명의 일 양태에 따르면, 게이트 전극을 갖는 MOS 트랜지스터로 이루어지는 선택 트랜지스터와, 상기 선택 트랜지스터의 일단에 접속된 소스선과, 상기 선택 트랜지스터의 게이트 전극에 접속된 워드선과, 어느 것에도 전기적으로 접속되지 않고 전위적으로 부유 상태로 된 게이트 전극을 갖고, 일단이 상기 선택 트랜지스터의 타단에 접속되고, 상기 선택 트랜지스터와 동일 극성의 MOS 트랜지스터로 이루어지는 셀 트랜지스터와, 상기 셀 트랜지스터의 타단에 접속된 비트선을 구비한 불휘발성 반도체 기억 장치가 제공되어 있다.
본 발명의 다른 양태에 따르면, 게이트 전극을 갖는 MOS 트랜지스터로 이루어지는 선택 트랜지스터와, 상기 선택 트랜지스터의 일단에 접속된 비트선과, 상기 선택 트랜지스터의 게이트 전극에 접속된 워드선과, 어느 것에도 전기적으로 접속되지 않고 전위적으로 부유 상태로 된 게이트 전극을 갖고, 일단이 상기 선택 트랜지스터의 타단에 접속되고, 상기 선택 트랜지스터와 동일 극성의 MOS 트랜지스터로 이루어지는 셀 트랜지스터와, 상기 셀 트랜지스터의 타단에 접속된 소스선을 구비한 불휘발성 반도체 기억 장치가 제공되어 있다.
이하, 도면을 참조하여 본 발명을 실시 형태에서 상세히 설명한다.
〈제1 실시예〉
도 3은 제1 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 일부 구성을 나타내는 등가 회로도이다. 도시한 바와 같이 복수의 비트선 BL1, BL2, … BLm이 제1 방향으로 연장하도록 배치되어 있다. 또한, 상기 복수의 비트선 BL1, BL2, … BLm의 연장 방향과 교차하는 제2 방향으로 연장하도록, 각각 복수의 워드선 및 소스선이 배치되어 있다. 또, 도 3에서는 각각 두 개의 워드선 WL1, WL2 및 소스선 SL1, SL2만을 나타내고 있다.
상기 각 비트선 BL과 각 소스선 SL과의 교점에는 메모리 셀 MC가 각각 배치되어 있다. 상기 메모리 셀 MC는, 각각 N 채널의 MOS 트랜지스터로 이루어지는 선택 트랜지스터(11)와, N 채널의 MOS 트랜지스터로 이루어지는 셀 트랜지스터(12)가 직렬 접속된 구성을 갖는다. 선택 트랜지스터(11)의 드레인은 대응하는 비트선 BL(BL1, BL2, … BLm 중 어느 하나)에 접속되고, 게이트 전극은 대응하는 워드선 WL(WL1 또는 WL2)에 접속되어 있다. 선택 트랜지스터(11)의 소스에는 셀 트랜지스터(12)의 드레인이 접속되어 있다. 셀 트랜지스터(12)의 소스는 대응하는 소스선 SL(SL1 또는 SL2)에 접속되어 있다.
상기 셀 트랜지스터(12)는, 각각 선택 트랜지스터(11)에 가까운 측의 기판의 표면 영역의 일부에, N 채널의 MOS 트랜지스터의 소스/드레인과 동일 도전형의 N+형 확산층이 형성되어 있다. 도 3에서, 이 N+형 확산층은 파선으로 도시되어 있다. 셀 트랜지스터(12)의 게이트 전극은 어느 것에도 전기적으로 접속되어 있지 않고, 전위적으로 부유 상태로 되어 있다.
또, 통상 메모리 셀은 복수의 블록으로 분할되어 있으며, 소스선 SL은 블록 단위로 공통으로 배선되어 있다.
도 4의 패턴 평면도 및 도 5의 단면도에 도시한 바와 같이 P형의 반도체 기판(또는 N형의 반도체 기판에 형성된 P 웰)(21) 내에는 N+형 확산층(22A∼22E)이 상호 이격하고, 또한 일렬로 배열하여 형성되어 있다. N+형 확산층(22A)은 메모리 셀 내의 셀 트랜지스터(12)의 소스 영역을 구성하고 있다. N+형 확산층(22B)은 메모리 셀 내의 셀 트랜지스터(12)의 드레인 영역과 선택 트랜지스터(11)의 소스 영역을 구성하고 있다. N+형 확산층(22C)은 동일한 비트선을 공유하는 인접한 2개의 메모리 셀 내의 선택 트랜지스터(11)의 드레인 영역을 구성하고 있다. N+형 확산층(22D)은 메모리 셀 내의 셀 트랜지스터(12)의 소스 영역과 선택 트랜지스터(11)의 드레인 영역을 구성하고 있다. N+형 확산층(22E)은 메모리 셀 내의 셀 트랜지스터(12)의 소스 영역을 구성하고 있다.
그리고, N+형 확산층(22A, 22E)은 각각 도 4에서, 가로 방향으로 연장되고, 복수의 메모리 셀에 대하여 공통으로 배선되는 소스선 SL1, SL2로 된다.
상기 N+형 확산층(22A, 22B) 상호 간의 기판(21) 상에는 게이트 절연막(23)을 통하여 도전층, 예를 들면 다결정 실리콘층을 패터닝하여 형성된 게이트 전극(24)이 형성되어 있다. 이 게이트 전극(24)은 전기적으로 어디에도 접속되어 있지 않고, 부유 상태로 되어 있다.
상기 N+형 확산층(22B, 22C) 상호 간의 기판(21) 상에는 게이트 절연막(23)을 통하여, 상기 게이트 전극(24)과 동일한 도전층을 이용하여 형성된 게이트 전극(25)이 형성되어 있다. 이 게이트 전극(25)은, 도 4에서 가로 방향으로 연장되어, 복수의 메모리 셀에 대하여 공통으로 배선되는 워드선 WL1이 된다.
마찬가지로, 상기 N+형 확산층(22C, 22D) 상호 간의 기판(21) 상에는 게이트 절연막(23)을 통하여, 상기 게이트 전극(24)과 동일한 도전층을 이용하여 형성된 게이트 전극(26)이 형성되어 있다. 이 게이트 전극(26)은, 도 4에서 가로 방향으로 연장되어, 복수의 메모리 셀에 대하여 공통으로 배선되는 워드선 WL2가 된다.
또한, 상기 N+형 확산층(22D, 22E) 상호 간의 기판(21) 상에는 게이트 절연막(23)을 통하여, 상기 게이트 전극(24)과 동일한 도전층을 이용하여 형성된 게이트 전극(27)이 형성되어 있다. 이 게이트 전극(27)은 전기적으로 어디에도 접속되어 있지 않고, 부유 상태로 되어 있다.
또한, 상기 N+형 확산층(22A, 22B) 상호 간, 즉 게이트 전극(24)의 하부의 기판(21)의 표면 영역에서, N+형 확산층(22B)과 접하는 일부분에는 N+형 확산층(28)이 형성되어 있다. 마찬가지로, 상기 N+형 확산층(22D, 22E) 상호 간, 즉 게이트 전극(27)의 하부의 기판(21)의 표면 영역에서, N+형 확산층(22D)과 접하는 일부분에는 N+형 확산층(28)이 형성되어 있다.
또한, 게이트 전극(24∼27) 상을 포함하는 전면에 층간 절연막(29)이 형성되고, 이 층간 절연막(29)에 대하여 N+형 확산층(22C)의 일부가 노출되는 컨택트홀(30)이 개구되고, 또한 이 컨택트홀(30)을 매립하도록 배선층(31)이 형성되어 있다. 이 배선층(31)은 상기 게이트 전극(25, 26)의 연장 방향과 교차하는 방향으로 연장되는 비트선 BL이 된다.
또한, 도 5에 도시한 바와 같이 상기 N+형 확산층(28)이 형성되어 있는 부유 게이트 하의 소자 영역 부분의 비트선 방향(배선층(31)의 연장 방향)의 치수 L1은, N+형 확산층(28)이 형성되어 있지 않은 채널 영역 부분의 비트선 방향의 치수 L2보다 커지도록 형성되어 있다.
다음으로, 도 3에 도시하는 불휘발성 반도체 기억 장치의 동작을 설명한다.
하기의 표 1은 데이터 기입(프로그램) 시, 소거 시 및 판독 시에, 소스선 SL, 워드선 WL 및 비트선 BL에 인가되는 전압의 일례를 나타낸 것으로, 도 6은 프로그램 전후의 메모리 셀의 상태 천이를 나타낸 것으로, 그것은 판독 시에 메모리 셀의 비트선으로부터 소스선에 흐르는 판독 전류 변화로 나타낸다.
소스선 선택 워드선 선택 비트선 비선택 비트선
프로그램 0V 6V∼4.5V 4.5V 0V
소거 7V Von 0V/1∼2V 0V
판독 0V Von ∼0.8V 0V
우선, 프로그램 동작에 대하여 설명한다. 또, 반도체 칩 제조 후에, 셀 트랜지스터(12)의 게이트 전극, 즉 게이트 전극(24, 27)으로부터는 미리 전자가 방출 되어 있으며, 셀 트랜지스터(12)는 판독 시 온 상태로 되어 있는 것으로 한다. 그리고, 이 초기 상태를 도 6에 도시한 바와 같이 "1" 기억 상태로 가정한다.
프로그램 시, 선택 비트선 BL에 정극성의 전압, 예를 들면 4.5V가 인가된다. 비선택 비트선 BL에는 0V(접지 전압)가 인가된다. 프로그램하고자 하는 메모리 셀이 접속되어 있는 선택 워드선 WL에는 선택 트랜지스터(11)가 온하는 전압인 6∼4.5V가 인가된다. 비선택의 선택 트랜지스터(11)가 접속되어 있는 비선택 워드선 WL 및 소스선 SL에는 0V가 인가된다.
이에 의해, 선택 메모리 셀의 셀 트랜지스터(12)의 드레인 영역의 전압은 비트선 BL에 인가된 4.5V가 된다. 또한, 셀 트랜지스터(12)의 소스 영역에는 소스선 SL의 0V가 전해진다. 여기서, 셀 트랜지스터(12)의 선택 트랜지스터(11)측의 채널 영역의 일부에 N+형 확산층(28)이 형성되어 있으며, 이 N+형 확산층(28)과 게이트 전극(24) 또는 게이트 전극(27) 사이에 n형 MOS 캐패시터가 형성되어 있다. 이 때문에, 셀 트랜지스터(12)의 드레인 영역에 4.5V의 전압이 가해지면, 상기 MOS형 캐패시터에 의한 용량 결합에 의해, 셀 트랜지스터(42)의 게이트 전위가 상승하여, 셀 트랜지스터(12)가 충분히 온 상태로 된다. 이에 의해, 셀 트랜지스터(12)의 소스, 드레인 영역 사이에 전류가 흘러, 열 전자가 발생한다. 이와 같이 하여 발생한 열 전자는 셀 트랜지스터(12)의 소스 영역(N+형 확산층(22A) 또는 N+형 확산층(22E))측의 에지 내지 드레인 영역(28)의 에지로부터, 게이트 전극(게이트 전극(24) 또는 게이트 전극(27))에 주입된다. 그러면, 초기 상태에서는 판독 시 온 상태였던 셀 트랜지스터(12)는 판독 시 오프 상태로 시프트한다. 시프트 후의 상태를 도 6에 도시한 바와 같이 "0" 기억 상태로 한다.
즉, 프로그램됨으로써, 셀 트랜지스터(12)의 부유 게이트 내의 전하는 마이너스측으로 시프트하고, 그에 따라 판독 시 오프 상태로 시프트한다. 프로그램되지 않은 비선택의 메모리 셀 내의 셀 트랜지스터(12) 부유 게이트 내의 전하는 원래의 상태이다.
또한, 셀 트랜지스터(12)의 게이트 전극 아래의 기판의 표면 영역에서, N+형 확산층(28)이 형성되어 있는 부분의 치수 L1이, N+형 확산층(28)이 형성되어 있지 않는 부분의 치수 L2보다 크기 때문에, 프로그램 시에, 셀 트랜지스터(12)의 드레인 영역과 게이트 전극 사이의 용량 결합이 커져, 셀 트랜지스터(12)의 게이트 전극의 전위를 충분히 상승시킬 수 있어, 기입 효율을 높일 수 있다.
다음으로, 데이터 소거 동작을 설명한다.
소거를 행할 때, 소스선 SL에는, 예를 들면 7V 정도의 정극성의 고전압이 인가된다. 소거하고자 하는 메모리 셀이 접속되어 있는 선택 워드선 WL에는 선택 워드선이 온 상태로 되는 정도의 Von이 인가된다. 또한, 비트선 BL에는 0V가 인가된다.
선택 워드선 WL에 정극성의 고전압이 인가됨으로써, 선택 트랜지스터(11)는 충분히 온 상태로 되고, 셀 트랜지스터(12)의 드레인 영역에 0V가 출력된다. 그리고, 셀 트랜지스터(12)의 드레인 영역과 게이트 전극 사이의 용량 결합에 의해, 셀 트랜지스터(12)의 게이트 전위가 낮아진다. 한편, 셀 트랜지스터(12)의 소스 영역에는 소스선 SL로부터 정극성의 고전압이 인가된다. 이에 의해, 셀 트랜지스터(12)의 게이트 전극의 에지 부근에, 게이트 전극으로부터 셀 트랜지스터(12)의 소스 영역(N+형 확산층(22A) 또는 N+형 확산층(22E))으로 전자가 방출되어, 셀 트랜지스터(12)의 부유 게이트 내의 전하가 플러스측으로 시프트하고, 그에 따라 판독 시, 온 상태로 되돌아간다. 앞의 초기 상태는 이와 같이 하여 셀 트랜지스터(12)의 게이트 전극으로부터 전자를 방출함으로써 행해진다.
이 경우, 전체 소스선에 7V의 고전압을 인가하여, 선택된 워드선만 7V, 다른 워드선은 0V로 하면 워드선별로 선택 페이지 소거가 가능하다. 왜냐하면, 선택 트랜지스터를 0V로 하면, 셀 트랜지스터(12)의 드레인측의 확산층은 부유 상태로 되고, 소스측의 7V의 전위가 전송되고, 그에 따라 채널 및 드레인 확산층(28)의 전위도 7V 가까이까지 상승된다. 그러면, 부유 게이트도 드레인 확산층(28)과의 용량 결합으로 일어나, 소스측의 확산층과 부유 게이트와의 전위차가 없어져, 소거되지 않기 때문이다.
또한, 소거의 단위로서는 1개의 소스선 SL에만 7V의 소거 전압을 인가한 경우에는 블록 소거가 되고, 모든 소스선 SL에 병렬적으로 소거 전압을 인가하면 페이지 소거가 된다. 이에 의해, 블록 소거, 페이지 소거의 선택이 가능하다. 다음으로, 데이터 판독 동작을 설명한다.
판독 시에는 판독을 행하는 메모리 셀이 접속된 선택 비트선 BL에 판독 전압 이 인가된다. 이 판독 전압의 값은, 예를 들면 0.8V 정도이다. 또한, 판독을 행하는 메모리 셀이 접속된 워드선 WL에는 선택 트랜지스터(11)가 온 상태로 되는 전압 Von이 인가된다. 이 전압 Von의 값은, 예를 들면 2V 정도이다. 비선택 비트선 BL에는 0V의 전압이 인가된다. 또한, 모든 소스선 SL에는 0V가 인가된다.
선택 트랜지스터(11)가 온 상태로 됨으로써, 선택 메모리 셀 내의 셀 트랜지스터(12)의 드레인 영역에는 판독 전압이 전해진다. 또한, 소스선 SL에 인가된 0V의 전압은 셀 트랜지스터(12)의 소스 영역까지 전해진다.
이 때, 선택 메모리 셀이 "1" 기억 상태, 즉 셀 트랜지스터(12)의 게이트 내의 전하가 임의의 플러스의 값 이상이면 트랜지스터로서 온하여, 셀 트랜지스터(12)를 통하여 비트선 BL에 전류가 흐른다(온 상태). 한편, 선택 메모리 셀이 "0" 기억 상태, 즉 프로그램이 행해지고 있어, 셀 트랜지스터(12)의 게이트 내의 전하가 임의의 마이너스의 값 이하이면 트랜지스터로서 오프하여, 셀 트랜지스터(12)를 통하여 비트선 BL에는 전류가 흐르지 않는다(오프 상태). 그리고, 비트선 BL에 전류가 흐르는지의 여부가 도시하지 않은 감지 증폭기에 의해 판정되어, 데이터의 "1", "0"이 검지된다.
그런데, 상기한 메모리 셀에서는 데이터의 기입 시에, 전위적으로 부유 상태의 게이트 전극의 전위를 용량 결합에 의해 상승시키도록 하고 있기 때문에, N+형 확산층(28)과 게이트 전극 사이의 커플링량에 의해 기입량이 변화하고, 그 커플링량은 셀마다 변동된다. 이 때문에, 기입 시에는 임의의 결정된 시간만큼 기입을 행한 메모리 셀에 대하여, 기입 직후에 데이터의 판독 동작을 행하고, 기입이 완료되지 않은 셀에 관해서는 비트선에 4.5V의 전위를 제공하고, 기입이 완료된 셀에 관해서는 비트선에 0V를 제공하여, 기입 동작을 재차 행하여, 소정의 분포 폭 내에 들어 갈 때까지 기입 동작과 판독 동작을 반복하여 행한다. 이러한 동작은 일반적으로 기입 검증(verify) 동작이라고 한다.
제1 실시예인 경우에도, 기입 시에는 기입 검증 동작을 행하도록 하면 된다. 이 기입 검증 동작이 행해짐으로써, 기입 시간을 단시간화할 수 있고, 또한 과잉 기입을 방지할 수 있다.
이와 같이 제1 실시예의 불휘발성 반도체 기억 장치에서는, 전기적으로 데이터 소거를 행할 수 있다. 또한, 종래와 같이 각 메모리 셀마다 독립적으로 N형 웰을 형성할 필요가 없기 때문에, 셀 면적도 비교적 작아진다.
〈제2 실시예〉
도 7은 제2 실시예에 따른 불휘발성 반도체 기억 장치의 메모리 셀 어레이의 일부의 구성을 나타내는 등가 회로도이다. 본 실시예에서도, 제1 실시예인 경우와 마찬가지로, 복수의 비트선, 워드선 및 소스선이 배치되고, 각 비트선 BL과 소스선 SL과의 교점에 메모리 셀 MC가 각각 배치되어 있다. 또한, 각 메모리 셀 MC는 N 채널의 MOS 트랜지스터로 이루어지는 선택 트랜지스터(11)와, N 채널의 MOS 트랜지스터로 이루어지는 셀 트랜지스터(12)가 직렬 접속된 구성을 갖는다.
선택 트랜지스터(11)의 소스 영역은 대응하는 소스선 SL(SL1 또는 SL2)에 접속되고, 게이트 전극은 대응하는 워드선 WL(WL1 또는 WL2)에 접속되어 있다. 선택 트랜지스터(11)의 드레인 영역에는 셀 트랜지스터(12)의 소스 영역이 접속되어 있다. 셀 트랜지스터(12)의 드레인 영역은 대응하는 비트선 BL(BL1, BL2, … BLm 중 어느 하나)에 접속되어 있다.
상기 셀 트랜지스터(12)는 비트선 BL에 가까운 측의 기판(21)의 표면 영역에 N+형 확산층이 형성되어 있으며, 또한 게이트 전극은 어느 것에도 전기적으로 접속되어 있지 않고 전위적으로 부유 상태로 되어 있다. 따라서, 셀 트랜지스터(12)는 MOS 트랜지스터(12a)와, 이 MOS 트랜지스터(12a)의 게이트 전극과 드레인 영역 사이에 접속된 n형 MOS 캐패시터(12b)로 구성되는 것으로서 나타나 있다.
도 8의 패턴 평면도 및 도 9의 단면도에 도시한 바와 같이 P형의 반도체 기판(또는 N형의 반도체 기판에 형성된 P 웰)(21) 내에는 N+형 확산층(22A∼22G)이 상호 이격하고, 또한 일렬로 배열하여 형성되어 있다. N+형 확산층(22A)은 선택 트랜지스터(11)의 소스 영역을 구성하고 있다. N+형 확산층(22B)은 선택 트랜지스터(11)의 드레인 영역과 셀 트랜지스터(12)의 소스 영역을 구성하고 있다. N+형 확산층(22C)은 MOS 트랜지스터(12a)의 드레인 영역을 구성하고 있다. N+형 확산층(22D)은 비트선을 공유하는 인접한 두 개의 메모리 셀 내의 MOS 캐패시터(12b)의 일단에 상당하고 있다.
N+형 확산층(22E)은 MOS 트랜지스터(12a)의 드레인 영역을 구성하고 있다. N+형 확산층(22F)은 MOS 트랜지스터(12a)의 소스 영역과 선택 트랜지스터(11)의 드레인 영역을 구성하고 있다. N+형 확산층(22G)은 선택 트랜지스터(11)의 소스 영역을 구성하고 있다.
그리고, N+형 확산층(22A, 22G)은, 각각 도 8에서 가로 방향으로 연장되어, 복수의 메모리 셀에 대하여 공통으로 배선되는 소스선 SL1, SL2가 된다.
상기 N+형 확산층(22A, 22B) 상호 간의 기판(21) 상에는 게이트 절연막(23)을 통하여 도전층, 예를 들면 다결정 실리콘층을 패터닝하여 형성된 게이트 전극(25)이 형성되어 있다. 이 게이트 전극(25)은, 도 8에서 가로 방향으로 연장되어, 복수의 메모리 셀에 대하여 공통으로 배선되는 워드선 WL1이 된다. 마찬가지로, 상기 N+형 확산층(22F, 22G) 상호 간의 기판(21) 상에는 게이트 절연막(23)을 통하여, 상기 게이트 전극(25)과 동일한 도전층을 이용하여 형성된 게이트 전극(26)이 형성되어 있다. 이 게이트 전극(26)은, 도 8에서 가로 방향으로 연장되어, 복수의 메모리 셀에 대하여 공통으로 배선되는 워드선 WL2가 된다.
또한, 상기 N+형 확산층(22B, 22C) 상호 간의 기판(21) 상에는 게이트 절연막(23)을 통하여, 상기 게이트 전극(25)과 동일한 도전층을 이용하여 형성된 게이트 전극(24A)이 형성되어 있다. 상기 N+형 확산층(22C, 22D) 상호 간의 기판(21) 상에는 게이트 절연막(23)을 통하여, 상기 게이트 전극(25)과 동일한 도전층을 이 용하여 형성된 게이트 전극(24B)이 형성되어 있다. 상기 게이트 전극(24A, 24B)은 도 8에 도시한 바와 같이 상호 접속되어 1개의 게이트 전극(24)으로 되고, 그 평면 형상은 コ의 글자형을 나타내고 있다.
마찬가지로, 상기 N+형 확산층(22D, 22E) 상호 간의 기판(21) 상에는 게이트 절연막(23)을 통하여, 상기 게이트 전극(25)과 동일한 도전층을 이용하여 형성된 게이트 전극(27B)이 형성되어 있다. 상기 N+형 확산층(22E, 22F) 상호 간의 기판(21) 상에는 게이트 절연막(23)을 통하여, 상기 게이트 전극(25)과 동일한 도전층을 이용하여 형성된 게이트 전극(27A)이 형성되어 있다. 상기 게이트 전극(27B, 27A)도, 도 8에 도시한 바와 같이 상호 접속되어 하나의 게이트 전극(27)으로 되어, 그 평면 형상은 コ의 글자형을 나타내고 있다.
또한, 상기 N+형 확산층(22C, 22D) 상호 간 및 N+형 확산층(22D, 22E) 상호 간에 위치하는 기판(21)의 표면 영역에는 N+형 확산층(28)이 형성되어 있다.
도 9에 도시한 바와 같이 N+형 확산층(28)이 형성되어 있는 기판의 표면 영역 부분의 비트선 방향(배선층(31)의 연장 방향)의 치수 L1은, N+형 확산층(28)이 형성되어 있지 않은 채널 영역 부분의 비트선 방향의 치수 L2보다 커지도록 형성되어 있다.
또한, 게이트 전극 상의 전면에 층간 절연막(29)이 형성되고, 이 층간 절연 막(29)에 대하여 N+형 확산층(22D)의 일부가 노출되는 컨택트홀(30)이 개구되고, 또한 이 컨택트홀(30)을 매립하도록 배선층(31)이 형성되어 있다. 이 배선층(31)은 선택 트랜지스터(11)의 게이트 전극(25, 26)의 연장 방향과 교차하는 방향으로 연장되어 비트선 BL이 된다.
다음으로, 도 7에 도시하는 불휘발성 반도체 기억 장치의 동작을 설명한다(표 2 참조).
소스선 선택 워드선 선택 비트선 비선택 비트선
프로그램 0V Von 4.5V 0V
소거 7V 7V 0V/1∼2V 0V
판독 0V Von ∼0.8V 0V
우선, 프로그램 동작에 대하여 설명한다. 또, 반도체 칩 제조 후에, 셀 트랜지스터(12)의 게이트 전극, 즉 게이트 전극(24)이나 게이트 전극(27)으로부터는 미리 전자가 방출되어 있으며, MOS 트랜지스터(12a)는 판독 시 온 상태로 되어 있는 것으로 한다. 그리고, 이 초기 상태를 "1" 기억 상태로 한다.
프로그램 시, 선택 비트선 BL에는 정극성의 전압, 예를 들면 4.5V가 인가된다. 비선택 비트선 BL에는 0V가 인가된다. 프로그램하고자 하는 메모리 셀이 접속되어 있는 선택 워드선 WL에는 선택 트랜지스터(11)가 온하는 전압 Von, 예를 들면 2V가 인가된다. 비선택의 선택 트랜지스터(11)가 접속되어 있는 비선택 워드선 WL 및 소스선 SL에는 0V가 인가된다.
이에 의해, 선택 메모리 셀의 MOS 트랜지스터(12a)의 소스 영역에는 소스선 SL의 0V가 전해진다. 또한, 선택 메모리 셀의 MOS 캐패시터(12b)의 한쪽의 전극, 즉 N+형 확산층(28)은 비트선 BL에 인가된 전압 4.5V가 된다. 또한, 비트선 BL에 인가된 4.5V의 전압은, MOS 트랜지스터(12a)의 드레인 영역(N+형 확산층(22C) 또는 N+형 확산층(22E))까지 전해진다. 그리고, MOS 캐패시터(12b)에 의한 용량 결합에 의해, MOS 트랜지스터(12a)의 게이트 전위가 상승하여, MOS 트랜지스터(12a)가 충분히 온 상태로 된다. 이에 의해, MOS 트랜지스터(12a)의 소스, 드레인 사이에 전류가 흘러, 열 전자가 발생한다. 이와 같이 하여 발생한 열 전자는 MOS 트랜지스터(12a)의 소스 영역(N+형 확산층(22B) 또는 N+형 확산층(22F))측의 에지 내지 드레인 영역(N+형 확산층(22E) 또는 N+형 확산층(22C))측의 에지로부터, 게이트 전극(게이트 전극(24) 또는 게이트 전극(27))에 주입된다. 그러면, 초기 상태에서는 MOS 트랜지스터(12a)가 판독 시 온 상태였던 것이 오프 상태로 시프트한다. 시프트 후에는 "0" 기억 상태가 된다.
즉, 프로그램됨으로써, 메모리 셀 내의 MOS 트랜지스터(12a)는 판독 시 오프 상태로 시프트한다. 프로그램되지 않은 비선택의 메모리 셀 내의 MOS 트랜지스터(12a)는 판독 시 온 상태대로 있다.
또한, N+형 확산층(28)이 형성되어 있는 기판의 표면 영역 부분의 비트선 방향의 치수 L1이, N+형 확산층(28)이 형성되어 있지 않은 채널 영역 부분의 비트선 방향의 치수 L2보다 크기 때문에, 프로그램 시에, MOS 캐패시터에 있어서의 용량 결합이 커져, MOS 트랜지스터(12a)의 게이트 전위를 충분히 상승시킬 수 있어, 기입 효율을 높일 수 있다.
다음으로, 데이터 소거 동작을 설명한다.
소거를 행할 때, 소스선 SL 및 소거하고자 하는 메모리 셀이 접속되어 있는 선택 워드선 WL에는, 예를 들면 7V 정도의 정극성의 고전압이 인가된다. 또한, 비트선 BL에는 0V가 인가된다. 이 경우에 선택 트랜지스터(11)의 게이트 산화막에 고전압이 인가되지 않도록 하기 위해서, 선택 워드선 WL과 소스선 SL은 동시에 상승시킬 필요가 있다.
비트선 BL에 0V가 인가됨으로써, MOS 캐패시터(12b)에 의한 용량 결합에 의해, MOS 트랜지스터(12a)의 게이트 전위가 낮아진다. 이에 의해, MOS 트랜지스터(12a)의 게이트 전극의 에지 부근에서, 게이트 전극으로부터 소스 영역(N+형 확산층(22B) 또는 N+형 확산층(22F))으로 전자가 방출되어, MOS 트랜지스터(12a)의 임계값 전압이 판독 시에 온 상태로 되돌아간다. 앞의 초기 상태는 이와 같이 하여 MOS 트랜지스터(12a)의 게이트 전극으로부터 전자를 방출함으로써 행해진다.
이 경우, 소거의 단위로서는 하나의 소스선 SL에만 7V의 소거 전압을 인가한 경우에는 블록 소거가 되고, 모든 소스선 SL에 병렬적으로 소거 전압을 인가하면 페이지 소거가 된다. 또한, 워드선을 7V로 할지, 보다 낮은 전위로 할지라도 페이지 소거의 선택이 가능하다.
다음으로, 데이터 판독 동작을 설명한다.
판독 시에는 판독을 행하는 메모리 셀이 접속된 선택 비트선 BL에 판독 전압이 인가된다. 이 판독 전압의 값은, 예를 들면 0.8V 정도이다. 또한, 판독을 행하는 메모리 셀이 접속된 워드선 WL에는, 선택 트랜지스터(11)가 온 상태가 되는 전압 Von이 인가된다. 이 전압 Von의 값은, 예를 들면 2V 정도이다. 비선택 비트선 BL에는 0V의 전압이 인가된다. 또한, 모든 소스선 SL에는 0V가 인가된다.
선택 트랜지스터(11)가 온함으로써, 선택 메모리 셀 내의 MOS 트랜지스터(12a)의 소스 영역에 0V가 전해진다. 또한, 선택 비트선 BL에 인가된 판독 전압은 선택 메모리 셀 내의 MOS 캐패시터(12b)의 한쪽의 전극, 즉 N+형 확산층(28)을 통하여 MOS 트랜지스터(12a)의 드레인 영역, 즉 N+형 확산층(22C) 또는 N+형 확산층(22E)까지 전해진다.
이 때, 선택 메모리 셀이 "1" 기억 상태, 즉 셀 트랜지스터(12)의 게이트 내의 전하가 임의의 플러스의 값 이상이면 트랜지스터로서 온하여, 셀 트랜지스터(12)를 통하여 비트선 BL에 전류가 흐른다(온 상태). 한편, 선택 메모리 셀이 "0" 기억 상태, 즉 프로그램이 행해지고 있어, 셀 트랜지스터(12)의 게이트 내의 전하가 임의의 마이너스의 값 이하이면 트랜지스터로서 오프하여, 셀 트랜지스터(12)를 통하여 비트선 BL에는 전류가 흐르지 않는다(오프 상태). 그리고, 비트선 BL에 전류가 흐르는지의 여부가 도시하지 않은 감지 증폭기에 의해 판정되어, 데이터의 "1", "0"이 검지된다.
제2 실시예인 경우에도, 각 메모리 셀에서는 데이터의 기입 시에, 전위적으로 부유 상태의 게이트 전극의 전위를 용량 결합에 의해 상승시키도록 하고 있기 때문에, MOS 캐패시터(12b)에 의한 커플링 상태에 의해 기입량이 변화한다. 이를 위해서, 기입 시에는 먼저 설명한 바와 같은 기입 검증 동작을 행하도록 하면 된다.
이와 같이 제2 실시예의 불휘발성 반도체 기억 장치에서도, 전기적으로 데이터 소거를 행할 수 있다. 또한, 종래와 같이 각 메모리 셀마다 독립적으로 N형 웰을 형성할 필요가 없기 때문에, 셀 면적도 비교적 작아진다.
또, 제1, 제2 실시예에서는 데이터의 소거 시에, 선택 비트선에 대하여 0V의 전압을 인가하는 경우에 대해서 설명하였지만, 이것은 0V보다 간신히 높은 정극성의 전압, 예를 들면 표 1에 도시한 바와 같이 1∼2V의 전압을 인가하도록 해도 된다. 소거 시 비트선을 0V로 하면, 소거가 진행하여 데이터 소거 시에, 선택 비트선에 정극성의 전압을 인가함으로써, 도 3의 셀 트랜지스터(12) 또는 도 7의 MOS 트랜지스터(12a)의 게이트 전극 내의 전자가 소스선으로 방출되고, 게이트 전극의 전위가 상승해도 드레인의 전위가 0V 이상이므로, 간단하게 셀 트랜지스터가 온 상태로 되지 않고, 소스로부터 드레인으로 전류가 흐르지 않는다. 그 때문에, 소스선의 전위가 떨어지지 않고, 충분히 게이트 내의 전하가 플러스측으로 시프트할 때까지 소거되어, 소거 마진이 높아진다.
〈제2 실시예의 제1 변형예〉
다음으로, 제2 실시예의 제1 변형예를 설명한다.
도 10은 도 7의 메모리 셀 어레이 내의 일부의 메모리 셀을 추출하여 도시하는 패턴 평면도이다. 또, 도 10에서 도 8의 패턴 평면도와 대응하는 부분에는 동일한 부호를 붙여 그 설명은 생략하고, 도 8과 다른 개소만을 이하에 설명한다.
도 8에서는 셀 트랜지스터(12)의 게이트 전극(24, 27)은 평면 형상이 コ의 글자형을 나타내고 있는 경우에 대해서 설명하였지만, 제1 변형예인 경우, 셀 트랜지스터(12)의 게이트 전극(24, 27)은 사각형이다. 즉, 도 8과 비교하여, N+형 확산층(22C, 22E)이 생략되고, N+형 확산층(22C, 22E)이 존재하고 있었던 영역은 셀 트랜지스터(12)의 채널 영역의 일부가 된다. 또한, 셀 트랜지스터(12)의 비트선측의 기판의 표면 영역의 일부에는 N+형 확산층(28)이 형성되어 있다.
이 경우에도, 게이트 전극(24, 27)의 하부의 기판의 표면 영역 중 N+형 확산층(28)이 형성되어 있는 부분의 비트선 방향의 치수는, N+형 확산층(28)이 형성되어 있지 않은 부분의 치수보다 크다. 즉, MOS 트랜지스터의 채널 영역에 상당하는 부분의 MOS 캐패시터의 길이는 MOS 트랜지스터보다 길어지고, 프로그램 시의 MOS 캐패시터에 의한 용량 결합이 커지도록 되어 있다.
제1 변형예의 불휘발성 반도체 기억 장치에서는, 제2 실시예인 경우와 마찬가지의 효과를 얻고, MOS 트랜지스터와 MOS 캐패시터 사이에 존재하고 있었던 N+형 확산층(22C, 22E)이 형성되어 있지 않는 만큼, 셀 면적을 작게 할 수 있다는 효과 를 더욱 얻을 수 있다.
〈제2 실시예의 제2 변형예〉
다음으로, 제2 실시예의 제2 변형예를 설명한다.
제2 실시예에서는 각 메모리 셀 MC 내의 선택 트랜지스터(11)를 소스선측에 배치하고, 셀 트랜지스터(12)를 비트선측에 배치하는 경우에 대해서 설명하였지만, 이것은 도 11에 도시한 바와 같이 제2 실시예와는 반대로, 즉 각 메모리 셀 MC 내의 선택 트랜지스터(11)를 비트선측에 배치하고, 셀 트랜지스터(12)를 소스선측에 배치하도록 해도 된다.
제2 변형예에서도 제2 실시예와 마찬가지의 효과가 얻어진다.
또, 제2 변형예에서, 소스선을 나누지 않고 메모리 셀 어레이 내에서 소스선을 공통으로 접속하고, 이 공통의 소스선에 대하여, 메모리 셀 어레이의 단부로부터 디코드용 트랜지스터를 통하지 않고, 소스 전압 생성 회로를 접속하도록 해도 된다. 소스 전압 생성 회로는 메모리 셀에서의 데이터 기입 시/소거 시/판독 시에, 표 1에 나타낸 바와 같은 여러가지의 값의 소스 전압을 생성한다. 그리고, 이 소스 전압 생성 회로 내의 MOS 트랜지스터의 게이트 전극 하의 게이트 절연막의 막 두께를, 메모리 셀 내의 MOS 트랜지스터의 게이트 전극 하의 게이트 절연막과 동일하게 한다.
이와 같이 공통의 소스선에 대하여, 디코드용 트랜지스터를 통하지 않고 소스 전압 생성 회로를 접속하면 다음과 같은 효과가 얻어진다. 즉, 소거 시에 소스선에는 고전압이 인가된다. 디코드용 트랜지스터를 형성한 경우, 디코드용 트랜지 스터는 이 고전압에 견디도록 게이트 산화막의 막 두께를 두껍게 할 필요가 있다. 이러한 두꺼운 게이트 산화막을 갖는 트랜지스터가 로직 회로 내에 형성되어 있지 않으면, 독자적으로 형성할 필요가 있으며, 로직 회로와 컴파디블한 프로세스로 불휘발성 기억 장치를 제조할 수 없게 된다. 그러나, 디코드용 트랜지스터가 없으면, 두꺼운 게이트 산화막을 갖는 트랜지스터를 형성할 필요가 없다.
그런데, 상기 각 실시예 및 변형예의 불휘발성 반도체 기억 장치에서는, 메모리 셀 MC가 실질적으로 2개의 MOS 트랜지스터로 구성되어 있으며, 이 양 트랜지스터의 게이트 전극은 동일한 도전층, 예를 들면 다결정 실리콘층을 패터닝하여 형성할 수 있다. 이 때문에, 도 12의 블록도에 도시한 바와 같이 도 3, 도 7, 도 11에 도시하는 메모리 셀 어레이를 포함하는 불휘발성 반도체 기억 장치(100)를 로직 회로로 이루어지는 주변 회로(200)와 함께 동일 반도체 칩에 집적하는 경우, 메모리 셀 MC 내의 양 트랜지스터의 게이트 전극은 주변 회로(200) 내에 형성되는 MOS 트랜지스터의 게이트 전극과 동일한 도전층을 이용하여 동시에 형성할 수 있다. 또, 상기 주변 회로(200)에는 불휘발성 반도체 기억 장치(100) 내의 메모리 셀을 선택하기 위한 어드레스 디코더 회로, 감지 증폭기 회로, 데이터 입출력 회로, 기입/소거/판독 동작을 제어하기 위한 시퀀스 제어 회로, 또한 각종 연산 회로, 예를 들면 CPU 회로/DSP 회로 등이 포함된다.
다음으로, 도 3, 도 7 및 도 11에 도시하는 메모리 셀 어레이 내의 메모리 셀을 고내압이 요구되는 출력용 트랜지스터(로직 I/O) 및 고속성이 요구되는 로직용 트랜지스터(로직 트랜지스터)를 갖는 주변 회로와 함께 동일 반도체 칩에 집적 하는 경우의 제조 공정을 개략적으로 설명한다.
우선, 도 13의 (a)에 도시한 바와 같이 N형의 반도체 기판(41)에 복수의 P형의 웰 영역(42)을 형성한 후, 기판(41)에 소자 분리용의 홈을 형성하고, 이 홈 내에 산화막을 매립하여 소자 분리 영역(43)을 형성한다.
다음으로, 도 13의 (b)에 도시한 바와 같이 메모리 셀 어레이 및 로직 회로의 로직 I/O 형성 예정 영역의 채널 영역(44)에 불순물 확산을 행하고, 그 후 퇴적법 등에 의해 전면에 제1 산화막(45)을 형성한다. 이 제1 산화막(45)은 메모리 셀 내의 트랜지스터 및 로직 I/O의 게이트 절연막이 되는 것으로, 그 막 두께는, 예를 들면 5∼13㎚의 범위로 된다.
그 후, 도 13의 (c)에 도시한 바와 같이 고속성이 요구되는 로직 트랜지스터의 형성 예정 영역 상의 제1 산화막(45)을 선택적으로 박리한 후, 이 영역의 채널 영역(46)에 불순물 확산을 행하고, 그 후 퇴적법 등에 의해 전면에 제2 산화막(47)을 형성한다. 이 제2 산화막(47)은 로직 트랜지스터의 게이트 절연막이 되는 것으로, 그 막 두께는 제1 산화막(45)보다 얇아진다.
다음으로, 도 13의 (d)에 도시한 바와 같이 전면에 게이트 전극 형성용의 도전층(48)을 퇴적한다. 이 도전층(48)으로서는, 예를 들면 다결정 실리콘층 등이 사용된다.
계속해서, 도 13의 (e)에 도시한 바와 같이 상기 도전층(483)을 패터닝하여 게이트 가공을 행하여, 게이트 전극(49)을 형성한다. 이 때, 메모리 셀 어레이 내의 트랜지스터와 로직 회로 내의 로직 I/O의 게이트 전극(49)의 게이트 절연막은 각각 제1 산화막(45)으로 구성되고, 모두 동일한 막 두께가 된다.
다음으로, 도 13의 (f)에 도시한 바와 같이 게이트 전극(49)을 마스크에 이용하여 N형의 불순물을 기판(41)에 도입하고, 각 트랜지스터의 소스, 드레인 확산 영역(50)을 형성한다. 이 때, 각 게이트 전극(49)의 표면에도 N형의 불순물이 주입되어, 불순물 주입 영역(51)이 형성된다.
앞의 MOS 캐패시터에 있어서의 N+형 확산층(28)은 메모리 셀 어레이 및 로직 회로의 로직 I/O 형성 예정 영역의 채널 영역(44)에 불순물 확산을 행할 때에 동시에 N형 불순물을 MOS 캐패시터 영역으로 확산시키거나, 게이트 전극 가공 후에, 고가속 전압의 이온 주입법에 의해 N형 불순물을 게이트 전극을 스루시켜 MOS 캐패시터 영역에 도핑시킴으로써 형성한다.
이후는 도 13의 (g)에 도시한 바와 같이 층간 절연막(52)을 퇴적하여, 이 층간 절연막(52)에 대하여 소스, 드레인 확산 영역(50)의 표면에 통하는 컨택트홀을 개구하고, 이 컨택트홀을 매립하도록 도전층(53)을 형성함으로써, 각 소스, 드레인 확산 영역(50)으로부터 단자를 추출한다. 그리고, 층간 절연막(52)을 필요한 수만큼 적층함으로써 다층 배선을 형성한다.
또, P형 Si 기판에 P형 웰 내지 N형 웰을 형성할 수 있고, 통상은 로직 칩의 제조 공정과 마찬가지이다. 또한, 소자 분리용 홈의 깊이와 웰의 깊이는 어느 쪽이 깊어도 상관없다.
이러한 방법에 따르면, 동일한 제조 공정을 이용하여 불휘발성 반도체 기억 장치(100) 내의 메모리 셀과 주변 회로 및 연산 회로(200) 내의 트랜지스터를 제조할 수 있다. 즉, 적층 게이트 구조의 트랜지스터를 이용한 종래의 불휘발성 반도체 기억 장치를 제조하는 경우와 비교하여, 공정이 대폭 간단해지고, 제조 비용은 메모리 셀 어레이를 포함하지 않는 통상의 MOS형 반도체 집적 회로 장치와 거의 변하지 않는다.
또, 본 발명은 상기한 각 실시예 및 변형예에 한정되는 것이 아니라 여러가지의 변형이 가능한 것은 물론이다. 예를 들면, 상기 실시예 및 변형예에서는 메모리 셀 내의 선택 트랜지스터 및 셀 트랜지스터가 모두 N 채널의 MOS 트랜지스터로 구성되는 경우에 대해서 설명하였지만, 이것은 각각 P 채널의 MOS 트랜지스터를 이용하여 구성하도록 해도 된다.
P 채널의 MOS 트랜지스터를 이용한 경우의 메모리 셀 어레이의 등가 회로는 도 3, 도 7 및 도 11과 동일하게 되고, 단순히 N 채널의 MOS 트랜지스터가 P 채널의 MOS 트랜지스터로 치환될 뿐이다.
선택 트랜지스터 및 셀 트랜지스터로서 P 채널의 MOS 트랜지스터를 이용하는 경우, 선택 트랜지스터 및 셀 트랜지스터는 P형의 반도체 기판 내에 형성된 N형 웰 내에 형성된다. 이 경우, 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극은 N 채널의 MOS 트랜지스터를 이용한 경우와 마찬가지로, 동일한 층의 도전층을 이용하여 형성된다. 또한, 셀 트랜지스터의 채널 영역의 일부에 P+형 확산층이 형성된다.
P 채널의 MOS 트랜지스터를 이용한 메모리 셀에서, 데이터의 프로그램을 행 하는 경우, 전압의 인가 방법은 2가지 있다.
그 하나의 방법에서는 N형 웰 및 소스선에 0V가 인가되고, 워드선에는 P 채널 MOS 트랜지스터로 이루어지는 선택 트랜지스터가 온하는 전압, 예를 들면 0V가 인가되고, 비트선에는 부극성의 전압, 예를 들면 -5V가 인가된다.
이에 의해, 선택 메모리 셀의 MOS 트랜지스터의 소스 영역에는 소스선의 0V가 전해진다. 또한, 선택 메모리 셀의 MOS 캐패시터의 기판 측의 전극에는 비트선에 인가된 -5V의 전압이 전해진다. 그리고, MOS 캐패시터에 의한 용량 결합에 의해, 셀 트랜지스터의 게이트 전위가 강하하여, 셀 트랜지스터가 온 상태로 된다. 이에 의해, MOS 트랜지스터의 소스, 드레인 사이에 정공 전류가 흐름에 따라, 열 전자가 발생하여, MOS 트랜지스터의 소스 영역측의 에지에서, 이 열 전자가 게이트 전극에 주입됨으로써 프로그램이 행해진다.
두번째 방법에서는, N형 웰 및 소스선에 정극성의 고전압이 인가되고, 워드선에는 P 채널 MOS 트랜지스터로 이루어지는 선택 트랜지스터가 온하는 전압, 예를 들면 0V가 인가되어, 선택 비트선에는 0V가 인가된다.
이에 의해, 선택 메모리 셀의 MOS 트랜지스터의 소스 영역에는 소스선에 인가된 정극성의 고전압이 전해진다. 또한, 선택 메모리 셀의 MOS 캐패시터의 기판 측의 전극에는 비트선에 인가된 0V의 전압이 전해진다. 그리고, MOS 캐패시터에 의한 용량 결합에 의해, 셀 트랜지스터의 게이트 전위가 강하하여, 셀 트랜지스터가 온 상태로 된다. 이에 의해, MOS 트랜지스터의 소스, 드레인 사이에 정공 전류가 흐름에 따라 열 전자가 발생하여, MOS 트랜지스터의 소스 영역측의 에지에서, 이 열 전자가 게이트 전극에 주입됨으로써 프로그램이 행해진다.
데이터의 판독을 행할 때에는 N형 웰에 정극성의 전압이 인가되고, 선택 비트선 및 선택 워드선에는 0V가 인가되고, 비선택 비트선 및 비선택 워드선 및 소스선에는 각각 N형 웰에 인가되는 전압과 동일한 정극성의 전압이 인가된다.
선택 메모리 셀이 기입 상태이면, 셀 트랜지스터의 MOS 트랜지스터의 임계값 전압은 정극성의 값이므로, 셀 트랜지스터가 온 상태가 되어, 비트선에 전류가 흐른다.
한편, 선택 메모리 셀이 기입 상태가 아니면, 셀 트랜지스터의 MOS 트랜지스터의 임계값 전압은 부극성의 값이므로, 셀 트랜지스터는 오프 상태가 되어, 비트선에는 전류는 흐르지 않는다. 그리고, 비트선에 전류가 흐르는지의 여부가 감지 증폭기로 판정되어, "0", "1"의 데이터가 검지된다.
하기의 표 3은 선택 트랜지스터 및 셀 트랜지스터로서 P 채널 트랜지스터를 이용한 경우의 프로그램 시 및 판독 시의 각 전압을 정리하여 나타낸 것이다.
N형 웰 소스선 워드선 비트선
프로그램 1 0V 0V 0V -5V
프로그램 2 고전압 고전압 0V 0V
판독 정극성의 전압 정극성의 전압 0V 0V
본 기술 분야의 숙련된 자는 상술한 특징 및 이점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 일군의 발명 개념의 정신 또는 영역과 그들의 등가물로부터 벗 어남없이 다양한 변경이 이루어질 수 있다.
이상 본 발명에 따르면, 불휘발성 반도체 기억 장치는, 전기적으로 데이터 소거를 행할 수 있고, 종래와 같이 각 메모리 셀마다 독립적으로 N형 웰을 형성할 필요가 없기 때문에, 셀 면적을 작게 할 수 있다는 효과를 얻을 수 있다.

Claims (34)

  1. 게이트 전극을 갖는 MOS 트랜지스터를 포함하는 선택 트랜지스터와,
    상기 선택 트랜지스터의 일단에 접속된 소스선과,
    상기 선택 트랜지스터의 게이트 전극에 접속된 워드선과,
    부유 게이트 전극을 갖고, 그 일단이 상기 선택 트랜지스터의 타단에 접속되고, MOS 트랜지스터를 포함하는 셀 트랜지스터와,
    상기 셀 트랜지스터의 타단에 접속된 비트선
    을 포함하고,
    상기 셀 트랜지스터에 기억된 데이터의 소거를 행할 때에, 상기 소스선에는 제1 전압이 공급되고, 상기 워드선에는 제2 전압이 공급되며, 상기 비트선에는 제3 전압이 공급되며,
    상기 제1 및 제2 전압 각각은 정극성(positive polarity)의 전압이고, 상기 제3 전압은 접지 전압인 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 선택 트랜지스터와 상기 셀 트랜지스터 각각은 N 채널 MOS 트랜지스터를 포함하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 선택 트랜지스터와 상기 셀 트랜지스터의 게이트 전극들은 동일한 도전성 재료로 구성되어 있는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 선택 트랜지스터는 기판 영역에 형성된 소스 영역과 드레인 영역을 포함하고, 상기 셀 트랜지스터는 소스 영역과 드레인 영역을 포함하는데, 이들 중 하나의 영역은 상기 선택 트랜지스터의 소스 영역과 드레인 영역 중 하나의 영역이고, 상기 셀 트랜지스터는 상기 게이트 전극 아래 위치한 기판 영역의 일부에, 상기 셀 트랜지스터의 소스 영역과 드레인 영역 중 상기 하나의 영역에 접속되어 있는 확산 영역을 포함하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 셀 트랜지스터의 프로그램을 행할 때에, 상기 소스선에는 제1 전압이 공급되고, 상기 워드선에는 제2 전압이 공급되며, 상기 비트선에는 제3 전압이 공급되는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 제1 전압이 접지 전압이고, 상기 제2 전압이 정극성의 전압이며, 상기 제3 전압이 상기 제2 전압과는 다른 정극성의 전압인 불휘발성 반도체 기억 장치.
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  23. 게이트 전극을 갖는 MOS 트랜지스터를 포함하는 선택 트랜지스터와,
    상기 선택 트랜지스터의 일단에 접속된 소스선과,
    상기 선택 트랜지스터의 게이트 전극에 접속된 워드선과,
    부유 게이트 전극을 갖고, 그 일단이 상기 선택 트랜지스터의 타단에 접속되고, MOS 트랜지스터를 포함하는 셀 트랜지스터와,
    상기 셀 트랜지스터의 타단에 접속된 비트선
    을 포함하고,
    상기 셀 트랜지스터에 기억된 데이터의 소거를 행할 때에, 상기 소스선에는 제1 전압이 공급되고, 상기 워드선에는 제2 전압이 공급되며, 상기 비트선에는 제3 전압이 공급되며,
    상기 제1, 제2, 및 제3 전압 각각은 정극성의 전압이고, 상기 제3 전압은 상기 제1 및 제2 전압보다 낮은 전압인 불휘발성 반도체 기억 장치.
  24. 제23항에 있어서,
    상기 선택 트랜지스터와 상기 셀 트랜지스터 각각은 N 채널 MOS 트랜지스터를 포함하는 불휘발성 반도체 기억 장치.
  25. 제23항에 있어서,
    상기 선택 트랜지스터와 상기 셀 트랜지스터의 게이트 전극들은 동일한 도전성 재료로 구성되어 있는 불휘발성 반도체 기억 장치.
  26. 제23항에 있어서,
    상기 선택 트랜지스터는 기판 영역에 형성된 소스 영역과 드레인 영역을 포함하고, 상기 셀 트랜지스터는 소스 영역과 드레인 영역을 포함하는데, 이들 중 하나의 영역은 상기 선택 트랜지스터의 소스 영역과 드레인 영역 중 하나의 영역이고, 상기 셀 트랜지스터는 상기 게이트 전극 아래 위치한 기판 영역의 일부에, 상기 셀 트랜지스터의 소스 영역과 드레인 영역 중 상기 하나의 영역에 접속되어 있는 확산 영역을 포함하는 불휘발성 반도체 기억 장치.
  27. 제23항에 있어서,
    상기 셀 트랜지스터의 프로그램을 행할 때에, 상기 소스선에는 제1 전압이 공급되고, 상기 워드선에는 제2 전압이 공급되며, 상기 비트선에는 제3 전압이 공급되는 불휘발성 반도체 기억 장치.
  28. 제27항에 있어서,
    상기 제1 전압이 접지 전압이고, 상기 제2 전압이 정극성의 전압이며, 상기 제3 전압이 상기 제2 전압과는 다른 정극성의 전압인 불휘발성 반도체 기억 장치.
  29. 게이트 전극을 갖는 MOS 트랜지스터를 포함하는 선택 트랜지스터와,
    상기 선택 트랜지스터의 일단에 접속된 소스선과,
    상기 선택 트랜지스터의 게이트 전극에 접속된 워드선과,
    부유 게이트 전극을 갖고, 그 일단이 상기 선택 트랜지스터의 타단에 접속되고, MOS 트랜지스터를 포함하는 셀 트랜지스터와,
    상기 셀 트랜지스터의 타단에 접속된 비트선
    을 포함하고,
    상기 셀 트랜지스터로부터 데이터의 판독을 행할 때에, 상기 소스선에는 제1 전압이 공급되고, 상기 워드선에는 제2 전압이 공급되며, 상기 비트선에는 제3 전압이 공급되며,
    상기 제1 전압이 접지 전압이고, 상기 제2 전압이 정극성의 전압이며, 상기 제3 전압이 상기 제1 전압보다는 높고 상기 제2 전압보다는 낮은 정극성의 전압인 불휘발성 반도체 기억 장치.
  30. 제29항에 있어서,
    상기 선택 트랜지스터와 상기 셀 트랜지스터 각각은 N 채널 MOS 트랜지스터를 포함하는 불휘발성 반도체 기억 장치.
  31. 제29항에 있어서,
    상기 선택 트랜지스터와 상기 셀 트랜지스터의 게이트 전극들은 동일한 도전성 재료로 구성되어 있는 불휘발성 반도체 기억 장치.
  32. 제29항에 있어서,
    상기 선택 트랜지스터는 기판 영역에 형성된 소스 영역과 드레인 영역을 포함하고, 상기 셀 트랜지스터는 소스 영역과 드레인 영역을 포함하는데, 이들 중 하나의 영역은 상기 선택 트랜지스터의 소스 영역과 드레인 영역 중 하나의 영역이고, 상기 셀 트랜지스터는 상기 게이트 전극 아래 위치한 기판 영역의 일부에, 상기 셀 트랜지스터의 소스 영역과 드레인 영역 중 상기 하나의 영역에 접속되어 있는 확산 영역을 포함하는 불휘발성 반도체 기억 장치.
  33. 제29항에 있어서,
    상기 셀 트랜지스터의 프로그램을 행할 때에, 상기 소스선에는 제1 전압이 공급되고, 상기 워드선에는 제2 전압이 공급되며, 상기 비트선에는 제3 전압이 공급되는 불휘발성 반도체 기억 장치.
  34. 제33항에 있어서,
    상기 제1 전압이 접지 전압이고, 상기 제2 전압이 정극성의 전압이며, 상기 제3 전압이 상기 제2 전압과는 다른 정극성의 전압인 불휘발성 반도체 기억 장치.
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