KR100805838B1 - 엑스아이피 플래시 메모리 장치 및 그 프로그램 방법 - Google Patents

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KR100805838B1 KR1020060075714A KR20060075714A KR100805838B1 KR 100805838 B1 KR100805838 B1 KR 100805838B1 KR 1020060075714 A KR1020060075714 A KR 1020060075714A KR 20060075714 A KR20060075714 A KR 20060075714A KR 100805838 B1 KR100805838 B1 KR 100805838B1
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Abstract

본 발명은 XIP 플래시 메모리 장치에 관한 것으로, 본 발명에 따른 플래시 메모리 장치는, 워드 라인에 연결되는 게이트와 비트 라인에 연결되는 드레인을 갖는 셀 트랜지스터; 그리고 상기 셀 트랜지스터와 공통 소스 라인 사이에 연결되는 선택 트랜지스터를 포함하되, 상기 비트 라인을 전원 전압보다 높은 고전압으로 프리차지하고, 상기 프리차지된 비트 라인의 디스차지 여부에 따라 상기 셀 트랜지스터가 프로그램 또는 프로그램 금지된다.

Description

엑스아이피 플래시 메모리 장치 및 그 프로그램 방법{XIP FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
도 1은 일반적인 XIP 플래시 메모리의 셀 구조를 보여주는 회로도;
도 2는 본 발명에 따른 XIP 플래시 메모리의 셀 구조를 보여주는 회로도;
도 3은 본 발명에 따른 XIP 플래시 메모리 장치의 간략한 구조를 보여주는 블록도;
도 4는 도 3의 스위치 회로의 상세한 구성을 보여주는 회로도;
도 5는 본 발명의 XIP 플래시 메모리 장치의 프로그램 동작을 설명하는 타이밍도;
도 6은 본 발명의 XIP 플래시 메모리 장치의 각 동작에서의 바이어스 조건을 보여주는 표.
*도면의 주요부분에 대한 부호의 설명*
10, 20 : 일반적인 XIP 플래시 메모리의 셀 유닛
30, 40 : 본 발명에 따른 XIP 플래시 메모리의 셀 유닛
100 : 셀 어레이 110 : 메모리 셀 유닛
120 : 고전압 스위치 130 : X-디코더
140 : SI 드라이버 150 : GS 드라이버
160 : 셋업 전압 생성기 170 : 스위치 회로
180 : 읽기/쓰기 회로 190 : 제어 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 고속의 읽기 및 쓰기 동작이 가능한 플래시 메모리 장치에 관한 것이다.
일반적으로, 모바일 시스템에서 주메모리의 크기가 작거나 짧은 부트 시간이 필요할 경우 플래시 메모리에서 프로그램이 직접 실행이 되는 XIP (eXecution In Place; 이하 XIP) 기능을 사용한다. XIP 기술은 플래시 메모리에 저장된 실행 코드를 램에 전달하지 않고 플래시 메모리 내에서 실행할 수 있다. XIP 기술은 램의 메모리 요구량을 줄여주고, 많은 응용 프로그램이 동시에 실행될 수 있도록 해준다. 원시 NAND형 플래시 메모리는 XIP 기능을 제공하지 못했기 때문에, NOR형 플래시 메모리가 XIP 메모리로써 보편적이었다. 그러나 최근에는 NAND형 플래시 메모리도 XIP 기능을 구비할 수 있게 되었으며, 우수한 경제성 때문에 XIP 메모리로써 NOR 형 플래시 메모리를 대체하여 가고 있다. 여기서 NAND형 XIP 플래시 메모리는 스트링 선택 트랜지스터와 접지 선택 트랜지스터, 그리고 메모리 셀 트랜지스터를 각각 포함하여 메모리 셀 유닛(Memory cell unit)을 구성한다.
도 1은 일반적인 NAND형 XIP 플래시 메모리의 셀 구조를 간략히 보여주는 회로도이다. 도 1을 참조하면, 일반적인 XIP 플래시 메모리는 2개의 선택 트랜지스터(ST<x>, GT<x>)와 하나의 셀 트랜지스터(MC<x>)로 메모리 셀 유닛(Memory Cell Unit)을 구성한다. 이하에서는, 메모리 셀 유닛(10)의 각 구성 요소들에 대해서 설명하는 것으로 XIP 플래시 메모리의 셀 구조를 설명하기로 한다.
선택 트랜지스터 (ST<0>)는 일반적인 NAND형 플래시 메모리의 스트링 선택 트랜지스터(String Selection Transistor;SST)에 대응한다. 선택 트랜지스터 (GT<0>)는 일반적인 NAND형 플래시 메모리의 접지 선택 트랜지스터(Ground Selection Transistor;GST)에 대응한다. 그러나 XIP 플래시 메모리의 셀 트랜지스터(MC<0>)는 NAND형 플래시 메모리와 같이 직렬로 연결되는 복수의 셀 트랜지스터들이 아닌, 1개의 셀 트랜지스터로 구성된다. 하나의 메모리 셀 유닛은 각각 두 개의 선택 신호 라인(SSL<0>, GSL<0>) 및 워드 라인(WL<0>)을 통해서 선택 신호 및 워드 라인 전압을 제공받는다. 그리고 두 개의 선택 신호 라인(SSL<0>, GSL<0>) 및 워드 라인(WL<0>)은 선택 신호 및 워드 라인 전압을 제공하는 드라이버(미도시됨)에 연결된다. 메모리 셀 유닛 (10)은 선택 트랜지스터(ST<0>)에 의해서 비트 라인(BL<0>)과 연결된다. 메모리 셀 유닛 (10)은 선택 트랜지스터(GT<0>)를 통해서 공통 소스 라인(Common Source Line : CSL)과 연결된다. 셀 트랜지스터(MC<0>)의 제어 게이트로는 워드 라인이 연결된다.
상술한 낸드형 XIP 플래시 메모리 장치의 셀 구조에서, 메모리 셀 유닛 (10)의 프로그램 동작을 위해서는 비트 라인(BL<0>)으로 프로그램 데이터에 따라 0V(Data '0') 또는 VDD(Data '1')의 전압이 인가된다. 그리고, 선택 트랜지스터(ST<0>)의 제어 게이트로는 VDD, 선택 트랜지스터(GT<0>)의 제어 게이트로는 0V의 전압이 인가되며, 워드 라인(WL)으로는 프로그램 전압(VPGM)이 인가되는 것으로 프로그램 동작이 수행된다. 이때, 채널에 존재하는 전자들이 셀 트랜지스터(MC<0>)의 플로팅 게이트로 F-N 터널링(Fowler Nordheim Tunneling) 효과에 의해서 주입된다.
이상에서 설명된 3개의 트랜지스터로 구성되는 XIP 플래시 메모리의 메모리 셀 유닛는 프로그램이나 소거 동작이 모두 F-N 터널링(Fowler-Nordheim Tunneling) 효과에 의해서 수행된다. 따라서, 3개의 트랜지스터로 이루어진 XIP 플래시 메모리는 고속의 쓰기 및 읽기 동작이 가능하다. 3개의 트랜지스터로 하나의 메모리 셀 유닛을 구성하는 경우 상대적으로 큰 칩 면적을 차지한다. 또한 하나의 셀 단위를 선택하기 위해서 소요되는 선택 라인의 수가 많아진다. 따라서, 칩 면적을 줄이고도 F-N 터널링에 의한 고속의 프로그램 동작을 구현할 수 있는 XIP 플래시 메모리 장치에 대한 요구가 증가하고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 XIP 플래시 메모리 장치의 칩 면적을 감소시키는 데 있다.
본 발명의 다른 목적은 빠른 프로그램 및 소거 특성을 갖는 XIP 플래시 메모리 장치 및 그 셀 구조를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 워드 라인에 연결되는 게이트와 비트 라인에 연결되는 드레인을 갖는 셀 트랜지스터; 그리고 상기 셀 트랜지스터와 공통 소스 라인 사이에 연결되는 선택 트랜지스터를 포함하되, 상기 비트 라인을 전원 전압보다 높은 고전압으로 프리차지하고, 상기 프리차지된 비트 라인의 디스차지 여부에 따라 상기 셀 트랜지스터가 프로그램 또는 프로그램 금지된다.
바람직한 실시예에 있어서, 프로그램 구간에서, 상기 선택 트랜지스터는 차단된다.
바람직한 실시예에 있어서, 상기 프로그램 구간에서, 상기 선택 트랜지스터는 상기 공통 소스 라인이 양의 전압으로 바이어스됨으로써 차단된다.
바람직한 실시예에 있어서, 상기 프로그램 구간의 비트 라인 셋업 동작시 상기 비트 라인은 상기 고전압으로 프리차지(Pre-charge)되고; 상기 프로그램 구간의 프로그램 실행 동작시 상기 워드 라인으로 프로그램 전압이 인가되고, 상기 비트 라인은 접지 레벨로 디스차지(Dis-charge)됨으로써 상기 셀 트랜지스터는 프로그램된다.
바람직한 실시예에 있어서, 상기 프로그램 실행 동작시, 프로그램 금지되는 셀 트랜지스터의 비트 라인은 상기 고전압을 유지한다.
바람직한 실시예에 있어서, 상기 고전압은 상기 프로그램 전압과의 전위차에 의해 상기 셀 트랜지스터의 F-N 터널링을 차단하기 위한 전압이다.
바람직한 실시예에 있어서, 상기 셀 트랜지스터는 F-N 터널링에 의해 프로그램 또는 소거된다.
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상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 비트 라인들에 각각 연결된 복수의 메모리 셀 유닛들을 포함하는 메모리 셀 어레이와; 상기 비트 라인들 중 어느 하나를 선택하도록 그리고 상기 비트 라인들로 셋업 전압을 공급하도록 구성된 스위치 회로와; 상기 스위치 회로에 의해서 선택된 비트 라인으로 프로그램 데이터에 대응하는 비트 라인 전압을 공급하는 기입 회로와; 그리고 비트 라인 셋업 구간 동안 상기 비트 라인들이 상기 셋업 전압으로 프리차지되도록 그리고 프로그램 구간 동안 상기 선택된 비트 라인으로 공급되는 상기 셋업 전압이 차단되도록 상기 스위치 회로를 제어하는 제어 회로를 포함한다.
바람직한 실시예에 있어서, 상기 복수의 메모리 셀 유닛들 각각은, 워드 라인에 연결되는 제어 게이트와 비트 라인에 직접 연결되는 드레인을 갖는 메모리 셀 트랜지스터와; 그리고 선택 신호에 응답하여 상기 메모리 셀 트랜지스터의 소스와 공통 소스 라인을 연결하는 선택 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 스위치 회로는, 상기 비트 라인들로 상기 셋업 전압을 각각 제공하는 복수의 충전 스위치(CMT); 상기 기입 회로로부터 상기 비트 라인 전압을 전달받는 메인 스위치(MT); 및 상기 비트 라인들 각각을 상기 메인 스위치로 연결 또는 차단하는 하는 복수의 선택 스위치(SMT)를 포함한다.
바람직한 실시예에 있어서, 상기 비트 라인 셋업 구간 동안, 상기 복수의 충전 스위치(CMT) 각각은 턴온(Turn-on) 된다.
바람직한 실시예에 있어서, 상기 프로그램 구간 동안, 상기 제어 회로는 상기 선택된 비트 라인에 대응하는 충전 스위치는 차단하고, 상기 선택된 비트 라인에 대응하는 선택 스위치는 턴온 시킨다.
바람직한 실시예에 있어서, 상기 프로그램 구간 동안, 상기 메인 스위치는 상기 프로그램 데이터가 '1'인 경우 차단(Cut off)된다.
바람직한 실시예에 있어서, 상기 제어 회로에 의해 상기 메인 스위치의 게이트에 인가되는 전압 레벨과 상기 비트 라인 전압의 레벨은 동일하다.
바람직한 실시예에 있어서, 상기 선택된 비트 라인은 플로팅(Floating) 된다.
바람직한 실시예에 있어서, 상기 프로그램 구간 동안, 상기 워드 라인으로는 프로그램 전압이, 상기 선택 트랜지스터의 게이트로는 상기 선택 트랜지스터를 차단하도록 상기 선택 신호가 각각 제공된다.
바람직한 실시예에 있어서, 상기 제어 회로는 비선택된 메모리 셀 유닛의 비트 라인들로는 상기 셋업 전압이 유지되도록 제어한다.
바람직한 실시예에 있어서, 상기 메모리 셀 유닛들의 워드 라인으로 워드 라인 전압을 제공하는 워드 라인 전압 발생기를 더 포함한다.
바람직한 실시예에 있어서, 상기 선택 신호를 생성하는 선택 신호 발생기를 더 포함한다.
바람직한 실시예에 있어서, 상기 셋업 전압을 제공하는 셋업 전압 생성기를 더 포함한다.
상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치의 프로그램 방법은, 선택 트랜지스터를 통해 공통 소스 라인에 연결된 메모리 셀 트랜지스터를 제공하는 단계와; 상기 메모리 셀 트랜지스터에 직접 연결된 비트 라인을 셋업 전 압(VPASS)으로 충전하는 단계와; 그리고 상기 비트 라인으로의 셋업 전압 공급을 차단한 후, 프로그램 데이터에 따라 상기 비트 라인을 접지 전압으로 또는 플로팅 상태로 설정하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 비트 라인을 셋업 전압(VPASS)으로 충전하는 단계는 상기 공통 소스 라인을 소정의 전원 전압 레벨로 상승시키는 단계를 더 포함한다.
바람직한 실시예에 있어서, 상기 비트 라인을 접지 전압으로 또는 플로팅 상태로 설정하는 단계는 상기 선택된 메모리 셀의 워드 라인으로는 프로그램 전압이, 상기 선택된 메모리 셀의 선택 트랜지스터로는 차단 전압이 제공되는 단계를 더 포함한다.
바람직한 실시예에 있어서, 상기 프로그램 데이터가 '1'인 경우 상기 비트 라인은 플로팅된다.
바람직한 실시예에 있어서, 상기 프로그램 데이터가 '0'인 경우 상기 비트 라인은 접지 전압으로 바이어스된다.
바람직한 실시예에 있어서, 상기 접지 전압으로 비트 라인이 바이어스되는 셀 트랜지스터는 F-N 터널링 효과에 의하여 프로그램된다.
바람직한 실시예에 있어서, 상기 프로그램 데이터에 따라 상기 비트 라인을 접지 전압으로 또는 플로팅 상태로 설정하는 단계에 뒤따르는 상기 비트 라인을 접지 레벨로 설정하는 회복(Recovery) 단계를 더 포함한다.
이상의 본 발명에 따른 XIP 플래시 메모리 장치 및 셀 구조에 따르면, 2개의 트랜지스터로 하나의 메모리 셀 유닛을 이루면서도 고속의 프로그램 동작이 가능하다. 따라서, 본 발명은 칩 면적은 감소되었으나 고속의 쓰기 동작이 가능한 XIP 플래시 메모리 장치를 제공할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예를 보여주는 회로도이다. 도 2를 참조하면, 본 발명의 XIP 플래시 메모리 장치는 도 1의 셀 구조에서 선택 트랜지스터(ST<x>)가 제거된 메모리 셀 구조를 갖는다. 특히, 선택 트랜지스터(ST<x>)가 제거됨에 따라, 선택 신호 라인(SSL)이 필요치 않으며, 메모리 셀 어레이에서 칩 면적의 감소가 가능하다. 그리고, 선택 트랜지스터(ST<x>)를 제어하기 위한 구동수단도 필요치 않아 제어 방식을 간략화할 수 있다.
메모리 셀 유닛 (30)은 선택 트랜지스터(ST<0>)가 제거되고, 선택 트랜지스터(GT<0>)에 의해서 공통 소스 라인(CSL)에 연결 또는 차단된다. 하나의 메모리 셀 유닛(30)은 하나의 선택 트랜지스터(GT<0>)와 하나의 셀 트랜지스터(MC<0>)를 포함한다. 따라서, 하나의 메모리 셀 유닛(30)은 하나의 선택 라인(GSL)에 의해서 선택 동작이 이루어진다. 여기서, 프로그램 동작을 제외한 읽기, 소거 동작 등은 일반적인 XIP 플래시 메모리와 동일한 바이어스 조건에서 수행될 수 있다. 고속의 쓰기 동작을 위한 본 발명의 메모리 장치의 제어 방식 및 장치는 이하에서 설명하기로 한다. 그리고 모든 메모리 셀 유닛들은 메모리 셀 유닛 (30)과 동일한 셀 구조를 갖는다.
도 3은 본 발명에 따른 셀 구조를 갖는 플래시 메모리 장치를 간략히 설명하는 블록도이다. 도 3을 참조하면, 본 발명의 플래시 메모리 장치의 메모리 셀 어레이(100)는 도 2의 비트 라인과의 연결은 제어하는 선택 트랜지스터(ST<x>)가 제거된 메모리 셀 유닛 (110)과 동일한 메모리 셀 유닛들을 포함한다. 또한, 이러한 메모리 셀 구조는 F-N 터널링에 의한 프로그램 및 소거 동작을 구현하기 위해 비트 라인(BL)을 제어하는 회로들을 포함한다.
메모리 셀 어레이(100)는 비트 라인(BL)과의 연결은 제어하는 선택 트랜지스터(ST<x>) 없이 셀 트랜지스터(MC<x>)가 직접 비트 라인에 연결되는 셀 구조의 메모리 셀 유닛 (110)을 포함한다. 또한, 행과 열 방향으로 교차하는 워드 라인(WL)과 비트 라인의 교차점에 상술한 메모리 셀 유닛이 각각 배열된다.
고전압 스위치(120)는 X-디코더(130)에 의해서 선택되는 블록 단위 또는 메모리 셀 어레이의 특정 영역을 선택하여 워드 라인(WL) 전압과 선택 트랜지스터(GT<x>)의 게이트 전압을 메모리 셀 어레이(100)로 제공한다. 고전압 스위치(120)는 어드레스(ADD)에 의해 지정되는 메모리 단위(예를 들면 블록 단위)를 선택하도록 제어된다.
X-디코더(130)는 행 어드레스(Row Address)에 응답하여 선택된 블록이나 메모리 셀 어레이 특정 영역을 선택한다. 특히 선택되는 영역의 고전압 스위치(120)를 턴-온 하여 워드 라인 전압과 선택 트랜지스터(GT)의 게이트 전압이 셀 어레이(100)로 전달되도록 고전압 스위치(120)를 활성화한다.
워드 라인 전압 드라이버(140)는 메모리 셀 어레이(100)의 워드 라인으로 제공되는 전압을 생성한다. 프로그램 동작시, 워드 라인 전압 드라이버(140)는 일반적으로 스텝 펄스 전압을 생성하여 선택되는 메모리 셀의 제어 게이트로 제공한다.
접지 선택 전압 드라이버(150)는 메모리 셀 유닛에 대응하는 선택 트랜지스터(GT<x>)의 게이트로 생성되는 전압을 제공한다.
셋업 전압 생성기(160)는 메모리 셀 어레이의 각 비트 라인으로 제공되는 전압을 생성한다. 특히 프로그램 동작 시, 비트 라인 셋업(Bit line setup) 구간 및 프로그램 실행(Program execution) 구간에서 프로그램 금지(Program Inhibit)를 위한 셋업 전압(VPWR)을 생성한다. 셋업 전압 생성기(160)에 의하여 생성된 셋업 전압(VPWR)은 비선택된 메모리 셀(MC<x>)의 채널 전위를 설정한다. 비선택된 메모리 셀(MC<x>)의 워드 라인으로 프로그램 전압(VPGM)이 인가되더라도 셋업 전압(VPWR)으로 설정된 채널 전위에 의하여 F-N 터널링을 유발할 정도의 전계는 형성되지 못한다. 셋업 전압(VPWR)은 바람직하게는 VPASS(약 7~8V) 레벨로 제공될 수 있다.
스위치 회로(170)는 프로그램 동작시, 셋업 전압 생성기(160)으로부터 생성된 셋업 전압(VPWR)을 비트 라인들로 제공한다. 스위치 회로(170)는 제어 회로(190)로부터의 제어 신호와 읽기/쓰기 회로(180)로부터의 프로그램 데이터(Program Data)에 응답하여 비트 라인을 선택한다. 스위치 회로(170)는 선택된 비트 라인에 대해서 플로팅(Floating) 상태로 설정하거나 또는 디스차지(Discharge)한다.
읽기/쓰기 회로(180)는 프로그램 동작시에는 프로그램 데이터에 대응하는 신 호(VDD 또는 0V)를 스위치 회로(170)에 의해서 선택된 비트 라인으로 제공한다. 독출 동작시에는 각 비트 라인으로부터 제공되는 메모리 셀의 데이터를 감지하여 외부로 제공한다.
제어 회로(190)는 열 어드레스(Column address : CA)에 응답하여 스위치 회로(170)를 제어한다. 제어 회로(190)는 프로그램 동작시에 스위치 회로(170)가 비트 라인 셋업(Bit line setup) 동작, 프로그램 실행(Program execution) 및 회복(Recovery) 동작을 수행하도록 제어한다. 스위치 회로(170)는 읽기/쓰기 회로(180)로부터 제공되는 입출력 데이터(I/O Data)에 대응하는 전압을 비트 라인으로 제공한다.
이상에서 설명된 본 발명에 따른 메모리 셀 구조를 갖는 XIP 플래시 메모리 장치는 메모리 셀 유닛당 하나의 선택 트랜지스터를 포함한다. 하나의 선택 트랜지스터를 포함하는 셀 구조를 가지고도, 스위치 회로(170) 및 제어 회로(190) 각각의 동작에 따라 F-N 터널링에 의한 고속의 프로그램 동작이 가능하다.
도 4는 본 발명의 메모리 셀 구조를 갖는 XIP 플래시 메모리 장치의 프로그램 동작시에 이루어지는 비트 라인 제어 동작을 간략히 보여주기 위한 회로도이다. 도 4를 참조하면, 특히 본 발명의 스위치 회로(170)는 제어 회로(190)의 제어 동작에 응답하여 비트 라인의 선택 및 비트 라인 전압을 인가한다. 스위치 회로(170)는 이러한 선택 동작을 통하여 프로그램 및 소거 동작이 모두 F-N 터널링에 의해서 이루어지도록 한다. 여기서, 앞서 도시된 도 3에서와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다.
스위치 회로(170)는 메모리 셀 어레이(100)에 연결된 모든 비트 라인들(BL<0>~BL<k>)과 연결된다. 스위치 회로(170)는 소정의 단위(예를 들면 블록 단위) 에 해당하는 비트 라인들을 제어하는 복수의 스위치부(171)를 포함한다. 이러한 구조에 따르면, 셋업 전압 생성기(160)로부터 전달되는 셋업 전압(VPWR)이 제어 회로(190)의 제어에 따라 선택된 각각의 비트 라인으로 제공된다. 그리고 프로그램 데이터에 대응되도록 읽기/쓰기 회로(180)에서 제공되는 비트 라인 설정 전압이 각각의 비트 라인으로 전달된다.
상술한 스위치 회로(170)의 동작을 보다 상세히 설명하면, 셋업 전압 생성기(160)에서 생성되는 셋업 전압(VPWR)은 제어 회로(190)에 의해 제어되는 충전 스위치(CMT<0>~CMT<n-1>)에 의해서 각 비트 라인들(BL<0>~BL<n-1>)로 전달된다. 특히, 비트 라인 셋업 구간에서 각각의 비트 라인으로는 동일한 레벨을 갖는 셋업 전압(VPWR=VPASS)이 인가된다. 셋업 전압 (VPASS)는 비트 라인 각각에 대응되는 충전 스위치(CMT<0>~CMT<n-1>)에 의해서 각각의 비트 라인으로 공급 또는 차단된다. 충전 스위치(CMT<0>~CMT<n-1>)는 제어 회로(190)로부터 출력되는 스위치 제어 신호(CBL<0>~CBL<n-1>)에 각각 응답하여 동작한다.
또한, 각각의 비트 라인은 제어 회로(190)에 의해서 제어되는 선택 스위치(SMT<0>~SMT<n-1>) 및 메인 스위치(MT)에 의해서 읽기/쓰기 회로(180)와 연결 및 차단된다. 프로그램 동작시에 선택되는 비트 라인으로는 읽기/쓰기 회로(180)로부터 제공되는 비트 라인 전압이 상술한 선택 스위치(SMT<0>~SMT<n-1>) 및 메인 스위치(MT)에 의해서 전달된다. 여기서, 충전 스위치(CMT<0>~CMT<n-1>) 및 선택 스위 치(SMT<0>~SMT<n-1>)들은 고전압에서도 정상적인 스위칭이 가능한 고전압 스위치로 구성하는 것이 바람직함은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
이상의 스위치 회로(170)에 의한 비트 라인 설정을 통하여 본 발명의 메모리 셀을 F-N 터널링에 의해 고속으로 프로그램할 수 있다. 특히, 스위치 회로(170)는 비트 라인 셋업 구간 동안에는 모든 비트 라인을 셋업 전압(VPASS)으로 프리차지(Precharge)한다. 이어서, 프로그램 실행 구간 동안 스위치 회로(170)는 선택된 메모리 셀 유닛의 비트 라인만을 디스차지(Discharge)하며, 이때 선택된 메모리 셀 유닛의 워드 라인에 프로그램 전압이 인가된다. 상술한 프로그램 방식에 따르면, 하나의 선택 트랜지스터를 갖고도 F-N 터널링에 의한 고속의 프로그램 동작이 구현될 수 있다.
도 5는 도 4에서 메모리 셀 유닛 (110)을 프로그램하는 경우 제공되는 신호들의 변화를 보여주는 타이밍도이다. 메모리 셀 유닛(110)을 프로그램하는 경우, 모든 비트 라인을 프리차지(Precharge)하기 위한 비트 라인 셋업(Bit line setup) 구간과 프로그램 실행(Program execution) 구간 및 회복 구간(Recovery)을 포함한다. 이하 본 발명에 따른 XIP 플래시 메모리 장치의 프로그램 동작이 도 4에 의거하여 상세히 설명될 것이다.
메모리 셀 유닛 (110)을 프로그램하기 위해 비트 라인 셋업 동작이 시작되면, 제어 회로(190)는 각 비트 라인에 대응하는 스위치 제어 신호(CBL<0>~CBL<n-1>)를 출력한다. 제어 회로(190)는 스위치 제어 신호(CBL<0>~CBL<n-1>)를 통하여 모든 비트 라인을 셋업 전압(VPASS) 레벨로 충전한다. 비트 라인 셋업 구간 동안 공통 소스 라인(CSL)은 전원 전압(VDD)의 레벨로 상승하게 된다. 이때, 스위치 회로(170)는 비트 라인 셋업 동작을 수행하기 위해 셋업 전압 생성기(160)에서 생성되는 셋업 전압(VPASS)을 각각의 비트 라인으로 공급한다. 이러한 동작을 위해 제어 회로(190)는 충전 스위치(CMT<0>~CMT<n-1>)들이 모두 턴-온(Turn on) 되도록 스위치 제어 신호(CBL<0>~CBL<n-1>)를 출력한다. 그리고 제어 회로(190)는 선택된 비트 라인의 선택 스위치(SMT<0>)를 턴-온하고, 메인 스위치(MT)는 차단되도록 제어신호(BLSHL)을 출력한다. 그러면 모든 비트 라인들은 셋업 전압(VPASS)의 레벨로 프리차지(Precharge) 된다.
비트 라인 셋업 동작이 종료되면, 워드 라인에 프로그램 전압(VPGM)이 인가되는 프로그램 실행(Program execution) 구간이 이어진다. 프로그램 실행 구간에서는 선택된 메모리 셀 유닛에 대응하는 비트 라인(BL<0>)으로는 접지 전압(0V)이 인가된다. 이것은 셀 트랜지스터의 채널 전위를 접지 레벨로 고정하기 위한 동작이다. 동시에 제어 회로(190)는 선택된 비트 라인의 충전 스위치(CMT<0>)를 차단한다. 스위치 회로(170)는 읽기/쓰기 회로(180)로부터 제공되는 프로그램 데이터에 대응하는 비트 라인 전압을 선택된 비트 라인으로 공급한다. 프로그램 실행 구간(Program execution period) 동안의 동작을 상세히 설명하면 다음과 같다.
만일, 프로그램 데이터가 '1'인 경우 선택된 비트 라인(BL<0>)은 프로그램의 금지(Program Inhibit)를 위해서 채널 전위가 셋업 전압(VPASS)을 유지하거나 채널이 부스팅(Boosting)되어야 한다. 충전 스위치(CMT<0>)는 프로그램 실행 구 간(Program exec.)에서 제어신호(CBL<0>)에 의하여 차단되고, 선택 스위치(SMT<0>)는 턴온된다. 그리고 읽기/쓰기 회로(180)와 비트 라인들(BL<0>~BL<n-1>)을 연결하는 스위치 (MT)로 제어 신호(BLSHL)가 레벨 (VDD)로 제공된다. 이 경우, 읽기/쓰기 회로(180)는 프로그램 데이터 '1'에 대응하는 전압 (VDD)를 메인 스위치(MT)의 소스(Source)로 제공한다. 그러면 메인 스위치(MT)는 게이트 전압(BLSHL=VDD)과 소스 전압(VDD)이 동일하므로 실질적으로 차단(Vgs < Vth : Cut off)된다. 선택 트랜지스터(GT<0>) 또한 선택 신호(GSL<0>)에 의해서 차단(Turn-off)되므로 비트 라인(BL<0>)와 셀 트랜지스터(MC<0>)의 채널은 플로팅(Floating) 상태가 된다. 따라서, 워드 라인(WL<0>)에 프로그램 전압(VPGM)이 인가되더라도 메모리 셀(MC<0>)는 부스팅(Boosting) 효과에 의해서 프로그램 금지(Program Inhibit)된다. 결국, 프로그램 데이터 '1'로 메모리 셀(MC<0>)이 프로그램되는 것과 같다.
반면에, 프로그램 데이터가 '0'인 경우 선택된 비트 라인(BL<0>)의 프리차지된 셋업 전압(VPASS)은 접지 전위(0V)로 디스차지(Discharge) 되어야 한다. 충전 스위치(CMT<0>)는 프로그램 실행 구간(Program execution period)에서 제어신호(CBL<0>)에 의하여 차단되고, 선택 스위치(SMT<0>)는 턴온된다. 그리고 읽기/쓰기 회로(180)와 비트 라인들(BL<0>~BL<n-1>)을 연결하는 메인 스위치(MT)로 제어 신호(BLSHL)가 레벨 (VDD)로 제공된다. 읽기/쓰기 회로(180)는 프로그램 데이터 '0'에 대응하도록 접지 전압(0V)을 메인 스위치(MT)의 소스(Source)로 제공한다. 메인 스위치(MT)는 게이트 전압 (BLSHL=VDD)에 의해서 턴-온되며, 프리차지된 셋업 전압(VPASS)은 디스차지된다. 이때, 메모리 셀(MC<0>)의 게이트로 프로그램 전 압(VPGM)이 인가되면, F-N 터널링을 유발하기에 충분한 전계가 제어 게이트와 채널간에 형성된다. 결국, 프로그램 데이터 '0'로 메모리 셀(MC<0>)이 프로그램된다.
그러나, 프로그램 데이터에 상관없이 선택되지 않은 비트 라인들(Unselected BL<1~n-1>)의 비트 라인 셋업 구간에서 제공된 셋업 전압(VPASS)은 프로그램 실행 구간에서도 유지된다. 여기서, 프로그램 전압(VPGM)의 파형은 하나의 구형파로 본 도면에 도시되었으나, 일반적으로는 점차적으로 증가하는 증가형 스텝 펄스(Incremental Step Pulse)의 형태를 갖는다.
상술한 프로그램 실행(Program execution) 구간이 종료되면, 회복(Recovery) 구간이 이어진다. 이때, 모든 비트 라인은 셋업 전압 생성기(160)로부터 전달되는 접지 전압(0V)으로 천이한다.
이상의 타이밍도를 참조하면, 본 발명에 따른 메모리 셀 유닛은 프로그램 동작시에는 스위치 회로(180)에 의해서 비트 라인 전압이 제공되는 것으로 바이어스 조건이 충족된다. 특히 선택된 메모리 셀 유닛의 비트 라인은 접지 레벨(0V)로 바이어스 가능하여, F-N 터널링에 의해 플로팅 게이트에 전자가 주입되는 고속의 프로그램 동작이 가능하다.
도 6은 본 발명에 따른 접지 측 선택 트랜지스터만을 갖는 XIP 플래시 메모리 장치에서, 각각의 동작별 바이어스 조건을 간략히 보여주는 표이다. 도 6을 참조하면, 각각의 동작에서의 바이어스 조건은 프로그램 동작을 제외하고는 일반적인 XIP 플래시 메모리 장치와 동일하다. 단, 비트 라인과 연결되는 선택 트랜지스터를 제어하는 선택 신호 라인이 없다는 차이만 존재한다. 그러나 프로그램 동작시에는 앞서 도 4 내지 도 5에서 설명되었으나, 스위치 회로(180)에 의해서 비트 라인의 전압이 접지 레벨로 설정될 것이다.
독출 동작시, 선택된 메모리 셀 유닛의 선택 라인(GSL)으로는 턴-온 전압(VREAD)가 공급되는 것으로 셀 트랜지스터(MC)와 공통 소스 라인(CSL)을 연결한다. 이때 비트 라인은 읽기/쓰기 회로로부터 제공되는 감지 전압(VBLP)이 제공될 것이다. 비선택 메모리 셀 유닛의 비트 라인으로는 접지 전압(0V)이 인가된다.
검증 동작시, 선택된 메모리 셀 유닛의 바이어스 구성은 워드 라인을 제외하고는 독출 동작과 동일하다. 이때 워드 라인(WL)으로는 규정된 레벨의 검증 전압(VVFY)이 제공되어 메모리 셀 트랜지스터의 문턱 전압의 상태를 감지하여 패스(PASS) 또는 페일(FAIL) 여부를 감지하도록 한다.
소거 동작시, 선택된 메모리 셀 유닛의 워드 라인으로는 접지 레벨(0V)이, 그리고 벌크(Bulk)로는 20V정도의 고전압이 인가된다. 선택 라인이나 비트 라인, 그리고 비선택된 워드 라인(WL)은 플로팅 상태로 유지된다. 상술한 바이어스 조건에 따라 선택된 메모리 셀 유닛의 플로팅 게이트에 존재하는 전자가 채널 영역으로 이탈하는 F-N 터널링이 발생한다.
상술한 바이어스 조건에 따르면, XIP 플래시 메모리의 제반 동작을 제어하기 위한 제어 신호의 제공에 있어서도 선택 라인(SSL)을 별도로 구비할 필요가 없다. 이상을 종합하여 고려할 때, 메모리 셀 유닛당 요구되는 트랜지스터 수를 줄일 수 있고, 제어 신호를 인가하는 라인의 감소에 따라 XIP 플래시 메모리의 제반 제어 동작의 간소화도 가능하다. 그리고 칩 면적의 감소에도 F-N 터널링에 의한 고속의 프로그램 동작을 구현할 수 있다.
이상의 본 발명에 따른 XIP 플래시 메모리 장치의 셀 구조에 따르면, 칩 사이즈의 축소에 한계를 제공하던 선택 트랜지스터 및 선택 라인의 수를 줄일 수 있다. 그리고 감소된 선택 트랜지스터(SST) 및 선택 라인(SSL)에도 불구하고 고속의 프로그램 동작이 가능한 XIP 플래시 메모리 장치를 제공할 수 있다. 그리고 선택 라인의 감소에 따라, 제어 구조가 간소화된 XIP 플래시 메모리 장치를 제공할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 XIP 플래시 메모리 장치는 하나의 선택 트랜지스터를 포함하는 메모리 셀 유닛을 구성하면서도 F-N 터널링에 의한 프로그램 동작이 가능하여 고속의 읽기/쓰기 동작이 가능하다.

Claims (27)

  1. 워드 라인에 연결되는 게이트와 비트 라인에 연결되는 드레인을 갖는 셀 트랜지스터; 그리고
    상기 셀 트랜지스터와 공통 소스 라인 사이에 연결되는 선택 트랜지스터를 포함하되,
    상기 비트 라인을 전원 전압보다 높은 고전압으로 프리차지하고, 상기 프리차지된 비트 라인의 디스차지 여부에 따라 상기 셀 트랜지스터가 프로그램 또는 프로그램 금지되는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    프로그램 구간에서, 상기 선택 트랜지스터는 차단되는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 프로그램 구간에서, 상기 선택 트랜지스터는 상기 공통 소스 라인이 양의 전압으로 바이어스됨으로써 차단되는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 프로그램 구간의 비트 라인 셋업 동작시 상기 비트 라인은 상기 고전압으로 프리차지(Pre-charge)되고;
    상기 프로그램 구간의 프로그램 실행 동작시 상기 워드 라인으로 프로그램 전압이 인가되고, 상기 비트 라인은 접지 레벨로 디스차지(Dis-charge)됨으로써 상기 셀 트랜지스터는 프로그램되는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 프로그램 실행 동작시, 프로그램 금지되는 셀 트랜지스터의 비트 라인은 상기 고전압을 유지하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 고전압은 상기 프로그램 전압과의 전위차에 의해 상기 셀 트랜지스터의 F-N 터널링을 차단하기 위한 전압인 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 셀 트랜지스터는 F-N 터널링에 의해 프로그램 또는 소거되는 것을 특징으로 하는 플래시 메모리 장치.
  8. 비트 라인들에 각각 연결된 복수의 메모리 셀 유닛들을 포함하는 메모리 셀 어레이와;
    상기 비트 라인들 중 어느 하나를 선택하도록 그리고 상기 비트 라인들로 셋업 전압을 공급하도록 구성된 스위치 회로와;
    상기 스위치 회로에 의해서 선택된 비트 라인으로 프로그램 데이터에 대응하는 비트 라인 전압을 공급하는 기입 회로와; 그리고
    비트 라인 셋업 구간 동안 상기 비트 라인들이 상기 셋업 전압으로 프리차지되도록 그리고 프로그램 구간 동안 상기 선택된 비트 라인으로 공급되는 상기 셋업 전압이 차단되도록 상기 스위치 회로를 제어하는 제어 회로를 포함하는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수의 메모리 셀 유닛들 각각은,
    워드 라인에 연결되는 제어 게이트와 비트 라인에 직접 연결되는 드레인을 갖는 메모리 셀 트랜지스터와;
    선택 신호에 응답하여 상기 메모리 셀 트랜지스터의 소스와 공통 소스 라인을 연결하는 선택 트랜지스터를 포함하는 플래시 메모리 장치.
  10. 제 8 항에 있어서,
    상기 스위치 회로는,
    상기 비트 라인들로 상기 셋업 전압을 각각 제공하는 복수의 충전 스위치(CMT);
    상기 기입 회로로부터 상기 비트 라인 전압을 전달받는 메인 스위치(MT); 및
    상기 비트 라인들 각각을 상기 메인 스위치로 연결 또는 차단하는 하는 복수 의 선택 스위치(SMT)를 포함하는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 비트 라인 셋업 구간 동안, 상기 복수의 충전 스위치(CMT) 각각은 턴온(Turn-on) 되는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 10 항에 있어서,
    상기 프로그램 구간 동안, 상기 제어 회로는 상기 선택된 비트 라인에 대응하는 충전 스위치는 차단하고, 상기 선택된 비트 라인에 대응하는 선택 스위치는 턴온하는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 프로그램 구간 동안, 상기 메인 스위치는 상기 프로그램 데이터가 '1'인 경우 차단(Cut off)되는 것을 특징으로 하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제어 회로에 의해 상기 메인 스위치의 게이트에 인가되는 전압 레벨과 상기 비트 라인 전압의 레벨은 동일한 것을 특징으로 하는 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 선택된 비트 라인은 플로팅(Floating) 되는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 9 항에 있어서,
    상기 프로그램 구간 동안, 상기 워드 라인으로는 프로그램 전압이, 상기 선택 트랜지스터의 게이트로는 상기 선택 트랜지스터를 차단하도록 상기 선택 신호가 각각 제공되는 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제어 회로는 비선택된 메모리 셀 유닛의 비트 라인들로 인가되는 상기 셋업 전압이 유지되도록 상기 스위치 회로를 제어하는 플래시 메모리 장치.
  18. 제 9 항에 있어서,
    상기 메모리 셀 유닛들의 워드 라인으로 워드 라인 전압을 제공하는 워드 라인 전압 발생기를 더 포함하는 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    상기 선택 신호를 생성하는 선택 신호 발생기를 더 포함하는 플래시 메모리 장치.
  20. 제 19 항에 있어서,
    상기 셋업 전압을 제공하는 셋업 전압 생성기를 더 포함하는 플래시 메모리 장치.
  21. 선택 트랜지스터를 통해 공통 소스 라인에 연결된 메모리 셀 트랜지스터를 제공하는 단계와;
    상기 메모리 셀 트랜지스터에 직접 연결된 비트 라인을 셋업 전압(VPASS)으로 충전하는 단계와; 그리고
    상기 비트 라인으로의 셋업 전압 공급을 차단한 후, 프로그램 데이터에 따라 상기 비트 라인을 접지 전압으로 또는 플로팅 상태로 설정하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
  22. 제 21 항에 있어서,
    상기 비트 라인을 셋업 전압(VPASS)으로 충전하는 단계는 상기 공통 소스 라인을 소정의 전원 전압 레벨로 상승시키는 단계를 포함하는 프로그램 방법.
  23. 제 21 항에 있어서,
    상기 비트 라인을 접지 전압으로 또는 플로팅 상태로 설정하는 단계는 상기 선택된 메모리 셀의 워드 라인으로 프로그램 전압을 그리고 상기 선택된 메모리 셀의 선택 트랜지스터로 차단 전압을 제공하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
  24. 제 23 항에 있어서,
    상기 프로그램 데이터가 '1'인 경우 상기 비트 라인은 플로팅되는 것을 특징으로 하는 프로그램 방법.
  25. 제 23 항에 있어서,
    상기 프로그램 데이터가 '0'인 경우 상기 비트 라인은 접지 전압으로 바이어스 되는 프로그램 방법.
  26. 제 25 항에 있어서,
    상기 접지 전압으로 비트 라인이 바이어스되는 셀 트랜지스터는 F-N 터널링 효과에 의하여 프로그램되는 것을 특징으로 하는 프로그램 방법.
  27. 제 21 항에 있어서,
    상기 비트 라인의 전압을 방전시키는 단계를 더 포함하는 프로그램 방법.
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