KR20110001100A - 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치의 리드 동작시 프리차지 단계에서, 선택된 워드 라인과 드레인 선택 라인 사이에 있는 워드 라인들에는 패스 전압을 인가하는 것과는 달리, 선택된 워드 라인과 소스 선택 라인 사이에 있는 워드 라인들에는 로우 레벨 전압을 인가하여 그 전위를 로우 레벨로 유지함으로써, 데이터를 독출하고자 하는 메모리 셀과 인접한 메모리 셀의 리드 디스터브를 감소시키는 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
리드 디스터브, 핫 캐리어 인젝션, 프리차지

Description

불휘발성 메모리 장치의 동작 방법{Operating Method of Nonvolatile Memory Device}
본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것으로, 특히 리드 디스터브(read disturb)를 감소시키기 위한 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
불휘발성 메모리 장치는 메모리 셀에 저장된 데이터를 독출하기 위해 리드 동작을 실시한다. 리드 동작은 통상 프리차지 단계, 비트 라인 이벨류에이션(평가)단계, 센싱 단계를 포함한다.
이 중에서 프리차지 단계는 비트 라인에 전압을 인가하여 전위를 상승시키는 단계인데, 이때 비트 라인부터 선택된 워드 라인에 연결된 메모리 셀의 드레인까지 프리차지된다. 드레인 선택 트랜지스터는 게이트에 하이 레벨의 전압(Vcc)을 인가하여 턴 온 시키고(프리차지 단계에서 드레인 선택 트랜지스터는 경우에 따라 턴 오프 시킬 수도 있다), 소스 선택 트랜지스터는 턴 오프 시킨다. 또한, 데이터를 독출하고자 하는 메모리 셀이 연결된 선택 워드 라인에는 독출 전압을 인가하고 그 밖의 선택되지 않은 워드 라인들에는 패스 전압을 인가하여 메모리 셀들을 턴 온 시킨다.
그런데 데이터를 독출하고자 하는 메모리 셀에 인접한 메모리 셀이 소거 상태의 메모리 셀인 경우, 이러한 불휘발성 메모리 장치의 리드 동작이 반복적으로 실시됨에 따라, 소거된 메모리 셀의 문턱 전압이 비정상적으로 높아져서 소거 상태가 아닌 프로그램 상태의 데이터를 독출하는 리드 디스터브(read disturb) 현상이 발생할 수 있다. 이와 같은 리드 디스터브를 유발하는 메커니즘 중 하나로 핫 캐리어 인젝션(hot carrier injection)이 알려져 있다.
본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 장치의 리드 동작시 프리차지 단계에서, 드레인 선택 라인 쪽의 비선택 워드 라인들에는 패스 전압을 인가하고 소스 선택 라인 쪽의 비선택 워드 라인들에는 로우 레벨의 전압을 인가하여, 선택 워드 라인에 인접한 워드 라인에 연결된 메모리 셀의 문턱 전압 분포의 변화를 방지하는 불휘발성 메모리 장치의 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작 방법은, 데이터를 독출하고자 하는 메모리 셀과 접속된 비트 라인을 하이 레벨로 프리차지시키는 단계;
선택 워드 라인에 독출 전압을 인가하고, 드레인 선택 라인 쪽 비선택 워드 라인들에 패스 전압을 인가하며, 소스 선택 라인 쪽 비선택 워드 라인들에 로우 레벨 전압을 인가하는 단계;
상기 로우 레벨 전압이 인가되고 기설정된 시간이 경과된 후에 상기 소스 선택 라인 쪽 비선택 워드 라인들에 상기 패스 전압을 인가하는 단계를 포함한다.
이 실시예에 있어서, 상기 드레인 선택 라인에 하이 레벨의 드레인 선택 신호를 인가하는 단계를 더 포함할 수 있다.
상기 독출 전압과 상기 드레인 선택 라인 쪽 비선택 워드 라인들에 인가되는 패스 전압은 상기 드레인 선택 신호와 동시에 인가될 수 있다.
상기 소스 선택 라인에 하이 레벨의 소스 선택 신호를 인가하는 단계를 더 포함할 수 있다.
상기 소스 선택 라인 쪽 비선택 워드 라인들에 인가되는 패스 전압은 상기 소스 선택 신호와 동시에 인가될 수 있다.
상기 메모리 셀 이외의 메모리 셀과 접속된 비트 라인에는 로우 레벨의 전압이 공급될 수 있다.
상기 패스 전압은 상기 비선택 워드 라인에 연결된 메모리 셀들을 턴 온 시키면서 채널 내에 핫 캐리어를 발생시키지 않는 범위의 전압일 수 있다.
상기 로우 레벨 전압은 접지 전압일 수 있다.
본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법은,
비트 라인을 로우 레벨로 디스차지시키는 단계;
데이터를 독출하고자 하는 메모리 셀과 접속된 비트 라인을 하이 레벨로 프리차지시키는 단계;
드레인 선택 라인에 하이 레벨의 드레인 선택 신호를 인가하는 단계;
선택 워드 라인에 독출 전압을 인가하고, 상기 드레인 선택 라인 쪽 비선택 워드 라인에 패스 전압을 인가하며, 소스 선택 라인 쪽 비선택 워드 라인에 로우 레벨 전압을 인가하는 단계;
상기 소스 선택 라인 쪽 비선택 워드 라인에 상기 패스 전압을 인가하고, 상기 소스 선택 라인에 하이 레벨의 소스 선택 신호를 인가하여 상기 비트 라인의 전압 레벨을 평가하는 단계; 및
평가된 상기 비트 라인의 전압 레벨에 따라 상기 메모리 셀에 저장된 데이터를 감지하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 독출 전압과 상기 드레인 선택 라인 쪽 비선택 워드 라인들에 인가되는 패스 전압은 상기 드레인 선택 신호와 동시에 인가될 수 있다.
상기 소스 선택 라인 쪽 비선택 워드 라인들에 인가되는 패스 전압은 상기 소스 선택 신호와 동시에 인가될 수 있다.
상기 메모리 셀 이외의 메모리 셀과 접속된 비트 라인에는 로우 레벨의 전압이 공급될 수 있다.
상기 패스 전압은 상기 비선택 워드 라인에 연결된 메모리 셀들을 턴 온 시키면서 채널 내에 핫 캐리어를 발생시키지 않는 범위의 전압일 수 있다.
상기 로우 레벨 전압은 접지 전압일 수 있다.
본 발명에 따른 불휘발성 메모리 장치의 동작 방법에 의하면, 선택된 워드 라인과 소스 선택 라인 사이의 비선택 워드 라인에 연결된 메모리 셀들과 소스 선택 트랜지스터 간의 채널 영역에 채널 부스팅이 발생하지 않아, 데이터를 독출하고자 하는 메모리 셀에 인접한 메모리 셀의 핫 캐리어 인젝션에 의한 리드 디스터브를 감소시킬 수 있다.
또한, 워드 라인(즉, 컨트롤 게이트)과 채널간의 전위 차가 생기지 않아, FN 전류(Folwer-Nordheim current)에 의한 리드 디스터브를 감소시킬 수 있다.
리드 디스터브가 감소되는 효과는 메모리 셀의 집적도가 증가할수록(예를 들면, 32 스트링에서 64 스트링으로) 더욱 개선될 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 더욱 분명해질 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 도시하는 회로도이다.
도 1을 참조하면, 본 발명에 따른 불휘발성 메모리 장치는 메모리 셀 어레이(100), 메모리 셀 어레이(100)와 접속된 이븐 비트 라인(BLe) 및 오드 비트 라인(BLo), 데이터를 저장하는 제1 레지스터(132)와 제2 레지스터(136)를 포함하는 레지스터(130), 비트 라인들(BLe, BLo)과 각 레지스터의 접속점에 형성되는 감지 노드(SO), 이븐 비트 라인(BLe) 또는 오드 비트 라인(BLo)을 비트 라인 공통노드(BLCM)에 선택적으로 접속시키는 비트 라인 선택부(110), 비트 라인 센싱 신호(PBSENSE)에 응답하여 감지 노드(SO)와 비트 라인 공통노드(BLCM)를 접속시키는 비트 라인 센싱부(120)를 포함한다.
메모리 셀 어레이(100)는 복수 개의 메모리 셀 블록들을 포함하고, 각각의 메모리 셀 블록은 소스 선택 트랜지스터와 드레인 선택 트랜지스터들 사이에 데이터 저장을 위한 메모리 셀들이 직렬로 연결된 셀 스트링(string)들을 복수 개 포함 하며, 각각의 셀 스트링들은 비트 라인(BLe, BLo)에 연결된다. 또한 비트 라인(BLe, BLo)과 직교하는 방향으로 메모리 셀들의 게이트가 워드 라인(WL0-WL31)으로 연결된다.
비트 라인 선택부(110)는 제1 비트 라인 선택신호(BSLe)에 응답하여 이븐 비트 라인(BLe)과 비트 라인 공통 노드(BLCM)를 접속시키는 NMOS 트랜지스터(N116)와, 제2 비트 라인 선택신호(BSLo)에 응답하여 오드 비트 라인(BLo)과 비트 라인 공통 노드(BLCM)를 접속시키는 NMOS 트랜지스터(N118)를 포함한다. 또한, 비트 라인 선택부(110)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 이븐 비트 라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N112), 제2 디스차지 신호(DISCHo)에 응답하여 오드 비트 라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N114)를 포함한다.
비트 라인 센싱부(120)는 하이 레벨의 비트 라인 센싱 신호(PBSENSE)에 응답하여, 비트 라인 공통노드(BLCM)과 감지 노드(SO)를 접속시키고, 비트 라인의 전압 레벨이 감지 노드(SO)에 인가되도록 한다. 이때, 센싱 신호(PBSENSE)의 전압으로는 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)이 인가된다. 한편, 실시자의 선택에 따라 비트 라인 센싱부(120)를 포함하지 않고, 비트 라인 선택부(110)와 감지 노드(SO)를 직접 접속시키는 경우에도 이와 유사한 동작을 실시할 수 있다. 즉, 비트 라인 선택신호(BSLe 또는 BSLo)로서 제1 전압(V1) 또는 제2 전압(V2)를 인가함으로써 비트 라인의 전압 레벨이 감지 노드(SO)에 인가되도록 할 수 있다.
레지스터(130)는 프리차지 신호(PRECH_N)에 응답하여 감지 노드(SO)와 전원 단자를 접속시키는 PMOS 트랜지스터(P132), 데이터를 임시 저장하는 제1 레지스터(132) 및 제2 레지스터(136)를 포함한다. 제1 레지스터(132)는 두 개의 인버터(IV132, IV134)로 구성된 제1 래치(133)와, 제1 래치(133)의 제1 노드(QA)와 접속되며 감지 노드(SO)의 전압 레벨에 응답하여 턴 온 되는 NMOS 트랜지스터(N132), NMOS 트랜지스터(N132)와 접지 단자 사이에 접속되며 리드 신호(MREAD)에 응답하여 턴 온 되는 NMOS 트랜지스터(N134)를 포함한다. 또한, 제2 레지스터(136)는 두 개의 인버터(IV136, IV138)로 구성된 제2 래치(137)와, 제2 래치(137)의 제1 노드(QB)와 접속되며 감지 노드(SO)의 전압 레벨에 응답하여 턴 온 되는 NMOS 트랜지스터(N136), NMOS 트랜지스터(N136)와 접지 단자 사이에 접속되며 리드 신호(LREAD)에 응답하여 턴 온 되는 NMOS 트랜지스터(N138)를 포함한다.
도 2는 불휘발성 메모리 장치의 리드 동작시에 발생하는 리드 디스터브 현상을 설명하는 단면도이다.
도 2를 참조하면, 메모리 셀은 컨트롤 게이트(CG)와 플로팅 게이트(FG)를 포함하는데, 워드 라인(WL0-WL31)과 직접 접속된 게이트는 컨트롤 게이트(CG)를 나타내며, 컨트롤 게이트(CG) 아래에 플로팅 게이트(FG)가 위치한다.
도 2에 도시된 스트링은 데이터를 독출하고자 하는 메모리 셀을 포함하지 않는 셀 스트링이라고 가정한다. 데이터를 독출하고자 하는 메모리 셀을 포함하지 않는 셀 스트링이므로, 비트 라인에 하이 레벨의 디스차지 신호가 인가되어 해당 비트 라인은 로우 레벨의 전위를 갖는다. 또한, 선택된 워드 라인(WL9)에 연결된 메모리 셀은 프로그램된 셀(pgm cell)고 그와 인접한 워드 라인(WL8)에 연결된 메모 리 셀은 소거된 셀(erase cell)이라고 가정한다. 이 경우, 선택된 워드 라인(WL9)에 독출 전압(Vread)이 인가되고 선택되지 않은 워드 라인에 패스 전압(Vpass)이 인가되면, 선택된 워드 라인(WL9)에 인접한 워드 라인(WL8)에 연결된 메모리 셀은 채널 부스팅(channel boosting)에 의해 채널 전압이 커플링 비율만큼 상승하게 된다. 또한 강한 수평 전계 및 수직 전계가 형성되는데, 이 수평 전계 및 수직 전계에 의해, 선택된 메모리 셀의 채널 내에서 오프 누설 전류(off leakage current)를 형성하는 전자들이 높은 에너지를 갖는 핫 캐리어가 되어 인접한 메모리 셀의 플로팅 게이트(FG)로 주입되는 핫 캐리어 인젝션(Hot carrier injection) 현상이 일어나게 된다. 그러면 인접한 메모리 셀의 문턱 전압은 상승하게 되어 비정상적으로 소거 상태에서 프로그램 상태가 되는 리드 디스터브가 발생되는 것이다.
이와 같이 핫 캐리어에 의한 리드 디스터브는 드레인 선택 라인(DSL)에 하이 레벨의 전압(또는 패스 전압)을 인가하는 동시에 선택되지 않은 워드 라인에 패스 전압이 인가됨에 따라 선택되지 않은 메모리 셀의 채널 영역에 부스팅 현상이 발생하고, 이 부스팅 현상에 의해 수평 전계 및 수직 전계가 만들어지기 때문에 발생하는 것이므로, 이를 극복하기 위해 프리차지 단계에서 소스 선택 트랜지스터를 잠깐 동안 턴 온 시켜 부스팅된 채널을 디스차지 시킨 후에 소스 선택 트랜지스터를 턴 오프 시키는 방법을 생각할 수 있다. 하지만 이 경우에는 채널의 전위가 낮아지기 때문에 패스 전압(Vpass)이 인가되는 컨트롤 게이트(CG)와 채널간의 전위차를 증가시켜 FN 터널링에 의한 리드 디스터브를 증가시킬 수 있다.
따라서 리드 동작 시에 선택되지 않은 워드 라인에 연결된 메모리 셀의 채널 영역에 부스팅 현상이 발생하지 않게 할 필요가 있다.
도 3은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 리드 동작시에 인가되는 전압 신호를 나타내는 파형도이다.
도 3을 참조하여, 도 1의 불휘발성 메모리 장치의 동작 방법에 대해 설명하기로 한다.
(1) T1 구간
먼저 데이터를 독출하고자 하는 메모리 셀을 포함하는 셀 스트링과 비트 라인을 접속시키기 전에 비트 라인을 로우 레벨로 디스차지시킨다. 이븐 디스차지 신호(DISCHe)가 일정시간 인에이블되어 NMOS 트랜지스터(N112)가 턴 온 되는데, 바이어스 제어 신호(VIRPWR)가 로우 레벨이므로 이븐 비트 라인(BLe)이 로우 레벨 전위로 디스차지 된다. 또한 오드 디스차지 신호(DISCHo)가 인에이블되어 NMOS 트랜지스터(N114)가 턴 온 되므로, 오드 비트 라인(BLo)도 로우 레벨 전위로 디스차지된다.
(2) T2 구간
다음으로 감지 노드(SO)를 하이 레벨로 프리차지 시킨다. 즉, 프라치지용 트랜지스터(P132)를 일정기간 턴 온 시켜 감지 노드(SO)를 하이 레벨로 프리차지 시킨다.
다음으로, 하이 레벨(V1)의 비트 라인 센싱신호(PBSENSE)를 인가하여 비트 라인 공통노드(BLCM)과 감지 노드(SO)를 접속시킨다. 이때, 데이터를 독출하고자 하는 메모리 셀을 포함하는 셀 스트링에 연결된 비트 라인(BLe)에 대하여 하이 레 벨의 비트 라인 선택신호(BSLe)를 인가하여 비트 라인(BLe)과 비트 라인 공통노드(BLCM)를 접속시킨다. 이에 따라, 비트 라인(BLe)의 전압 레벨이 감지 노드(SO)의 전압 레벨에 따라 하이 레벨(V1-Vt)로 상승한다.
다음으로 드레인 선택 라인(DSL)에 하이 레벨 전압(하이 레벨의 드레인 선택 신호, Vcc 또는 패스 전압이 인가될 수 있다)을 인가하여 데이터를 독출하고자 하는 메모리 셀을 포함하는 셀 스트링과 비트 라인을 접속시킨다.
또한, 선택된 메모리 셀이 연결된 워드 라인(이하 선택 워드 라인이라 한다)에 대해서는 특정 레벨의 독출 전압(Vread)(예를 들어, 0V)을 인가하고, 선택되지 않은 메모리 셀이 연결된 워드 라인(이하 비선택 워드 라인이라 한다) 중 드레인 선택 라인 쪽에 위치한 워드 라인(Drain Side Unselect WL), 즉, 드레인 선택 라인과 선택 워드 라인 사이에 있는 워드 라인에는 패스 전압(Vpass)을 인가한다. 비선택 워드 라인의 소스 선택 라인 쪽에 위치한 워드 라인(Source Side Unselect WL), 즉, 소스 선택 라인과 선택 워드 라인 사이에 있는 워드 라인에는 로우 레벨의 전압(예를 들면, 0V)을 인가하여 로우 레벨로 전위를 유지한다. 이렇게 하면 선택된 워드 라인 이후의 워드 라인에 연결된 메모리 셀들과 소스 선택 트랜지스터 사이의 채널 영역에 부스팅이 발생하지 않아, 별도로 소스 선택 트랜지스터를 턴 온 시켜 채널을 디스차지시키지 않아도 핫 캐리어 인젝션에 의한 리드 디스터브를 감소시킬 수 있다. 또한, 워드 라인(컨트롤 게이트, CG)과 채널간의 전위(potential)차가 생기지 않아서 FN 전류(Folwer-Nordheim current)에 의한 리드 디스터브도 감소시킬 수 있다.
(3) T3 구간
이제 로우 레벨로 유지되었던 소스 선택 라인 쪽의 비선택 워드 라인(Source Side Unselect WL)에 패스 전압(Vpass)을 인가한다.
다음으로, 소스 선택 라인(SSL)에 하이 레벨 전압(하이 레벨의 소스 선택 신호, Vcc 또는 패스 전압)을 인가하여 데이터를 독출하고자 하는 메모리 셀이 포함된 셀 스트링과 공통 소스 라인(CSL)을 접속시켜, 비트 라인에서 공통 소스 라인(CSL)으로 이어지는 전류 경로를 형성시킨다.
다음으로, 하이 레벨이었던 비트 라인 센싱신호(PBSENSE)를 로우 레벨로 천이시켜 해당 비트 라인과 감지 노드(SO)의 접속을 일정 시간 동안 해제시킨다. 이 시간 동안, 메모리 셀의 프로그램 여부에 따라 해당 메모리 셀과 접속된 비트 라인의 전압 레벨이 변화하게 된다. 즉, 메모리 셀이 프로그램된 경우(pgm cell)에는 메모리 셀의 문턱 전압이 높아져서, 형성된 전류 경로를 통해 전류가 흐르지 않아 비트 라인의 전압 레벨이 그대로 유지되며, 프로그램되지 않은 경우, 즉 소거된 셀의 경우(erase cell)에는 형성된 전류 경로를 통해 전류가 흘러 비트 라인의 전압 레벨이 로우 레벨로 떨어지게 된다.
그리고, 다음 구간(T4)의 진입에 앞서 프리차지 신호(PRECH_N)를 로우 레벨에서 하이 레벨로 천이시켜 감지 노드(SO)와 전원 단자 간의 접속을 해제시킨다.
(4) T4 구간
다음으로, 로우 레벨이었던 비트 라인 센싱 신호(PBSENSE)를 하이 레벨(V2)로 천이시켜 해당 비트 라인과 감지 노드(SO)를 일정시간 접속시킨다. 비트 라인의 전압 레벨에 따라 감지 노드(SO)의 전압 레벨이 결정되며, 해당 메모리 셀이 프로그램된 경우에는 하이 레벨을 유지하므로, 제2 레지스터의 NMOS 트랜지스터(N136)가 턴 온 된다. 이때, 제2 레지스터의 NMOS 트랜지스터(N138)에 하이 레벨의 신호(LREAD)가 인가되므로, 프로그램된 경우에는 제2 노드(QB)에 로우 레벨의 데이터가 저장된다. 이때, 어떤 레지스터에 독출된 데이터를 저장할 것인지는 설계자의 의도에 따라 변경될 수 있다. 이와 같은 과정을 통해 메모리 셀에 저장된 데이터를 독출할 수 있다. 한편, 앞서 언급한 바와 같이 실시자의 선택에 따라 비트 라인 센싱부(120)를 포함하지 않고, 비트 라인 선택부(110)와 감지 노드(SO)를 직접 접속시키는 구성도 알려져 있다. 이러한 경우에는, 비트 라인 센싱 신호 대신 비트 라인 선택신호(BSLe 또는 BSLo)로서 제1 전압(V1) 또는 제2 전압(V2)를 인가함으로써 비트 라인의 전압 레벨이 감지 노드(SO)에 인가되도록 한다.
이와 같이, 본 발명에 따른 불휘발성 메모리 장치의 동작 방법에 의하면, 선택된 워드 라인과 소스 선택 라인 사이의 워드 라인에 연결된 메모리 셀들과 소스 선택 트랜지스터 간의 채널 영역에 채널 부스팅이 발생하지 않아 핫 캐리어 인젝션에 의한 리드 디스터브를 감소시킬 수 있다. 또한, 워드 라인(즉, 컨트롤 게이트)과 채널간의 전위차가 생기지 않아 FN 전류(Folwer-Nordheim current)에 의한 리드 디스터브를 감소시킬 수 있다. 리드 디스터브가 감소되는 효과는 메모리 셀의 집적도가 증가할수록(예를 들면, 32 스트링에서 64 스트링으로) 더욱 개선될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물 론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 불휘발성 메모리 장치를 도시하는 회로도이다.
도 2는 불휘발성 메모리 장치의 리드 동작시에 발생하는 리드 디스터브 현상을 설명하는 단면도이다.
도 3은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 리드 동작시에 인가되는 전압 신호를 나타내는 파형도이다.

Claims (14)

  1. 데이터를 독출하고자 하는 메모리 셀과 접속된 비트 라인을 하이 레벨로 프리차지시키는 단계;
    선택 워드 라인에 독출 전압을 인가하고, 드레인 선택 라인 쪽 비선택 워드 라인들에 패스 전압을 인가하며, 소스 선택 라인 쪽 비선택 워드 라인들에 로우 레벨 전압을 인가하는 단계;
    상기 로우 레벨 전압이 인가되고 기설정된 시간이 경과된 후에 상기 소스 선택 라인 쪽 비선택 워드 라인들에 상기 패스 전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 드레인 선택 라인에 하이 레벨의 드레인 선택 신호를 인가하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 독출 전압과 상기 드레인 선택 라인 쪽 비선택 워드 라인들에 인가되는 패스 전압은 상기 드레인 선택 신호와 동시에 인가되는 불휘발성 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 소스 선택 라인에 하이 레벨의 소스 선택 신호를 인가하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 소스 선택 라인 쪽 비선택 워드 라인들에 인가되는 패스 전압은 상기 소스 선택 신호와 동시에 인가되는 불휘발성 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 메모리 셀 이외의 메모리 셀과 접속된 비트 라인에는 로우 레벨의 전압이 공급되는 불휘발성 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 패스 전압은 상기 비선택 워드 라인에 연결된 메모리 셀들을 턴 온 시키면서 채널 내에 핫 캐리어를 발생시키지 않는 범위의 전압인 불휘발성 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 로우 레벨 전압은 접지 전압인 불휘발성 메모리 장치의 동작 방법.
  9. 비트 라인을 로우 레벨로 디스차지시키는 단계;
    데이터를 독출하고자 하는 메모리 셀과 접속된 비트 라인을 하이 레벨로 프리차지시키는 단계;
    드레인 선택 라인에 하이 레벨의 드레인 선택 신호를 인가하는 단계;
    선택 워드 라인에 독출 전압을 인가하고, 상기 드레인 선택 라인 쪽 비선택 워드 라인에 패스 전압을 인가하며, 소스 선택 라인 쪽 비선택 워드 라인에 로우 레벨 전압을 인가하는 단계;
    상기 소스 선택 라인 쪽 비선택 워드 라인에 상기 패스 전압을 인가하고, 상기 소스 선택 라인에 하이 레벨의 소스 선택 신호를 인가하여 상기 비트 라인의 전압 레벨을 평가하는 단계; 및
    평가된 상기 비트 라인의 전압 레벨에 따라 상기 메모리 셀에 저장된 데이터를 감지하는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 독출 전압과 상기 드레인 선택 라인 쪽 비선택 워드 라인들에 인가되는 패스 전압은 상기 드레인 선택 신호와 동시에 인가되는 불휘발성 메모리 장치의 동작 방법.
  11. 제9항에 있어서,
    상기 소스 선택 라인 쪽 비선택 워드 라인들에 인가되는 패스 전압은 상기 소스 선택 신호와 동시에 인가되는 불휘발성 메모리 장치의 동작 방법.
  12. 제9항에 있어서,
    상기 메모리 셀 이외의 메모리 셀과 접속된 비트 라인에는 로우 레벨의 전압이 공급되는 불휘발성 메모리 장치의 동작 방법.
  13. 제9항에 있어서,
    상기 패스 전압은 상기 비선택 워드 라인에 연결된 메모리 셀들을 턴 온 시키면서 채널 내에 핫 캐리어를 발생시키지 않는 범위의 전압인 불휘발성 메모리 장치의 동작 방법.
  14. 제9항에 있어서,
    상기 로우 레벨 전압은 접지 전압인 불휘발성 메모리 장치의 동작 방법.
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