KR20120069533A - 불휘발성 반도체 기억 장치 - Google Patents

Abstract

본 발명에서는 오버프로그램된 메모리 셀을 비트 단위로 소거하여, 신뢰성을 향상시킨 불휘발성 반도체 기억장치가 제공된다.
본 발명의 반도체 기억장치는 복수의 비트 라인과 복수의 워드 라인이 각각 교차하고, 상기 교차한 부분에 불휘발성 메모리 셀이 배치된 메모리 셀 어레이(11); 상기 비트 라인 마다 설치되고 상기 워드 라인에 의해 선택된 메모리 셀에 쓰는 데이터 또는 상기 메모리 셀로부터 독출된 데이터를 기억하는 래치를 포함한 페이지 버퍼군(13); 및 오버프로그램 검증 동작에서, 상기 비트 라인으로부터 독출되어 상기 페이지 버퍼의 상기 래치에 쓰여진 데이터를 복수의 비트 라인 단위마다 판정하여 오버프로그램 메모리 셀이 검출되었을 경우, 상기 래치에 쓰여진 데이터에 따라 상기 오버프로그램된 메모리 셀의 역치 전압을 저하시키는 제어를 수행하는 제어 회로(20)를 포함한다.

Description

불휘발성 반도체 기억 장치{NONVOLITILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 불휘발성 반도체 기억 장치에 관한 것이다.

EEPROM(Electrically Erasable and Programmable Read Only Memory)을 비롯한 대용량 불휘발성 반도체 기억장치는, 읽기 동작시 데이터를 메모리 셀로부터 페이지 단위로 동시에 읽어내어 시리얼 출력한다. 또한, 데이터의 쓰기 시, 1 페이지 단위로 데이터를 시리얼 입력하고 메모리 셀에 대해 페이지 단위로 데이터를 쓰기한다. 이러한 데이터 입출력 동작을 수행하기 위해, 다수의 열선(row line), 즉 비트 라인은, 각각 독출된 데이터 및 쓰여질 데이터를 일시적으로 래치하는 데이터 래치를 포함하는 페이지 버퍼와 연결된다.

NAND형 EEPROM의 데이터 쓰기는 행과 열의 매트릭스 장에 배열된 다수의 메모리 셀 중 1개의 뱅크에 포함된 메모리 셀에 대해서 행해진다. 통상, NAND형 E EPROM의 메모리 셀은 플로팅 게이트형 N채널 MOS 트랜지스터이다. 그러한 MOS 트랜지스터는 반도체 기판의 일 표면부에 형성된 P형 웰 내부에 설치된다. 각 플로팅 게이트형 N채널 MOS 트랜지스터는 P형 웰 내부에서 서로 이격되어 형성된다.

플로팅 게이트형 N채널 MOS 트랜지스터는 소스 및 드레인 영역과, 이 소스 및 드레인 영역 사이의 채널 영역 상에 형성된 터널 산화막과, 이 터널 산화막 상에 형성된 다결정 실리콘 플로팅 게이트(floating gate)와, 이 플로팅 게이트 상에 유전체 절연막을 개입시켜 형성된 제어 게이트로 구성된다.

　또한, 하나의 열 내에 있는 메모리 셀은 직렬 접속되어 NAND 셀 스트링을 구성하고, 이 NAND 셀 스트링의 한 단부와 비트 라인과의 사이에는 제1의 선택 트랜지스터가 배치되고, 다른 단부와 공통 소스선과의 사이에는 제2의 선택 트랜지스터가 배치된다.

　데이터 쓰기 동작에 있어서, 제1의 선택 트랜지스터를 온 시키고, 제 2의 선택 트랜지스터를 오프 시키는 것과 함께, 데이터「0」을 쓰는 경우, 비트 라인에 0 V의 전압을 공급하고, 데이터「1」을 쓰는 경우(소거 상태를 유지시키는 경우), 비트 라인에 전원 전압 VCC를 공급한다.

또, 선택 메모리 셀의 워드 라인(WL)에는 프로그램 전압(Vpgm, 예를 들면 18V)을 공급하고, 비선택 메모리 셀의 워드 라인(WL)에는 프로그램 금지 전압(Vpass, 예를 들면 9V)을 공급한다.

　이에 의해, 데이터「0」을 쓰기할 메모리 셀에 있어서, 채널과 제어 게이트의 사이에 고전압이 인가되어 플로팅 게이트에 채널로부터 전자가 주입되고, 메모리 셀의 역치 전압이 부전압으로부터 정전압으로 시프트된다.

　한편, 데이터「1」을 쓰기할 메모리 셀에 있어서, 채널과 제어 게이트의 사이에, 데이터「0」을 쓰는 셀에 비해 낮은 전압이 인가되어 플로팅 게이트로의 전자 주입은 억제되고, 메모리 셀의 역치 전압은 부전압인 상태로 유지된다.

　그런데, NAND형 EEPROM은 상술한 바와 같이 데이터를 쓰기 위해 터널 전류를 이용하고, 각 데이터의 쓰기 속도는 복수의 메모리 셀 각각에 있어 차이가 있다.

따라서, 모든 메모리 셀의 쓰기 시간이 같아도, 어느 메모리 셀의 역치 전압은 정상적으로 0 V이상이고 소정의 전압(예를 들면 5 V)보다 작은 범위의 값이 되지만, 다른 메모리 셀의 역치 전압은 소정 전압을 넘어 버릴 수도 있다.

NAND형 EEPROM는, 데이터 읽기 동작에 있어서, 비선택 메모리 셀의 워드 라인(WL)에 상기 소정의 전압(이하, 읽기 전압(Vread)이라 한다)을 인가해 메모리 셀을 온-셀 시키지만, 어떤 메모리 셀의 역치 전압이 소정의 전압보다 높으면 그 메모리 셀은 오프-셀인 상태가 유지된다. 따라서, 그 메모리 셀에 의해 NAND 셀 스트링의 전류 경로가 차단되므로, 그 메모리 셀과 직렬 접속된 NAND 셀 스트링에 포함된 모든 메모리 셀의 데이터를 읽어낼 수 없게 된다.

그 때문에, 데이터 쓰기 동작, 쓰기 검증 동작 및 다시 쓰기를 위한 데이터 설정 동작과 같은 사이클로부터 데이터 쓰기를 구성하는 방법이 도출되고 있다. 이 쓰기 검증 동작에 의해 역치 전압이 충분히 상승한 메모리 셀은 다음 번 사이클에 「0」데이터가 쓰여지지 않도록, 페이지 버퍼의 데이터 래치에 다시 쓰기 데이터(데이터「1」)가 설정된다.

데이터 쓰기를 이와 같이 구성하면, 쓰기가 빠른 셀은 빠르게 쓰기 동작이 종료하므로, 이후의 역치 전압 상승은 없어진다.

그렇지만, 1회의 데이터 쓰기 동작(첫회, 혹은 2번째 이후의 데이터 쓰기 동작)에 있어서, 선택 메모리 셀의 역치 전압이 상승하여 상기 소정의 전압을 넘는 경우가 있다. 이 경우, 계속되는 검증 동작에 있어서, 선택 메모리 셀은 정상적으로 데이터「0」이 쓰여진 것으로 판단되고 데이터「0」을 기억하지만, 역치 전압이 소정의 전압보다 높은 값으로 설정된 메모리 셀(이하, 오버프로그램 메모리 셀)이 된다. 이러한 오버프로그램 메모리 셀이 NAND 셀 스트링에 있는 경우, 상술한 바와 같이, 오버프로그램 메모리 셀과 직렬 접속된 다른 메모리 셀의 데이터 읽기가 불가능하게 된다.

이러한 오버프로그램 메모리 셀의 역치 전압을 정상적인 값(상기 소정 전압 이하이며, 읽기 전압(Vread)에서도 온-셀이 되는 값)으로 설정하기 위한 기술이 특허 문헌 1에 기재되어 있다. 특허 문헌 1에 기재된 불휘발성 반도체 기억장치는 페이지 단위로 쓰기를 한 후에 오버프로그램 메모리 셀이 해당 페이지 내에 있는지 여부를 판정하여, 오버프로그램 메모리 셀이 있는 경우, 해당 페이지 내의 메모리 셀에 기억된 데이터를 읽어, 이 읽어낸 데이터 각각을 비트 라인 마다 설치된 페이지 버퍼의 데이터 래치에 복제한다.

그 후, 오버프로그램 메모리 셀을 포함한 해당 페이지 내의 모든 메모리 셀을 소거하고, 페이지 버퍼의 데이터 래치에 복제한 데이터를 소거된 메모리 셀에 다시 쓴다.

특허 문헌 1에 기재된 불휘발성 반도체 기억장치는 오버프로그램 메모리 셀의 역치 전압을 정상적인 값으로 설정할 수 있지만, 페이지 단위로 소거를 실시하므로 해당 페이지 내의 오버프로그램되지 않은 메모리 셀(정상 메모리 셀)까지 데이터를 소거한다. 따라서, 데이터 소거 동작에 있어서, 선택 워드 라인에 접속되는 트랜지스터는 제어 전극이 0V이고 기판에 고전압이 인가되므로, 플로팅 게이트와 기판 사이의 게이트 절연막에 고전계가 가해진다. 이러한 고전계 스트레스를 가하는 소거가 반복되면, 선택 워드 라인에 접속되는 트랜지스터의 게이트 절연막은 절연 내압의 열화가 가속되고, 메모리 셀을 구성하는 트랜지스터의 특성이 변화하는 문제가 있다.

　본 발명이 해결하려는 과제는, 오버프로그램 메모리 셀이 존재해도 다른 메모리 셀에 고전계 스트레스가 가해지지 않도록 비트 단위의 소거를 실시함으로써 신뢰성을 향상시킨 불휘발성 반도체 기억장치를 제공하는 데 있다.

본 발명에 따른 불휘발성 반도체 기억장치는 복수의 비트 라인과 복수의 워드 라인이 각각 교차하고, 상기 교차한 부분에 불휘발성의 메모리 셀이 배치된 메모리 셀 어레이; 상기 비트 라인 마다 설치되고 상기 워드 라인에 의해 선택되는 메모리 셀에 쓰여질 데이터 또는 상기 메모리 셀로부터 독출된 데이터를 저장하는 래치를 포함하는 페이지 버퍼; 및 오버프로그램된 메모리 셀의 유무를 판정하는 오버프로그램 검증 동작에 있어서, 상기 페이지 버퍼의 상기 래치에 저장된 데이터를 참조하여 복수의 상기 페이지 버퍼 각각에 대하여 상기 오버프로그램 검증 동작을 수행하고, 오버프로그램된 메모리 셀이 검출되면, 상기 래치에 저장된 데이터에 따라 상기 오버프로그램된 메모리 셀의 역치 전압을 저하시키는 제어 회로를 포함하는 것을 특징으로 한다.

실시 예로서, 상기 페이지 버퍼의 상기 래치는, 상기 오버프로그램 검증 동작에서, 오버프로그램된 셀의 검출 성공을 나타내는 패스 데이터 및 상기 패스 데이터와는 상보적인 페일 데이터를 래치하는 회로이고, 상기 제어 회로는,　상기 오버프로그램 검증 동작에서, 상기 비트 라인 마다 설치된 상기 페이지 버퍼의 상기 래치 중 적어도 하나의 래치에 상기 패스 데이터가 쓰여지면,　상기 패스 데이터가 쓰여진 래치와 연결되는 비트 라인에 제 1 전압을 공급하고,　상기 페이지 버퍼의 상기 래치 중 적어도 하나의 래치에 상기 페일 데이터가 쓰여지면, 상기 페일 데이터가 쓰여진 래치와 연결되는 비트 라인에 상기 제 1 전압보다 낮은 제 2 전압을 공급하고,　오버프로그램된 셀과 연결되는 워드 라인에 상기 제 2 전압보다 낮은 제 3 전압을 공급하고, 상기 오버프로그램된 셀의 역치 전압을 상기 오버프로그램 검증 동작에서 상기 페일 데이터로 판정하는 전압까지 저하시키는 큐어 동작을 실행하고,　상기 오버프로그램 검증 동작에서 상 비트 라인 마다 설치된 상기 페이지 버퍼의 상기 래치에 모두 상기 페일데이터가 쓰여졌을 때,　메모리 셀에 데이터를 쓰는 데이터 쓰기 프로세스를 종료하는 것을 특징으로 한다.

실시 예로서, 상기 제어 회로는, 전기 큐어 동작 실행 후, 상기 오버프로그램된 셀과 연결되는 워드 라인에 메모리 셀에 쓰여질 데이터가 쓰여졌는지 여부를 판정하는 쓰기 검증 동작에서와 동일한 전압을 공급하고, 상기 페이지 버퍼의 상기 래치에 메모리 셀로부터의 데이터를 쓰는 복제 동작을 실행하고, 상기 래치에 쓰여진 데이터에 따라 상기 쓰기 검증 동작을 수행하는 것을 특징으로 한다.

실시 예로서, 상기 제어 회로는, 상기 쓰기 검증 동작을 수행 후, 메모리 셀에 쓰여질 데이터가 쓰여졌다고 판정되면, 상기 오버프로그램 검증 동작을 수행하고, 메모리 셀에 쓰여질 데이터가 쓰여지지 않다고 판정되면, 상기 페이지 버퍼의 상기 래치에 쓰여진 데이터에 따라 메모리 셀의 데이터 쓰기 동작을 수행하는 것을 특징으로 한다.

본 발명에 따른 불휘발성 반도체 기억장치는, 쓰기 동작에 있어서 오버프로그램 검증으로 오버프로그램 셀을 검출하여 페이지 버퍼의 래치에 쓰기된 데이터에 따라 오버프로그램 메모리 셀을 비트 단위로 소거한다. 그 결과, 동일 페이지 내의 오버프로그램되지 않은 메모리 셀(정상 메모리 셀)에 고전계 스트레스가 가해지지 않으므로 불휘발성 반도체 기억장치의 신뢰성이 향상될 수 있다.

도 1은 본 발명의 실시 예에 의한 불휘발성 반도체 기억장치의 구성 예를 나타내는 블록도이다.
도 2는 도 1에 나타난 메모리 셀 어레이(11), 열 디코더(14), 전압 생성 회로(16) 및 페이지 버퍼군(13)의 구성 예를 나타내는 도면이다.
도 3은 도 2에 나타난 열 디코더(14) 및 스위치(14s)가 각 동작 모드에서 선택 또는 비선택 블록(BLC)에 대해 출력하는 신호의 전압 레벨을 나타내는 도면이다.
도 4는 도 1에 나타난 페이지 버퍼군(13) 중 한 페이지 버퍼(PB)의 상세한 회로 구성을 나타내는 도면이다.
도 5는 불휘발성 메모리 셀에 저장된 데이터의 읽기 동작에 있어서, 도 3에 나타난 래치(LT)의 접속점들(L0, L1)의 상태를 나타내는 테이블이다.
도 6은 데이터 읽기 동작에 있어서 페이지 버퍼(PB)의 동작을 나타내는 타이밍도이다.
도 7은 소거 검증 동작에 있어서, 페이지 버퍼(PB)의 동작을 나타내는 타이밍도이다.
도 8은 데이터 쓰기 동작에 있어서, 페이지 버퍼(PB)의 동작을 나타내는 타이밍도이다.
도 9는 오버프로그램 검증 및 큐어 동작에 있어서, 페이지 버퍼(PB)의 동작을 나타내는 타이밍도이다.
도 10은 큐어 동작 및 복제 동작에 있어서, 페이지 버퍼(PB)의 동작을 나타내는 타이밍도이다.
도 11은 NAND 셀 스트링(NA)의 단면 구조 및 도 9 또는 도 10에 나타난 큐어 동작에 있어서 메모리 셀 트랜지스터의 채널 포텐셜을 나타내는 개략도이다.
도 12는 본 발명에 따른 실시 예에 있어서 불휘발성 반도체 기억장치의 데이터 쓰기 동작 예를 나타내는 순서도이다.

이하, 도면을 참조하여 본 발명의 실시의 예에 대해 설명한다.

도 1은 본 발명의 실시 예에 따른 불휘발성 반도체 기억장치인 NAND형 EEPR OM의 구성 예를 나타내는 개략적인 블록도이다. 또한, 도 2는 도 1의 페이지 버퍼군(13), 열 디코더(14), 전압 생성 회로(16), 및 전압 생성 회로(16)의 구성 예를 나타내는 블록도이다.

메모리 셀 어레이(11)에 있어서, 도 2에 나타난 전압 생성 회로(16)는 비트 라인의 배선 방향으로 복수 개가 배치되어 있다. 도 2에서 전압 생성 회로(16)는 1개만 도시되었으나, 메모리 셀 어레이(11)는 블록 주소(BA)의 비트 수를 j로 할 때, 2j개의 블록(BLC)으로 구성된다.

이 전압 생성 회로(16)는 메모리 셀의 데이터의 소거 단위마다 설치되는 것이고, 도 2에 나타나듯이 복수의 플로팅 게이트 트랜지스터, 즉 전기적 개서 가능한 불휘발성 메모리 셀(MC0 ~ MC4)를 열 방향으로 직렬 접속한 NAND 셀 스트링(NA)으로 구성된다. 덧붙여 도 2의 NAND 셀 스트링(NA)의 메모리 셀 수는 5개이지만, 이것은 예시적인 것으로 페이지 주소(PA)의 비트 수를 h라 하면, 2h개의 불휘발성 메모리 셀(MC)가 직렬 접속되어 NAND 셀 스트링(NA)을 구성한다.

또한, NAND 셀 스트링(NA)은 메모리 셀 어레이(11)에 대하여 행 방향으로 비트 라인(BL0 ~ BL1) 각각에 대해 배치된다. 도 2에서, 비트 라인은 2개만 나타나 있지만, 이것은 예시적인 것으로서 통상 비트 라인의 갯수는 외부로부터 입력되는 행 주소의 비트수와 외부로부터 입력되는 데이터의 비트수에 의해서 정해지는 수이다.전압 생성 회로(16)는, 이와 같이, 복수의 NAND 셀 스트링(NA)으로부터 구성된다.

또한, 이 전압 생성 회로(16)의 구성에서 동일 행에 배치된 불휘발성 메모리 각각의 게이트에는 비트 라인들(BL0~BL1)에 직교하는 각 워드 라인(WL0~WL4)이 접속되고 있다.

또한, 비트 라인(BL)과 NAND 셀 스트링(NA) 각각의 일 단부의 사이에는, 비트 라인(BL)과 NAND 셀 스트링(NA)의 일 단부를 접속 또는 비접속시키는 선택 트랜지스터(SG1)가 배치된다.

또한, 공통 소스선(CSL)과 NAND 셀 스트링(NA) 각각의 일 단부의 사이에는, 비트 라인(BL)과 NAND 셀 스트링(NA)의 일 단부를 접속 또는 비접속시키는 선택 트랜지스터(SG2)가 배치된다.

선택 트랜지스터들(SG1, SG2)은 N채널 MOS 트랜지스터이고, 게이트 전극은 워드 라인(WL)과 평행하여 배선되는 선택 게이트 신호들(SSL, SGL)과 각각 접속된다.

또한, 공통 소스선(CSL)과 접지 사이에는 MOS 트랜지스터(21a)가 배치되어 선택 신호(NARS)에 의해 접속 또는 비접속된다.

불휘발성 메모리 셀(MC)로부터 데이터를 읽는 경우, 하나의 전압 생성 회로(16)에 대하여 선택 게이트 신호들(SSL, SGL) 및 선택 신호(NARS)는「H」레벨이 된다.

그에 따라, NAND 셀 스트링(NA)의 일단은 비트 라인(BL)에 접속되고, 타단은 접지된다.

또한, 불휘발성 메모리 셀(MC)에 데이터를 쓰는 경우, 하나의 전압 생성 회로(16)에 대하여 선택 게이트 신호들(SSL, SGL)은「H」레벨이 되고, 선택 신호(NARS)는「L」레벨이 된다.

그에 따라, NAND 셀 스트링(NA)의 채널은 페이지 버퍼(PB)로부터 비트 라인(BL)으로 공급되는 전압에 의해 프리차지 된다.

덧붙여 상술한 1개의 워드 라인(WL)에 의해 선택되는 불휘발성 메모리 셀(MC)의 범위는 쓰기 및 읽기의 단위가 되는 1 페이지이다.

셀 트랜지스터(불휘발성 메모리 셀(MC))는 각각 보관 유지하는 데이터에 대응하는 역치 전압을 가진다. NAND형 EEPROM의 경우, 통상 셀 트랜지스터가 디프레션형(D타입)인 상태를「1」데이터의 보관 유지 상태(소거 상태), 셀 트랜지스터가 강화형(E타입)인 상태를「0」데이터의 보관 유지 상태(쓰기 상태)로 정의한다.

또한, 「1」데이터가 보관 유지되고 있는 셀 트랜지스터의 역치 전압을 정방향으로 시프트시켜「0」데이터를 보관 유지하도록 하는 것을 쓰기 동작이라고 한다.

그리고,「0」데이터가 보관 유지되고 있는 셀 트랜지스터의 역치 전압을 부방향으로 시프트시켜「1」데이터를 보관 유지하도록 하는 것을 소거 동작이라고 한다.

도 1에서, 페이지 버퍼군(13)은 페이지 단위 데이터의 쓰기 및 읽기를 수행하기 위해, 비트 라인(BL)마다 설치된 복수의 페이지 버퍼(PB)로 구성되어 있다. 페이지 버퍼군(13)의 페이지 버퍼(PB) 각각은 비트 라인에 접속되고, 접속된 비트 라인의 전위를 증폭하여 판정하는 센스 증폭기 회로로서 래치 회로를 가진다.

열 디코더(14)는 메모리 셀 어레이(11)의 워드 라인(WL)을 선택한다.

행 디코더(15)는 메모리 셀 어레이(11)의 비트 라인(BL) 및 페이지 버퍼(PB)를 선택한다.

전압 생성 회로(16)는 불휘발성 메모리 셀(MC)에 대한 개서, 소거 및 읽기에 이용되는 각종 전압을 생성한다.

입출력 회로(17)는 외부로부터 공급되는 주소를 어드레스 레지스터(19)로 출력하고, 외부로부터 공급되는 커맨드를 나타내는 커맨드 데이터를 커맨드 레지스터(18)로 출력하고, 외부로부터 입력되는 제어 신호를 제어 회로(20)로 출력한다.

또한, 입출력 회로(17)는 외부로부터 입력되는 데이터를 페이지 버퍼군(13)의 각 페이지 버퍼에 출력하거나, 페이지 버퍼군(13)을 통해 불휘발성 메모리 셀(MC)로부터 읽은 데이터를 외부로 출력한다.

어드레스 레지스터(19)는 입출력 회로(17)로부터 입력되는 주소를 보관 유지하고, 보관 유지하는 주소를 열 디코더(14) 및 행 디코더(15)로 출력한다.

커맨드 레지스터(18)는 입출력 회로(17)로부터 입력되는 커맨드 데이터에 의해 표현되는 커맨드 데이터를 보관 유지한다.

제어 회로(20)는 입출력 회로(17)로부터 입력되는 제어 신호 및 커맨드 레지스터(18)으로부터 공급되는 커맨드 데이터에 따라 불휘발성 메모리 셀(MC)의 데이터 쓰기, 읽기, 소거 및 검증 동작을 제어한다.

예를 들면, 제어 신호는 external clock 신호, chip enable 신호, command latch enable 신호, address latch enable 신호, write enable 신호, read enable 신호 등이다. 제어 회로(20)는 이러한 제어 신호에 의해 커맨드 데이터가 나타내는 동작 모드에 따라 각 회로로 내부 제어 신호를 출력한다.

또한, 제어 회로(20)는 페이지 버퍼군(13)의 모든 페이지 버퍼의 래치에 저장된 데이터를 참조하여 데이터 쓰기 또는 소거 패스(PASS) 여부를 판정한다.

도 2서, 열 디코더(14)는 어드레스 레지스터(19)가 보관 유지하는 블록 주소(BA)를 디코딩하고, 디코딩 결과로서 블록 선택 신호(BLKSEL)를 전압 생성 회로(16) 각각에 설치되는 전송 트랜지스터군(21)의 게이트로 출력한다.

여기서, 블록 선택 신호(BLKSEL)의 전압 레벨은 제어 회로(20)가 전압 생성 회로(16)를 제어하여 발생시키는 전압의 전압 레벨이고, 이는 각 동작 모드에서 선택 블록(Selected Block), 비선택 블록(Unselected Block)에 대응한 전압 레벨이 된다.

도 2에 나타난 바와 같이, 전송 트랜지스터군(21)은 N채널 MOS 트랜지스터들 (MT0~MT4, MTS, MTG)로 구성되고 전압 생성 회로(16) 각각에 대응하여 설치된다.

또한, 열 디코더(14)는 어드레스 레지스터(19)가 보관 유지하는 페이지 주소(PA)를 디코딩하고, 디코딩 한 결과로서 내부 워드 신호들(GWL0~GWL4)에 스위치(14s)를 통해 공급되는 전압을 공급하는 것과 동시에 이 신호들을 전송 트랜지스터군(21)의 트랜지스터들(MT0~MT4)의 드레인에 공통으로 출력한다.

또한, 열 디코더(14)는 내부 선택 게이트 신호들(GSSL, GSGL)에 스위치(14s)를 통해 공급되는 전압을 공급하는 것과 동시에 이 신호들을 전송 트랜지스터군(21) 각각의 트랜지스터들(MTS, MTG)의 드레인에 공통으로 출력한다.

이때, 내부 워드 신호(GWL), 내부 선택 게이트 신호들(GSSL, GSGL)의 전압 레벨은 제어 회로(20)가 전압 생성 회로(16)를 제어하여 발생시키는 전압의 전압 레벨이고, 이는 각 동작 모드에 대응한 전압 레벨이 된다.

전압 생성 회로(16) 각각에 대하여 설치되는 전송 트랜지스터군(21)은 열 디코더(14)의 상기 출력을 블록 선택 신호(BLKSEL)의 전압 레벨에 따라 전송한다. 전압 생성 회로(16)의 복수의 NAND 셀 스트링 게이트 각각에 접속되는 선택 게이트 신호들(SSL, SGL) 및 워드 라인들(WL0~WL4)에는 동작 모드에 대응한 전압 레벨이 공급된다.

도 3은 이상과 같은 구성을 갖는 열 디코더(14)로부터 전압이 공급되는 블록(BLC) 중 각 동작 모드의 선택 블록, 비선택 블록에 입력되는 각 신호의 전압 레벨을 나타낸다. 이하, 도 3을 참조하여 각 동작 모드의 선택 블록 및 비선택 블록의 선택 동작에 대해 설명한다. 우선 쓰기 검증 동작에 대해 설명한다.

〈쓰기 검증 동작의 블록 선택〉

「Write」동작 모드(데이터 쓰기 동작)에 대해, 열 디코더(14)는 블록 주소(BA)를 참조하여 복수의 전압 생성 회로(16) 가운데 하나의 전압 생성 회로(16)(이하, 선택 전압 생성 회로(16)로 한다)의 전송 트랜지스터군(21)으로 프로그램 전압(Vpgm)보다 전송 트랜지스터군(21)의 전송 트랜지스터의 역치 전압(Vt)만큼 더 높은 전압 레벨의 블록 선택 신호(BLKSEL)를 출력한다. 나머지 전압 생성 회로(16)(이하, 비선택 전압 생성 회로(16)로 한다)로는 0V의 블록 선택 신호(BLKSEL)를 출력한다.

이에 의해, 선택 전압 생성 회로(16)에만 스위치(14s)의 출력이 입력된다.

덧붙여, 비선택 전압 생성 회로(16)에 입력되는 선택 게이트 신호(SSL)는 열 디코더(14)가 출력하는 블록 선택 신호(BLKSEL)의 논리 반전 신호(/BLKSEL)가 게이트에 입력되는 N채널 MOS 트랜지스터(MTN, 도 2참조)에 의해 0V로 고정된다.

또한, 비선택 전압 생성 회로(16)에 입력되는 선택 게이트 신호(SGL) 및 워드 라인들(WL0~WL4)의 전압 레벨은 각각 전송 트랜지스터군(21)이 오프되기 위한 플로팅 전압이 된다.

스위치(14s)는 전압 레벨이 쓰기 금지 전압(Vpass)인 내부 워드 신호(GWL), 전압 레벨이 저전압(VL, 전원 전압 VCC나 그것보다 낮은 전압)인 내부 선택 게이트 신호(GSSL) 및 0V의 내부 선택 게이트 신호(GSGL)를 전압 생성 회로(16) 각각의 전송 트랜지스터군(21)으로 출력한다.

선택 전압 생성 회로(16)의 전송 트랜지스터군(21)은 온되어 있기 때문에, 선택 전압 생성 회로(16)에 입력되는 선택 게이트 신호들(SSL, SGL) 및 워드 라인들(WL0~WL4)의 전압 레벨은 스위치(14s)가 출력하는 신호와 같은 전압 레벨이 된다.

또, 제어 회로(20)는 0V의 선택 신호(NARS)를 출력하여 MOS 트랜지스터(21a)를 오프시킨다.

그리고, 페이지 버퍼군(13)은 비트 라인(BL)각각에 「1」데이터로서「H」레벨(전원 전압(VCC)의 전압 레벨) 또는「0」데이터로서「L」레벨(0V)를 인가한다(자세한 것은 후술). 이에 의해, 선택 전압 생성 회로(16)는 비트 라인(BL)에 줄 수 있었던 전압 레벨에 따라, NAND 셀 스트링(NA) 각각에 직렬 접속된 불휘발성 메모리 셀(MC)을 구성하는 각 트랜지스터의 채널을 프리차지 한다.

그 후, 열 디코더(14)의 스위치(14s)가 워드 라인들(WL0~WL4) 중 한 개의 워드 라인(페이지 주소(PA)에 의해 위치가 나타나는 워드 라인：선택 워드 라인(Word)이라 한다)에 프로그램 전압(Vpgm)를 주는 것으로써,「0」데이터가 주어지는 불휘발성 메모리 셀(MC)에 대해 0V가 된 채널로부터 플로팅 게이트로 전자가 주입되어 역치 전압이 정방향으로 이동하고 「0」데이터가 써진다.

또한, 「1」데이터가 주어지는 불휘발성 메모리 셀(MC)에서는 전자 주입이 및 역치 전압 변화가 없고, 「1」데이터의 보관 상태(소거 상태)를 유지한다.

덧붙여 워드 라인(WL0~WL4) 중 선택 워드 라인(Word0 이외의 워드 라인(비선택 워드 라인(Word)로 한다)은 쓰기 금지 전압(Vpass)가 주어진다. 따라서, 비선택 워드 라인(Word)에 접속되는 불휘발성 메모리 셀(MC)에서는 전자 주입 및 역치 전압 변화가 없고, 「0」데이터 또는「1」데이터가 보관 유지된다.

한편, 비선택 전압 생성 회로(16)에 있어서, 선택 트랜지스터(SG1)가 오프이므로 NAND 셀 스트링(NA) 각각에 직렬 접속된 불휘발성 메모리 셀(MC)의 채널은 프리차지 되지 않고, 워드 라인들(WL0~WL4)의 전압 레벨은 플로팅 전압이 된다.

따라서, 불휘발성 메모리 셀(MC)의 역치 전압은 변화하지 않고, 「0」데이터 또는「1」데이터의 보관이 유지된다.

그리고, 열 디코더(14)내의 스위치(14s)는 내부 워드 신호(GWL), 내부 선택 게이트 신호(GSSL) 및 내부 선택 게이트 신호(GSGL)를 0V로 한다. 다만, 열 디코더(14)는 블록 선택 신호(BLKSEL) 각각의 전압 레벨은 유지한다. 또한, 제어 회로(20)는 「H」레벨의 선택 신호(NARS)를 출력하여 MOS 트랜지스터(21a)를 온 시킨다.

「Write」동작 모드에 계속 되는「Write Verify」동작 모드(쓰기 검증 동작)에 대해서, 페이지 버퍼군(13)은 비트 라인(BL) 각각에 「H」레벨을 인가한다. 또한, 열 디코더(14)내의 스위치(14s)는 선택 워드 라인(Word)에 0 V, 비선택 워드 라인(Word)에 읽기 전압(Vread)을 각각 인가한다.

이에 의해, 앞의 쓰기 동작에서 「0」데이터 또는「1」데이터가 써져야 할 불휘발성 메모리 셀(MC) 중 「0」데이터가 써지지 않았던 불휘발성 메모리 셀(MC)을 포함한 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하고, 그 비트 라인의 전압 레벨은 0V가 된다.

한편, 「0」데이터가 써진 불휘발성 메모리 셀(MC)을 포함한 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하지 않고, 그 비트 라인의 전압 레벨은 「H」레벨을 유지한다.

후술하는 바와 같이, 전자의 경우, 페이지 버퍼(PB)의 래치(LT)는 불휘발성 메모리 셀(MC)의 데이터의 쓰기가 정상적으로 수행되지 않은 것을 나타내는 페일(FAIL) 데이터가 저장되고, 후자의 경우, 불휘발성 메모리 셀(MC)의 데이터 쓰기가 정상적으로 수행된 것을 나타내는 패스(PASS) 데이터가 저장된다.

또, 앞의 쓰기 동작에서, 페이지 버퍼(PB)로부터 「1」이 주어져 「1」데이터를 보관 유지하고 있는 불휘발성 메모리 셀(MC)를 포함한 NAND 셀 스트링(NA)은 「0」데이터가 써지지 않았던 불휘발성 메모리 셀(MC)를 포함한 NAND 셀 스트링(NA)과 마찬가지로, 접지로의 전류 패스를 형성하고 비트 라인의 전압 레벨은 0V가 된다.

그러나, 이 경우는 후술하는 바와 같이, 페이지 버퍼(PB)의 래치(LT)에 불휘발성 메모리 셀(MC)의 데이터 쓰기가 정상적으로 수행된 것을 나타내는 패스(PASS) 데이터가 저장된다.

〈소거 검증 동작의 블록 선택〉

「소거 Stress」동작 모드(소거 동작)에서, 열 디코더(14)는 블록 주소(BA)를 참조하여 복수의 전압 생성 회로(16) 중 하나의 선택 전압 생성 회로(16)의 전송 트랜지스터군(21)으로 쓰기 금지 전압(Vpass)의 블록 선택 신호(BLKSEL)를 출력한다. 나머지 비선택 전압 생성 회로(16)로는 0V의 블록 선택 신호(BLKSEL)를 출력한다.

이에 의해, 선택 전압 생성 회로(16)에만 열 디코더(14)내의 스위치(14s)로부터 전압 생성 회로(16)가 생성하는 전압이 공급된다.

열 디코더(14)내의 스위치(14s)는 0V의 내부 워드 신호(GWL) 및 쓰기 금지 전압(Vpass)의 내부 선택 게이트 신호들(GSSL, GSGL)을 전압 생성 회로(16) 각각의 전송 트랜지스터군(21)으로 출력한다. 선택 전압 생성 회로(16)의 전송 트랜지스터군(21)은 온되어 있기 때문에, 선택 전압 생성 회로(16)로 입력되는 선택 게이트 신호(SSL) 및 선택 게이트 신호(SGL)는 쓰기 금지 전압(Vpass)로부터 전송 트랜지스터의 역치 전압만큼 흐른 플로팅 전압이 된다. 또, 선택 전압 생성 회로(16)에 입력되는 워드 라인(WL0~WL4)의 전압 레벨은 0V가 된다.

그 후, 제어 회로(20)는 0V의 선택 신호(NARS)를 출력하고, MOS 트랜지스터(21a)를 오프시켜, 공통 소스선(CSL)를 플로팅 전압으로 하고, 전압 생성 회로(16)는 선택 전압 생성 회로(16)를 포함한 모든 블록이 형성되는 Pwell에 고전압(예를 들면, 20V)을 인가한다. 이에 의해, 선택 전압 생성 회로(16)에 대해서는, 모든 불휘발성 메모리 셀(MC)는 플로팅 게이트로부터 전자가 Pwell로 뽑아 내져 역치 전압이 부전압으로 변화하고, 「1」데이터의 보관 유지 상태(소거 상태)가 된다.

한편, 비선택 전압 생성 회로(16)에 대해서는, 워드 라인(WL0~WL4)의 전압 레벨이 플로팅 전압이기 때문에, 불휘발성 메모리 셀(MC)는 그 플로팅 게이트도 승압되기 때문에 플로팅 게이트로부터 전자가 Pwell로 뽑아내지는 것 없다. 즉, 불휘발성 메모리 셀(MC)의 역치 전압은 변화하지 않고, 불휘발성 메모리 셀(MC)은, 「0」데이터 또는「1」데이터의 보관 유지 상태를 유지한다.

열 디코더(14)내의 스위치(14s)는 내부 선택 게이트 신호(GSSL) 및 내부 선택 게이트 신호(GSGL)을 0V로 한다.

그리고, 전압 생성 회로(16)는 Pwell의 전압을 통상의 전압(예를 들면, 0V 또는 부전압)으로 되돌리는 것과 동시에, 제어 회로(20)는 「H」레벨의 선택 신호 (NARS)를 출력하고 MOS 트랜지스터(21a)를 온시키고 공통 소스선(CSL)를 0V로 한다.

「소거 Verify」동작 모드(소거 검증 동작)에서, 페이지 버퍼군(13)은 비트 라인(BL) 각각에 「H」레벨을 인가한다. 열 디코더(14)는 선택 블록(BLC)의 전송 트랜지스터군(21)에 쓰기 금지 전압(Vpass)보다 전송 트랜지스터의 역치 전압만큼 높은 전압의 블록 선택 신호(BLKSEL)를 출력한다. 덧붙여 비선택 블록(BLC)에는 0V의 블록 선택 신호(BLKSEL)를 출력한다. 또한, 열 디코더(14)내의 스위치(14s)는 내부 선택 게이트 신호(GSSL) 및 내부 선택 게이트 신호(GSGL)에 쓰기 금지 전압(Vpass)을 공급한다. 이에 의해, 선택 전압 생성 회로(16)에 입력되는 선택 게이트 신호(SSL) 및 선택 게이트 신호(SGL)는 쓰기 금지 전압(Vpass)이 된다. 또한, 선택 전압 생성 회로(16)에 입력되는 워드 라인들(WL0~WL4)의 전압 레벨은 0V인 상태이다. 한편, 비선택 전압 생성 회로(16)에 입력되는 선택 게이트 신호(SSL)는 쓰기 동작 및 쓰기 검증 동작과 같이 블록 선택 신호(BLKSEL)의 논리 반전 신호(/BLKSEL)에 의해 0V가 된다.

이에 의해, 앞의 소거 동작에서, 모두 「1」데이터가 써진 불휘발성 메모리 셀(MC)을 포함한 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하고 비트 라인의 전압 레벨은 0V가 된다. 한편, 「1」데이터가 쓰여지지 않은 불휘발성 메모리 셀(MC)을 하나라도 포함한 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하지 않고, 비트 라인의 전압 레벨은 「H」레벨을 유지한다.

후술하는 바와 같이, 전자의 경우, 페이지 버퍼(PB)의 래치(LT)에는 불휘발성 메모리 셀(MC)의 데이터 소거가 정상적으로 수행된 것을 나타내는 패스 데이터가 저장되고, 후자의 경우, 불휘발성 메모리 셀(MC)의 데이터 소거가 정상적으로 수행되지 않은 것을 나타내는 페일 데이터가 저장된다.

　또, 비선택 전압 생성 회로(16)에 입력되는 선택 게이트 신호(SSL)가 0V이므로, NAND 셀 스트링(NA)은 비트 라인(BL)과 비접속되고, 접지로의 전류 패스를 형성하지 않는다.

〈읽기 동작에 있어서의 블록 선택〉

「Read」동작 모드(읽기 동작)에서, 열 디코더(14)는, 블록 주소(BA)를 참조하여, 하나의 선택 전압 생성 회로(16)의 전송 트랜지스터군(21)에 쓰기 금지 전압(Vpass)보다 전송 트랜지스터의 역치 전압만큼 높은 전압 레벨의 블록 선택 신호(BLKSEL)를 출력한다. 나머지 비선택 전압 생성 회로(16)에는 0V의 블록 선택 신호(BLKSEL)를 출력한다.

이에 의해, 선택 전압 생성 회로(16)에만 스위치(14s)의 출력이 입력된다.

덧붙여 비선택 전압 생성 회로(16)에 입력되는 선택 게이트 신호(SSL)는 열 디코더(14)가 출력하는 블록 선택 신호(BLKSEL)의 논리 반전 신호(/BLKSELK)가 게이트에 입력되는 N채널 MOS 트랜지스터(MTN)에 의해, 0V로 고정된다. 또한, 비선택 전압 생성 회로(16)에 입력되는 선택 게이트 신호(SGL) 및 워드 라인들(WL0~WL4)의 전압 레벨은 전송 트랜지스터군(21)을 오프 하기 위해, 각각 플로팅 전압이 된다. 또한, 제어 회로(20)는 「H」레벨의 선택 신호(NARS)를 출력하고 MOS 트랜지스터(21a)를 온 시키고, 공통 소스선(CSL)를 0V로 한다.

페이지 버퍼군(13)은 비트 라인(BL) 각각에 「H」레벨을 인가한다. 또한, 열 디코더(14) 내의 스위치(14s)는 선택 워드 라인(Word)에 0V, 비선택 워드 라인 (Word)에 읽기 전압(Vread)를 인가한다. 이에 의해, 선택 워드 라인(Word)이 접속되는 불휘발성 메모리 셀(MC)의 쓰기 동작에 있어서, 「1」데이터가 쓰여지는 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하고, 비트 라인의 전압 레벨은 0V가 된다.

한편, 선택 워드 라인이 접속되는 불휘발성 메모리 셀(MC)의 쓰기 동작에 있어서, 「0」데이터가 쓰여지는 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하지 않고, 비트 라인의 전압 레벨은 「H」레벨로 유지된다. 후술하듯이, 페이지 버퍼는 비트 라인의 전압 레벨에 따라 「0」데이터 또는 「1」데이터를 출력한다.

비선택 전압 생성 회로(16)에 입력되는 선택 게이트 신호(SSL)는 0V이므로, NAND 셀 스트링(NA)은 비트 라인(BL)과 비접속되고, 비트 라인의 읽기 전압은 변화하지 않는다.

다음으로, 도 1의 페이지 버퍼군(13)의 상세한 구성 및 동작에 대해서, 도 4 내지 도 10을 참조하여 설명한다.

　도 4는 도 1의 페이지 버퍼군(13)의 한 페이지 버퍼(PB)의 상세한 회로 구성을 나타내는 도면이다.

　본 발명의 실시 예에 있어서, 행 디코더(15)는 외부로부터 입력되는 비트 라인의 위치를 나타내는 p비트의 행 주소를 디코딩하고, 2^p(=q라 한다) 개의 행 주소 신호를 출력하는 것으로 할 때, 외부로부터 입출력 회로(17)에 입력되는 데이터의 비트 수를 w라 하면, 비트 라인(BL)의 수는 (w×q) 개가 된다.

페이지 버퍼(PB)는 이러한 복수의 비트 라인(BL)들 각각에 대응하여 설치된다.

또, 데이터의 비트 수 w는 본 발명의 실시 예에서 1로 설정되고, 데이터 쓰기 라인(/DI) 및 데이터 독출 라인(/RDi)은 페이지 버퍼군(13)의 페이지 버퍼(PB) 각각에 공통으로 접속된다.

또, 행 주소 신호(DIOp)는 쓰기 동작에서 페이지 버퍼(PB)에 입력되는 신호이며, 행 주소 신호(DIOr)는 읽기 동작에서 페이지 버퍼(PB)에 입력되는 신호이다. 즉, 행 디코더(15)는 외부로부터 입력되는 행 주소에 대응하여 행 주소 신호(DIOp)를 출력하고, 이에 의해 데이터 쓰기 라인(/DI)의 데이터가 페이지 버퍼(PB)에 입력된다. 또한, 행 디코더(15)는 외부로부터 입력되는 행 주소에 대응하여 행 주소 신호(DIOr)를 출력하고, 이에 의해 페이지 버퍼(PB)로부터 데이터가 데이터 독출 라인(/RDi)에 독출된다.

페이지 버퍼군(13)의 복수의 페이지 버퍼(PB)는 모두 동일한 구성을 하고 있으므로, 이하에서는 하나의 페이지 버퍼(PB)의 회로 구성에 대해서만 설명한다.

페이지 버퍼(PB)는 트랜지스터들((1, 32, 33, 34, 37, 38, 40, 41, 42, 43, 44), 래치(LT) 및 인버터(IV3)로 구성된다.

여기서, 트랜지스터(31)는 P채널 MOS(Metal Oxide Semiconductor) 트랜지스터이다. 한편, 트랜지스터들(32~44)은, N채널 MOS 트랜지스터이다.

또, 래치(LT)는 인버터들(IV1, IV2)로 구성된다. 여기서, 인버터(IV1)는 출력 단자가 접속점(L1)에서 인버터(IV2)의 입력 단자와 연결되고, 입력 단자는 접속점(L0)에서 인버터(IV2)의 출력 단자와 연결된다.

트랜지스터(31)는 소스가 전원 배선에 연결되고, 게이트는 제어 신호(PLOAD)와 연결되고, 드레인은 접속점(SO)에 연결된다.

트랜지스터(32)는 드레인이 접속점(L1)과 연결되고, 게이트는 제어 신호(COPY)와 연결되고, 소스는 트랜지스터(33)의 드레인과 연결된다.

트랜지스터(33)는 드레인이 트랜지스터(32)의 소스 및 트랜지스터(34)의 소스와 공통으로 연결되고, 게이트는 접속점(SO)에 연결되고, 소스는 접지된다.

트랜지스터(34)는 드레인이 접속점(L0)과 연결되고, 게이트는 제어 신호(LCH)와 연결되고, 소스는 트랜지스터(33)의 드레인과 연결된다.

트랜지스터(37)는 드레인이 접속점(L1)과 연결되고, 게이트는 데이터 쓰기 라인(/DI)과 연결되고, 소스는 트랜지스터(38)의 드레인과 연결된다.

트랜지스터(38)는 드레인이 트랜지스터(37)의 소스와 연결되고, 게이트는 행 주소 신호(DIOp)와 연결되고, 소스는 접지된다.

트랜지스터(40)는 드레인이 접속점(SO)와 연결되고, 게이트는 제어 신호(PBSLT)와 연결되고, 소스는 인버터(IV3)의 출력 단자와 연결된다. 인버터(IV3)는 입력 단자가 접속점(L0)과 연결된다.

트랜지스터(41)는 드레인이 비트 라인(BL)과 연결되고, 게이트는 제어 신호(BLSHF)와 연결되고, 소스는 접속점(SO)과 연결된다.

트랜지스터(42)는 드레인이 비트 라인(BL)과 연결되고, 게이트는 제어 신호(SHLD)와 연결되고, 소스는 접지된다.

트랜지스터(43)는 드레인이 데이터 독출 라인(/RDi)과 연결되고, 게이트는 행 주소 신호(DIOr)와 연결되고, 소스는 트랜지스터(44)의 드레인과 연결된다.

트랜지스터(44)는 드레인이 트랜지스터(43)의 소스와 연결되고, 게이트는 접속점(L0)과 연결되고, 소스는 접지된다.

다른 페이지 버퍼들도 상술한 페이지 버퍼(PB)와 동일한 구성을 갖는다.

도 5는 불휘발성 메모리 셀에 저장된 데이터의 각 동작 모드에 대한 래치(LT)의 접속점들(L0, L1)의 상태를 나타내는 테이블이다. 또한, 도 6 내지 도 10은 각 동작 모드에 대한 페이지 버퍼(PB)의 동작 타이밍도이다.

도 5 내지 도 10을 참조하여, 페이지 버퍼(PB)의 동작을 이하에서 설명한다.

＜읽기 동작＞

도 6은, 읽기(Read) 동작의 타이밍도이다.

읽기 동작에서, 외부로부터 읽기를 나타내는 커맨드 데이터가 입력되고, 커맨드 레지스터(18)에 읽기 모드 데이터가 설정되어 이 데이터에 따라 제어 회로(20)가 제어 신호를 출력한다. 초기 상태에서, 제어 회로(20)는 제어 신호들(LCH, COPY, SHLD, PBSLT, BLSHF)을「L」레벨로 하고, 제어 신호(PLOAD)를「H」레벨로 한다.

또, 행 디코더(15)는 행 주소 신호들(DIOp, DIOr)을「L」레벨로 한다.

불휘발성 메모리 셀(MC)로부터 데이터를 읽을 때, 제어 회로(20)는 제어 신호(SHLD)를「H」레벨로 하여 트랜지스터(42)를 온 시키고, 비트 라인(BL)의 전위를 접지 레벨로 변화시킨다.

또, 제어 회로(20)는 제어 신호(PLOAD)를 「L」레벨로, 제어 신호(COPY)를 「H」레벨로 변화시켜, 강제적으로 접속점(L1)에 「L」레벨의 데이터를 인가하고 불휘발성 메모리 셀(MC)로부터 데이터를 읽기 위한 리셋(RESET) 동작을 수행한다.이에 의해, 래치(LT)의 접속점(L0)가 「H」레벨로, 접속점(L1)가 「L」레벨로 되어 리셋 데이터가 기억된다.

그리고, 제어 회로(20)는 제어 신호(COPY)를 「L」레벨로 변화시키고 트랜지스터(32)를 오프 시킨다. 그리고, 도 5에 나타내는 데이터 설정(RESET STATE)으로써 리셋 처리를 종료한다.

그리고, 제어 회로(20)는 제어 신호(BLSHF)를 「H」레벨로 변화시킨다.

이에 의해, 트랜지스터(41)는 온 상태가 되고, 트랜지스터들(31, 41)을 통해 비트 라인(BL)이 「H」레벨로 프리차지 된다.

열 디코더(14)는 전압 생성 회로(16) 중 하나를 선택하고, 선택된 선택 전압 생성 회로(16)의 선택 워드 라인(Word)에 0V를 인가한다. 또한, 열 디코더(14)는 선택된 워드 라인(WL)을 제외한 모든 비선택 워드 라인(Word)에 전압 생성 회로(16)가 생성한 읽기 전압(Vread)을 인가하여, 비선택 워드 라인(Word)과 게이트가 연결된 불휘발성 메모리 셀(MC)을 온 시킨다.

이 결과, 선택 워드 라인(Word)에 연결된 불휘발성 메모리 셀(MC)에 「0」데이터를 쓸 때, 불휘발성 메모리 셀(MC)은 오프 되고, 비트 라인(BL)은 「H」레벨을 유지하여 트랜지스터(33)는 온 상태가 된다.

한편, 불휘발성 메모리 셀(MC)에 「1」데이터를 쓸 때, 불휘발성 메모리 셀(MC)은 온 상태가 되고, 비트 라인(BL)은 「L」레벨로 변화하여 트랜지스터(33)는 오프 상태가 된다.

제어 회로(20)는 제어 신호(LCH)를 「H」레벨로 변화시켜 트랜지스터(34)를 온 시킨다.

불휘발성 메모리 셀(MC)에 「0」데이터를 쓸 때, 접속점(L0)의 전위는 트랜지스터들(33,34)을 통한 전류에 의해, 도 6에 나타난 바와 같이 「L」레벨로 변화한다. 또, 접속점(L1)의 전위는 「H」레벨이 된다.

한편, 불휘발성 메모리 셀(MC)가 소거 상태에 있거나 「0」데이터가 써졌음에도 역치 전압이 부전압일 때, 접지점은 전류가 흐르지 않고, 도 6에 나타난 바와 같이 접속점(L0)는 「H」레벨을 유지한다. 마찬가지로, 접속점(L1)의 전위도 「L」레벨을 유지한다.

다음에, 제어 회로(20)는 데이터 독출 라인(/RDi)을 「H」레벨로 프리차지 한다.

프리차지가 종료된 후, 행 디코더(15)는 입력된 주소에 대응하는 페이지 버퍼(PB)를 선택하기 위해, 행 주소 신호(DIOr)를 「H」레벨로 만든다.

이에 의해, 트랜지스터(43)이 온 상태가 되고, 불휘발성 메모리 셀(MC)에「0」데이터를 쓰는 경우, 접속점(L0)이 「L」레벨이고 트랜지스터(44)가 오프 상태이기 위해, 데이터 독출 라인(/RDi)은 「H」레벨 상태가 된다. 입출력 회로(17)는 「H」레벨의 데이터를 외부에 「0」데이터로서 출력한다(도 5에 나타난 Read _Pass).

한편, 불휘발성 메모리 셀(MC)에「1」데이터를 쓰는 경우, 접속점(L0)가 「H」레벨이고 트랜지스터(44)가 온 상태가 되기 위해, 데이터 독출 라인(/RDi)은 「L」레벨 상태가 된다. 입출력 회로(17)는 「L」레벨 데이터를, 외부에 「1」데이터로서 출력한다.

쓰기 동작에서, 불휘발성 메모리 셀(MC)에 데이터 「1」을 쓰는 경우(원래 소거 상태였던 경우), 데이터 「0」을 썼음에도 불구하고 소거 상태에 있는 경우(역치 전압이 부전압 상태에 있는 경우), 「1」데이터가 독출된다(각각 도 5에 나타난 Read_Pass, Read_Fail).

＜소거 검증 동작＞

다음으로, 소거 검증(Erase Verify) 동작에 대해 도 7에 나타난 타이밍도를 참조하여 설명한다. 소거 검증 동작에서는, 선택 전압 생성 회로(16)의 모든 불휘발성 메모리 셀에 대해서 상기 소거 처리를 수행하고, 데이터가 정상적으로 소거되었는지 여부를 전압 생성 회로(16) 단위로 판정한다.

외부로부터 블록 단위의 소거를 위한 커맨드 데이터가 입력되고, 커맨드 레지스터(18)에는 소거 모드 데이터가 설정된다. 제어 회로(20)는 소거 모드 데이터에 따라, 전압 생성 회로(16)에 불휘발성 메모리 셀의 데이터의 소거를 위한 소거 전압을 발생시키고, 선택 블록(BLC6)의 불휘발성 메모리 셀(MC)에 소거 전압을 인가한다(소거를 위한 스트레스의 인가).

이에 의해, 상술한 바와 같이, 소거 전압이 인가된 블록(BLC6)의 모든 불휘발성 메모리 셀에 대해 소거 처리가 일괄적으로 수행된다.

그리고, 선택 블록(BLC6)의 소거가 수행된 후, 커맨드 레지스터(18)에는 소거 검증 모드를 위한 데이터가 설정된다. 제어 회로(20)는 소거 검증 모드를 위한 데이터에 따라 각 회로를 제어하는 제어 신호를 출력한다. 초기 상태에서, 제어 회로(20)는 제어 신호들(LCH, COPY, SHLD, PBSLT, BLSHF)를 「L」레벨로 만들고, 제어 신호(PLOAD)를 「H」레벨로 만든다.

또한, 행 디코더(15)는 행 주소 신호들(DIOp, DIOr)을 「L」레벨로 제어한다.

제어 회로(20)는 제어 신호(SHLD)를 「H」레벨로 변화시키고, 비트 라인(BL)의 전위를 접지 레벨로 만든다.

그리고, 제어 회로(20)는 제어 신호(PLOAD)를 「L」레벨로, 제어 신호(LCH)를 「H」레벨로 변화시켜 트랜지스터들(33, 34)을 온 상태로 만들고, 래치(LT)의 접속점(L0)에 강제적으로 「L」레벨의 데이터를 쓰는 리셋 동작을 수행한다. 이에 의해, 도 7 및 도 5의 테이블에 나타난 바와 같이, 래치(LT)의 접속점(L0)에 「L」레벨, 접속점(L1)에 「H」레벨의 데이터가 써진다.

그리고, 제어 회로(20)는 제어 신호(LCH)를 「L」레벨로 변화시켜 트랜지스터(34)를 오프 상태로 만들고, 도 5에 나타난 데이터 설정(RESET STATE)으로써 리셋 처리를 종료시킨다. 그리고, 제어 회로(20)는 제어 신호(BLSHF)를 「H」레벨로 변화시킨다.

이에 의해, 트랜지스터(41)이 온 상태가 되어 트랜지스터들(31, 41)을 통해 비트 라인(BL)이 「H」레벨로 프리차지 된다.

그리고, 제어 회로(20)는 열 디코더(14)를 제어하여 내부 선택 게이트 신호ㄷ들SSL, GSGL)에 쓰기 금지 전압(Vpass)을 공급하고 내부 워드 신호(GWL)에 0V를 공급한다.

선택 블록(BLC6)에 대하여, 입력되는 선택 게이트 신호들(SSL, SGL)은 쓰기 금지 전압(Vpass)이 되고, NAND 셀 스트링(NA)은 비트 라인과 연결된다. 또, 선택 블록(BLC6)에 대하여, 워드 라인(WL)에는 선택 워드 라인(Word) 및 비선택 워드 라인(Word) 여부와 관계없이 0V가 공급된다.

이에 의해, 비트 라인(BL)과 연결되는 NAND 셀 스트링(NA)의 불휘발성 메모리 셀(MC)이 모두 온 상태이면, NAND 셀 스트링(NA)는 도통 상태가 되고, 비트 라인(BL)은 접지 레벨(즉,「L」레벨)이 된다.

한편, 비트 라인(BL)에 연결되는 NAND 셀 스트링(NA)의 불휘발성 메모리 셀(MC) 중 어느 하나의 메모리 셀이 「0」데이터 쓰기의 소거가 수행되지 않은 경우, 그러한 불휘발성 메모리 셀(MC)은 온 상태가 되지 않으므로, NAND 셀 스트링(NA)은 비도통 상태가 되고, 비트 라인(BL)는 프리차지 된 상태(즉,「H」레벨)를 유지한다.

또한, 접속점(SO)는 불휘발성 메모리 셀(MC)의 「0」데이터 기록에 의해 비트 라인(BL)이 「H」레벨을 유지하는 경우, 마찬가지로 「H」레벨 상태가 되고, 불휘발성 메모리 셀(MC)가 소거되어 비트 라인(BL)이 「L」레벨로 변화하는 경우, 마찬가지로 「H」레벨에서「L」레벨로 변화한다.

다음으로, 제어 회로(20)는 제어 신호(COPY)를 「H」레벨로 변화시켜, 트랜지스터(32)를 온 상태로 만든다.

이에 의해, NAND 셀 스트링(NA)의 모든 불휘발성 메모리 셀(MC)에 대해「0」데이터 소거가 수행된 경우, 접속점(SO)의 전위는 「L」레벨 상태이고, 래치(LT)의 접속점(L0)은 「L」레벨 상태이고, 접속점(L1)은 「H」레벨 상태이다.

한편, NAND 셀 스트링(NA)의 불휘발성 메모리 셀(MC)중 어느 한 메모리 셀에서 데이터가 소거되지 않으면, 접속점(SO)의 전위는 「H」레벨 상태이고, 래치(LT)의 접속점(L0)은 「H」레벨 상태이고, 접속점(L1)은 「L」레벨 상태이다.

선택 블록(BLC)6)의 NAND 셀 스트링(NA)의 모든 불휘발성 메모리 셀(MC)에서 「0」데이터가 소거되었는지 여부를 나타내는 데이터는 비트 라인(BL)을 통해 모든 페이지 버퍼(PB)의 래치(LT)로 독출되고, 제어 회로(20)는 데이터 독출 라인(/RDi)을 「H」레벨로 프리차지 한다.

　프리차지가 종료된 후, 행 디코더(15)는 입력된 주소에 대응하는 페이지 버퍼(PB)를 선택하기 위해 행 주소 신호(DIOr)를 「H」레벨로 만든다.

이에 의해, 트랜지스터(43)는 온 상태가 되고, NAND 셀 스트링(NA)의 모든 불휘발성 메모리 셀(MC)에 대해 「0」데이터 소거가 수행된 경우, 접속점(L0)을 「L」레벨 상태로 만들고 트랜지스터(44)를 오프 상태로 만들기 위해, 데이터 독출 라인(/RDi)은「H」레벨 상태가 된다. 그리고, 제어 회로(20)에는 「H」레벨 데이터가 입력된다(도 5에 나타난 Er aseVerify_Pass).

한편, NAND 셀 스트링(NA)의 불휘발성 메모리 셀(MC) 중 어느 한 메모리 셀에서 데이터가 소거되지 않으면, 접속점(L0)을 「H」레벨 상태로 만들고 트랜지스터(44)를 온 상태로 만들기 위해, 데이터 독출 라인(/RDi)은 「L」레벨 상태가 된다. 제어 회로(20)에는 「L」레벨의 데이터가 입력된다(도 5에 나타난 EraseVerify_Fail).

이 데이터 읽기 동작은 행 주소를 차례로 변화시키며 수행된다. 즉, 행 디코더(15)는 행 주소로부터 생성된 행 주소 신호(DIOr)를 차례로 바꾸고, 복수의 페이지 버퍼(PB) 중 어느 한 쪽을 선택하여 선택한 페이지 버퍼(PB)의 래치(LT)로부터 데이터를 반복적으로 독출한다.

그리고, 제어 회로(20)는 모든 페이지 버퍼(PB)으로부터 데이터 독출 라인(/RDi)으로부터 독출되는 각 신호가 모두 「H」레벨인 경우, 데이터 소거가 정상적으로 완료된 것으로 판정하고, 소거 동작을 종료시킨다. 한편, 데이터 독출 라인(/RDi)으로부터 독출되는 각 신호 중 어느 하나가 「L」레벨인 경우, 재소거 동작 및 소거 검증 동작이 수행한다.

이 재소거 동작 후의 소거 검증 동작은 페이지 버퍼(PB)의 래치(LT)에 저장되는 데이터를 리셋하여 수행된다. 이에 의해, 재소거 동작에 대한 소거 검증 동작은 접속점(L0)이 「L」레벨 상태가 되고, 접속점(L1)이 「H」레벨(리셋 상태) 상태가 되어, 제어 회로(20)가 데이터 소거 동작이 정상적으로 종료된 것으로 판정할 때까지, 혹은, 미리 설정된 회수에 이를 때까지, 소거 동작 및 소거 검증 동작이 수행된다.

　＜쓰기 동작＞

Write(쓰기) 동작에 대해, 도 8에 나타내는 타이밍도를 참조하여 설명한다. 쓰기 동작에서는, 데이터 쓰기 라인(/DI)로부터 페이지 버퍼(PB)의 래치(LT)로 데이터를 쓰고, 쓴 데이터를 이용하여 불휘발성 메모리 셀에 대해서 「0」데이터 또는「1」데이터를 쓰는 동작이 수행된다.

　쓰기 동작에서, 외부로부터 쓰기을 나타내는 커맨드 데이터가 입력되고, 커맨드 레지스터(18)에 쓰기 동작 모드 데이터가 설정되고, 쓰기 설정 모드 데이터에 따라 제어 회로(20)가 각 회로를 제어하는 제어 신호를 출력한다. 초기 상태에 서, 제어 회로(20)는 제어 신호들(LCH COPY, SHLD, PBSLT, BLSHF)을「L」레벨 상태로 만들고, 제어 신호(PLOAD)를 「H」레벨 상태로 만든다.

또한, 행 디코더(15)는 행 주소 신호들(DIOp, DIOr)을 「L」레벨로 상태로 만든다.

제어 회로(20)는 제어 신호(PLOAD)를 「L」레벨로 변화시키고, 제어 신호(LCH)를 「H」레벨로 변화시킨다. 이에 의해, 트랜지스터(31)는 온 상태가 되고 접속점(SO)은 「H」레벨이 되어, 트랜지스터(33)이 온 상태가 된다. 또한, 트랜지스터(34)가 온 상태가 되는 것에 의해, 강제적으로 접속점(L0)에 「L」레벨 데이터가 인가되어 불휘발성 메모리 셀(MC)에 데이터를 쓰기 위한 리셋(RESET) 동작이 수행한다. 이에 의해, 래치(LT)의 접속점(L0)은 「L」레벨 상태가 되고, 접속점(L1)은 「H」레벨 상태가 되어, 리셋 시의 데이터가 저장된다.

그리고, 제어 회로(20)는 제어 신호(PLOAD)를 「H」레벨로 변화시키고 제어 신호(LCH)를 「L」레벨로 변화시켜, 트랜지스터들(31, 34)을 오프 상태로 하고, 도 8에 나타난 데이터 설정으로써 리셋 처리를 종료시킨다(도 5에 나타난 RESET STATE).

그리고, 행 디코더(15)는, 행 주소 신호(DIOp)를 출력하여 트랜지스터(38)을 온 상태로 만든다.

다음에, 제어 회로(20)는 불휘발성 메모리 셀(MC)에 외부로부터의「0」데이터 또는「1」데이터를 쓰기 위하여, 입출력 회로(17)를 제어한다. 입출력 회로(17)는 외부로부터의「0」데이터 또는 「1」데이터에 대응하여 데이터 쓰기 라인(/DI)을 각각「H」레벨, 「L」레벨 상태로 만든다.

「0」데이터를 쓰기 위해, 데이터 쓰기 라인(/DI)에「H」레벨이 공급되면, 래치(LT)의 접속점(L0)는「H」레벨 상태가 되고, 접속점(L1)은 「L」레벨 상태가 된다. 한편, 「1」데이터를 쓰기 위해, 데이터 쓰기 라인(/DI)에 「L」레벨이 공급되면, 래치(LT)의 접속점(L0)는 「L」레벨, 접속점(L1)는 「H」레벨 상태이고, 이는 상기 초기 상태를 유지시킨다(도 5에 난 INHIBIT STATE).

또한, 쓰기 동작에서, 페이지 버퍼(PB)의 래치(LT)에 대한 데이터 쓰기는 행 주소를 차례로 변화시키며 수행된다. 즉, 행 디코더(15)는 행 주소로부터 생성된 행 주소 신호(DIOp)를 차례로 바꾸고, 복수의 페이지 버퍼(PB) 중 어느 하나를 선택하여 선택된 페이지 버퍼(PB)의 래치(LT)에 쓰기 동작을 수행한다. 또한, 도 8은 하나의 페이지 버퍼(PB)의 래치(LT)에 데이터를 쓰는 동작을 나타낸다.

그리고, 제어 회로(20)는 제어 신호들(PBSLT, BLSHF)을 「H」레벨 상태로 한다.

이에 의해, 트랜지스터들(40, 41)은 온 상태가 되고, 데이터「0」이 쓰여질 불휘발성 메모리 셀(MC)의 NAND 셀 스트링(NA)과 연결되는 비트 라인(BL)은 0V를 유지한다. 한편, 데이터「1」이 쓰여질 불휘발성 메모리 셀(MC)(데이터「0」을 쓰지 않는 불휘발성 메모리 셀(MC))의 NAND 셀 스트링(NA)과 연결되는 비트 라인(BL)은 「H」레벨로 프리차지 된다.

열 디코더(14)는, 블록(BLC6) 중 하나를 선택하고, 선택 블록(BLC6)의 선택 워드 라인(Word)에 프로그램 전압(Vpgm)을 공급한다. 또한, 열 디코더(14)는 선택 워드 라인(Word) 이외의 모든 비선택 워드 라인(Word)에 쓰기 금지 전압(Vpass)을 공급한다.

이에 의해, 선택 워드 라인(Word)과 연결되고 데이터「0」이 쓰여질 불휘발성 메모리 셀(MC)의 소스, 드레인 및 채널 부분은「L」레벨이고, 불휘발성 메모리 셀(MC)의 플로팅 게이트로 전자가 주입되어 역치 전압이 상승하여 「0」데이터가 쓰여진다.

또한, 데이터 「1」이 쓰여질 불휘발성 메모리 셀(MC)의 소스, 드레인 및 채널 부분은 「H」레벨이고, 불휘발성 메모리 셀(MC)의 플로팅 게이트로 전자가 주입되지 않고, 데이터 「1」이 유지된다.

그리고, 열 디코더(14)는 선택 워드 라인(Word) 및 비선택 워드 라인(Word)를 0V로 변화시켜, 쓰기 처리를 종료시킨다.

＜쓰기 검증 동작＞

쓰기 검증 동작에서, 제어 회로(20)는 메모리 셀에 데이터가 정상적으로 쓰여졌는지 여부의 판정(쓰기 검증 동작：Verify1)을 수행하기 위해, 페이지 버퍼(PB)로 불휘발성 메모리 셀(MC)의 데이터를 독출한다.

즉, 불휘발성 메모리 셀(MC)로부터 데이터를 독출할 때, 제어 회로(20)는 제어 신호(SHLD)를「H」레벨로 하고 트랜지스터(42)를 온 상태로 하여, 비트 라인(BL)의 전위를 접지 레벨로 변화시킨다.

그리고, 제어 회로(20)는 제어 신호(SHLD)를「L」레벨로 하고, 제어 신호(PLOAD)를「L」레벨로 변화시키고, 제어 신호(BLSHF)를 「H」레벨로 변화시킨다.

이에 의해, 트랜지스터(42)는 오프 상태가 되고, 트랜지스터들(31, 41)은 온 상태가 된다. 그리고, 트랜지스터들(31, 41)을 통해 비트 라인(BL)가 「H」레벨로 프리차지 된다.

　열 디코더(14)는 선택 워드 라인(Word)을 0V로 하고, 선택된 선택 워드 라인(Word) 이외의 모든 비선택 워드 라인(Word)에 전압 생성 회로(16)가 생성한 읽기 전압(Vread)를 인가하여, 비선택 워드 라인(Word)과 게이트가 연결된 모든 불휘발성 메모리 셀(MC)을 온 상태로 만든다.

선택 워드 라인(Word)과 게이트가 연결된 불휘발성 메모리 셀(MC)에 「0」데이터가 저장되어 있는 경우, 비트 라인(BL)은 방전되지 않고, 「H」레벨을 유지한다. 한편, 불휘발성 메모리 셀(MC)에 「1」데이터가 저장되고 있는 경우(소거 상태인 경우 또는 「0」데이터 쓰기에도 불구하고 역치 전압이 부전압인 경우), 비트 라인(BL)은 방전되어 「L」레벨이 된다.

다음으로, 제어 회로(20)는 제어 신호(LCH)를 「H」레벨로 변화시켜, 트랜지스터(34)를 온 상태로 한다.

이에 의해, 「0」데이터를 쓸 불휘발성 메모리 셀(MC)에 「0」데이터가 쓰여진 경우, 접속점(SO)은 「H」레벨 상태이므로, 래치(LT)의 접속점(L0)이 「L」레벨, 접속점(L1)이 「H」레벨로 변화한다.

한편, 「0」데이터를 쓸 불휘발성 메모리 셀(MC)에「0」데이터가 쓰여지지 않은 경우, 접속점(SO)은「L」레벨 상태이므로, 래치(LT)는 반전되지 않고, 래치(L T)의 접속점(L0)는「H」레벨, 접속점(L1)은 「L」레벨, 래치(LT)는 쓴 상태(RESET STATE와는 반대 상태)를 유지한다.

또한, 「1」데이터가 쓰여지는 불휘발성 메모리 셀(MC)의 경우, 접속점(SO)가 「L」레벨이 되어도 래치(LT)는 초기 상태를 유지하므로, 래치(LT)의 접속점(L0)은 「L」레벨, 접속점(L1)은 「H」레벨, 래치(LT)는 리셋 상태(RESET STATE)를 유지한다.

선택 블록(BLC6)의 워드 라인(WL)을 공통으로 하는 불휘발성 메모리 셀(MC)의 데이터가 모든 페이지 버퍼(PB)의 래치(LT)에 독출된 후, 제어 회로(20)는 데이터 독출 라인(/RDi)을 「H」레벨로 프리차지 한다.

　프리차지가 종료한 후, 행 디코더(15)는 입력된 주소에 대응하는 페이지 버퍼(PB)를 선택하기 위해, 행 주소 신호(DIOr)를「H」레벨로 한다.

이에 의해, 트랜지스터(43)는 온 상태가 되고, 불휘발성 메모리 셀(MC)에「0」데이터가 쓰여진 경우, 접속점(L0)는「L」레벨이고, 트랜지스터(44)가 오프 상태이기 위해서, 데이터 독출 라인(/RDi)은「H」레벨 상태를 유지한다. 제어 회로(20)에는 「H」레벨의 데이터가 입력된다(도 5에 나타난 WriteVerify_Pass).

한편, 쓰기 동작에서, 불휘발성 메모리 셀(MC)에 데이터「0」을 썼음에도 불구하고 데이터「0」이 쓰여지지 않은 경우(역치 전압이 부전압 상태에 있는 경우), 접속점(L0)는「H」레벨이고 트랜지스터(44)는 온 상태이기 위하여, 데이터 독출 라인(/RDi)은 「L」레벨이 된다. 제어 회로(20)에는 「L」레벨의 데이터가 입력된다(도 5에 나타난 WriteVerify_Fail).

또한, 불휘발성 메모리 셀(MC)에「1」의 데이터가 쓰여진 경우, 접속점(L0)는 마찬가지로「L」레벨이고 트랜지스터(44)는 오프 상태이기 위하여, 데이터 독출선(/RDi)은 「H」레벨 상태를 유지한다. 제어 회로(20)에는 「H」레벨의 데이터가 입력된다(도 5에 나타난 WriteVerify_Pass).

쓰기 검증(Verify1) 동작은, 행 주소를 차례로 변화시키며 수행된다. 즉, 행 디코더(15)는 행 주소로부터 생성된 행 주소 신호(DIOr)를 차례로 바꾸고, 복수의 페이지 버퍼(PB)중 어느 하나를 선택하고, 선택된 페이지 버퍼(PB)의 래치(LT)로부터 데이터 독출 라인(/RDi)으로 데이터 읽기 동작을 반복 수행한다.

그리고, 제어 회로(20)는 모든 페이지 버퍼(PB)로부터 데이터 독출 라인(/RDi)으로 독출되는 신호가 「H」레벨인 경우, 데이터 쓰기가 정상적으로 완료되었다고 판정하고, 쓰기 검증 동작을 종료시킨다.

한편, 데이터 독출 라인(/RDi)에 독출되는 신호중 어느 하나가 「L」레벨인 경우, 다시 쓰기 동작 및 쓰기 검증 동작을 수행한다. 이 쓰기 검증 동작에서는, 페이지 버퍼(PB)의 래치(LT)의 데이터를 리셋하지 않고 상기 쓰기 동작 및 쓰기 검증 동작이 재수행된다. 또, 다시 쓰기 동작에 계속 되는 쓰기 검증 동작에서, 접속점(L0)는 「L」레벨, 접속점(L1)는 「H」레벨(RESET STATE)이 되고, 제어 회로(20)가 데이터 쓰기가 정상적으로 종료했다고 판정할 때까지, 또는 미리 설정된 회수에 이를 때까지 반복 수행된다.

＜오버프로그램 검증 동작＞

다음으로, 오버프로그램 검증(Verify2) 동작에 대해 도 9에 나타난 타이밍도를 참조하여 설명한다. 오버프로그램 검증 동작은, 불휘발성 메모리 셀(MC)에 대한 데이터 쓰기가 정상적으로 종료된 뒤, 데이터가 쓰여진 불휘발성 메모리 셀(MC) 중 오버프로그램 셀이 있는지 여부를 판정(오버프로그램 검증 동작：Verify2)한다.

오버프로그램 검증 동작은, 상술의 읽기 동작과 동일하게, 페이지 단위로 불휘발성 메모리 셀(MC)로부터 데이터를 읽어, 래치(LT)에 데이터를 쓰고, 쓰여진 데이터를 데이터 독출 라인(/RDi)으로 출력한다. 그러나, 읽기 동작과는 달리, 외부로부터 커맨드 데이터가 입력되지 않고, 쓰기 검증 동작(Verify1)에 계속하여 수행된다. 또, 읽기 동작에서, 선택 워드 라인(Word)에는 0V의 전압이 공급되었지만, 오버프로그램 검증 동작에서, 선택 워드 라인(Word)에는 비선택 워드 라인(Word)에 공급되는 읽기 전압(Vread)보다 높은 읽기 전압(＞Vread )이 공급된다. 이 읽기 전압(＞Vread)이 공급되어도 오프 상태를 유지하는 불휘발성 메모리 셀(MC)은 오버프로그램 셀로 판정된다.

제어 회로(20)는 데이터 쓰기가 정상적으로 종료되었다고 판정되면, 커맨드 레지스터(18)에 오버프로그램 검증 모드 데이터를 설정하고, 오버프로그램 검증 모드 데이터에 따라 각 회로를 제어하는 제어 신호를 출력한다. 초기 상태에서, 제어 회로(20)는 제어 신호들(LCH, COPY, SHLD, PBSLT, BLSHF)을 「L」레벨로 하고, 제어 신호(PLOAD)를 「H」레벨로 한다.

또한, 행 디코더(15)는 행 주소 신호들(DIOp, DIOr)을 「L」레벨로 한다.

불휘발성 메모리 셀(MC)로부터 데이터를 독출할 때, 제어 회로(20)는 제어 신호(SHLD)를 「H」레벨로 하고 트랜지스터(42)를 온 상태로 하여, 비트 라인(BL)의 전위를 접지 레벨로 변화시킨다.

또한, 제어 회로(20)는 제어 신호(PLOAD)를 「L」레벨로, 제어 신호(COPY)를 「H」레벨로 변화시켜, 강제적으로 접속점(L1)에 「L」레벨의 데이터를 인가하여 불휘발성 메모리 셀(MC)로부터 데이터를 독출하기 위한 리셋(RESET) 동작을 수행한다. 이에 의해, 래치(LT)의 접속점(L0)는 「H」레벨, 접속점(L1)는 「L」레벨의 데이터가 쓰여지고, 리셋시의 데이터가 저장된다.

그리고, 제어 회로(20)는 제어 신호(COPY)를 「L」레벨에 변화시키고 트랜지스터(32)를 오프 상태로 하여, 도 5에 나타난 데이터 설정(RESET STATE)으로써 리셋 처리를 종료시킨다.

그리고, 제어 회로(20)는 제어 신호(BLSHF)를 「H」레벨로 변화시킨다.

이것에 의해, 트랜지스터(41)는 온 상태가 되고, 트랜지스터들(31, 41)을 통해 비트 라인(BL)이「H」레벨로 프리차지 된다.

열 디코더(14)는 블록(BLC6) 중 하나를 선택하고, 선택된 블록(BLC6)의 선택 워드 라인(Word)에 읽기 전압(Vread)보다 높은 전압(＞Vread)을 공급한다. 또한, 열 디코더(14)는 선택된 워드 라인(WL) 이외의 모든 비선택 워드 라인(Word)에 전압 생성 회로(16)가 생성한 읽기 전압(Vread)를 인가하여, 선택 워드 라인(Word) 이외의 비선택 워드 라인(Word)과 게이트가 연결된 모든 불휘발성 메모리 셀(MC)을 온 상태로 한다.

그 결과, 선택 워드 라인(Word)과 연결되는 불휘발성 메모리 셀(MC)에 「0」데이터가 쓰여지고, 한편, 역치 전압이 읽기 전압(＞Vread)보다 높을 때, 불휘발성 메모리 셀(MC)은 오프 상태, 비트 라인(BL)은「H」레벨 상태, 트랜지스터(33)는 온 상태를 유지한다.

한편, 선택 워드 라인(Word)과 연결되는 불휘발성 메모리 셀(MC)에「0」데이터가 쓰여지고 있어도, 역치 전압이 읽기 전압(＞Vread) 미만일 때, 또는, 선택 워드 라인(Word)에 접속되는 불휘발성 메모리 셀(MC)에 「1」데이터가 쓰여지고 있을 때(원래 소거 상태였을 때), 불휘발성 메모리 셀(MC)은 온 상태가 되고, 비트 라인(BL)은「L」레벨로 변화하여, 트랜지스터(33)는 오프 상태가 된다.

제어 회로(20)는 제어 신호(LCH)를 「H」레벨로 변화시키고, 트랜지스터(34)를 온 상태로 한다.

불휘발성 메모리 셀(MC)에 「0」데이터가 쓰여지고, 역치 전압이 읽기 전압(＞Vread)보다 높을 때, 접속점(L0)의 전위는, 트랜지스터들(33, 34)을 통한 전류에 의해, 도 9에 나타난 바와 같이 「L」레벨로 변화한다. 또, 접속점(L1)의 전위는 「H」레벨이 된다.

한편, 불휘발성 메모리 셀(MC)이 소거 상태, 또는 「0」데이터가 쓰여지고 있어도 역치 전압이 읽기 전압(＞Vread) 미만인 상태에 있을 때, 접지점에는 전류가 흐르지 않고, 도 9에 나타난 바와 같이, 접속점(L0)는「H」레벨을 유지한다. 마찬가지로 접속점(L1)의 전위도 「L」레벨 상태이다.

다음으로, 제어 회로(20)는 데이터 독출 라인(/RDi)을「H」레벨로 프리차지 한다.

프리차지가 종료된 후, 행 디코더(15)는 입력된 주소에 대응하는 페이지 버퍼(PB)를 선택하기 위해, 행 주소 신호(DIOr)를 「H」레벨로 한다.

이에 의해, 트랜지스터(43)는 온 상태가 되고, 불휘발성 메모리 셀(MC)에「0」데이터가 쓰여지고, 한편, 역치 전압이 읽기 전압(＞Vread)보다 높을 때, 접속점(L0)는 「L」레벨이고 트랜지스터(44)는 오프 상태이기 위하여. 데이터 독출 라인(/RDi)은 「H」레벨 상태이다. 제어 회로(20)에는 「H」레벨의 데이터가 입력된다(도 5에 나타난 Pass).

한편, 「0」데이터가 쓰여지고 있어도 역치 전압이 읽기 전압(＞Vread) 미만인 상태에 있을 때, 접속점(L0)는 「H」레벨이고 트랜지스터(44)는 온 상태이기 위하여, 데이터 독출 라인(/RDi)은 「L」레벨 상태가 된다. 제어 회로(20)에는 「L」레벨의 데이터가 입력된다(도 5에 나타난 Fail).

또한, 불휘발성 메모리 셀(MC)이 소거 상태에 있을 때, 동일하게 접속점(L0)는 「H」레벨이고 트랜지스터(44)는 온 상태이기 위하여, 데이터 독출 라인(/RDi)은 「L」레벨 상태이다. 제어 회로(20)에는 「L」레벨의 데이터가 입력된다(도 5에 나타난 Fail).

데이터 읽기 동작은, 행 주소를 차례로 변화시켜 수행된다. 즉, 행 디코더(15)는 행 주소로부터 생성된 행 주소 신호(DIOr)를 차례로 바꾸고, 복수의 페이지 버퍼(PB) 중 어느 하나를 선택하고, 선택된 페이지 버퍼(PB)의 래치(LT)로부터 데이터 읽는 동작을 반복해 수행한다.

그리고, 제어 회로(20)는 페이지 버퍼(PB)로부터 데이터 독출 라인(/RDi)에 독출되는 모든 신호가 「L」레벨인 경우, 선택 페이지 내에 오버프로그램 셀이 존재하지 않는다고 판정하고, 오버프로그램 검증 동작을 종료시킨다. 한편, 데이터 독출 라인(/RDi)에 독출되는 신호 중 어느 하나가 「H」레벨인 경우, 오버프로그램 셀은 존재하고 다음에 설명하는 큐어 동작 및 복제 동작을 수행한 후, 쓰기 동작, 쓰기 검증 동작, 오버프로그램 검증 동작을 수행한다.

＜큐어 동작＞

다음으로, 큐어(Cure) 동작에 대해, 도 9에 나타내는 타이밍도를 참조하여 설명한다. 큐어 동작에서는 상기 오버프로그램 검증(Verifay2) 동작이 종료된 뒤, 래치(LT)에 저장된 데이터를 이용하여, 불휘발성 메모리 셀(MC)에 데이터 쓰기를 수행한다.

큐어 동작은, 상술한 쓰기 동작과 동일하게, 페이지 단위로 불휘발성 메모리 셀(MC)에 데이터를 쓰지만, 쓰기 동작과는 달리, 외부로부터의 커맨드 데이터가 입력되지 않고, 오버프로그램 셀이 있는 경우에 오버프로그램 검증 동작(Verify2)에 계속하여 수행된다. 또한, 이미 오버프로그램 검증 동작에서 래치(LT)에 저장된 데이터를 이용하기 위해, 래치(LT)의 리셋 동작은 수행되지 않는다. 또한, 쓰기 동작에서는 선택 워드 라인(Word)에 프로그램 전압(Vpgm)이 공급되었지만, 큐어 동작에서는 선택 워드 라인(Word)에 0V보다 낮은 쓰기 전압(Vneg,＜0)이 공급된다. 이 쓰기 전압(Vneg)를 메모리 셀에 공급하고, 오버프로그램 셀을 약하게 소거하여, 오버프로그램 셀의 역치 전압을 낮게 한다(부방향으로 이동시킨다).

큐어 동작에서, 제어 회로(20)는 오버프로그램 셀이 존재한다고 판정되었을 때, 커맨드 레지스터(18)에 큐어 동작 모드 데이터를 설정하고, 큐어 동작 모드 데이터에 따라 각 회로를 제어하는 제어 신호를 출력한다. 초기 상태에서, 제어 회로(20)는 제어 신호들(LCH, COPY, SHLD, PBSLT, BLSHF)을 「L」레벨로 하고, 제어 신호(PLOAD)를 「H」레벨로 한다.

제어 회로(20)는 제어 신호(SHLD)를 「H」레벨로 하고 트랜지스터(42)를 온 상태로 하여, 비트 라인(BL)의 전위를 접지 레벨로 변화시킨다.

그리고, 제어 회로(20)는 제어 신호들(PBSLT, BLSHF)을 「H」레벨로 한다.

이에 의해, 트랜지스터들(40, 41)는 온 상태가 되고, 오버프로그램 상태에 있는 불휘발성 메모리 셀(MC)의 NAND 셀 스트링(NA)과 연결되는 비트 라인(BL)은 「H」레벨이 된다. 한편, 오버프로그램된 불휘발성 메모리 셀(MC)(「0」데이터 쓰기 동작이 수행되었으나, 역치 전압이 읽기 전압(＞Vread) 미만인 불휘발성 메모리 셀 MC, 또는 「1」데이터가 써진 소거 상태의 불휘발성 메모리 셀(MC))의 NAND 셀 스트링(NA)과 연결되는 비트 라인(BL)은 0V가 된다.

열 디코더(14)는 블록(BLC6) 중 하나를 선택하고, 선택된 블록(BLC6)의 워드 라인 모두(선택 워드 라인(Word) 및 비선택 워드 라인(Word))에 읽기 전압(Vread)을 공급한다. 또한, 선택 게이트 신호(SSL)의 배선에 쓰기 동작과 같이 저전압(VL)을 공급하고, 선택 게이트 신호(SGL)에 0 V를 공급한다.

이에 의해, 선택 워드 라인(Word)과 연결되는 오버프로그램 상태에 있는 불휘발성 메모리 셀(MC)를 포함한 NAND 셀 스트링(NA) 내에 위치한 각 메모리 셀의 채널, 소스 및 드레인은 「H」레벨의 플로팅 상태가 된다. 한편, 선택 워드 라인(W ord)과 연결되는 오버프로그램되지 않은 불휘발성 메모리 셀(MC)를 포함한 NAND 셀 스트링(NA) 내에 위치한 각 메모리 셀의 채널, 소스 및 드레인은 0V가 된다.

그 후, 열 디코더(14)는 비선택 워드 라인(Word)에 쓰기 금지 전압(Vpass)을 인가한다. 이에 의해, 오버프로그램 상태에 있는 불휘발성 메모리 셀(MC)를 포함한 NAND 셀 스트링(NA) 내에 위치하고, 스트링 내의 선택 메모리 셀의 채널을 제외한, 채널, 소스 및 드레인은 쓰기 금지 전압(Vpass)이 인가된 비선택 워드 라인(Word)과 채널과의 커플링에 의해 고전압(Vcouple)이 야기된다. 한편, 오버프로그램되지 않은 불휘발성 메모리 셀(MC)를 포함한 NAND 셀 스트링(NA)내에 위치하고, 스트링 내의 선택 메모리 셀의 채널을 제외한, 채널, 소스 및 드레인은 0V로 고정된다. 계속하여, 열 디코더(14)는 선택 워드 라인(Word)에 쓰기 전압(Vneg)을 인가한다.

도 11은 이 상태에 있어서 NAND 셀 스트링 내의 채널 포텐셜(Chan nel Potential)을 나타낸 개략도이며, 선택 트랜지스터를 포함한 NAND 셀 스트링(NA)을 워드 라인 방향으로 자른 수직 단면도 및 각 채널의 채널 포텐셜을 나타낸다.

도 11에 나타난 바와 같이, 오버프로그램 셀을 포함한 NAND 셀 스트링에서, 선택 메모리 셀 채널 바로 아래의 포텐셜은 Vneg, 다른 메모리 셀의 채널, 소스, 드레인의 포텐셜은 VCOUPLE이 된다(도면 내의 실선).

한편, 오버프로그램 셀을 포함하지 않는 NAND 셀 스트링에서, 선택 메모리 셀 채널 바로 아래의 포텐셜은 Vneg, 다른 메모리 셀의 채널, 소스, 드레인의 포텐셜은 0V가 된다(도면 내의 파선).

오버프로그램 상태에 있는 불휘발성 메모리 셀(MC)은 제어 게이트와 소스, 드레인의 사이에 인가되는 부전압(Vneg－VCOUPLE)에 의해, 플로팅 게이트로부터 소스 및 드레인으로 전자가 방출되어 역치 전압이 저하된다. 오버프로그램되지 않은 불휘발성 메모리 셀(MC)은 제어 게이트와 소스, 드레인의 사이에 인가되는 부전압(Vneg)에 의해, 플로팅 게이트로부터 소스 및 드레인으로 전자가 방출되지 않고, 역치 전압은 저하되지 않는다. 즉, 오버프로그램 셀은 약하게 소거되지만, 같은 페이지 내의 오버프로그램 셀 이외의 셀은 소거되지 않기 때문에, 소거 스트레스가 인가되지 않는다.

＜복제 동작＞

도 10은 상기 큐어 동작 및 복제(Copy) 동작에 대한 타이밍도이다.

큐어 동작 실행 후, 자동적으로 복제 동작이 수행된다. 이는, 큐어 동작에서 메모리 셀에 올바르게 데이터가 쓰여졌는지 여부를, 쓰기 검증 동작(Verify1)및 오버프로그램 검증 동작으로 판정하기 위해, 불휘발성 메모리 셀(MC)의 데이터를 페이지 버퍼(PB)의 래치(LT)에 다시 쓰기 때문이다.

복제 동작은, 상술한 읽기 동작과 동일하게, 페이지 단위로 불휘발성 메모리 셀(MC)로부터의 데이터를 래치에 쓰지만, 읽기 동작과 달리, 외부로부터 커맨드 데이터가 입력되지 않고, 큐어 동작에 계속하여 수행된다. 또한, 계속하는 쓰기 검증 동작(Verify1)으로 이행하기 위해, 래치(LT)의 초기 리셋 상태는 쓰기 동작 및 소거 검증 동작과 같이, 접속점(L0)은 「L」레벨, 접속점(L1)은 「H」레벨이 된다. 또한, 읽기 동작과 같이, 선택 워드 라인(Word)에는 0V, 비선택 워드 라인(Word)에는 읽기 전압(Vread)이 공급된다.

제어 회로(20)는 큐어 동작 종료 후, 커맨드 레지스터(18)에 복제 동작 모드 데이터를 설정하고, 복제 동작 모드 데이터에 따라 각 회로를 제어하는 제어 신호를 출력한다. 초기 상태에서, 제어 회로(20)는 제어 신호들(LCH, COPY, SHLD, PBSLT, BLSHF)을 「L」레벨로 하고, 제어 신호(PLOAD)를 「H」레벨로 한다.

불휘발성 메모리 셀(MC)로부터 데이터를 독출할 때, 제어 회로(20)는 제어 신호(SHLD)를 「H」레벨로 하고 트랜지스터(42)를 온 상태로 하여, 비트 라인(BL)의 전위를 접지 레벨로 변화시킨다.

또한, 제어 회로(20)는 제어 신호(PLOAD)를 「L」레벨로, 제어 신호(LCH)를 「H」레벨로 변화시켜, 강제적으로 접속점(L0)에 「L」레벨 데이터를 인가하여 불휘발성 메모리 셀(MC)로부터 데이터를 독출하기 위한 리셋(RESET) 동작을 수행한다. 이에 의해, 래치(LT)의 접속점(L0)은 「L」레벨, 접속점(L1)은 「H」레벨의 데이터가 쓰여져, 리셋시의 데이터가 저장된다.

그리고, 제어 회로(20)는 제어 신호(LCH)를 「L」레벨로 변화시키고 트랜지스터(34)를 오프 상태로 하여, 리셋 처리를 종료시킨다.

계속 하여, 제어 회로(20)는 제어 신호(BLSHF)를 「H」레벨로 변화시킨다.

이에 의해, 트랜지스터(41)는 온 상태가 되고, 트랜지스터들(31, 41)을 통해 비트 라인(BL)은 「H」레벨로 프리차지 된다.

열 디코더(14)는 블록(BLC6) 중 하나를 선택하고, 선택된 블록(BLC6)의 선택 워드 라인(Word)를 0V로 한다. 또한, 열 디코더(14)는 선택된 워드 라인(WL) 이외의 모든 비선택 워드 라인(Word)에 전압 생성 회로(16)가 생성한 읽기 전압(Vread)을 인가하고, 선택 워드 라인(Word) 이외의 비선택 워드 라인(Word)과 게이트가 연결되는 모든 불휘발성 메모리 셀(MC)을 온 상태로 한다.

그 결과, 선택 워드 라인(Word)과 연결되는 불휘발성 메모리 셀(MC)에 「0」데이터가 쓰여질 때(소거 상태가 아닐 때), 불휘발성 메모리 셀(MC)은 오프 상태이고, 비트 라인(BL)은 「H」레벨 상태이고, 트랜지스터(33)는 온 상태이다.

한편, 불휘발성 메모리 셀(MC)에「1」데이터가 쓰여지고 있을 때(소거 상태일 때), 불휘발성 메모리 셀(MC)은 온 상태가 되고, 비트 라인(BL)은 「L」레벨로 변화하고, 트랜지스터(33)는 오프 상태가 된다.

제어 회로(20)는 제어 신호(COPY)를 「H」레벨로 변화시키고 트랜지스터(32)를 온 상태로 한다.

불휘발성 메모리 셀(MC)에 「0」데이터가 쓰여지고 있을 때, 접속점(L1)의 전위는 트랜지스터들(33, 32)를 통한 전류에 의해 도 10에 나타난 바와 같이 「L」레벨로 변화한다. 또한, 접속점(L0)의 전위는 「H」레벨이 된다.

한편, 불휘발성 메모리 셀(MC)에 「1」데이터가 쓰여지고 있을 때(소거 상태일 때), 접지점에는 전류가 흐르지 않고, 도 10에 나타난 바와 같이 접속점(L0)은 「L」레벨 상태이다. 동일하게 접속점(L1)의 전위도 「H」레벨 상태이다.

이와 같이, 불휘발성 메모리 셀(MC)에「0」데이터가 쓰여지고 있는 경우, 접속점(L0)가 「H」레벨, 접속점(L1)가 「L」레벨이 되어, 래치(LT)의 데이터는 쓰기 동작에서 데이터「0」이 쓰여지기 전 상태가 된다. 한편, 불휘발성 메모리 셀(MC)에 「1」 데이터가 쓰여지고 있는 경우, 접속점(L0)이 「L」레벨, 접속점(L1)이 「H」레벨이 되고, 래치(LT)의 데이터는 쓰기 동작에서 데이터「1」이 쓰여지기 전의 리셋 상태(쓰기 금지, 즉 INHIBIT 상태)가 된다.

다음으로, 도 12는 본 발명의 실시 예에 따른 불휘발성 반도체 기억장치의 데이터 쓰기 프로세서의 동작 예를 나타내는 순서도이다. 이하, 도 5 및 도 12를 참조하여 본 발명의 실시 예에 따른 데이터 쓰기 프로세스를 설명한다. 외부로부터 데이터 쓰기를 지시하는 커맨드 데이터가 커맨드 레지스터(18)에 쓰여지고, 제어 회로(20)는 이 커맨드에 따라 데이터 쓰기 프로세스를 수행한다.

ST1 단계：쓰기(Program) 동작 제어 회로(20)는 페이지 버퍼(PB)의 리셋을 수행하여, 래치(LT)의 접속점(L0)을 「L」레벨, 접속점(L1)을 「H」레벨로 한다.

행 디코더(15)는, 제어 회로(20)로부터의 제어 신호에 의해 행 주소 신호(DIOp)를 출력하고, 데이터 쓰기 라인(/DI)과 페이지 버퍼(PB)와의 연결을 수행한다.

입출력 회로(17)는 제어 회로(20)으로부터의 제어 신호에 의해, 외부로부터의 쓰기 데이터가 「0」데이터이면 데이터 쓰기 라인(/DI)을 「H」레벨로 유지하고, 「1」데이터이면 데이터 쓰기 라인(/DI)DF 「L」레벨로 한다. 이에 의해, 래치(LT)의 쓰기 데이터가 셋트(SET) 된다. 쓰기 데이터가 「0」데이터이면, 접속점(L0)은 「H」레벨, 접속점(L1)은 「L」레벨이고 리셋 상태와 반대로 셋트 된다.또한, 쓰기 데이터가 「1」데이터이면, 접속점(L0)은 「L」레벨, 접속점(L1)은 「H」레벨이고 리셋 상태와 동일하게 유지된다(쓰기 금지의 INHIBIT 상태).

제어 회로(20)는 제어 신호들(PBSLT, BLSHF)을 「H」레벨로 변화시키고, 래치(LT)에 쓰여진 데이터에 따라 「0」데이터이면 비트 라인(BL)을 「L」레벨로, 「1」데이터이면 비트 라인(BL)을 「H」레벨로 프리차지 한다.

열 디코더(14)는 제어 회로(20)로부터의 제어 신호에 의해, 선택 게이트 신호(SSL)에 저전압(VL, 전원 전압 VCC나 그것보다 낮은 전압), 선택 게이트 신호(SGL)에 0V를 공급하고, 선택 트랜지스터(SG1)를 온 상태, 선택 트랜지스터(SG2)를 오프 상태로 한다. 이에 의해, NAND 셀 스트링(NA) 각각의 채널은 데이터 「0」일 때 0 V가 인가되고, 데이터 「1」일 때 「H」레벨이 인가되어 플로팅 상태가 된다.

계속하여, 열 디코더(14)는 선택 워드 라인(Word)에 프로그램 전압(Vpgm)을 공급하고, 비선택 워드 라인(Word)에 쓰기 금지 전압(Vpass)을 공급한다. 이에 의해, 선택 워드 라인(Word)과 연결되는 불휘발성 메모리 셀(MC) 중 데이터 「0」이 쓰여질 불휘발성 메모리 셀(MC)은 채널로부터 전자가 주입되어 「0」데이터가 쓰여진다. 또한, 데이터 「1」이 쓰여질 불휘발성 메모리 셀(MC, 소거 상태의 메모리 셀)은 채널로부터 전자가 주입되지 않고 「1」데이터를 보관 유지한다.

ST2 단계：쓰기 검증(Verify1) 동작에서는, 불휘발성 메모리 셀(MC)에 데이터가 올바르게 쓰여졌는지 여부가 판정된다.

제어 회로(20)는 제어 신호(SHLD)를 「H」레벨로 하고 비트 라인(BL)를 「L」레벨로 한 후, 제어 신호(PLOAD)를 「L」레벨, 제어 신호(BLSHF)를 「H」레벨로 하여 비트 라인(BL)를 「H」레벨로 프리차지 한다.

열 디코더(14)는 제어 회로(20)로부터의 제어 신호에 의해, 선택 게이트 신호들(SSL, SGL)에 쓰기 금지 전압(Vpass)을 공급하여 선택 트랜지스터들(SG1, SG2)을 온 상태로 한다. 또한, 열 디코더(14)는 선택 워드 라인(Word)에 0V, 비선택 워드 라인(Word)에 읽기 전압(Vread)을 공급한다. 이에 의해, 선택 워드 라인(Word)과 연결되는 불휘발성 메모리 셀(MC)에 데이터 「0」이 쓰여지지 않은 경우(데이터「0」이 쓰여져야 하는 셀이지만 역치 전압 상승이 낮고, 데이터 「0」이 쓰여지지 않은 경우, 또는 데이터 「1」을 기억하는 소거 상태인 경우), 해당 메모리 셀을 포함한 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하고, 비트 라인(BL)은「L」레벨이 된다. 한편, 선택 워드 라인(Word)과 연결된 불휘발성 메모리 셀(MC)에 데이터 「0」이 쓰여지고 있는 경우(데이터 「0」이 쓰여져야 하는 셀로서 역치 전압이 정의된 값으로 상승했을 경우), 해당 메모리 셀을 포함한 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하지 않고, 비트 라인(BL)은 「H」레벨을 유지한다.

제어 회로(20)는 제어 신호(LCH)를 「H」레벨로 한다. 이에 의해, 불휘발성 메모리 셀(MC)에 데이터 「0」이 쓰여지고 있는 경우, 래치(LT)의 접속점들(L0, L1)은 리셋 상태와 동일하게 각각「L」레벨, 「H」레벨이 된다. 또한, 불휘발성 메모리 셀(MC)에 데이터 「1」이 쓰여지고 있는 경우(데이터 「0」이 쓰여져야 할 셀이 아닌 경우), 래치(LT)의 접속점들(L0, L1)은 리셋 상태와 동일한 상태(각각「L」레벨, 「H」레벨)를 유지한다. 한편, 데이터 「0」이 쓰여져야 할 불휘발성 메모리 셀(MC) 중 데이터 「0」이 쓰여지지 않았던 경우, 래치(LT)의 접속점들(L0, L1)은 동일한 논리로써 메모리 셀의 데이터 쓰기 동작의 초기 데이터 설정 상태(각각「H」레벨, 「L」레벨)를 유지한다.

행 디코더(15)는 제어 회로(20)로부터의 제어 신호에 의해, 행 주소 신호(DIOr)를 출력하고, 데이터 독출 라인(/RDi)과 페이지 버퍼(PB)와의 연결을 수행한다.

이에 의해, 제어 회로(20)는 데이터 독출 라인(/RDi)을 통해 메모리 셀의 데이터 쓰기에 실패한 페이지 버퍼(PB)로부터 「L」레벨의 신호를 입력받고, 쓰기에 성공한 페이지 버퍼(PB)로부터 「H」레벨의 신호를 입력받는다.

제어 회로(20)는 모든 페이지 버퍼(PB)로부터 「H」레벨의 신호가 입력되면, 데이터 쓰기가 성공했다고 판정하고, 커맨드 레지스터(18)에 오버프로그램 검증 동작의 이행을 나타내는 데이터를 설정하여 오버프로그램 검증 동작(ST3 단계)으로 진행한다(ST2 단계－Pass).

한편, 복수의 페이지 버퍼(PB) 중 어느 하나로부터 「L」레벨의 신호가 입력되면, 데이터 쓰기에 실패했다고 판정하여 쓰기 동작(ST1 단계)으로 돌아온다. 페이지 버퍼(PB)는 래치(LT)에 이미 쓰여진 데이터로 다시 쓰기 동작을 실행한다(ST2 단계－Fail).

ST3 단계：오버프로그램 검증(Verify2) 동작과 쓰기 검증 동작에서는, 불휘발성 메모리 셀(MC)이 오버프로그램되었는지 여부가 판정된다.

제어 회로(20)는 제어 신호(SHLD)를 「H」레벨로 하고 비트 라인(BL)을 「L」레벨로 한 후, 제어 신호(PLOAD)를 「L」레벨, 제어 신호(COPY)를 「H」레벨로 한다. 이에 의해, 읽기 동작과 같이 래치(LT)의 접속점(L0)은 「H」레벨, 접속점(L1)은 「L」레벨 데이터가 저장된다.

계속하여, 제어 회로(20)는 제어 신호(BLSHF)를 「H」레벨로 하고 비트 라인(BL)을 「H」레벨로 프리차지 한다.

열 디코더(14)는 제어 회로(20)로부터의 제어 신호에 의해, 선택 게이트 신호들(SSL, SGL)에 쓰기 금지 전압(Vpass)를 공급하고, 선택 트랜지스터들(SG1, SG2)을 온 상태로 한다. 또한, 열 디코더(14)는 선택 워드 라인(Word)에 읽기 전압(Vread)보다 높은 전압(＞Vread)을, 비선택 워드 라인(Word)에 읽기 전압(Vread)을 공급한다. 이에 의해, 선택 워드 라인(Word)과 연결된 불휘발성 메모리 셀(MC)이 오버프로그램되어 있지 않은 경우(쓰기 동작에 대해 데이터 「0」이 쓰여져서 오버프로그램되어 있지 않은 경우, 또는 원래 데이터「1」을 기억하는 소거 상태인 경우), 해당 메모리 셀을 포함한 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하고 비트 라인(BL)을 「L」레벨로 한다. 한편, 선택 워드 라인(Word)과 연결된 불휘발성 메모리 셀(MC)이 오버프로그램되고 있는 경우(데이터 「0」이 쓰여졌지만, 역치 전압이 읽기 전압(＞Vread)보다 상승한 경우), 해당 메모리 셀을 포함한 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하지 않기 때문에, 비트 라인(BL)은 「H」레벨을 유지한다.

제어 회로(20)는 제어 신호(LCH)를 「H」레벨로 한다. 이에 의해, 불휘발성 메모리 셀(MC)에 데이터 「0」이 쓰여지고 오버프로그램되지 않은 경우, 래치(LT)의 접속점들(L0, L1)은 리셋 상태와 같은 상태(각각 「H」레벨, 「L」레벨)를 유지한다. 또한, 불휘발성 메모리 셀(MC)에 데이터 「1」이 쓰여지고 있는 경우(데이터 「1」을 기억하는 소거 상태인 경우), 리셋 상태와 같은 상태(각각 「H」레벨, 「L」레벨)를 유지한다. 한편, 데이터 「0」이 쓰여진 불휘발성 메모리 셀(MC)이 오버프로그램되었을 경우. 래치(LT)의 접속점들(L0, L1)은 리셋 상태와 달리 각각 「L」레벨, 「H」레벨로 변화한다.

행 디코더(15)는 제어 회로(20)로부터의 제어 신호에 의해, 행 주소 신호(DIOr)를 출력하고 데이터 독출 라인(/RDi)과 페이지 버퍼(PB)와의 연결을 수행한다.

이에 의해, 제어 회로(20)는 데이터 독출 라인(/RDi)를 통해 오버프로그램되어 있지 않은 메모리 셀의 데이터가 독출된 페이지 버퍼(PB)로부터 「L」레벨 신호가 입력되고, 오버프로그램된 메모리 셀의 데이터가 독출된 페이지 버퍼(PB)로부터 「H」레벨 신호가 입력된다.

제어 회로(20)는 모든 페이지 버퍼(PB)로부터 「L」레벨의 신호가 입력되면, 오버프로그램된 셀이 존재하지 않는다고 판정하고, 데이터 쓰기 프로세스를 종료시킨다(ST3 단계－Fail)。

한편, 복수의 페이지 버퍼(PB) 중 어느 하나에서 「H」레벨의 신호가 입력되면, 오버프로그램된 셀이 페이지 상에 적어도 하나는 존재한다고 판정하고, 커맨드 레지스터(18)에 큐어 동작으로의 이행을 나타내는 데이터를 설정하고, 큐어 동작(ST4 단계)으로 진행된다(ST3 단계－Pass).

ST4 단계：큐어 동작에서는 오버프로그램 검증 동작에 대해 래치(LT)에 저장된 데이터를 이용하고, 오버프로그램된 불휘발성 메모리 셀(MC)에 대해 약한 소거(데이터는 「0」인 상태를 유지하고, 역치 전압은 저하된다)가 수행된다.

제어 회로(20)는 제어 신호(SHLD)를 「H」레벨로 하고, 비트 라인(BL)을 「L」레벨로 한 후, 제어 신호들(PBSLT, BLSHF)을 「H」레벨로 한다.

이에 의해, 오버프로그램 셀을 포함한 NAND 셀 스트링(NA)과 연결되는 비트 라인(BL)은 「H」레벨, 오버프로그램 셀을 포함하지 않는 NAND 셀 스트링(NA)과 연결되는 비트 라인(BL)은 「L」레벨이 된다.

열 디코더(14)는 제어 회로(20)로부터의 제어 신호에 의해, 선택 게이트 신호(SSL)에 저전압(VL, 전원 전압 VCC나 그것보다 낮은 전압), 선택 게이트 신호(SGL)에 0V를 공급하고, 선택 트랜지스터(SG1)를 온 상태, 선택 트랜지스터(SG2)를 오프 상태로 한다. 이에 의해, NAND 셀 스트링(NA) 중 오버프로그램된 셀이 포함된 NAND 셀 스트링(NA)의 채널은 「H」레벨이 인가되고 플로팅 상태가 된다. 한편, NAND 셀 스트링(NA) 중 오버프로그램 셀이 포함되지 않은 NAND 셀 스트링(NA)의 채널은 0V가 인가된다.

계속하여, 열 디코더(14)는 비선택 워드 라인(Word)에 쓰기 금지 전압(Vpass)을 공급한다. 이에 의해, 오버프로그램 셀이 포함되는 NAND 셀 스트링(NA)의 채널에는 쓰기 금지 전압(Vpass)과의 커플링에 의해 고전압(Vcouple)이 야기된다. 한편, 오버프로그램 셀이 포함되지 않은 NAND 셀 스트링(NA)의 채널은 0V를 유지한다.

　계속하여, 열 디코더(14)는 선택 워드 라인(Word)에 쓰기 전압(Vneg,＜0 V)을 공급한다. 이에 의해, 오버프로그램 셀은 제어 게이트와 소스 및 드레인의 사이에 고전계가 더해지고 플로팅 게이트로부터 채널로 전자가 방출되어(약하게 소거되어), 역치 전압이 저하된다. 한편, 오버프로그램되어 있지 않은 메모리 셀은 제어 게이트와 소스 및 드레인의 사이에 고전계가 더해지지 않기 때문에, 플로팅 게이트로부터 전자가 방출되지 않고(즉, 약한 소거가 되지 않고), 역치 전압의 변화도 없다.

이와 같이, 큐어 동작에서는, 오버프로그램된 셀과 동일 페이지 상에 있는 다른 오버프로그램되지 않은 불휘발성 메모리 셀(MC)은 소거 스트레스가 더해지지 않고, 오버프로그램 셀만이 소거 스트레스가 더해지고, 그 역치 전압이 저하된다.

계속하여, 제어 회로(20)는 커맨드 레지스터(18)에 복제 동작으로의 이행을 위한 데이터를 설정하고, 복제 동작(ST5 단계)으로 진행한다.

ST5 단계：복제 동작에서, 페이지 버퍼(PB)는 큐어 동작 후의 불휘발성 메모리 셀의 데이터를 래치에 복제한다.

제어 회로(20)는 제어 신호(SHLD)를 「H」레벨로 하고, 비트 라인(BL)을 「L」레벨로 한 후, 제어 신호(PLOAD)를 「L」레벨, 제어 신호(LCH)를 「H」레벨로 한다. 이에 의해, 소거 검증 동작과 동일하게, 래치(LT)의 접속점(L0)은 「L」레벨, 접속점(L1)은 「H」레벨 데이터가 저장한다.

계속하여, 제어 회로(20)는 제어 신호(BLSHF)를 「H」레벨로 하고, 비트 라인(BL)을 「H」레벨로 프리차지 한다.

열 디코더(14)는 제어 회로(20)로부터의 제어 신호에 의해, 선택 게이트 신호들(SSL, SGL)에 쓰기 금지 전압(Vpass)을 공급하고, 선택 트랜지스터들(SG1, SG2)을 온 상태로 한다. 또한, 열 디코더(14)는 선택 워드 라인(Word)에 0V, 비선택 워드 라인(Word)에 읽기 전압(Vread)을 공급한다. 이에 의해, 선택 워드 라인(Word)과 연결된 불휘발성 메모리 셀(MC)에 데이터 「1」이 쓰여지고 있는 경우(원래 소거 상태인 경우), 해당 메모리 셀을 포함한 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하고, 비트 라인(BL)을「L」레벨로 한다. 한편, 선택 워드 라인(Word)과 연결된 불휘발성 메모리 셀(MC)에 데이터 「0」이 쓰여지고 있는 경우(쓰기 동작에 대해 오버프로그램하였지만, 큐어 동작에 의해 약한 소거가 되었을 경우, 또는 원래 쓰기 동작에서 오버프로그램되지 않고 데이터「0」이 쓰여진 경우), 해당 메모리 셀을 포함한 NAND 셀 스트링(NA)은 접지로의 전류 패스를 형성하지 않기 때문에, 비트 라인(BL)은 「H」레벨을 유지한다.

제어 회로(20)는 제어 신호(COPY)를 「H」레벨로 한다. 이에 의해, 불휘발성 메모리 셀(MC)에 데이터 「0」이 쓰여지고 있는 경우, 래치(LT)의 접속점들(L0, L1)은 리셋 상태와 달리(각각 「H」레벨, 「L」레벨) 변화한다. 또한, 불휘발성 메모리 셀(MC)에 데이터 「1」이 쓰여지고 있는 경우(데이터 「0」이 쓰여져야 할 셀이 아닌 경우), 래치(LT)의 접속점들(L0, L1)은 리셋 상태와 같은 상태(각각 「L」레벨, 「H」레벨)를 유지한다.

이와 같이, 복제 동작의 수행에 의해, 래치(LT)의 논리 상태는 쓰기 동작에서 페이지 버퍼(PB)가 외부로부터의 데이터를 메모리 셀에 쓰기 전의 상태로 설정된다.

그리고, 제어 회로(20)는 커맨드 레지스터(18)에 쓰기 검증 모드 데이터를 설정하고, 상술한 쓰기 검증 동작(ST1 단계)을 수행한다.

상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 반도체 기억장치는 데이터 쓰기 프로세스에 있어서, 오버프로그램된 메모리 셀이 존재하여도 오버프로그램 검증(Verify2)을 통해 오버프로그램 셀을 검출하고, 계속되는 큐어 동작에서 오버프로그램 검증에 의해 페이지 버퍼(PB)의 래치(LT)에 쓰여진 데이터에 따라 오버프로그램된 메모리 셀을 비트 단위로 소거한다. 그렇기 때문에, 동일 페이지 내의 오버프로그램되지 않은 메모리 셀에 고전계 스트레스가 가해지지 않게 할 수 있고, 그에 따라 신뢰성이 향상된 불휘발성 반도체 기억장치를 제공할 수 있다.

이상, 본 발명의 실시 예를 도면을 참조하여 상술하였다. 그러나, 본 발명의 구체적인 구성은 앞서 기재된 실시 형태에 한정되는 것이 아니며, 이 발명의 요지를 일탈하지 않는 범위 내의 설계들을 포함한다.

11…메모리 셀 어레이 13…페이지 버퍼군
14…열 디코더 14s…스위치
15…행 디코더 16…전압 생성 회로
17…입출력 회로 18…커맨드 레지스터
19…어드레스 레지스터 20…제어 회로
21…전송 트랜지스터군
21a, 31, 32, 33, 34, 37, 38, 40, 41, 42, 43, 44, MTS, MTG, MT0, MTN…트랜지스터
BL, BL0, BL1…비트 라인 BLC…블록
CSL…공통 소스 라인 /DI…데이터 쓰기 라인
/RDi…데이터 독출 라인 IV 1, IV2, IV3…인버터
LT…래치 L0, L1, SO…접속점
MC, MC0, MC4…불휘발성 메모리 셀 NA…NAND 셀 스트링
PB…페이지 버퍼 SG1, SG2…선택 트랜지스터
WL, WL0, WL4, Word…워드 라인 SSL, SGL…선택 게이트 신호
GSSL, GSGL…내부 선택 게이트 신호 GWL , GWL0…내부 워드 신호
BLKSEL…블록 선택 신호 Vpgm…프로그램 전압
Vpass…쓰기 금지 전압 Vread…읽기 전압
Vneg…쓰기 전압 Vcouple…고전압
VL…저전압 VCC…전원 전압
PLOAD, BLSHF , SHLD, PBSLT, LCH, COPY…제어 신호
DIOp, DIOr…행 주소 신호

Claims (4)

1. 복수의 비트 라인과 복수의 워드 라인이 각각 교차하고, 상기 교차한 부분에 불휘발성의 메모리 셀이 배치된 메모리 셀 어레이;
   상기 비트 라인 마다 설치되고 상기 워드 라인에 의해 선택되는 메모리 셀에 쓰여질 데이터 또는 상기 메모리 셀로부터 독출된 데이터를 저장하는 래치를 포함하는 페이지 버퍼; 및
   오버프로그램된 메모리 셀의 유무를 판정하는 오버프로그램 검증 동작에 있어서, 상기 페이지 버퍼의 상기 래치에 저장된 데이터를 참조하여 복수의 상기 페이지 버퍼 각각에 대하여 상기 오버프로그램 검증 동작을 수행하고, 오버프로그램된 메모리 셀이 검출되면, 상기 래치에 저장된 데이터에 따라 상기 오버프로그램된 메모리 셀의 역치 전압을 저하시키는 제어 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
2. 제 1 항에 있어서,
   상기 페이지 버퍼의 상기 래치는, 상기 오버프로그램 검증 동작에서, 오버프로그램된 셀의 검출 성공을 나타내는 패스 데이터 및 상기 패스 데이터와는 상보적인 페일 데이터를 래치하는 회로이고,
   상기 제어 회로는,　상기 오버프로그램 검증 동작에서, 상기 비트 라인 마다 설치된 상기 페이지 버퍼의 상기 래치 중 적어도 하나의 래치에 상기 패스 데이터가 쓰여지면,　상기 패스 데이터가 쓰여진 래치와 연결되는 비트 라인에 제 1 전압을 공급하고,　상기 페이지 버퍼의 상기 래치 중 적어도 하나의 래치에 상기 페일 데이터가 쓰여지면, 상기 페일 데이터가 쓰여진 래치와 연결되는 비트 라인에 상기 제 1 전압보다 낮은 제 2 전압을 공급하고,　오버프로그램된 셀과 연결되는 워드 라인에 상기 제 2 전압보다 낮은 제 3 전압을 공급하고, 상기 오버프로그램된 셀의 역치 전압을 상기 오버프로그램 검증 동작에서 상기 페일 데이터로 판정하는 전압까지 저하시키는 큐어 동작을 실행하고,　상기 오버프로그램 검증 동작에서 상 비트 라인 마다 설치된 상기 페이지 버퍼의 상기 래치에 모두 상기 페일데이터가 쓰여졌을 때,　메모리 셀에 데이터를 쓰는 데이터 쓰기 프로세스를 종료하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
3. 제 2 항에 있어서,
   상기 제어 회로는,
   전기 큐어 동작 실행 후, 상기 오버프로그램된 셀과 연결되는 워드 라인에 메모리 셀에 쓰여질 데이터가 쓰여졌는지 여부를 판정하는 쓰기 검증 동작에서와 동일한 전압을 공급하고,
   상기 페이지 버퍼의 상기 래치에 메모리 셀로부터의 데이터를 쓰는 복제 동작을 실행하고,
   상기 래치에 쓰여진 데이터에 따라 상기 쓰기 검증 동작을 수행하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
4. 제 3 항에 있어서,
   상기 제어 회로는,
   상기 쓰기 검증 동작을 수행 후, 메모리 셀에 쓰여질 데이터가 쓰여졌다고 판정되면, 상기 오버프로그램 검증 동작을 수행하고,
   메모리 셀에 쓰여질 데이터가 쓰여지지 않다고 판정되면, 상기 페이지 버퍼의 상기 래치에 쓰여진 데이터에 따라 메모리 셀의 데이터 쓰기 동작을 수행하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
   

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