CN113490984B - 存储器器件及其编程操作 - Google Patents

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Abstract

在某些方面中，一种存储器器件包括在列和行中的存储器单元阵列、分别耦合到行的字线、分别耦合到列的位线、以及通过位线和字线耦合到存储器单元阵列并且被配置为基于当前数据页对选择行进行编程的外围电路。每个存储器单元被配置为以2N个电平中的一个电平存储N位数据的片段，其中，N是大于1的整数。外围电路包括分别耦合到位线的页缓冲器电路。每个页缓冲器电路包括一个高速缓存存储单元、一个多用途存储单元和N‑1个数据存储单元。高速缓存存储单元被配置为依次接收当前数据页的N个位以及下一数据页的N个位，并且依次存储当前数据页的N个位中的一位以及下一数据页的N个位中的每一位。多用途存储单元被配置为依次存储非数据页信息和下一数据页的N个位中的一位。数据存储单元均被配置为存储当前数据页的N个位中的相应的一位。

Description

存储器器件及其编程操作
背景技术
本公开涉及存储器器件及其操作方法。
闪存存储器是一种可以被电擦除和重新编程的低成本、高密度、非易失性的固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。可以由闪存存储器执行各种操作，例如，读取、编程(写入)和擦除，以将每个存储器单元的阈值电压改变为期望电平。对于NAND闪存存储器，可以在块级执行擦除操作，并且可以在页级执行编程操作或读取操作。
发明内容
在一个方面中，一种存储器器件包括在多个列和多个行中的存储器单元阵列、分别耦合到存储器单元的行的多条字线、分别耦合到存储器单元的列的多条位线、以及通过位线和字线耦合到存储器单元阵列并且被配置为基于当前数据页对存储器单元的行中的选择行进行编程的外围电路。每个存储器单元被配置为以2N个电平中的一个电平存储N位数据的片段，其中，N是大于1的整数。外围电路包括分别耦合到位线的多个页缓冲器电路。每个页缓冲器电路包括一个高速缓存存储单元、一个多用途存储单元和N-1个数据存储单元。高速缓存存储单元被配置为在基于当前数据页对选择行进行编程时，依次接收当前数据页的N个位以及下一数据页的N个位，并且依次存储当前数据页的N个位中的一位以及下一数据页的N个位中的每一位。多用途存储单元被配置为在基于当前数据页对选择行进行编程时，依次存储非数据页信息和下一数据页的N个位中的一位。数据存储单元均被配置为在基于当前数据页对选择行进行编程时，存储当前数据页的N个位中的相应的一位。
在另一方面中，一种系统包括被配置为存储数据的存储器器件以及耦合到存储器器件并且被配置为控制存储器器件的存储器控制器。存储器器件包括在多个列和多个行中的存储器单元阵列、分别耦合到存储器单元的行的多条字线、分别耦合到存储器单元的列的多条位线、以及通过位线和字线耦合到存储器单元阵列并且被配置为基于当前数据页对存储器单元的行中的选择行进行编程的外围电路。每个存储器单元被配置为以2N个电平中的一个电平存储N位数据的片段，其中，N是大于1的整数。外围电路包括分别耦合到位线的多个页缓冲器电路。每个页缓冲器电路包括一个高速缓存存储单元、一个多用途存储单元和N-1个数据存储单元。高速缓存存储单元被配置为在基于当前数据页对选择行进行编程时，依次接收当前数据页的N个位以及下一数据页的N个位，并且依次存储当前数据页的N个位中的一位以及下一数据页的N个位中的每一位。多用途存储单元被配置为在基于当前数据页对选择行进行编程时，依次存储非数据页信息和下一数据页的N个位中的一位。数据存储单元均被配置为在基于当前数据页对选择行进行编程时，存储当前数据页的N个位中的相应的一位。
在又一方面中，提供了一种用于操作存储器器件的方法。存储器器件包括多行存储器单元。接收当前数据页的N个位。将当前数据页的N个位中的一位存储在一个高速缓存存储单元中，并且将当前数据页的N个位中的相应的一位存储在N-1个数据存储单元中的每一个中。将非数据页信息存储在一个多用途存储单元中。基于当前数据页对存储器单元的行中的选择行进行编程。依次验证选择行，直到2N个电平中的倒数第N个电平。接收下一数据页的N个位。在以2N个电平中的最后N个电平中的相应的一个电平进行验证之后，将下一数据页的N个位中的每一位依次存储在高速缓存存储单元中。在以2N个电平中的最后一个电平进行验证之后，将下一数据页的N个位中的一位存储在多用途存储单元中。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的具有存储器器件的系统的块图。
图2A示出了根据本公开的一些方面的具有存储器器件的存储器卡的示图。
图2B示出了根据本公开的一些方面的具有存储器器件的固态驱动器(SSD)的示图。
图3示出了根据本公开的一些方面的包括外围电路的存储器器件的示意图。
图4示出了根据本公开的一些方面的包括NAND存储器串的存储器单元阵列的截面的侧视图。
图5示出了根据本公开的一些方面的包括存储器单元阵列和外围电路的存储器器件的块图。
图6示出了根据本公开的一些方面的在编程操作中的存储器单元的阈值电压分布。
图7示出了根据本公开的一些方面的在编程操作中的页缓冲器的详细块图。
图8示出了根据本公开的一些方面的在编程操作中的多高速缓存数据加载的时序图。
图9A和图9B示出了根据本公开的一些方面的在编程操作中施加到选择字线的字线电压的波形。
图10示出了根据本公开的一些方面的在编程操作中的多高速缓存数据加载的示意图。
图11示出了根据本公开的一些方面的用于操作存储器器件的方法的流程图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以在附图中未具体描绘的方式，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
存储器器件(例如，NAND闪存存储器器件)可以将多于单个位的信息存储到多电平(又被称为状态)中的每个存储器单元中，以便增加存储容量并且降低每位成本。在编程操作中，数据可以被编程(写入)到xLC中(例如，多级单元(MLC)、三级单元(TLC)、四级单元(QLC)等)。对于具有xLC的一些存储器器件，高速缓存编程命令可以用于允许在对一个数据页的编程当前正在执行的同时，对另一数据页进行数据插入。为了缩小外围电路大小，存储器器件通常仅包括用于每条位线(BL)的一个高速缓存锁存器，其允许在使用当前数据页进行编程的同时仅插入来自下一数据页的一位数据(例如，被称为下部页“LP”)。在当前数据页程序执行完成之后，需要插入下一数据页中的其他位数据(例如，中间页“MP”和上部页“UP”)。结果，在编程相邻数据页之间需要附加的窗口，来加载下一数据页的部分，这影响了顺序的编程操作的性能，例如，增加了编程速度。
尽管通过不仅利用高速缓存锁存器还利用一些数据锁存器来高速缓存来自下一数据页的更多位数据的一些多高速缓存数据加载方案可以减少或甚至避免数据加载窗口，但是那些方案仍然需要至少与每个xLC中的数据位的数量相同数量的数据锁存器(例如，用于TLC的三个数据锁存器，以及用于QLC的四个数据锁存器)以及专用高速缓存锁存器。随着数据锁存器和高速缓存锁存器的总数量随着位线数量的增加而按比例增加，具有锁存器的页缓冲器的大小随着存储器单元密度增加而变为缩小存储器器件大小的主要负担。
为了解决上述问题中的一个或多个，本公开介绍了一种解决方案，该解决方案在编程操作中重复使用页缓冲器中的一些锁存器以用于多高速缓存数据加载。结果，可以将每条位线所需的锁存器的数量进一步减少到例如5个锁存器，同时仍然减少或者甚至避免用于顺序的编程操作的数据加载窗口。高速缓存锁存器不仅可以用于高速缓存下一数据页，还可以用于存储当前数据页的部分，由此代替专用数据锁存器中的一个。在一些实施方式中，为了避免数据加载窗口，页缓冲器中的另一锁存器(例如，用于存储位线电压电平信息的锁存器)也被重复使用以在使用当前数据页进行编程的同时，在某一阶段高速缓存下一数据页的部分。因此，可以在没有任何电路大小成本的情况下改进顺序的编程性能(例如，具有快的编程速度)。
图1示出了根据本公开的一些方面的具有存储器器件的系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储器系统102，存储器系统102具有一个或多个存储器器件104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机108可以被配置为将数据发送到存储器器件104或从存储器器件104接收数据。
存储器器件104可以是本公开中公开的任何存储器器件。如下文详细公开的，存储器器件104(例如，NAND闪存存储器器件)可以基于针对每个xLC具有N位数据的数据页对xLC(即，被配置为以2N个电平中的一个电平存储N位数据的片段的存储器单元，其中，N是大于1的整数)执行编程操作。与本公开的范围一致，多高速缓存数据加载方案可以用存储器器件104的页缓冲器(例如，具有5锁存器构造)来实现，页缓冲器具有一个高速缓存存储单元(例如，高速缓存锁存器)以及多用途存储单元(例如，3位线(BL)锁存器)，一个高速缓存存储单元被配置为依次存储当前数据页的一位和下一数据页的每一位，多用途存储单元被配置为依次存储非数据页信息和下一数据页的一位。
根据一些实施方式，存储器控制器106耦合到存储器器件104和主机108，并且被配置为控制存储器器件104。存储器控制器106可以管理存储在存储器器件104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制存储器器件104的操作(例如，读取、擦除和编程操作)。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器器件104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器器件104读取的或者被写入到存储器器件104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器器件104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器106和一个或多个存储器器件104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器106和单个存储器器件104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2B中所示的另一示例中，存储器控制器106和多个存储器器件104可以集成到SSD 206中。SSD 206还可以包括将SSD 206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路的存储器器件300的示意电路图。存储器器件300可以是图1中的存储器器件104的示例。存储器器件300可以包括存储器单元阵列器件301和耦合到存储器单元阵列器件301的外围电路302。存储器单元阵列器件301可以是NAND闪存存储器单元阵列，其中，存储器单元306以NAND存储器串308的阵列的形式提供，每个NAND存储器串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储器单元306。每个存储器单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元306的区域内捕获的电子的数量。每个存储器单元306可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元306是具有两种可能的存储器状态(电平)并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一阈值电压范围，并且第二存储器状态“1”可以对应于第二阈值电压范围。在一些实施方式中，每个存储器单元306是能够在多于四个的存储器状态(电平)中存储多于单个位的数据的xLC。例如，xLC可以每单元存储两位(MLC)，每单元存储三位(TLC)，或者每单元存储四位(QLC)。每个xLC可以被编程为采取可能的标称存储值的范围(即，N位数据中的2N个片段，例如，格雷码)。在一个示例中，MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程电平中的一个。第四标称存储值可以用于擦除状态。
如图3中所示，每个NAND存储器串308还可以包括在其源极端处的源极选择栅极(SSG)晶体管310和在其漏极端处的漏极选择栅极(DSG)晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选择的NAND存储器串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储器串308的源极通过同一源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块304中的所有NAND存储器串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串308的漏极耦合到相应的位线316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一条或多条DSG线313将选择电压或取消选择电压施加到相应的DSG晶体管312的栅极和/或通过经由一条或多条SSG线315将选择电压或取消选择电压施加到相应的SSG晶体管310的栅极而被选择或被取消选择。
如图3中所示，NAND存储器串308可以被组织为多个块304，多个块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储器单元306同时被擦除。为了擦除选择块304中的存储器单元306，可以用擦除电压(Vers)(例如，高正偏置电压(例如，20V或更高))偏置耦合到选择块304以及与选择块304在同一面中的未选择块304的源极线314。相邻NAND存储器串308的存储器单元306可以通过字线318耦合，字线318选择存储器单元306的哪一行受读取和编程操作的影响。在一些实施方式中，每条字线318耦合到存储器单元306的页320，页320是用于读取和编程操作的基本数据单位。以位为单位的一页320的大小可以与一个块304中由字线318耦合的NAND存储器串308的数量相关。每条字线318可以包括在相应的页320中的每个存储器单元306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
如图3中所示，存储器单元阵列301可以包括在每个块304中在多个行和多个列中的存储器单元306阵列。根据一些实施方式，一行存储器单元306对应于一个或多个页320，并且一列存储器单元对应于一个NAND存储器串308。多行存储器单元306可以分别耦合到字线318，并且多列存储器单元306可以分别耦合到位线316。外围电路302可以通过位线316和字线318耦合到存储器单元阵列301。
图4示出了根据本公开的一些方面的包括NAND存储器串308的存储器单元阵列301的截面的侧视图。如图4中所示，NAND存储器串308可以在衬底402上方垂直地延伸穿过存储器堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。
存储器堆叠层404可以包括交错的栅极导电层406和栅极到栅极电介质层408。存储器堆叠层404中的栅极导电层406和栅极到栅极电介质层408的对的数量可以确定存储器单元阵列301中的存储器单元306的数量。栅极导电层406可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂多晶硅层。每个栅极导电层406可以包括围绕存储器单元306的控制栅极、DSG晶体管312的栅极或SSG晶体管310的栅极，并且可以在存储器堆叠层404的顶部处横向地延伸作为DSG线313、在存储器堆叠层404的底部处横向地延伸作为SSG线315、或者在DSG线313与SSG线315之间横向地延伸作为字线318。
如图4中所示，NAND存储器串308包括垂直地延伸穿过存储器堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储器膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储器膜418是包括隧穿层426、存储层424(又称为“电荷捕获/存储层”)和阻挡层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻挡层422以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
根据一些实施方式，如图4中所示，阱414(例如，P阱和/或N阱)形成在衬底402中，并且NAND存储器串308的源极端与阱414接触。例如，源极线314可以耦合到阱414，以在擦除操作期间将擦除电压施加到阱414(即，NAND存储器串308的源极)。在一些实施方式中，NAND存储器串308还包括在NAND存储器串308的漏极端处的沟道插塞416。应当理解，尽管图4中未示出，但是可以形成存储器单元阵列301的附加部件，附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。
返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储器单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313将电压信号和/或电流信号施加到每个目标存储器单元306以及从每个选择存储器单元306感测电压信号和/或电流信号来促进存储器单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑512的控制信号从存储器单元阵列301读取数据以及向存储器单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储器单元阵列301的一个页320中的一页编程数据(写入数据，本文中又被称为“数据页”)。在另一示例中，页缓冲器/感测放大器504可以在编程操作的每个编程/验证循环(周期)中验证编程的选择存储器单元306，以确保数据已经被正确地编程到耦合到选择字线318的存储器单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储器单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。如下文详细描述的并且与本公开的范围一致，在编程操作中，页缓冲器/感测放大器504可以包括分别耦合到位线316的多个页缓冲器电路，并且每个页缓冲器电路包括一组存储单元(例如，锁存器)，以用于暂时地存储从数据总线518接收的N位数据的片段(例如，以格雷码的形式)，并且在使用多高速缓存加载方案的编程操作中通过对应的位线316将N位数据的片段提供到对应的选择存储器单元306。
列解码器/位线驱动器506可以被配置为由控制逻辑512控制，并且通过施加从电压发生器510生成的位线电压来选择一个或多个NAND存储器串308。行解码器/字线驱动器508可以被配置为由控制逻辑512控制，并且选择/取消选择存储器单元阵列301的块304并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并且驱动SSG线315和DSG线313。电压发生器510可以被配置为由控制逻辑512控制，并且生成将被供应到存储器单元阵列301的字线电压(例如，读取电压、编程电压、沟道通过电压、局部电压、验证电压等)、位线电压和源极线电压。
控制逻辑512可以耦合到上文描述的每个外围电路，并且被配置控制每个外围电路的操作。寄存器514可以耦合到控制逻辑512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口516可以耦合到控制逻辑512，并且充当控制缓冲器，以缓冲从存储器控制器(例如，图1中的106)和/或主机(例如，图1中的108)接收的控制命令并且将该控制命令中继到控制逻辑512，并且缓冲从控制逻辑512的接收状态信息并将该状态信息中继到存储器控制器和/或主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据输入/输出(I/O)接口和数据缓冲器，以缓冲数据并且将数据中继存储器单元阵列301或从存储器单元阵列301中继数据。
图6示出了根据本公开的一些方面的在编程操作中的存储器单元的示例性阈值电压分布。如上文描述的，每个存储器单元306可以被配置为以2N个电平中的一个电平存储N位数据的片段，其中，N是大于1的整数(例如，对于MLC，N＝2，对于TLC，N＝3，对于QLC，N＝4，等等)。每个电平可以对应于存储器单元306的2N个阈值电压(Vth)范围中的一个。以TLC(其中，N＝3)为例，如图6中所示，存储器单元306可以被编程为8个电平中的一个电平，8个电平包括擦除状态的一个电平以及编程状态的7个电平。每个电平可以对应于存储器单元306的相应的阈值电压(Vth)范围。例如，对应于最低阈值电压范围(图6中的最左侧阈值电压分布)的电平可以被视为电平0，对应于第二低阈值电压范围(图6中的左数第二个阈值电压分布)的电平可以被视为电平1，并且以此类推，直到对应于最高阈值电压范围(图6中的最右侧阈值电压分布)的电平7。
另一方面，每个电平可以对应于要存储在选择存储器单元306中的N位数据的2N个片段中的一个。在一些实施方式中，N位数据的2N个片段可以由格雷码表示(以格雷码的形式)。格雷码(又被称为反射二进制码(RBC)或反射二进制)是二进制数字系统的排序，使得两个连续值仅在一位(二进制数字)上不同。例如，下面的表1示出了表示在图6的示例中使用的8个电平(LV 0到LV 7)与3位数据的8个片段之间的一对一映射的二进制码的示例。如表1中所示，3位数据的每个片段可以由三位二进制值(b1、b2和b3)组成。在一个示例中，电平1可以对应于具有值000的3位数据的片段。在另一示例中，电平7可以对应于具有值101的3位数据的另一片段。
表1
LV 0 1 2 3 4 5 6 7
b1 1 0 1 0 0 1 0 1
b2 1 0 0 1 0 1 1 0
b3 1 0 0 0 1 0 1 1
还参考图5，在编程操作中，具有N个页(又被称为部分)的N位数据的数据页可以用于对耦合到选择字线318的选择行的存储器单元306进行编程。换句话说，外围电路302可以被配置为基于当前数据页(具有N个页的N位数据)对选择行的存储器单元306进行编程。在一些实施方式中，用户数据通过数据总线518传输到页缓冲器/感测放大器504，并且页缓冲器/感测放大器504被配置为基于预设格雷码将用户数据转换为要编程到相应行的存储器单元306中的每个数据页。根据一些实施方式，基于定义每个编程电平与N位数据的相应片段的映射的预设格雷码，控制逻辑512被配置为将控制信号(例如，使能信号)发送到页缓冲器/感测放大器504，以允许页缓冲器/感测放大器504生成用于顺序的编程操作的顺序的数据页。取决于数量N(例如，存储器单元306是否是MLC、TLC、QLC等)，每个数据页可以包括N个页(又被称为部分)，N个页可以被分别地加载到页缓冲器/感测放大器504中，并且在页缓冲器/感测放大器504内四处移动，如下文详细描述的。在正在进行的编程操作期间，当前数据页可以暂时地存储在页缓冲器/感测放大器504中，并且页缓冲器/感测放大器504可以被配置为通过对应的位线316向耦合到选择字线318的每个存储器单元306提供N位数据的对应片段。
例如，图7示出了根据本公开的一些方面的在编程操作中的页缓冲器/感测放大器504的详细块图。在一些实施方式中，页缓冲器/感测放大器504包括多个页缓冲器电路702，每个页缓冲器电路702耦合到位线316中的相应的一条位线。换句话说，每个页缓冲器电路702可以通过对应的位线316耦合到相应列的存储器单元306(例如，NAND存储器串308)，并且被配置为在编程操作中暂时地存储用于对相应的选择存储器单元306(耦合到选择字线318和对应的位线316)进行编程的N位数据的片段(即，当前数据页的N个位)。所有页缓冲器电路702一起可以暂时地存储整个当前数据页的N个页，整个当前数据页的N个页用于在编程操作中对耦合到选择字线318的选择行的存储器单元306(例如，存储器单元306的页320)进行编程。如上文描述的，在一些实施方式中，页缓冲器电路702还被配置为对从数据总线518接收的用户数据的相应部分进行预处理，并且基于预设格雷码将其转换为当前数据页的对应的N个位。例如，对于TLC(其中，N＝3)，每个页缓冲器电路702可以被配置为暂时地存储如上文的表1中所示的当前数据页的8组3位中的相应一组，8组3位分别对应于8个电平。
在顺序的编程操作中，为了减少或甚至避免用于对不同行的存储器单元306进行编程的相邻数据页之间的数据加载窗口，每个页缓冲器电路702还可以被配置为在正在进行的编程操作中对当前选择存储器单元306进行编程的同时，高速缓存用于在下一编程操作中对下一选择存储器单元306进行编程的N位数据的片段(即，下一数据页的N个位)的部分或全部。所有页缓冲器电路702一起可以遵循多高速缓存数据加载方案，以高速缓存用于在当前编程操作中对耦合到下一选择字线318的下一选择行的存储器单元306(例如，下一页320的存储器单元306)进行编程的整个下一数据页的N个页中的一个或多个。
例如，图8示出了根据本公开的一些方面的在编程操作中的多高速缓存数据加载的时序图。如图8中所示，仍然以TLC(其中，N＝3)为例，第1数据页的3个页(PG 0、PG 1和PG2)可以被加载并且存储在页缓冲器/感测放大器504中，并且用于对第1行的存储器单元306进行编程。在对第1行的存储器单元306进行编程的时间周期(tPROG 1)期间，第2数据页的3个页(PG 3、PG 4和PG 5)也可以被加载并且高速缓存在页缓冲器/感测放大器504中。换句话说，第2数据页可以在tPROG 1结束之前准备就绪，使得对第2行的存储器单元306的编程可以在对第1行的存储器单元306的编程之后立即开始，而无任何用于加载第2数据页的窗口。类似地，在对第2行的存储器单元306进行编程的时间周期(tPROG 2)期间，第3数据页的3个页(PG 6、PG 7和PG 8)也可以被加载并且高速缓存在页缓冲器/感测放大器504中。结果，通过多高速缓存数据加载方案可以提高顺序的编程操作的性能。
返回参考图7，为了实施用于顺序的编程操作的多高速缓存数据加载方案，每个页缓冲器电路702可以包括一组数据存储单元706和高速缓存存储单元(DC)708。在基于当前数据页对选择行的存储器单元306进行编程的当前正在进行的编程操作期间，每个数据存储单元706可以被配置为存储当前数据页的N个位中的相应的一位，并且高速缓存存储单元708可以被配置为依次存储下一数据页的N个位中的每一位(即，高速缓存下一数据页的N个位)。根据一些实施方式，为了减少存储单元的数量和页缓冲器电路702的大小，高速缓存存储单元708的数量限于一，即，同时仅可以存储单个数据位的单个高速缓存存储单元708。因此，单个高速缓存存储单元708被配置为在当前编程操作期间以不同的时间周期依次存储下一数据页的N个位的每一位，如下文详细描述的。此外，由于高速缓存存储单元708的有限数量(例如，一个)，数据存储单元706中的一个或多个可以被配置为在当前数据页的存储位不再需要时，在当前编程操作期间也存储下一数据页的N个位中的一位(即，也执行高速缓存功能)。例如，至少一个数据存储单元706可以被配置为依次存储当前数据页的N个位中的相应的一位以及下一数据页的N个位中的相应的一位。
现有多高速缓存数据加载方案要求每个页缓冲器电路702中的数据存储单元的数量至少与用于对对应的选择存储器单元306进行编程的数据的片段的位数相同，即，N个数据存储单元，因为单个高速缓存存储单元专用于高速缓存下一数据页的数据。与现有方案不同并且与本公开的范围一致，图7中的页缓冲器电路702中的单个高速缓存存储单元708还可以被配置为存储当前数据页的N个位中的一位。也就是说，根据一些实施方式，高速缓存存储单元708被配置为依次存储当前数据页的N个位中的一位以及下一数据页的N个位中的每一位。换句话说，高速缓存存储单元708可以以时分方式充当数据存储单元和高速缓存存储单元两者，以代替每个页缓冲器电路702中的数据存储单元706中的一个。在一些实施方式中，如图7中所示，每个页缓冲器电路702中的数据存储单元706的数量因此变为N-1(D1-Dn-1)。因此，与现有多高速缓存数据加载方案相比，数据存储单元706和高速缓存存储单元708的总数量可以从N+1减少到N。
应当理解，总共N个数据存储单元706和高速缓存存储单元708可以通过在基于当前数据页对当前选择行的存储器单元进行编程时高速缓存下一数据页的N个位中的N-1个位来减少数据加载窗口，但是可能无法完全避免数据加载窗口。因此，与本公开的范围一致，在一些实施方式中，用于存储非数据页信息的每个页缓冲器电路702中的另一存储单元被配置为依次存储非数据页信息和下一数据页的N个位中的一位，由此能够在当前编程操作中高速缓存下一数据页的所有N-1个位，以避免数据加载窗口。也就是说，页缓冲器电路702可以包括多用途存储单元，多用途存储单元可以以时分方式存储非数据页信息并且高速缓存下一数据页的数据。
每个页缓冲器电路702可以包括用于存储非数据页信息(即，除了数据页中的数据位之外的任何信息)的多个存储单元。如图7中所示，在一些实施方式中，页缓冲器电路702包括被配置为存储指示由页缓冲器/感测放大器504执行的当前操作是读取操作还是编程操作的信息的感测/编程存储单元(DS)712、以及被配置为存储耦合到页缓冲器电路702的相应的位线316的偏置信息的3BL存储单元(DL)710。在一些实施方式中，3BL存储单元710是多用途存储单元，其以时分方式充当3BL存储单元和高速缓存存储单元两者。如图7中所示，每个页缓冲器电路702还可以包括偏置电路704，偏置电路704耦合到相应的位线316并且被配置为在编程操作中将位线电压施加到耦合到相应的位线316的对应的选择存储器单元306。取决于对应的选择存储器单元306是否根据用于对选择存储器单元306进行编程的N位数据以相应的电平通过验证，例如，高电压电平和低电压电平可以用作位线电压以偏置相应的位线316。在一些实施方式中，为了优化阈值电压分布(例如，如图6中所示)，例如，扩大相邻电平之间的读取裕量并且减小每个电平的宽度，也可以使用中电压电平以用于偏置位线电压。也就是说，可以将三个电压电平(例如，高、中、低)施加到相应的位线316(本文中被称为3BL)。在一些实施方式中，施加到相应的位线316的电压电平(例如，3BL偏置)是存储在3BL存储单元710中的非数据页信息。
应当理解，尽管在本文中将3BL存储单元710描述为用于实施本公开中公开的多高速缓存数据加载方案的多用途存储单元的示例，但是在页缓冲器电路702中的任何合适的非数据页存储单元(例如，感测/编程存储单元712)、或图7中未示出的任何其他非数据页存储单元可以在一些示例中用作多用途存储单元，而不添加附加的存储单元到页缓冲器电路702中。还应当理解，页缓冲器电路702中的每个存储单元(包括每个数据存储单元706、高速缓存存储单元708、3BL存储单元710和感测/编程存储单元712)可以是具有用于存储单个数据位的两个稳定状态的任何电路，例如，锁存器或触发器。在一个示例中，数据存储单元706、高速缓存存储单元708、3BL存储单元710和感测/编程存储单元712中的每一个包括锁存器。在一些实施方式中，页缓冲器电路702具有5锁存器构造，该构造包括一个高速缓存锁存器、两个数据锁存器、一个3BL锁存器和一个感测/编程锁存器。在一些实施方式中，高速缓存存储单元708包括一个高速缓存锁存器，数据存储单元706包括两个数据锁存器，并且多用途存储单元包括一个3BL锁存器。
为了执行编程操作，除了页缓冲器/感测放大器504向每个选择存储器单元306提供对应的N位数据的片段之外，行解码器/字线驱动器508可以被配置为在一个或多个编程/验证循环中将编程电压和验证电压施加到耦合到选择行的存储器单元306的选择字线318，以便基于对应的N位数据的片段将每个选择存储器单元306的阈值电压升高到期望电平(进入期望的阈值电压范围)中。例如，图9A和图9B示出了在编程操作中的施加到选择字线的字线电压的波形。如图9A中所示，编程操作包括一个或多个编程/验证循环(周期)902。如图9B中所示，在每个编程/验证循环902中，行解码器/字线驱动器508可以被配置为在选择字线318上施加编程电压(Vpgm)，并且依次施加具有电压电平的递增改变的2N-1个验证电压(Vvf)。2N-1个验证电压可以对应于2N个电平(例如，除了一个擦除电平之外的2N-1个编程电平)的2N-1个电平。也就是说，外围电路302可以被配置为以2N个电平中的2N-1个电平依次验证选择行的存储器单元306。基于要存储在选择存储器单元306中的对应的N位数据(即，存储在对应的页缓冲器电路702中的当前数据页的N个位)，每个选择存储器单元306可以被编程为2N个电平中的一个电平。仍然以TLC(其中，N＝3)为例，通过施加7个验证电压(每个验证电压对应于7个编程电平中的一个编程电平)，选择存储器单元306可以被依次编程为8个电平(例如，如图6中所示)中的一个电平。
下文详细描述基于本文公开的存储器器件(例如，包括页缓冲器电路702的存储器器件300)实施的多高速缓存数据加载方案。例如，图11示出了根据本公开的一些方面的用于操作存储器器件的方法1100的流程图。存储器器件可以是本文公开的任何合适的存储器器件，例如，存储器器件300。方法1100可以由外围电路302(例如，行解码器/字线驱动器508和页缓冲器/感测放大器504)实施。应当理解，方法1100中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时地执行，或者以与图11中所示的不同的顺序执行。
参考图11，方法1100在操作1102处开始，在操作1102中，在对选择行的存储器单元进行编程时，接收当前数据页的N个位。例如，如图7中所示，控制逻辑512可以将控制信号发送到每个页缓冲器电路702的高速缓存存储单元708，以控制高速缓存存储单元708，以在顺序的编程操作中依次接收均具有N位数据的数据页。在当前编程操作中，即，在基于当前数据页对耦合到选择字线318的选择行的存储器单元306进行编程时，高速缓存存储单元708可以被配置为依次接收当前数据页的N个位以及紧随当前数据页的下一数据页的N个位。
方法1100进行至操作1104，如图11中所示，在操作1104中，将当前数据页的N个位中的一位存储在一个高速缓存存储单元中，并且将当前数据页的N个位中的相应的一位存储在N-1个数据存储单元中的每一个中。例如，如图7中所示，控制逻辑512可以将控制信号发送到每个页缓冲器电路702的单个高速缓存存储单元708和N-1个数据存储单元706的组，以控制单个高速缓存存储单元708和N-1个数据存储单元706，以分别存储当前数据页的N个位。换句话说，高速缓存存储单元708也可以首先充当数据存储单元，使得总数量为N的数据存储单元可以分别存储当前数据页的N个位。在一个示例中，高速缓存存储单元708可以被配置为在以2N个电平中的倒数第N个电平进行验证之前，存储当前数据页的N个位中的一位，并且至少一个数据存储单元706可以被配置为在以2N个电平中的倒数第(N-1)个电平进行验证之前，存储当前数据页的N个位中的相应的一位。
方法1100进行至操作1106，如图11中所示，在操作1106中，将非数据页信息存储在一个多用途存储单元中。非数据页信息可以包括施加到相应的位线的电压电平。例如，如图7中所示，控制逻辑512可以将控制信号发送到单个3BL存储单元710，以控制单个3BL存储单元710，以存储位线偏置信息，例如，施加到相应的位线316的三个电压电平中的一个电压电平。在一个示例中，3BL存储单元710可以被配置为在以2N个电平中的最后一个电平进行验证之前，存储非数据页信息。
方法1100进行至操作1108，如图11中所示，在操作1108中，基于当前数据页对选择行的存储器单元进行编程。例如，如图5和图9B中所示，控制逻辑512可以将控制信号发送到行解码器/字线驱动器508，以将编程电压(Vpgm)施加到耦合到选择行的存储器单元306的选择字线318。
方法1100进行至操作1110，如图11中所示，在操作1110中，依次验证选择行，直至2N个电平中的倒数第N个电平。例如，如图5和图9B中所示，控制逻辑512可以将控制信号发送到页缓冲器/感测放大器504，以依次在选择字线318上施加2N-1个验证电压(Vvf)。2N-1个验证电压可以对应于2N个电平中的2N-1个电平。例如，对于TLC(其中，N＝3)，7个验证电压可以分别对应于3位数据的7个片段，每个片段对应于8个电平中的7个编程电平(LV 1到LV 7)中的相应的电平，如上文的表1中所示。
仍然以TLC(其中，N＝3)为例，如图10中所示，在以8个电平中的倒数第3个电平(即，第6个电平(LV5))进行验证之前，高速缓存存储单元(DC)可以存储当前数据页的3个位中的一位(当前UP)，并且第1数据存储单元(D1)可以存储当前数据页的相应的位(当前LP)，并且第2数据存储单元(D2)可以存储当前数据页的相应的位(当前MP)。以第1个电平(LV0)到第5个电平(LV4)中的每一个的验证可以在基于存储在DC、D1和D2中的3位数据之前遵循如表1中所示的格雷码，例如，对于LV0为111，并且对于LV4为001，其中，b1、b2和b3可以分别对应于LP、MP和UP。其他存储单元可以存储非数据页信息。例如，3BL存储单元(DL)可以存储施加到相应的位线的电压电平(3BL偏置)，并且感测/编程存储单元(DS)可以存储编程或读取操作信息(例如，指示当前操作是编程操作)。
方法1100进行至操作1112，如图11中所示，在操作1112中，接收下一数据页的N个位。例如，在当前编程操作期间，页缓冲器电路702可以通过在高速缓存存储单元708处依次接收下一数据页的N个位来开始高速缓存用于下一编程操作的下一数据页。方法1100进行至操作1114，如图11中所示，在操作1114中，在以2N个电平中的最后N个电平中的相应的一个电平进行验证之后，将下一数据页的N个位中的每一位依次存储在高速缓存存储单元中。在一些实施方式中，在以2N个电平中的倒数第(N-1)个电平进行验证之前，将当前数据页的N个位中的相应的一位存储在数据存储单元中的一个数据存储单元中。在一些实施方式中，在以2N个电平中的倒数第(N-1)个电平进行验证之后，将下一数据页的N个位中的相应的一位存储在数据存储单元中。
例如，如图10中所示，在以最后3个电平(LV 5、LV 6和LV 7)中的相应的一个电平进行验证之后，DC可以依次存储下一数据页的3个位中的每一位(下一LP、下一MP和下一UP)。在以倒数第2个电平(即，第7个电平(LV6))进行验证之前，D1可以存储当前数据页的相应的位(当前LP)，并且然后在以倒数第2个电平(即，LV6)进行验证之后，存储下一数据页的相应的位(下一LP)。在以每个电平进行验证时，D2可以存储当前数据页的相应的位(当前MP)。
在以8个电平中的倒数第3个电平进行验证之后(即，已经验证第6个电平(LV5))，可以如下文的表2中所示更新表1的二进制码，其中，LV0到LV5中的所有数据位可以被更新为1，因为在当前编程操作中不再需要它们。如表2中所示，由于最后两个电平LV 6和LV 7中的b3总为1，因此可以不再需要用于存储b3的位(当前UP)的DC，并且因此DC可以重新用于高速缓存下一数据页的数据位。例如，如图10中所示，在以LV5进行验证之后，可以释放DC，以用下一数据页的第一位(下一LP)代替当前UP。
表2
LV 0 1 2 3 4 5 6 7
b1 1 1 1 1 1 1 0 1
b2 1 1 1 1 1 1 1 0
b3 1 1 1 1 1 1 1 1
在以8个电平中的倒数第2个电平进行验证之后(即，已经验证第7个电平(LV6))，可以如下文的表3中所示更新表2的二进制码，其中，LV6中的所有数据位可以被更新为1，因为在当前编程操作中不再需要它们。如表3中所示，由于最后一个电平LV 7中仅b2为0，因此可以不再需要用于存储b1的位(当前LP)的D1，并且因此D1可以重新用于高速缓存下一数据页的数据位。例如，如图10中所示，在以LV6进行验证之后，可以释放D1，以用下一数据页的第一位(下一LP)代替当前LP，使得可以再次释放DC，以高速缓存下一数据页的第二位(下一MP)。也就是说，在以LV 6进行验证之后，下一LP可以从DC传递到D1，并且可以在DC中高速缓存下一MP。
表3
LV 0 1 2 3 4 5 6 7
b1 1 1 1 1 1 1 1 1
b2 1 1 1 1 1 1 1 0
b3 1 1 1 1 1 1 1 1
方法1100进行至操作1116，如图11中所示，在操作1116中，在以2N个电平中的最后一个电平进行验证之后，将下一数据页的N个位中的一位存储在多用途存储单元中。例如，如图10中所示，在以最后一个电平(即，第8个电平(LV7))进行验证之前，DL可以存储3BL偏置，并且然后在以LV7进行验证之后，存储下一数据页的一位(下一MP)。在一些实施方式中，在以最后一个电平进行验证之后，可以不再需要3BL偏置，例如，因为最后一个电平的读取裕量和分布宽度与其他电平相比可能不太关键。因此，可以释放DL，以用下一数据页的第二位(下一MP)代替3BL偏置，使得可以再次释放DC，以高速缓存下一数据页的第三位(下一UP)。也就是说，在以LV 7进行验证之后，下一MP可以从DC传递到DL，并且可以在DC中高速缓存下一UP。
方法1100进行至操作1118，如图11中所示，在操作1118中，基于下一数据页对存储器单元的行中的下一选择行进行编程。如图10中所示，由于以LV 7进行验证之后，可以高速缓存下一数据页的所有3个位，(下一LP、下一MP和下一UP)因此在当前编程操作期间，下一数据页可以变得准备就绪。因此，在当前编程操作结束时，可以无缝地触发基于下一数据页的下一编程操作，而没有数据加载窗口。例如，在转变期间，下一MP可以从DL传递到D2，使得下一数据页的3个位(下一LP、下一MP和下一UP)可以分别存储在D1、D2和DC中，以用于下一编程操作，并且可以再次释放DL，以还存储用于下一编程操作的3BL偏置。
根据本公开的一个方面，一种存储器器件包括在多个列和多个行中的存储器单元阵列、分别耦合到存储器单元的行的多条字线、分别耦合到存储器单元的列的多条位线、以及通过位线和字线耦合到存储器单元阵列并且被配置为基于当前数据页对存储器单元的行中的选择行进行编程的外围电路。每个存储器单元被配置为以2N个电平中的一个电平存储N位数据的片段，其中，N是大于1的整数。外围电路包括分别耦合到位线的多个页缓冲器电路。每个页缓冲器电路包括一个高速缓存存储单元、一个多用途存储单元和N-1个数据存储单元。高速缓存存储单元被配置为在基于当前数据页对选择行进行编程时，依次接收当前数据页的N个位以及下一数据页的N个位，并且依次存储当前数据页的N个位中的一位以及下一数据页的N个位中的每一位。多用途存储单元被配置为在基于当前数据页对选择行进行编程时，依次存储非数据页信息和下一数据页的N个位中的一位。数据存储单元均被配置为在基于当前数据页对选择行进行编程时，存储当前数据页的N个位中的相应的一位。
在一些实施方式中，非数据页信息包括施加到相应的位线的电压电平。
在一些实施方式中，为了基于当前数据页对选择行进行编程，外围电路被配置为依次以2N个电平中的2N-1个电平验证选择行。
在一些实施方式中，高速缓存存储单元被配置为在以2N个电平中的倒数第N个电平进行验证之前，存储当前数据页的N个位中的一位，并且在以2N个电平中的最后N个电平中的相应的一个电平进行验证之后，依次存储下一数据页的N个位中的每一位。
在一些实施方式中，多用途存储单元被配置为在以2N个电平中的最后一个电平进行验证之前，存储非数据页信息，并且在以2N个电平中的最后一个电平进行验证之后，存储下一数据页的N个位中的一位。
在一些实施方式中，数据存储单元中的至少一个被配置为依次存储当前数据页的N个位中的相应的一位以及下一数据页的N个位中的相应的一位。
在一些实施方式中，数据存储单元中的至少一个中的一个被配置为在以2N个电平中的倒数第(N-1)个电平进行验证之前，存储当前数据页的N个位中的相应的一位，并且在以2N个电平中的倒数第(N-1)个电平进行验证之后，存储下一数据页的N个位中的相应的一位。
在一些实施方式中，外围电路还包括字线驱动器，字线驱动器耦合到字线并且被配置为在耦合到选择行的字线中的选择字线上施加编程电压，并且依次在选择字线上施加2N-1个验证电压，2N-1个验证电压对应于2N个电平中的2N-1个电平。
在一些实施方式中，高速缓存存储单元、多用途存储单元和数据存储单元中的每一个包括锁存器。
在一些实施方式中，外围电路还被配置为在基于当前数据页对选择行进行编程之后，基于下一数据页对存储器单元的行中的下一选择行进行编程。
在一些实施方式中，页缓冲器电路包括一个高速缓存锁存器、两个数据锁存器、一个3位线锁存器和一个感测/编程锁存器。
在一些实施方式中，一个高速缓存存储单元包括一个高速缓存锁存器，N-1个数据存储单元包括两个数据锁存器，并且多用途存储单元包括3位线锁存器。
根据本公开的另一方面，一种系统包括被配置为存储数据的存储器器件以及耦合到存储器器件并且被配置为控制存储器器件的存储器控制器。存储器器件包括在多个列和多个行中的存储器单元阵列、分别耦合到存储器单元的行的多条字线、分别耦合到存储器单元的列的多条位线、以及通过位线和字线耦合到存储器单元阵列并且被配置为基于当前数据页对存储器单元的行中的选择行进行编程的外围电路。每个存储器单元被配置为以2N个电平中的一个电平存储N位数据的片段，其中，N是大于1的整数。外围电路包括分别耦合到位线的多个页缓冲器电路。每个页缓冲器电路包括一个高速缓存存储单元、一个多用途存储单元和N-1个数据存储单元。高速缓存存储单元被配置为在基于当前数据页对选择行进行编程时，依次接收当前数据页的N个位以及下一数据页的N个位，并且依次存储当前数据页的N个位中的一位以及下一数据页的N个位中的每一位。多用途存储单元被配置为在基于当前数据页对选择行进行编程时，依次存储非数据页信息和下一数据页的N个位中的一位。数据存储单元均被配置为在基于当前数据页对选择行进行编程时，存储当前数据页的N个位中的相应的一位。
在一些实施方式中，非数据页信息包括施加到相应的位线的电压电平。
在一些实施方式中，为了基于当前数据页对选择行进行编程，外围电路被配置为依次以2N个电平中的2N-1个电平验证选择行。
在一些实施方式中，高速缓存存储单元被配置为在以2N个电平中的倒数第N个电平进行验证之前，存储当前数据页的N个位中的一位，并且在以2N个电平中的最后N个电平中的相应的一个电平进行验证之后，依次存储下一数据页的N个位中的每一位。
在一些实施方式中，多用途存储单元被配置为在以2N个电平中的最后一个电平进行验证之前，存储非数据页信息，并且在以2N个电平中的最后一个电平进行验证之后，存储下一数据页的N个位中的一位。
在一些实施方式中，数据存储单元中的至少一个被配置为依次存储当前数据页的N个位中的相应的一位以及下一数据页的N个位中的相应的一位。
在一些实施方式中，数据存储单元中的至少一个中的一个被配置为在以2N个电平中的倒数第(N-1)个电平进行验证之前，存储当前数据页的N个位中的相应的一位，并且在以2N个电平中的倒数第(N-1)个电平进行验证之后，存储下一数据页的N个位中的相应的一位。
在一些实施方式中，外围电路还包括字线驱动器，字线驱动器耦合到字线并且被配置为在耦合到选择行的字线中的选择字线上施加编程电压，并且依次在选择字线上施加2N-1个验证电压，2N-1个验证电压对应于2N个电平中的2N-1个电平。
在一些实施方式中，高速缓存存储单元、多用途存储单元和数据存储单元中的每一个包括锁存器。
在一些实施方式中，外围电路还被配置为在基于当前数据页对选择行进行编程之后，基于下一数据页对存储器单元的行中的下一选择行进行编程。
根据本公开的又一方面，提供了一种用于操作存储器器件的方法。存储器器件包括多行存储器单元。接收当前数据页的N个位。将当前数据页的N个位中的一位存储在一个高速缓存存储单元中，并且将当前数据页的N个位中的相应的一位存储在N-1个数据存储单元中的每一个中。将非数据页信息存储在一个多用途存储单元中。基于当前数据页对存储器单元的行中的选择行进行编程。依次验证选择行，直到2N个电平中的倒数第N个电平。接收下一数据页的N个位。在以2N个电平中的最后N个电平中的相应的一个电平进行验证之后，将下一数据页的N个位中的每一位依次存储在高速缓存存储单元中。在以2N个电平中的最后一个电平进行验证之后，将下一数据页的N个位中的一位存储在多用途存储单元中。
在一些实施方式中，在以2N个电平中的倒数第(N-1)个电平进行验证之前，将当前数据页的N个位中的相应的一位存储在数据存储单元中的一个数据存储单元中。在一些实施方式中，在以2N个电平中的倒数第(N-1)个电平进行验证之后，将下一数据页的N个位中的相应的一位存储在数据存储单元中。
在一些实施方式中，基于下一数据页对存储器单元的行中的下一选择行进行编程。
在一些实施方式中，非数据页信息包括施加到相应的位线的电压电平。
在一些实施方式中，高速缓存存储单元、多用途存储单元和数据存储单元中的每一个包括锁存器。
可以容易地修改具体实施方式的前述描述和/或使其适应于各种应用。因此，基于本文呈现的教导和指导，这种适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施方式中的任一个来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (27)

1.一种存储器器件，包括：
存储器单元阵列，所述存储器单元阵列在多个列和多个行中，每个存储器单元被配置为以2N个电平中的一个电平存储N位数据的片段，其中，N是大于1的整数；
多条字线，所述多条字线分别耦合到所述存储器单元的行；
多条位线，所述多条位线分别耦合到所述存储器单元的所述列；以及
外围电路，所述外围电路通过所述位线和所述字线耦合到所述存储器单元阵列，并且被配置为基于当前数据页对所述存储器单元的所述行中的选择行进行编程，所述外围电路包括分别耦合到所述位线的多个页缓冲器电路，每个页缓冲器电路包括：
一个高速缓存存储单元，所述一个高速缓存存储单元被配置为在基于所述当前数据页对所述选择行进行编程时，依次接收所述当前数据页的N个位以及下一数据页的N个位，并且依次存储所述当前数据页的所述N个位中的一位以及所述下一数据页的所述N个位中的每一位；
一个多用途存储单元，所述一个多用途存储单元被配置为在基于所述当前数据页对所述选择行进行编程时，依次存储非数据页信息以及所述下一数据页的所述N个位中的一位；以及
N-1个数据存储单元，每个数据存储单元被配置为在基于所述当前数据页对所述选择行进行编程时，存储所述当前数据页的所述N个位中的相应的一位。
2.根据权利要求1所述的存储器器件，其中，所述非数据页信息包括施加到相应的位线的电压电平。
3.根据权利要求1所述的存储器器件，其中，为了基于所述当前数据页对所述选择行进行编程，所述外围电路被配置为依次以所述2N个电平中的2N-1个电平验证所述选择行。
4.根据权利要求3所述的存储器器件，其中，所述高速缓存存储单元被配置为：
在以所述2N个电平中的倒数第N个电平进行验证之前，存储所述当前数据页的所述N个位中的所述一位；并且
在以所述2N个电平中的最后N个电平中的相应的一个电平进行验证之后，依次存储所述下一数据页的所述N个位中的每一位。
5.根据权利要求3所述的存储器器件，其中，所述多用途存储单元被配置为：
在以所述2N个电平中的最后一个电平进行验证之前，存储所述非数据页信息；并且
在以所述2N个电平中的所述最后一个电平进行验证之后，存储所述下一数据页的所述N个位中的所述一位。
6.根据权利要求3-5中的任何一项所述的存储器器件，其中，所述数据存储单元中的至少一个被配置为依次存储所述当前数据页的所述N个位中的所述相应的一位以及所述下一数据页的所述N个位中的相应的一位。
7.根据权利要求6所述的存储器器件，其中，所述数据存储单元中的所述至少一个中的一个被配置为：
在以所述2N个电平中的倒数第(N-1)个电平进行验证之前，存储所述当前数据页的所述N个位中的所述相应的一位；并且
在以所述2N个电平中的所述倒数第(N-1)个电平进行验证之后，存储所述下一数据页的所述N个位中的所述相应的一位。
8.根据权利要求3-5以及7中的任何一项所述的存储器器件，其中，所述外围电路还包括字线驱动器，所述字线驱动器耦合到所述字线并且被配置为：
在耦合到所述选择行的所述字线中的选择字线上施加编程电压；并且
依次在所述选择字线上施加2N-1个验证电压，所述2N-1个验证电压对应于所述2N个电平中的所述2N-1个电平。
9.根据权利要求1-5以及7中的任何一项所述的存储器器件，其中，所述高速缓存存储单元、所述多用途存储单元和所述数据存储单元中的每一个包括锁存器。
10.根据权利要求1-5以及7中的任何一项所述的存储器器件，其中，所述外围电路还被配置为在基于所述当前数据页对所述选择行进行编程之后，基于所述下一数据页对存储器单元的所述行中的下一选择行进行编程。
11.根据权利要求1-5以及7中的任何一项所述的存储器器件，其中，所述页缓冲器电路包括一个高速缓存锁存器、两个数据锁存器、一个3位线锁存器和一个感测/编程锁存器。
12.根据权利要求11所述的存储器器件，其中，所述一个高速缓存存储单元包括所述一个高速缓存锁存器，所述N-1个数据存储单元包括所述两个数据锁存器，并且所述多用途存储单元包括所述3位线锁存器。
13.一种用于存储数据的系统，包括：
被配置为存储数据的存储器器件，所述存储器器件包括：
存储器单元阵列，所述存储器单元阵列在多个列和多个行中，每个存储器单元被配置为以2N个电平中的一个电平存储N位数据的片段，其中，N是大于1的整数；
多条字线，所述多条字线分别耦合到所述存储器单元的行；
多条位线，所述多条位线分别耦合到所述存储器单元的所述列；以及
外围电路，所述外围电路通过所述位线和所述字线耦合到所述存储器单元阵列，并且被配置为基于当前数据页对所述存储器单元的所述行中的选择行进行编程，所述外围电路包括分别耦合到所述位线的多个页缓冲器电路，每个页缓冲器电路包括：
一个高速缓存存储单元，所述一个高速缓存存储单元被配置为在基于所述当前数据页对所述选择行进行编程时，依次接收所述当前数据页的N个位以及下一数据页的N个位，并且依次存储所述当前数据页的所述N个位中的一位以及所述下一数据页的所述N个位中的每一位；
一个多用途存储单元，所述一个多用途存储单元被配置为在基于所述当前数据页对所述选择行进行编程时，依次存储非数据页信息以及所述下一数据页的所述N个位中的一位；以及
N-1个数据存储单元，每个数据存储单元被配置为在基于所述当前数据页对所述选择行进行编程时，存储所述当前数据页的所述N个位中的相应的一位；以及
耦合到所述存储器器件并且被配置为控制所述存储器器件的存储器控制器。
14.根据权利要求13所述的系统，其中，所述非数据页信息包括施加到相应的位线的电压电平。
15.根据权利要求13所述的系统，其中，为了基于所述当前数据页对所述选择行进行编程，所述外围电路被配置为依次以所述2N个电平中的2N-1个电平验证所述选择行。
16.根据权利要求15所述的系统，其中，所述高速缓存存储单元被配置为：
在验证所述2N个电平中的倒数第N个电平之前，存储所述当前数据页的所述N个位中的所述一位；并且
在验证所述2N个电平中的最后N个电平中的相应的一个电平之后，依次存储所述下一数据页的所述N个位中的每一位。
17.根据权利要求15所述的系统，其中，所述多用途存储单元被配置为：
在验证所述2N个电平中的最后一个电平之前，存储所述非数据页信息；并且
在验证所述2N个电平中的所述最后一个电平之后，存储所述下一数据页的所述N个位中的所述一位。
18.根据权利要求15-17中的任何一项所述的系统，其中，所述数据存储单元中的至少一个被配置为依次存储所述当前数据页的所述N个位中的所述相应的一位以及所述下一数据页的所述N个位中的相应的一位。
19.根据权利要求18所述的系统，其中，所述数据存储单元中的所述至少一个中的一个被配置为：
在验证所述2N个电平中的倒数第(N-1)个电平之前，存储所述当前数据页的所述N个位中的所述相应的一位；并且
在验证所述2N个电平中的所述倒数第(N-1)个电平之后，存储所述下一数据页的所述N个位中的所述相应的一位。
20.根据权利要求15-17以及19中的任何一项所述的系统，其中，所述外围电路还包括字线驱动器，所述字线驱动器耦合到所述字线并且被配置为：
在耦合到所述选择行的所述字线中的选择字线上施加编程电压；并且
依次在所述选择字线上施加2N-1个验证电压，所述2N-1个验证电压对应于所述2N个电平中的所述2N-1个电平。
21.根据权利要求13-17以及19中的任何一项所述的系统，其中，所述高速缓存存储单元、所述多用途存储单元和所述数据存储单元中的每一个包括锁存器。
22.根据权利要求13-17以及19中的任何一项所述的系统，其中，所述外围电路还被配置为在基于所述当前数据页对所述选择行进行编程之后，基于所述下一数据页对存储器单元的所述行中的下一选择行进行编程。
23.一种用于操作包括多行存储器单元的存储器器件的方法，所述方法包括：
接收当前数据页的N个位；
将所述当前数据页的所述N个位中的一位存储在一个高速缓存存储单元中，并且将所述当前数据页的所述N个位中的相应的一位存储在N-1个数据存储单元中的每一个中；
将非数据页信息存储在一个多用途存储单元中；
基于所述当前数据页对存储器单元的所述行中的选择行进行编程；
依次验证所述选择行，直到2N个电平中的倒数第N个电平；
接收下一数据页的N个位；
在以所述2N个电平中的最后N个电平中的相应的一个电平进行验证之后，将所述下一数据页的所述N个位中的每一位依次存储在所述高速缓存存储单元中；以及
在以所述2N个电平中的最后一个电平进行验证之后，将所述下一数据页的所述N个位中的一位存储在所述多用途存储单元中。
24.根据权利要求23所述的方法，还包括：
在以所述2N个电平中的倒数第(N-1)个电平进行验证之前，将所述当前数据页的所述N个位中的所述相应的一位存储在所述数据存储单元中的一个数据存储单元中；以及
在以所述2N个电平中的所述倒数第(N-1)个电平进行验证之后，将所述下一数据页的所述N个位中的相应的一位存储在所述数据存储单元中。
25.根据权利要求23所述的方法，还包括基于所述下一数据页对存储器单元的所述行中的下一选择行进行编程。
26.根据权利要求23-25中的任何一项所述的方法，其中，所述非数据页信息包括施加到相应的位线的电压电平。
27.根据权利要求23-25中的任何一项所述的方法，其中，所述高速缓存存储单元、所述多用途存储单元和所述数据存储单元中的每一个包括锁存器。
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