CN113228184B

CN113228184B - 存储器件及其多遍编程操作

Info

Publication number: CN113228184B
Application number: CN202180001045.9A
Authority: CN
Inventors: 张超; 李跃平; 李海波
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2021-03-30
Filing date: 2021-03-30
Publication date: 2023-10-20
Anticipated expiration: 2041-03-30
Also published as: US20230335205A1; CN117524281A; US11742037B2; CN113228184A; US12100462B2; WO2022204938A1; US20220319617A1

Abstract

在某些方面中，一种存储器件包括：具有多行存储单元的存储单元阵列；分别耦合至多行存储单元的字线；以及通过字线耦合至存储单元阵列的外围电路。每个存储单元被配置为将N位数据段存储在2^N个级中的一个级中，其中，N是大于1的整数。该级对应于2^N个N位数据段中的一个N位数据段。外围电路被配置为在第一遍中对一行目标存储单元编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N/m个中间级中的一个中间级中，其中，m是大于1的整数。外围电路还被配置为在第一遍之后的第二遍中对该行目标存储单元编程，从而基于将存储在目标存储单元中的N位数据段将每个目标存储单元编程到2^N个级中的一个级中。

Description

存储器件及其多遍编程操作

背景技术

本公开涉及存储器件及其操作方法。

闪速存储器是一种能够被电擦除并且重新编程的低成本高密度非易失性固态存储介质。闪速存储器包括NOR闪速存储器和NAND闪速存储器。可以由闪速存储器执行各种操作，例如读取、编程(写入)和擦除，从而将每个存储单元的阈值电压改变到期望的电平。对于NAND闪速存储器而言，可以在块级上执行擦除操作，并且可以在页级上执行编程操作或读取操作。

发明内容

在一个方面中，一种存储器件包括：具有多行存储单元的存储单元阵列；分别耦合至多行存储单元的多条字线；以及通过字线耦合至存储单元阵列的外围电路。每个存储单元被配置为将N位数据段存储在2^N个级中的级中，其中，N是大于1的整数。级对应于2^N个N位数据段中的N位数据段。外围电路被配置为在第一遍(pass)中对多行存储单元中的一行目标存储单元进行编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N/m个中间级中的中间级中，其中，m是大于1的整数。外围电路还被配置为在第一遍之后的第二遍中对该行目标存储单元进行编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N个级中的级中。

在另一方面中，一种系统包括被配置为存储数据的存储器件以及耦合至该存储器件并且被配置为控制该存储器件的存储控制器。该存储器件包括：具有多行存储单元的存储单元阵列；分别耦合至多行存储单元的多条字线；以及通过字线耦合至存储单元阵列的外围电路。每个存储单元被配置为将N位数据段存储在2^N个级中的级中，其中，N是大于1的整数。该级对应于2^N个N位数据段中的N位数据段。外围电路被配置为在第一遍中对多行存储单元中的一行目标存储单元进行编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N/m个中间级中的中间级中，其中，m是大于1的整数。外围电路还被配置为在第一遍之后的第二遍中对该行目标存储单元进行编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N个级中的级中。

在又一方面中，提供了一种用于操作存储器件的方法。该存储器件包括具有多行存储单元的存储单元阵列以及分别耦合至多行存储单元的多条字线。在第一遍中对多行存储单元中的一行目标存储单元进行编程，从而基于2^N个N位数据段中的将要存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N/m个中间级中的中间级中，其中，N和m均是大于1的整数。在第一遍之后的第二遍中，对该行目标存储单元进行编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N个级中的级中。2^N个级对应于2^N个N位数据段。

附图说明

被并入本文并形成说明书的一部分的附图说明了本公开的方面，并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够制作和使用本公开。

图1示出了根据本公开的一些方面的具有存储器件的示例性系统的块图。

图2A示出了根据本公开的一些方面的具有存储器件的示例性存储卡的图示。

图2B示出了根据本公开的一些方面的具有存储器件的示例性固态驱动(SSD)的图示。

图3示出了根据本公开的一些方面的包括外围电路的示例性存储器件的示意图。

图4示出了根据本公开的一些方面的包括NAND存储串的示例性存储单元阵列的截面的侧视图。

图5示出了根据本公开的一些方面的包括存储单元阵列和外围电路的示例性存储器件的块图。

图6示出了根据本公开的一些方面的在编程操作中的存储单元的阈值电压分布。

图7示出了根据本公开的一些方面的在编程操作中的示例性页缓冲器的块图。

图8A和图8B示出了在多遍编程操作中施加至选定字线的字线电压的波形。

图9示出了在多遍编程操作中的存储单元的阈值电压分布。

图10示出了根据本公开的一些方面的在多遍编程操作中施加至选定字线的字线电压的示例性波形。

图11示出了根据本公开的一些方面的在多遍编程操作中的存储单元的示例性阈值电压分布。

图12示出了根据本公开的一些方面的用于操作存储器件的示例性方法的流程图。

图13示出了根据本公开的一些方面的用于操作存储器件的另一示例性方法的流程图。

将参考附图描述本公开。

具体实施方式

尽管讨论了具体构造和布置，但是应当理解这只是为了说明性目的。照此，在不脱离本公开的范围的情况下可以使用其他构造和布置。而且，还可以在各种各样的其他应用中采用本公开。如在本公开中描述的功能和结构特征可以彼此组合、调整、和修改，并且以未在附图中具体描绘的方式组合、调整、和修改，使得这些组合、调整、和修改在本公开的范围内。

通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地根据上下文，本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构、或特性，或者可以用于描述复数意义上的特征、结构、或特性的组合。类似地，至少部分地根据上下文，诸如“一个”或“所述”的术语可以同样被理解为表达单数用法或表达复数用法。另外，至少部分地根据上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定清楚描述的附加因素。

存储器件(例如，NAND闪速存储器件)可以将不止一位的信息存储到多个级(又名状态)的每个存储单元中，以提高存储容量并且减少每位成本。在编程操作中，数据可以被编程(写入)到诸如多级单元(MLC)、三级单元(TLC)、四级单元(QLC)等的xLC中。对于xLC(例如，对于QLC)，可以使用多遍编程操作减少编程时间并且提高读取裕量，该多遍编程操作涉及将xLC编程到中间级中的一个的粗(coarse)编程遍、以及将xLC从中间级编程到最终级的细(fine)编程遍。例如，对于QLC，有两种两遍编程操作的方案：8-16方案，其中，首先在粗编程中将存储单元编程为8个级，并且之后在细编程中将存储单元编程为16个级；以及16-16方案，其中，首先在粗编程中将存储单元编程为16个级，并且之后在细编程中对存储单元重新编程，以形成具有更小的阈值电压范围的16个级。

与8-16方案相比，16-16方案通常具有更大的读取裕量和更短的读取时间。然而，16-16方案需要在粗编程遍中使用15个粗验证电压来单独验证16个级，这使得16-16方案比具有相似数量的编程循环的8-16方案慢，因为8-16方案在粗编程遍中只需要验证8个级。在用于xLC的其他2^N-2^N方案中可能出现同样的问题，其中，N表示存储在每个存储单元中的数据位的数量(例如，N＝4，用于QLC的16-16方案)。

为了解决前述问题中的一个或多个，本公开介绍了一种解决方案，其中，可以将多遍编程操作的粗编程遍中的多个中间级合并到一个中间级中，从而在粗编程遍中能够减少粗所需验证电压的数量和相关联的持续时间，由此提高编程速度。在一些实施方式中，将被编程有不同数据段的(例如，具有不同的格雷码值)存储单元被分组，并且同时使用同一验证电压进行验证，这与在不同时间使用多个验证电压形成了对照。因此，本文公开的多遍编程操作的方案可以通过减少粗编程遍中的验证过程的数量和持续时间而提高已知的2^N-2^N方案(例如，16-16方案，其中，对于QLC而言N＝4)的编程速度，同时与对应的2ⁿ-2^N方案(其中，n<N，例如，n＝N-1)相比保持更大的读取裕量和更短的读取时间。

图1示出了根据本公开的一些方面的具有存储器件的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者任何其他适当的具有其中的存储设备的电子设备。如图1中所示，系统100可以包括主机108和存储系统102，存储系统102具有一个或多个存储器件104和存储控制器106。主机108可以是电子设备的处理器，例如，中央处理单元(CPU)，或片上系统(SoC)，例如，应用处理器(AP)。主机108可以被配置为向或从存储器件104发送或接收数据。

存储器件104可以是本公开中公开的任何存储器件。如下文所详细公开的，存储器件104(例如，NAND闪速存储器件)可以执行多遍编程操作，其中，可以将粗编程遍中的多个中间级分组并且将其合并到一个中间级中，由此减少验证持续时间并且提高编程速度。与本公开的范围一致，在多遍编程操作中，根据一些实施方式，将被编程有不同的数据段的(例如，具有不同的格雷码值)存储单元被分组，并且同时使用同一验证电压进行验证，这与在不同时间使用多个验证电压形成了对照。

根据一些实施方式，存储控制器106耦合到存储器件104和主机108，并且被配置为控制存储器件104。存储控制器106可以管理存储在存储器件104中的数据，并且与主机108通信。在一些实施方式中，存储控制器106被设计为在低占空比环境下操作，所述低占空比环境比如安全数字(SD)卡、紧凑闪存(CF)卡、通用串行总线(USB)闪速驱动器或者在诸如个人计算机、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储控制器106被设计为在高占空比环境下操作，所述高占空比环境比如SSD或嵌入式多媒体卡(eMMC)，其被用作用于诸如智能电话、平板电脑、膝上型计算机等的移动设备的数据存储设备以及企业存储阵列。存储控制器106可以被配置为控制存储器件104的操作，例如读取、擦除和编程操作。存储控制器106还可以被配置为管理与存储在或者将被存储在存储器件104中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储控制器106还被配置为处理与从存储器件104读取或者被写入到存储器件104的数据有关的纠错码(ECC)。还可以由存储控制器106执行任何其他适当的功能，例如，对存储器件104格式化。存储控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储控制器106可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如USB协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储控制器106和一个或多个存储器件104可以被集成到各种类型的存储设备中，例如，被包括在同一封装(例如通用闪速存储(UFS)封装或eMMC封装)中。也就是说，存储系统102可以被实施并且封装到不同类型的最终电子产品中。在如图2A中所示的一个示例中，存储控制器106和单个存储器件104可以被集成到存储卡202中。存储卡202可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡202还可以包括将存储卡202与主机(例如，图1中的主机108)耦合的存储卡连接器204。在如图2B中所示的另一示例中，存储控制器106和多个存储器件104可以被集成到SSD 206中。SSD 206还可以包括将SSD206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度高于存储卡202的存储容量和/或操作速度。

图3示出了根据本公开的一些方面的包括外围电路的示例性存储器件300的示意性电路图。存储器件300可以是图1中的存储器件104的示例。存储器件300可以包括存储单元阵列301和耦合到存储单元阵列301的外围电路302。存储单元阵列301可以是NAND闪速存储单元阵列，其中，存储单元306是以均在衬底(未示出)以上垂直延伸的NAND存储串308的阵列的形式提供的。在一些实施方式中，每个NAND存储串308包括串联耦合并且垂直堆叠的多个存储单元306。每个存储单元306能够保持连续的模拟值，例如，电压或电荷，其取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元，或者可以是包括电荷捕获晶体管的电荷捕获类型的存储单元。

在一些实施方式中，每个存储单元306是具有两种可能的存储状态(级)并且因而能够存储一位数据的单级单元(SLC)。例如，第一存储状态“0”可以对应于第一范围的阈值电压，并且第二存储状态“1”可以对应于第二范围的阈值电压。在一些实施方式中，每个存储单元306是能够在四个以上的存储状态(级)中存储一位以上的数据的xLC。例如，xLC能够每单元存储两位(MLC)，每单元存储三位(TLC)，或者每单元存储四位(QLC)。每个xLC可以被编程为假定一定范围的可能的标称存储值(即，2^N段N位数据，例如格雷码)。在一个示例中，MLC可以通过将三个可能的标称存储值中的一个写入到单元而将MLC从擦除状态被编程为假定三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图3中所示，每个NAND存储串308还可以包括在其源极端部处的源极选择栅(SSG)晶体管310以及在其漏极端部处的漏极选择栅(DSG)晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选定的NAND存储串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储串308的源极通过同一源极线(SL)314(例如，公共SL)被耦合。换言之，根据一些实施方式，同一块304中的所有NAND存储串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储串308的漏极耦合到相应的位线316，能够经由输出总线(未示出)从相应的位线316读取或写入数据。在一些实施方式中，每个NAND存储串308被配置为通过经由一条或多条DSG线313向相应的DSG晶体管312的栅极施加选择电压或取消选择电压和/或通过经由一条或多条SSG线315向相应的SSG晶体管310的栅极施加选择电压或取消选择电压而被选择或取消选择。

如图3中所示，可以将NAND存储串308组织成多个块304，块304中的每个可以具有例如耦合到ACS的公共源极线314。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储单元306同时被擦除。为了擦除选定块304中的存储单元306，可以用擦除电压(Vers)(例如高的正偏置电压(例如，20V或更高))对耦合到选定块304以及与选定块304在同一平面中的未选定块304的源极线314进行偏置。相邻NAND存储串308的存储单元306可以通过字线318被耦合，字线318选择哪一行的存储单元306受到读取和编程操作的影响。在一些实施方式中，每条字线318耦合到存储单元306的页320，页320是用于读取和编程操作的基本数据单元。一个页320的以位来衡量的尺寸可以涉及由一个块304中的字线318耦合的NAND存储串308的数量。每条字线318可以包括在相应的页320中的每个存储单元306处的多个控制栅(栅电极)以及耦合控制栅的栅极线。

图4示出了根据本公开的一些方面的包括NAND存储串308的示例性存储单元阵列301的截面的侧视图。如图4中所示，NAND存储串308可以在衬底402以上垂直地延伸穿过存储堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当的材料。

存储堆叠层404可以包括交替的栅极导电层406和栅极到栅极电介质层408。存储堆叠层404中的栅极导电层406和栅极到栅极电介质层408的对的数量可以确定存储单元阵列301中的存储单元306的数量。栅极导电层406可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂的硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂的多晶硅层。每个栅极导电层406可以包括围绕存储单元306的控制栅、DGS晶体管312的栅极、或SSG晶体管310的栅极，并且可以作为存储堆叠层404的顶部处的DSG线313、存储堆叠层404的底部处的SSG线315或者在DSG线313和SSG线315之间的字线318来横向延伸。

如图4中所示，NAND存储串308包括垂直地延伸穿过存储堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储膜418是包括隧穿层426、存储层424(又称为“电荷捕获/存储层”)和阻隔层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻隔层422从柱的中心朝向外表面按此顺序沿径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻隔层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

根据一些实施方式，如图4A中所示，在衬底402中形成阱414(例如，P阱和/或N阱)，并且NAND存储串308的源极端部与阱414接触。例如，源极线314可以耦合到阱414，从而在擦除操作期间向阱414(即NAND存储串308的源极)施加擦除电压。在一些实施方式中，NAND存储串308还包括在NAND存储串308的漏极端部处的沟道插塞416。应当理解，尽管图4中未示出，但是可以形成存储单元阵列301的附加部件，所述附加部件包括但不限于栅极线狭缝/源极触点、局部触点、互连层等。

重新参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储单元阵列301。外围电路302可以包括任何适当的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313向和从每个目标存储单元306施加和感测电压信号和/或电流信号来促进存储单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，还可以包括图5中未示出的附加外围电路。

页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从和向存储单元阵列301读取和编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储将被编程到存储单元阵列301的一个页320中的一页编程数据(写入数据)。在另一个示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储单元306中。在又一示例中，页缓冲器/感测放大器504还可以在读取操作中从位线316感测表示存储在存储单元306中的数据位的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。如下文详细所述并且与本公开的范围一致，在编程操作中，页缓冲器/感测放大器504可以包括存储模块(例如，锁存器、高速缓存、寄存器等)，其用于暂时存储接收自数据总线518的一段N位数据(例如，以格雷码的形式)并且在使用2^N-2^N方案的多遍编程操作的每个编程遍中通过对应的位线316将该段N位数据提供给对应的目标存储单元306。

列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制，并且通过施加由电压发生器510生成的位线电压而选择一个或多个NAND存储串308。行解码器/字线驱动器508可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储单元阵列301的块304，并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用由电压发生器510生成的字线电压驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并驱动SSG线315和DSG线313。电压发生器510可以被配置为由控制逻辑单元512控制，并且生成将被提供至存储单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。

控制逻辑单元512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(OP代码)和命令地址。接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(例如，图1中的108)接收到的控制命令并将其转发给控制逻辑单元512，并且缓冲从控制逻辑单元512接收到的状态信息并将其转发给主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据输入/输出(I/O)接口和数据缓冲器，从而对往返于存储单元阵列301的数据进行缓冲和转发。

图6示出了根据本公开的一些方面的在编程操作中的存储单元的阈值电压分布。如上文所述，每个存储单元306可以被配置为在2^N个级中的一个级中存储N位数据段，其中，N是大于1的整数(例如，对于MLC而言N＝2，对于TLC而言N＝3，对于QLC而言N＝4，等)。每个级可以对应于存储单元306的2^N个阈值电压(Vth)范围中的一个。在考虑可以首先在粗编程遍中将存储单元306编程到中间级中的多遍编程操作时，本文提及的“级”可以被视为多遍编程操作的细编程遍之后的最终级，其与中间级形成了对照。以QLC(其中，N＝4)为例，如图6中所示，存储单元306可以被编程到16个级中的一个级中，16个级包括擦除状态的一个级以及编程状态的15个级。每个级可以对应于存储单元306的相应阈值电压(Vth)范围。例如，对应于最低阈值电压范围(图6中的最左侧阈值电压分布)的级可以被视为级0，对应于第二低的阈值电压范围(图6中的最左侧第二个阈值电压分布)的级可以被视为级1，以此类推直到对应于最高阈值电压范围(图6中的最右侧阈值电压分布)的级15。

另一方面，每个级可以对应于2^N个N位数据段中的将被存储在目标存储单元306中的N位数据段。在一些实施方式中，2^N个N位数据段可以由格雷码表示(以格雷码的形式)。格雷码(又名反射二进制代码(RBC)或反射二元码(RB))是二进制数系的排序，从而使得相继值仅在一个位(二进制数位)不同。例如，下面的表1示出了表示图6的示例中使用的16个级(Lvl 0到Lvl 15)和16个4位数据段之间的一对一映射的二进制代码的示例。如表1中所示，每个4位数据段可以由四个二进制值的位(b1、b2、b3和b4)构成。在一个示例中，级1可以对应于具有值1111的4位数据段。在另一个示例中，级15可以对应于具有值1110的另一4位数据段。

表1

Lvl	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15
																	b1	1	0	0	0	1	1	0	0	0	0	0	1	1	1	1	1
b2	1	1	1	0	0	0	0	1	1	0	0	0	0	1	1	1
																	b3	1	1	1	1	1	0	0	0	0	0	1	1	0	0	0	1
b4	1	1	0	0	0	0	0	0	1	1	1	1	1	1	0	0

还参考图5，在编程操作中，通过数据总线518传输的N页的N位数据可以被暂时存储在页缓冲器/感测放大器504中，并且页缓冲器/感测放大器504可以被配置为通过对应的位线316将对应的N位数据段提供给每个目标存储单元306。例如，图7示出了根据本公开的一些方面的在编程操作中的示例性页缓冲器/感测放大器504的块图。在一些实施方式中，页缓冲器/感测放大器504包括N个存储模块(例如，锁存器和/或高速缓存)，每个存储模块被配置为暂时存储N页数据中的一页数据。也就是说，将被耦合至选定字线318的目标存储单元306的页320存储的N位数据(具有2^N个值)在编程操作中可以按照N页的N位数据的形式被传输、存储和提供。

仍然以QLC(其中，N＝4)为例，如图7中所示，页缓冲器/感测放大器504可以包括4个存储模块702(P1、P2、P3和P4)，它们均被配置为暂时存储4页的4位数据中的1页4位数据。每个存储模块702可以包括i个存储单元704(例如，寄存器)，它们对应于在编程操作中耦合至选定字线318的存储单元306的页320的i个目标存储单元306。也就是说，每个目标存储单元306可以通过相应的位线316(BL_1、BL_2、……、BL_i-1或BL_i)耦合至来自四个存储模块702(P1、P2、P3和P4)中的每个的对应的一组四个存储单元704。对于编程操作中的每个目标存储单元306，对应的4位数据段中的二进制值的四个位(例如，根据表1中的格雷码的b1、b2、b3和b4)可以暂时分别存储在对应组的四个存储单元704中，从而可以通过页缓冲器/感测放大器504将对应的4位数据段提供给目标存储单元306。

在多遍编程操作中，在细编程遍(例如，将每个目标存储单元306编程到最终级中的最后编程遍)中，可以基于将要存储在目标存储单元306中的对应的N位数据将每个目标存储单元306编程到2^N个级中的一个级中。至于粗编程遍(例如，将每个目标存储单元编程到中间级中的任何非最后编程遍)，根据一些实施方式，基于将要存储在目标存储单元306中的对应的n位数据将每个目标存储单元306编程到2ⁿ(其中，n<N)个级中的一个级中。例如，对于上文描述的8-16方案，在粗编程遍中，可以基于将要存储在每个目标存储单元306中的4位数据中的3位数据将目标存储单元306编程到8个级中(其中，n＝3<4)，这与16个级形成了对照。换言之，对于8-16方案或者任何2ⁿ-2^N方案，在粗编程遍(例如，非最后编程遍)中，可以仅使用N页的N位数据中的一些页(n页)对目标存储单元306进行编程。

相反，如本文联系2^N-2^N方案所述，根据一些实施方式，在粗编程遍(例如，非最后编程遍)中，可以基于将被存储在每个目标存储单元306中的对应的N位数据将目标存储单元306编程到2^N个级中的一个级中。例如，对于上文描述的16-16方案，在粗编程遍中，可以基于将要存储在每个目标存储单元306中的4位数据的全部将目标存储单元306编程到16个级中(其中，N＝4)，这与8个级形成了对照。换言之，对于16-16方案或者任何2^N-2^N方案，在粗编程遍(例如，非最后编程遍)中，可以使用N页的N位数据的所有页对目标存储单元306进行编程。与2ⁿ-2^N方案相比，2^N-2^N方案可以扩大读取裕量并且可以减少读取时间。

为了执行编程操作，除了页缓冲器/感测放大器504将对应的N位数据段提供给每个目标存储单元306之外，行解码器/字线驱动器508可以被配置为在一个或多个编程/验证循环中向耦合至一行目标存储单元306的选定字线318施加编程电压和验证电压，从而基于对应的N位数据段将每个目标存储单元306的阈值电压提高到预期水平(进入预期的阈值电压范围)。例如，图8A和图8B示出了在多遍编程操作中施加至选定字线的字线电压的波形。如图8A中所示，多遍编程操作至少包括第一遍802a(又名粗编程遍，例如，非最后编程遍)和第一遍802a之后的第二遍802b(又名细编程遍，例如，最后编程遍)。第一遍802a包括一个或多个编程/验证循环804a，并且第二遍802b也包括一个或多个编程/验证循环804b。

如图8B中所示，在每个编程/验证循环804中，不管是在第一遍802a中还是在第二遍802b中，都向选定字线施加编程电压(Vpgm)，随后施加若干具有电压电平的递增变化的验证电压(Vvf)。对于2^N-2^N方案，第一遍802a中的每个编程/验证循环804中的验证电压的数量与第二遍802b中的相同，即2^N-1个，从而验证对应于N位数据的2^N个可能值的全部2^N个可能的中间级。仍然以QLC(其中，N＝4)为例，如图9中所示，首先在第一遍802a中通过施加在两个相邻中间级之间的15个验证电压将目标存储单元编程到16个中间级中的一个级中。在第二遍802b中，通过施加更大的编程电压，将在每个级中(例如，在已编程状态中)的目标存储单元的阈值电压上移至具有减小的阈值电压分布宽度(即，更窄的范围)的相应最终级。第一遍802a和第二遍802b中的每个中的每个编程/验证循环804中的验证电压(和对应的验证过程)的数量是相同的，即15。作为对照，对于2ⁿ-2^N方案，第一遍802a中的每个编程/验证循环804中的验证电压的数量比第二遍802b中的小，即2ⁿ-1个，从而验证对应于N位数据中的n个位的2ⁿ个可能中间级。因而，由于在第一遍802a中具有提高数量的验证电压，因而2^N-2^N方案比2ⁿ-2^N方案具有更长的编程时间和更慢的编程速度。

利用2^N-2^N方案的大读取裕量和短读取时间以及2ⁿ-2^N方案的快编程速度两，与本公开的范围一致，在多遍编程操作中，根据一些实施方式，将被编程有不同数据段(例如，格雷码的不同值)的目标存储单元分组，并且同时使用同一验证电压进行验证，这与在不同时间使用不同的验证电压形成了对照。因此，粗编程遍中的多个中间级可以被分组并且被合并到一个中间级中，由此与已知的2^N-2^N方案相比减少了验证持续时间，并且提高了编程速度。另一方面，仍然可以基于2^N个N位数据段(例如，用于QLC的格雷码的16个值，其中，N＝4)中的N位数据段对每个目标存储单元进行编程，这与其子集(N中的n)(例如，用于QLC的3位数据的8个值，其中，n＝3)形成了对照，由此与已知的2ⁿ-2^N方案相比仍然能够享有2^N-2^N方案的大读取裕量和短读取时间的优点。

参考图3-5，根据一些实施方式，每个存储单元306被配置为将N位数据段存储在2^N个级(最终级)中的一个级中，其中，N是大于1的整数。该级可以对应于2^N个N位数据段中的N位数据段，例如，N位格雷码的2^N个值中的一个值。为了执行多遍编程操作，外围电路302可以被配置为在第一遍(又名粗编程遍，例如，非最后编程遍)中对耦合至选定字线318的一行目标存储单元306进行编程，从而基于将要存储在每个目标存储单元306中的N位数据段将目标存储单元306编程到2^N/m个中间级中的一个中间级中，其中，m是大于1的整数(例如，2、3、4、5等)。也就是说，可以将已知的2^N-2^N方案的每个m个中间级分组到本文公开的方案的一个中间级中。在一些实施方式中，m个中间级是相邻中间级。中间级可以对应于目标存储单元306的2^N/m个中间阈值电压范围中的一个，并且2^N/m个中间级中的每个可以对应于2^N个N位数据段中的m个N位数据段。也就是说，可以使中间级(和对应的中间阈值电压范围)的数量减小m倍。在一些实施方式中，对应于格雷码的m个不同值的目标存储单元306在粗编程遍中被编程到同一中间级中，这与m个不同中间级形成了对照。在一个示例中，用于存储表1中的值1111和0111的目标存储单元306在粗编程遍中可以被编程到同一中间级，而不是被编程到两个不同的中间级。在另一个示例中，用于存储表1中的值1001、1101、1100和1110的目标存储单元306在粗编程遍中可以被编程到同一中间级，而不是被编程到四个不同的中间级。

在已知的2ⁿ-2^N方案中，中间级的数量减少源自于粗编程遍中使用的总数据值(和位数)的减少(例如，从N到n)，与之不同的是本文公开的方案的粗编程遍中使用的总数据值(和位数)保持相同(N)，而中间级与2^N个N位数据段之间的映射关系则从一对一变为一对m。仍然以QLC(其中，N＝4)为例，如图11和下文的表2中所示，两个(m＝2)中间级可以被分组到一个中间级中，即具有相同的中间级(Int Lvl)(相同的中间阈值电压范围)，从而使目标存储单元306首先被编程到8个中间级(Int Lvl 0到Int Lvl 7)中的一个中间级中。如表2中所示，每个中间级可以对应于4位格雷码的不同值，这与根据已知的16-16方案仅对应于4位格雷码的一个值形成了对照。而且，与8个中间级均对应于3位格雷码的一个值的已知8-16方案不同，如表2中所示，8个中间级中的每个可以对应于4位格雷码的两个值。

表2

图10示出了根据本公开的一些方面的在多遍编程操作中施加至选定字线的字线电压的示例性波形。而且参考图3-5，在一些实施方式中，为了在第一遍1001中对该行目标存储单元306进行编程，行解码器/字线驱动器508被配置为在每个编程/验证循环1002中将第一编程电压Vpgm 1施加至选定字线318。应当理解，第一遍1001可以包括具有不同的第一编程电压Vpgm 1的一个或多个编程/验证循环1002，例如，使用增量步进脉冲编程(ISPP)方案。为了便于描述，图10中仅示出了一个编程/验证循环1002。根据一些实施方式，为了在第一遍1001中对该行目标存储单元306进行编程，页缓冲器/感测放大器504被配置为将对应的N位数据段(例如，N位格雷码的2^N个值中的一个值)提供给每个目标存储单元306。例如，在N＝4时，如图7中所示，对于在粗编程下的每个QLC，页缓冲器/感测放大器504可以从4个存储模块702中的每个中的相应一组4个存储单元704提供对应的4位数据段(例如，表2中的4位格雷码b1b2b3b4)。

在一些实施方式中，为了在第一遍1001中对该行目标存储单元306编程，行解码器/字线驱动器508被配置为使用基于2^N/m个中间级的(2^N/m)-1个验证电压来验证该行目标存储单元306。为了验证2^N/m个中间级中的目标存储单元306，可以使用(2^N/m)-1个验证电压。例如，可以使用7个验证电压验证在8个中间级中的目标存储单元306(N＝4并且m＝2)。通过将m个中间级分组到一个中间级中，例如，通过将中间级与格雷码的值之间的一对一映射改为一对m映射，可以将第一遍1001中的每个编程/验证循环1002中的验证电压的数量(和验证过程的数量)从2^N-1(例如，图8B中的)减少到(2^N/m)-1(例如，图10中的)。

如图10中所示，为了验证该行目标存储单元306，行解码器/字线驱动器508可以被配置为依次将(2^N/m)-1个验证电压(Vvf)施加至选定字线318。在一些实施方式中，(2^N/m)-1个验证电压中的每个在2^N/m个中间级中的两个相邻中间级之间。例如，在N＝4时，如图11中所示，对于经历粗编程的每个QLC，可以只需要7个均处于两个相邻中间级之间的验证电压来验证8个中间级中的一个中的目标存储单元306。可以在相同条件下或者在不同条件下验证对应于m个N位数据段(例如，对应于格雷码的不同值但是处于同一中间级中)的目标存储单元306。所述条件可以包括(例如)第一遍1001中的多个编程/验证循环1002中的具体编程/验证循环以及确定是否通过验证的条件(例如，失败位计数规范)。在一个示例中，可以在同一编程/验证循环1002中验证对应于格雷码的不同值但处于同一中间级中的目标存储单元306，或者可以在不同的编程/验证循环1002中开始验证。在另一个示例中，对应于格雷码的不同值但处于同一中间级中的目标存储单元306可以具有相同或不同的失败位计数规范以确定是否通过验证(并因而停止第一遍1001中的对那些目标存储单元306的编程)。在又一示例中，对应于格雷码的不同值但处于同一中间级中的目标存储单元306可以被形成为在根据任何适当的条件确定的同一编程/验证循环1002中或者不同的编程/验证循环1002中完成验证(并因而完成对那些目标存储单元306的粗编程)。

为了执行多遍编程，外围电路302可以还被配置为在第二遍(又名细编程遍，例如，最后编程遍)中对该行目标存储单元306编程，从而基于将被存储在每个目标存储单元306中的N位数据段将目标存储单元306编程到2^N个级(最终级)中的一个级中。所述级(最终级)可以对应于目标存储单元306的2^N个阈值电压范围(最终阈值电压范围)中的一个，并且该最终阈值电压范围可以高于中间阈值电压范围。也就是说，处于同一中间级中的目标存储单元306的阈值电压范围可以通过第二遍被上移并且拆分成m个不同的最终阈值电压范围。在第一遍中对应于同一中间级的m个N位数据段可以对应于第二遍中的2^N个最终级中的m个最终级。在一些实施方式中，m个最终级是2^N个最终级中的相邻级。仍然以QLC(其中，N＝4)为例，如图11中所示，处于同一中间级中的目标存储单元306的阈值电压范围可以通过细编程遍被上移并且拆分成两个相邻最终阈值电压范围(两个相邻最终级)，从而使级的数量从8个中间级提高到16个最终级。应当理解，擦除状态中的最终级可以与对应的中间级相同。

在一些实施方式中，为了在第二遍1003中对该行目标存储单元306编程，行解码器/字线驱动器508被配置为在每个编程/验证循环1004中将第二编程电压Vpgm 2施加至选定字线318。应当理解，第二遍1003也可以包括具有不同的第二编程电压Vpgm 2(例如，也使用ISPP方案)的一个或多个编程/验证循环1004。为了便于描述，图10中仅示出了一个编程/验证循环1004。第二编程电压Vpgm 2可以高于第一编程电压Vpgm 1，从而如上文所述使阈值电压分布上移。根据一些实施方式，为了在第二遍1003中对该行目标存储单元306编程，页缓冲器/感测放大器504被配置为将对应的N位数据段(例如，N位格雷码的2^N个值中的一个值)提供给每个目标存储单元306。例如，在N＝4时，如图7中所示，对于在粗编程下的每个QLC，页缓冲器/感测放大器504可以从4个存储模块702中的每个中的相应一组4个存储单元704提供对应的4位数据段(例如，表2中的4位格雷码b1b2b3b4)。

在一些实施方式中，为了在第二遍1003中对该行目标存储单元306编程，行解码器/字线驱动器508被配置为使用基于2^N个级(最终级)的2^N-1个验证电压来验证该行目标存储单元306。为了验证2^N个最终级中的目标存储单元306，可以使用2^N-1个验证电压。例如，可以使用15个验证电压验证16个最终级中的目标存储单元306(N＝4)。如图10中所示，为了验证该行目标存储单元306，行解码器/字线驱动器508可以被配置为依次将2^N-1个验证电压(Vvf)施加至选定字线318。在一些实施方式中，2^N-1个验证电压中的每个在2^N个最终级中的两个相邻最终级之间。例如，在N＝4时，如图11中所示，对于经历细编程的每个QLC，可以需要15个均处于两个相邻最终级之间的验证电压来验证16个最终级中的一个中的目标存储单元306。

图12示出了根据本公开的一些方面的用于操作存储器件的方法1200的流程图。该存储器件可以是本文公开的任何适当的存储器件，例如，存储器件300。方法1200可以是由外围电路302实施的，外围电路302例如行解码器/字线驱动器508、以及页缓冲器/感测放大器504。应当理解，方法1200中所示的操作可以不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，操作中的一些可以是同时执行的或者是按照不同于图12中所示的顺序执行的。

参考图12，方法1200开始于操作1202，在该操作中，在第一遍中对多行存储单元中的一行目标存储单元编程，从而基于2^N个N位数据段中的将要存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N/m个中间级中的一个中间级中，其中，N和m均是大于1的整数。该中间级可以对应于目标存储单元的2^N/m个中间阈值电压范围中的一个。2^N/m个中间级中的每个对应于2^N个N位数据段中的m个N位数据段。例如，在多遍编程操作中的粗编程遍中，外围电路302可以对一行QLC编程，从而基于16个4位数据段中的将被存储在每个QLC中的4位数据段来将每个QLC编程到8个中间级中的一个中间级中(其中，N＝4并且m＝2)。

如图13中所示，在1302处，在一些实施方式中，为了在第一遍中对该行存储单元编程，向耦合该行存储单元的选定字线施加第一编程电压。例如，在粗编程遍中的每个编程/验证循环中，行解码器/字线驱动器508可以将第一编程电压Vpgm 1施加至与QLC耦合的选定字线318。在1304处，为每个目标存储单元提供对应的N位数据段。例如，在粗编程遍中的每个编程/验证循环中，页缓冲器/感测放大器504可以向每个QLC提供对应的4位数据段。

为了在第一遍中对该行存储单元编程，使用基于2^N/m个中间级的(2^N/m)-1个验证电压对该行存储单元进行验证。可以在相同条件下或者不同条件下使用(2^N/m)-1个验证电压中的同一验证电压来验证对应于2^N个N位数据段中的m个N位数据段的目标存储单元。如图13中所示，在1306处，在一些实施方式中，为了进行验证，将(2^N/m)-1个验证电压依次施加至选定字线。(2^N/m)-1个验证电压中的每个可以在2^N/m个中间级中的两个相邻中间级之间。例如，在粗编程遍中的每个编程/验证循环中，行解码器/字线驱动器508可以依次将7个验证电压施加至选定字线318(其中，N＝4并且m＝2)。

方法1200进行至操作1204，如图12中所示，在该操作中，在第一遍之后的第二遍中对该行目标存储单元编程，从而基于将要存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N个级中的一个级中。2^N个级可以对应于2^N个N位数据段。所述级可以对应于目标存储单元的2^N个阈值电压范围中的一个。该阈值电压范围可以高于中间阈值电压范围。M个N位数据段对应于2^N个级中的m个级。所述m个级可以是2^N个级中的相邻级。

如图13中所示，在1308处，在一些实施方式中，为了在第二遍中对该行存储单元编程，向选定字线施加第二编程电压。例如，在细编程遍中的每个编程/验证循环中，行解码器/字线驱动器508可以将第二编程电压Vpgm 2施加至与QLC耦合的选定字线318。在1310处，为每个目标存储单元提供对应的N位数据段。例如，在细编程遍中的每个编程/验证循环中，页缓冲器/感测放大器504可以向每个QLC提供对应的4位数据段。

为了在第二遍中对该行存储单元编程，使用基于2^N个最终级的2^N-1个验证电压对该行存储单元进行验证。如图13中所示，在1312处，在一些实施方式中，为了进行验证，将2^N-1个验证电压依次施加至选定字线。2^N-1个验证电压中的每个可以在2^N个最终级中的两个相邻最终级之间。例如，在细编程遍中的每个编程/验证循环中，行解码器/字线驱动器508可以依次将15个验证电压施加至选定字线318(其中N＝4)。

根据本公开的一个方面，一种存储器件包括：具有多行存储单元的存储单元阵列；分别耦合至多行存储单元的多条字线；以及通过字线耦合至存储单元阵列的外围电路。每个存储单元被配置为将N位数据段存储在2^N个级中的一个级中，其中，N是大于1的整数。级对应于2^N个N位数据段中的N位数据段。外围电路被配置为在第一遍中对多行存储单元中的一行目标存储单元进行编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N/m个中间级中的一个中间级中，其中，m是大于1的整数。外围电路还被配置为在第一遍之后的第二遍中对该行目标存储单元进行编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N个级中的一个级中。

在一些实施方式中，中间级对应于目标存储单元的2^N/m个中间阈值电压范围中的一个，并且该级对应于目标存储单元的2^N个阈值电压范围中的一个。该阈值电压范围可以高于中间阈值电压范围。

在一些实施方式中，2^N/m个中间级中的每个对应于2^N个N位数据段中的m个N位数据段，并且m个N位数据段对应于2^N个级中的m个级。

在一些实施方式中，m个级是2^N个级中的相邻级。

在一些实施方式中，为了在第一遍中对该行目标存储单元编程，外围电路包括：被配置为向字线中的选定字线施加第一编程电压的字线驱动器，选定字线耦合至该行目标存储单元；以及被配置为向每个目标存储单元提供对应的N位数据段的页缓冲器。

在一些实施方式中，为了在第一遍中对该行目标存储单元编程，外围电路还被配置为使用基于2^N/m个中间级的(2^N/m)-1个验证电压来验证该行存储单元。

在一些实施方式中，为了验证该行存储单元，外围电路包括被配置为向字线中的选定字线依次施加(2^N/m)-1个验证电压的字线驱动器，选定字线耦合至该行目标存储单元。

在一些实施方式中，(2^N/m)-1个验证电压中的每个在2^N/m个中间级中的两个相邻中间级之间。

在一些实施方式中，为了在第二遍中对该行目标存储单元编程，外围电路还被配置为使用基于2^N个级的2^N-1个验证电压来验证该行存储单元。

在一些实施方式中，为了验证该行存储单元，外围电路被配置为使用(2^N/m)-1个验证电压中的同一验证电压来验证对应于2^N个N位数据段中的m个N位数据段的目标存储单元。

在一些实施方式中，在不同条件下验证对应于m个N位数据段的目标存储单元。

根据本公开的另一方面，一种系统包括被配置为存储数据的存储器件以及耦合至该存储器件并且被配置为控制该存储器件的存储控制器。该存储器件包括：具有多行存储单元的存储单元阵列；分别耦合至多行存储单元的多条字线；以及通过字线耦合至存储单元阵列的外围电路。每个存储单元被配置为将N位数据段存储在2^N个级中的一个级中，其中，N是大于1的整数。该级对应于2^N个N位数据段中的N位数据段。外围电路被配置为在第一遍中对多行存储单元中的一行目标存储单元进行编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N/m个中间级中的一个中间级中，其中，m是大于1的整数。外围电路还被配置为在第一遍之后的第二遍中对该行目标存储单元进行编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N个级中的一个级中。

在一些实施方式中，m个级是2^N个级中的相邻级。

在一些实施方式中，该系统还包括耦合至存储控制器并且被配置为发送或接收数据的主机。

根据本公开的又一方面，提供了一种用于操作存储器件的方法。该存储器件包括具有多行存储单元的存储单元阵列以及分别耦合至多行存储单元的多条字线。在第一遍中对多行存储单元中的一行目标存储单元进行编程，从而基于2^N个N位数据段中的将要存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N/m个中间级中的一个中间级中，其中，N和m均是大于1的整数。在第一遍之后的第二遍中，对该行目标存储单元进行编程，从而基于将存储在目标存储单元中的N位数据段将该行目标存储单元中的每个编程到2^N个级中的一个级中。2^N个级对应于2^N个N位数据段。

在一些实施方式中，m个级是2^N个级中的相邻级。

在一些实施方式中，为了在第一遍中编程，对字线中的选定字线施加第一编程电压，选定字线耦合至该行目标存储单元；并且将对应的N位数据段提供给每个目标存储单元。

在一些实施方式中，为了在第一遍中对该行目标存储单元编程，使用基于2^N/m个中间级的(2^N/m)-1个验证电压来验证该行存储单元。

在一些实施方式中，为了验证该行存储单元，向字线中的选定字线依次施加(2^N/m)-1个验证电压，选定字线耦合至该行目标存储单元。

在一些实施方式中，为了在第二遍中对该行目标存储单元编程，使用基于2^N个级的2^N-1个验证电压来验证该行存储单元。

在一些实施方式中，为了验证该行存储单元，使用(2^N/m)-1个验证电压中的同一验证电压来验证对应于2^N个N位数据段中的m个N位数据段的目标存储单元。

可以容易地针对各种应用来修改和/或适应具体实施方式的前文描述。因此，基于文中提供的教导和指导，这样的适应和修改旨在落在所公开的实施方式的等同物的意义和范围内。

本公开的广度和范围不应当由任何上述示例性实施方式限制，而应当仅根据所附权利要求及其等同物来定义。

Claims

1.一种存储器件，包括：

存储单元阵列，所述存储单元阵列具有多行存储单元，每个存储单元被配置为将N位数据段存储在2^N个级中的一个级中，所述级对应于2^N个N位数据段中的一个N位数据段，其中，N是大于1的整数；

多条字线，所述多条字线分别耦合至所述多行存储单元；以及

外围电路，所述外围电路通过所述字线耦合至所述存储单元阵列，并且被配置为：

在第一遍中对所述多行存储单元中的一行目标存储单元编程，从而基于将存储在所述目标存储单元中的所述N位数据段来将所述一行目标存储单元中的每个编程到2^N/m个中间级中的一个中间级中，其中，m是大于1的整数；并且

在所述第一遍之后的第二遍中，对所述一行目标存储单元编程，从而基于将存储在所述目标存储单元中的所述N位数据段来将所述一行目标存储单元中的每个编程到2^N个级中的一个级中。

2.根据权利要求1所述的存储器件，其中，

所述中间级对应于所述目标存储单元的2^N/m个中间阈值电压范围中的一个中间阈值电压范围；并且

所述级对应于目标存储单元的2^N个阈值电压范围中的一个阈值电压范围，所述阈值电压范围高于所述中间阈值电压范围。

3.根据权利要求1或2所述的存储器件，其中，

所述2^N/m个中间级中的每个对应于所述2^N个N位数据段中的m个N位数据段；并且

所述m个N位数据段对应于所述2^N个级中的m个级。

4.根据权利要求1所述的存储器件，其中，所述m个级是所述2^N个级中的相邻级。

5.根据权利要求1所述的存储器件，其中，为了在所述第一遍中对所述一行目标存储单元编程，所述外围电路包括：

字线驱动器，所述字线驱动器被配置为向所述字线中的选定字线施加第一编程电压，所述选定字线耦合至所述一行目标存储单元；以及

页缓冲器，所述页缓冲器被配置为向每个目标存储单元提供对应的N位数据段。

6.根据权利要求1所述的存储器件，其中，为了在所述第一遍中对所述一行目标存储单元编程，所述外围电路还被配置为使用基于所述2^N/m个中间级的(2^N/m)-1个验证电压来验证所述一行目标存储单元。

7.根据权利要求6所述的存储器件，其中，为了验证所述一行目标存储单元，所述外围电路包括字线驱动器，所述字线驱动器被配置为向所述字线中的选定字线依次施加所述(2^N/m)-1个验证电压，所述选定字线耦合至所述一行目标存储单元。

8.根据权利要求6或7所述的存储器件，其中，所述(2^N/m)-1个验证电压中的每个在所述2^N/m个中间级中的两个相邻中间级之间。

9.根据权利要求1所述的存储器件，其中，为了在所述第二遍中对所述一行目标存储单元编程，所述外围电路还被配置为使用基于所述2^N个级的2^N-1个验证电压来验证所述一行存储单元。

10.根据权利要求1所述的存储器件，其中，为了验证所述一行存储单元，所述外围电路被配置为使用所述(2^N/m)-1个验证电压中的同一验证电压来验证对应于所述2^N个N位数据段中的m个N位数据段的目标存储单元。

11.根据权利要求10所述的存储器件，其中，在不同条件下验证对应于所述m个N位数据段的所述目标存储单元。

12.一种系统，包括：

存储器件，所述存储器件被配置为存储数据，所述存储器件包括：

13.根据权利要求12所述的系统，其中，

14.根据权利要求12或13所述的系统，其中，

所述m个N位数据段对应于所述2^N个级中的m个级。

15.根据权利要求14所述的系统，其中，所述m个级是所述2^N个级中的相邻级。

16.根据权利要求12所述的系统，其中，为了在所述第一遍中对所述一行目标存储单元编程，所述外围电路包括：

17.根据权利要求12所述的系统，其中，为了在所述第一遍中对所述一行目标存储单元编程，所述外围电路还被配置为使用基于所述2^N/m个中间级的(2^N/m)-1个验证电压来验证所述一行目标存储单元。

18.根据权利要求17所述的系统，其中，为了验证所述一行目标存储单元，所述外围电路包括字线驱动器，所述字线驱动器被配置为向所述字线中的选定字线依次施加所述(2^N/m)-1个验证电压，所述选定字线耦合至所述一行目标存储单元。

19.根据权利要求17或18所述的系统，其中，所述(2^N/m)-1个验证电压中的每个在所述2^N/m个中间级中的两个相邻中间级之间。

20.根据权利要求12所述的系统，其中，为了在所述第二遍中对所述一行目标存储单元编程，所述外围电路还被配置为使用基于所述2^N个级的2^N-1个验证电压来验证所述一行存储单元。

21.根据权利要求12所述的系统，其中，为了验证所述一行存储单元，所述外围电路被配置为使用所述(2^N/m)-1个验证电压中的同一验证电压来验证对应于所述2^N个N位数据段中的m个N位数据段的目标存储单元。

22.根据权利要求21所述的系统，其中，在不同条件下验证对应于所述m个N位数据段的所述目标存储单元。

23.根据权利要求12所述的系统，还包括耦合至存储控制器并且被配置为发送或接收所述数据的主机。

24.一种用于操作存储器件的方法，所述存储器件包括具有多行存储单元的存储单元阵列、以及分别耦合至所述多行存储单元的多条字线，所述方法包括：

在第一遍中对所述多行存储单元中的一行目标存储单元编程，从而基于2^N个N位数据段中的将要存储在所述目标存储单元中的一个N位数据段来将所述一行目标存储单元中的每个编程到2^N/m个中间级中的一个中间级中，其中，N和m均是大于1的整数；以及

在所述第一遍之后的第二遍中，对所述一行目标存储单元编程，从而基于将存储在所述目标存储单元中的所述N位数据段来将所述一行目标存储单元中的每个编程到2^N个级中的一个级中，所述2^N个级对应于所述2^N个N位数据段。

25.根据权利要求24所述的方法，其中，

26.根据权利要求24或25所述的方法，其中，

所述m个N位数据段对应于所述2^N个级中的m个级。

27.根据权利要求26所述的方法，其中，所述m个级是所述2^N个级中的相邻级。

28.根据权利要求24所述的方法，其中，在所述第一遍中对所述一行目标存储单元编程包括：

向所述字线中的选定字线施加第一编程电压，所述选定字线耦合至所述一行目标存储单元；以及

向每个目标存储单元提供对应的N位数据段。

29.根据权利要求24所述的方法，其中，在所述第一遍中对所述一行目标存储单元编程包括：使用基于所述2^N/m个中间级的(2^N/m)-1个验证电压来验证所述一行存储单元。

30.根据权利要求29所述的方法，其中，验证所述一行存储单元包括：向所述字线中的选定字线依次施加所述(2^N/m)-1个验证电压，所述选定字线耦合至所述一行目标存储单元。

31.根据权利要求29或30所述的方法，其中，所述(2^N/m)-1个验证电压中的每个在所述2^N/m个中间级中的两个相邻中间级之间。

32.根据权利要求24所述的方法，其中，在所述第二遍中对所述一行目标存储单元编程包括：使用基于所述2^N个级的2^N-1个验证电压来验证所述一行存储单元。

33.根据权利要求24所述的方法，其中，验证所述一行存储单元包括：使用所述(2^N/m)-1个验证电压中的同一验证电压来验证对应于所述2^N个N位数据段中的m个N位数据段的目标存储单元。

34.根据权利要求33所述的方法，其中，在不同条件下验证对应于所述m个N位数据段的所述目标存储单元。