CN113228188B - 存储器件及其编程操作 - Google Patents

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Abstract

在某一方面中，一种存储器件包括：具有多行存储单元的存储单元阵列；分别耦合至多行存储单元的字线；以及通过字线耦合至存储单元阵列的外围电路。外围电路被配置为使用第一编程电压对一行存储单元编程并且使用验证电压和小于该验证电压的采样电压对已编程的该行存储单元进行验证。外围电路还被配置为基于采样电压获得已编程的该行存储单元中的存储单元的第一数量。外围电路还被配置为基于存储单元的第一数量和采样电压预测已编程的该行存储单元中的未通过验证的存储单元的第二数量。

Description

存储器件及其编程操作
背景技术
本公开涉及存储器件及其操作方法。
闪速存储器是一种能够被电擦除并且重新编程的低成本高密度非易失性固态存储介质。闪速存储器包括NOR闪速存储器和NAND闪速存储器。可以由闪速存储器执行各种操作，例如读取、编程(写入)和擦除，从而将每个存储单元的阈值电压改变到期望的电平。对于NAND闪速存储器而言，可以在块级上执行擦除操作，可以在页级上执行编程操作，并且可以在单元级上执行读取操作。
发明内容
在一个方面中，一种存储器件包括：具有多行存储单元的存储单元阵列、分别耦合至多行存储单元的字线；以及通过字线耦合至存储单元阵列的外围电路。外围电路被配置为使用第一编程电压对一行存储单元编程并且使用验证电压和小于该验证电压的采样电压对已编程的该行存储单元进行验证。外围电路还被配置为基于采样电压获得已编程的该行存储单元中的存储单元的第一数量。外围电路还被配置为基于存储单元的第一数量和采样电压预测已编程的该行存储单元中的未通过验证的存储单元的第二数量。
在另一方面中，一种系统包括被配置为存储数据的存储器件以及耦合至该存储器件并且被配置为控制该存储器件的存储控制器。该存储器件包括：具有多行存储单元的存储单元阵列、分别耦合至多行存储单元的字线；以及通过字线耦合至存储单元阵列的外围电路。外围电路被配置为使用第一编程电压对一行存储单元编程并且使用验证电压和小于该验证电压的采样电压对已编程的该行存储单元进行验证。外围电路还被配置为基于采样电压获得已编程的该行存储单元中的存储单元的第一数量。外围电路还被配置为基于存储单元的第一数量和采样电压预测已编程的该行存储单元中的未通过验证的存储单元的第二数量。
在又一方面中，提供了一种用于操作存储器件的方法。该存储器件包括具有多行存储单元的存储单元阵列以及分别耦合至多行存储单元的多条字线。使用第一编程电压对多行存储单元中的一行存储单元编程。使用验证电压和小于该验证电压的采样电压对已编程的该行存储单元进行验证。基于采样电压获得已编程的该行存储单元中的存储单元的第一数量。基于存储单元的第一数量和采样电压预测已编程的该行存储单元中的未通过验证的存储单元的第二数量。
附图说明
被并入本文并形成说明书的一部分的附图说明了本公开的方面，并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够制作和使用本公开。
图1示出了根据本公开的一些方面的具有存储器件的示例性系统的块图。
图2A示出了根据本公开的一些方面的具有存储器件的示例性存储卡的图示。
图2B示出了根据本公开的一些方面的具有存储器件的示例性固态驱动(SSD)的图示。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器件的示意图。
图4示出了根据本公开的一些方面的包括NAND存储串的示例性存储单元阵列的截面的侧视图。
图5示出了根据本公开的一些方面的包括存储单元阵列和外围电路的示例性存储器件的块图。
图6示出了在编程操作中施加至选定字线的字线电压的波形。
图7A和图7B示出了在编程操作中存储单元的阈值电压分布。
图8示出了根据本公开的一些方面的图5中的示例性外围电路的详细块图。
图9示出了根据本公开的一些方面的在示例性编程操作中施加至选定字线的字线电压的波形。
图10示出了根据本公开的一些方面的在示例性编程操作中存储单元的阈值电压分布。
图11示出了根据本公开的一些方面的在另一示例性编程操作中存储单元的阈值电压分布。
图12示出了根据本公开的一些方面的用于操作存储器件的示例性方法的流程图。
图13示出了根据本公开的一些方面的用于操作存储器件的另一示例性方法的流程图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体构造和布置，但是应当理解这只是为了说明性目的。照此，在不脱离本公开的范围的情况下可以使用其他构造和布置。而且，还可以在各种各样的其他应用中采用本公开。如在本公开中描述的功能和结构特征可以彼此组合、调整、和修改，并且以未在附图中具体描绘的方式组合、调整、和修改，使得这些组合、调整、和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地根据上下文，本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构、或特性，或者可以用于描述复数意义上的特征、结构、或特性的组合。类似地，至少部分地根据上下文，诸如“一个”或“所述”的术语可以同样被理解为表达单数用法或表达复数用法。另外，至少部分地根据上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定清楚描述的附加因素。
存储器件(例如，NAND闪速存储器件)可以将不止一位的信息存储到具有多种状态的每个存储单元中，以增加存储容量并且减少每位成本。在编程操作中，可以首先将数据编程(写入)到单级单元(SLC)块中，并且以后再将其组合到诸如多级单元(MLC)块、三级单元(TLC)块、四级单元(QLC)块等的xLC块中，以节约编程时间。因而，SLC的编程速度对于具有xLC的存储器件变得尤为重要。为了加快SLC编程操作，期望更低数量的编程/验证循环，而这又需要更高的编程电压来确保所有的编程存储单元能够达到预期阈值电压。
然而，更高的编程电压还将增加在编程状态中的存储单元的阈值分布宽度，这对于读取操作来说是不期望的。另一方面，减小编程电压可能导致在施加第一编程电压之后大量的存储单元未能通过验证，由此需要增加对这些存储单元进行计数的能力(又名为验证计数(VFC)标准)。因此，可能由于更高的VFC标准而增加功耗、管芯尺寸和错误率。
为了解决前述问题，本公开介绍了一种解决方案，其用有限数量的编程/验证循环对编程操作中的阈值电压分布宽度和VFC标准做出了平衡。与本公开的范围一致，能够使用阈值电压分布模型(例如，遵循正态分布)基于由一组较小的验证电压(本文称为“采样电压”)定义的存储单元的总数的一部分来预测未能通过验证的存储单元的总数。由于实际计数的存储单元的数量变得更小，因而与已知解决方案相比能够减小功耗、管芯尺寸和错误率。在一些实施方式中，施加第一编程电压之后的验证包括在验证电压之后的一个或多个采样电压，以定义更窄的验证范围(即更小的VFC标准)，从而减小在需要被计数的范围内的存储单元的数量。在一些实施方式中，基于第一编程电压获得阈值电压分布模型(例如，该模型是使用硅测试数据构建的)，并且使用该阈值电压分布模型基于验证失败存储单元的较小的采样数量预测验证失败存储单元的实际数量。
图1示出了根据本公开的一些方面的具有存储器件的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者任何其他适当的具有其中的存储设备的电子设备。如图1中所示，系统100可以包括主机108和存储系统102，存储系统102具有一个或多个存储器件104和存储控制器106。主机108可以是电子设备的处理器，例如，中央处理单元(CPU)，或片上系统(SoC)，例如，应用处理器(AP)。主机108可以被配置为向或从存储器件104发送或接收数据。
存储器件104可以是本公开中公开的任何存储器件。如下文所详细公开的，存储器件104(例如，NAND闪速存储器件)可以在编程操作中基于验证失败存储单元的较小的样本数量来预测验证失败存储单元的实际数量。与本公开的范围一致，在编程操作中，存储器件104可以在编程/验证循环中在施加验证电压之后施加一个或多个采样电压，以定义用于对验证失败存储单元进行计数的更窄的验证范围(即，更小的VFC标准)，并且使用阈值电压分布模型基于采样数量来估算编程/验证循环中的验证失败存储单元的实际数量。
根据一些实施方式，存储控制器106耦合到存储器件104和主机108，并且被配置为控制存储器件104。存储控制器106可以管理存储在存储器件104中的数据，并且与主机108通信。在一些实施方式中，存储控制器106被设计为在低占空比环境下操作，所述低占空比环境比如安全数字(SD)卡、紧凑闪存(CF)卡、通用串行总线(USB)闪速驱动器或者在诸如个人计算机、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储控制器106被设计为在高占空比环境下操作，所述高占空比环境比如SSD或嵌入式多媒体卡(eMMC)，其被用作用于诸如智能电话、平板电脑、膝上型计算机等的移动设备的数据存储设备以及企业存储阵列。存储控制器106可以被配置为控制存储器件104的操作，例如读取、擦除和编程操作。存储控制器106还可以被配置为管理与存储在或者将被存储在存储器件104中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储控制器106还被配置为处理与从存储器件104读取或者被写入到存储器件104的数据有关的纠错码(ECC)。还可以由存储控制器106执行任何其他适当的功能，例如，对存储器件104格式化。存储控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储控制器106可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如USB协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储控制器106和一个或多个存储器件104可以被集成到各种类型的存储设备中，例如，被包括在同一封装(例如通用闪速存储(UFS)封装或eMMC封装)中。也就是说，存储系统102可以被实施并且封装到不同类型的最终电子产品中。在如图2A中所示的一个示例中，存储控制器106和单个存储器件104可以被集成到存储卡202中。存储卡202可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡202还可以包括将存储卡202与主机(例如，图1中的主机108)耦合的存储卡连接器204。在如图2B中所示的另一示例中，存储控制器106和多个存储器件104可以被集成到SSD 206中。SSD 206还可以包括将SSD206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度高于存储卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器件300的示意性电路图。存储器件300可以是图1中的存储器件104的示例。存储器件300可以包括存储单元阵列301和耦合到存储单元阵列301的外围电路302。存储单元阵列301可以是NAND闪速存储单元阵列，其中，存储单元306是以均在衬底(未示出)以上垂直延伸的NAND存储串308的阵列的形式提供的。在一些实施方式中，每个NAND存储串308包括串联耦合并且垂直堆叠的多个存储单元306。每个存储单元306能够保持连续的模拟值，例如，电压或电荷，其取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元，或者可以是包括电荷捕获晶体管的电荷捕获类型的存储单元。
在一些实施方式中，每个存储单元306是具有两种可能的存储状态并且因而能够存储一位数据的SLC。例如，第一存储状态“0”可以对应于第一范围的电压，并且第二存储状态“1”可以对应于第二范围的电压。在一些实施方式中，每个存储单元306是能够在四个以上的存储状态中存储一位以上的数据的xLC。例如，xLC能够每单元存储两位(MLC)，每单元存储三位(TLC)，或者每单元存储四位(QLC)。每个xLC可以被编程为假定一定范围的可能的标称存储值。在一个示例中，MLC可以通过将三个可能的标称存储值中的一个写入到单元而将MLC从擦除状态被编程为假定三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
如图3中所示，每个NAND存储串308还可以包括在其源极端部处的源极选择栅(SSG)晶体管310以及在其漏极端部处的漏极选择栅(DSG)晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选定的NAND存储串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储串308的源极通过同一源极线(SL)314(例如，公共SL)被耦合。换言之，根据一些实施方式，同一块304中的所有NAND存储串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储串308的漏极耦合到相应的位线316，能够经由输出总线(未示出)从相应的位线316读取或写入数据。在一些实施方式中，每个NAND存储串308被配置为通过经由一条或多条DSG线313向相应的DSG晶体管312的栅极施加选择电压或取消选择电压和/或通过经由一条或多条SSG线315向相应的SSG晶体管310的栅极施加选择电压或取消选择电压而被选择或取消选择。
如图3中所示，可以将NAND存储串308组织成多个块304，块304中的每个可以具有例如耦合到ACS的公共源极线314。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储单元306同时被擦除。为了擦除选定块304中的存储单元306，可以用擦除电压(Vers)(例如高的正电压(例如，20V或更高))对耦合到选定块304以及与选定块304在同一平面中的未选定块304的源极线314进行偏置。相邻NAND存储串308的存储单元306可以通过字线318被耦合，字线318选择哪一行的存储单元306受到读取和编程操作的影响。在一些实施方式中，每条字线318耦合到存储单元306的页320，页320是用于编程操作的基本数据单元。一个页320的以位来衡量的尺寸可以涉及由一个块304中的字线318耦合的NAND存储串308的数量。每条字线318可以包括在相应的页320中的每个存储单元306处的多个控制栅(栅电极)以及耦合控制栅的栅极线。
图4示出了根据本公开的一些方面的包括NAND存储串308的示例性存储单元阵列301的截面的侧视图。如图4中所示，NAND存储串308可以在衬底402以上垂直地延伸穿过存储堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当的材料。
存储堆叠层404可以包括交替的栅极导电层406和栅极到栅极电介质层408。存储堆叠层404中的栅极导电层406和栅极到栅极电介质层408的对的数量可以确定存储单元阵列301中的存储单元306的数量。栅极导电层406可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂的硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂的多晶硅层。每个栅极导电层406可以包括围绕存储单元306的控制栅、DGS晶体管312的栅极、或SSG晶体管310的栅极，并且可以作为存储堆叠层404的顶部处的DSG线313、存储堆叠层404的底部处的SSG线315或者在DSG线313和SSG线315之间的字线318来横向延伸。
如图4中所示，NAND存储串308包括垂直地延伸穿过存储堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储膜418是包括隧穿层426、存储层424(又称为“电荷捕获/存储层”)和阻隔层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻隔层422从柱的中心朝向外表面按此顺序沿径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻隔层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
根据一些实施方式，如图4中所示，在衬底402中形成阱414(例如，P阱和/或N阱)，并且NAND存储串308的源极端部与阱414接触。例如，源极线314可以耦合到阱414，从而在擦除操作期间向阱414(即NAND存储串308的源极)施加擦除电压。在一些实施方式中，NAND存储串308还包括在NAND存储串308的漏极端部处的沟道插塞416。应当理解，尽管图4中未示出，但是可以形成存储单元阵列301的附加部件，所述额外部件包括但不限于栅极线狭缝/源极触点、局部触点、互连层等。
重新参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储单元阵列301。外围电路302可以包括任何适当的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313向和从每个目标存储单元306施加和感测电压信号和/或电流信号来促进存储单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，还可以包括图5中未示出的附加外围电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从和向存储单元阵列301读取和编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储将被编程到存储单元阵列301的一个页320中的一页编程数据(写入数据)。在另一个示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储单元306中。在又一示例中，页缓冲器/感测放大器504还可以在读取操作中从位线316感测表示存储在存储单元306中的数据位的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。如下文详细所述，在编程操作中，页缓冲器/感测放大器504可以包括用于对在每个编程/验证循环中未能通过验证的存储单元306的数量(即验证失败存储单元数量)进行记录和计数的模块。与本公开的范围一致，在一些实施方式中，页缓冲器/感测放大器504基于由一组比验证电压小的采样电压定义的更窄的验证范围(即更小的VFC标准)获得验证失败存储单元数量，从而能够减小页缓冲器/感测放大器504的功耗和尺寸。
列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制，并且通过施加由电压发生器510生成的位线电压而选择一个或多个NAND存储串308。行解码器/字线驱动器508可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储单元阵列301的块304，并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用由电压发生器510生成的字线电压驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并驱动SSG线315和DSG线313。
电压发生器510可以被配置为由控制逻辑单元512控制，并且生成将被提供至存储单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。如下文详细所述，电压发生器510还可以在验证已编程目标存储单元306时在编程操作中的验证电压之后生成施加至选定字线318的一个或多个采样电压。例如，每个采样电压可以小于验证电压。
控制逻辑单元512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(OP代码)和命令地址。接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(例如，图1中的108)接收到的控制命令并将其转发给控制逻辑单元512，并且缓冲从控制逻辑单元512接收到的状态信息并将其转发给主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据输入/输出(I/O)接口和数据缓冲器，从而对往返于存储单元阵列301的数据进行缓冲和转发。
图6示出了在编程操作中施加至选定字线的字线电压Vwl的波形。图7A和图7B示出了在编程操作中存储单元的阈值电压分布。如图6中所示，为了对耦合至选定字线的存储单元编程，在编程操作中按顺序包括多个编程/验证循环，例如第一编程/验证循环602和第二编程/验证循环604。在第一编程/验证循环602中开始编程操作，将第一编程电压Vpgm_1(例如，电压脉冲信号，又名编程脉冲)施加至选定字线，从而对耦合至选定字线的存储单元编程，随后施加第一验证电压Vvf_1，以检查每个编程存储单元的阈值电压是否达到了第一验证电压。如果一个或多个存储单元(验证失败存储单元)未能通过验证，即它们的阈值电压低于第一验证电压，则之后用增加的第二编程电压Vpgm_2对验证失败存储单元施加第二编程/验证循环604。如果还有未通过第二验证电压Vvf_2的存储单元，则实施附加的(一个或多个)编程/验证循环。
如图7A和图7B中所示，当在第一编程/验证循环602中施加了第一编程电压之后，耦合至选定字线的存储单元的阈值电压Vth分布(虚线)从擦除状态提高到编程状态。编程状态下的阈值电压分布取决于第一编程电压的电平而变化。例如，图7B示出了处于比图7A高的阈值电压电平的阈值电压分布，因为图7B中的第一编程电压的电压电平高于图7A中的第一编程电压的电压电平。通过施加相同的验证电压Vvf，图7A中的验证失败存储单元数量变得比图7B中的验证失败存储单元数量大。换言之，图7B中的第一编程电压之后的阈值电压分布具有比图7A中的更窄的验证范围(即，更小的VFC标准)。然而，在施加第二编程电压之后(假设所有存储单元现在达到了验证电压)，图7A中的最终阈值电压分布(实线)具有比图7B中的最终阈值电压分布(实线)更小的宽度(更窄)。
通过比较图7A和图7B，要指出的是，尽管更高的第一编程电压能够减小VFC标准，并且这一点由于更低的功耗、管芯尺寸和验证错误率而是期望的，但是编程状态下的最终阈值电压分布却由于其更大的宽度而不太有利，这一更大的宽度可能减小读取操作的裕量。相反，较低的第一编程电压能够减小最终阈值电压分布的宽度，但是也增加了VFC标准，由此导致更高的功率、管芯尺寸和错误率才能对更多的验证失败存储单元进行计数。此外，作为图6中的附加的(一个或多个)编程/验证循环，例如，在第二编程/验证循环604中施加第二验证电压将增加编程时间并且减小编程速度，还希望在施加第二编程电压之后跳过第二验证，这继而需要从第一编程电压到第二编程电压有大的电压电平增量，以确保所有的验证失败存储单元现在能够达到验证电压。
为了平衡对更窄的阈值电压分布的需求和对更小的VFC标准的需求，如上文针对图6、图7A和图7B所述，与本公开的范围一致，将不再对所有的验证失败存储单元进行计数，而是可以仅对验证失败存储单元的一部分进行计数并且将其用作样本来预测实际验证失败存储单元数量。因此，可以使用更小的编程电压来确保最终阈值电压分布具有更小的宽度，而无需考虑增加用于验证的VFC标准。为了实施解决方案，例如，图8示出了根据本公开的一些方面的图5中的包括控制逻辑单元512和页缓冲器/感测放大器504的示例性外围电路的详细块图。
如图3、图5和图8中所示，在一些实施方式中，包括控制逻辑单元512、行解码器/字线驱动器508、电压发生器510、页缓冲器/感测放大器504、寄存器514和任何其他适当的部件(例如，列解码器/位线驱动器506)的外围电路302一起工作，从而对存储单元阵列301中的耦合至选定字线318(例如，页320)的存储单元306(例如，SLC)执行编程操作。为了执行该编程操作，页缓冲器/感测放大器504可以包括VFC记录器802和VFC计数器804，连同图8中未示出的任何其他适当的部件，例如数据和高速缓存锁存器。VFC记录器802和VFC计数器804中的每个可以是数字电路、模拟电路和/或混合信号电路，如下文更详细所述。为了执行编程操作，控制逻辑单元512可以包括VFC控制器808和VFC预测器810连同图8中未示出的任何其他适当的部件，例如处理器(例如，微控制器单元(MCU))和存储器(例如，随机存取存储器(RAM))。VFC控制器808和VFC预测器810中的每个可以被实施成存储在RAM中并且由MCU执行的固件。VFC控制器808和VFC预测器810中的每个还可以被实施成专用集成电路(ASIC)，包括数字电路、模拟电路和/或混合信号电路。
为了执行编程操作，外围电路302可以被配置为首先使用第一编程电压对耦合至选定字线318的一行目标存储单元306(例如，页320中的SLC)编程。在一些实施方式中，控制逻辑单元512向电压发生器510发送命令，从而控制电压发生器510以生成第一编程电压并将第一编程电压提供给行解码器/字线驱动器508。可以将第一编程电压的电压电平存储在寄存器514中，并且由控制逻辑单元512对其进行检索。控制逻辑单元512还可以向行解码器/字线驱动器508发送命令，从而控制行解码器/字线驱动器508以将第一编程电压施加至选定字线318。也就是说，行解码器/字线驱动器508可以被配置为在对该行目标存储单元306编程时将第一编程电压施加至选定字线318。
如图9中所示，例如，可以在第一编程/验证循环902中首先施加第一编程电压Vpgm_1(例如，电压脉冲信号)作为第一字线电压Vwl。第一编程电压可以被施加至每个目标存储单元306的控制栅，从而对目标存储单元306编程。如图10中所示，例如，在施加第一编程电压之后，每个目标存储单元306的阈值电压Vth从擦除状态提高到编程状态。应当理解，处于擦除状态或编程状态下的目标存储单元306的阈值电压分布可以遵循正态分布，如图10中所示。如上文所述，根据一些实施方式，编程状态下的阈值电压的电平(例如，阈值电压分布的中心)取决于第一编程电压的电压电平，第一编程电压的电压电平能够最终确定目标存储单元306的最终阈值电压分布(例如，宽度)。因而，与寄存器514协作的控制逻辑单元512能够将适当的电压电平用于第一编程电压，以确保能够实现目标存储单元306的预期最终阈值电压分布(例如，宽度)。
为了执行该编程操作，外围电路302可以被配置为使用验证电压和比验证电压小的采样电压来验证已编程的一行存储单元306。在一些实施方式中，控制逻辑单元512的VFC控制器808向电压发生器510发送命令，以控制电压发生器510来生成验证电压以及均小于验证电压的一个或多个采样电压，并且将验证电压和(一个或多个)采样电压提供给行解码器/字线驱动器508。验证电压和(一个或多个)采样电压的电压电平可以被存储在寄存器514中，并且被控制逻辑单元512的VFC控制器808检索。控制逻辑单元512的VFC控制器808还向行解码器/字线驱动器508发送命令，以控制行解码器/字线驱动器508顺次将验证电压和(一个或多个)采样电压施加至选定字线318。也就是说，行解码器/字线驱动器508可以被配置为在验证已编程的一行目标存储单元306时顺次将验证电压和(一个或多个)采样电压施加至选定字线318。
在一些实施方式中，控制逻辑单元512还向页缓冲器/感测放大器504发送命令，以在行解码器/字线驱动器508施加验证电压之后检查每个已编程的目标存储单元306的阈值电压是否达到了验证电压，并且还在行解码器/字线驱动器508施加每个采样电压之后检查每个已编程的目标存储单元306的阈值电压是否达到了每个采样电压。例如，页缓冲器/感测放大器504可以通过检测流经与已编程的目标存储单元306耦合的相应位线316的电流来确定每个已编程的目标存储单元306的阈值电压是否达到了某一电压，即表明该电压是否等于或大于用于导通相应的已编程目标存储单元306的阈值电压。也就是说，页缓冲器/感测放大器504可以被配置为在行解码器/字线驱动器508施加验证电压之后顺次检查每个已编程的目标存储单元306的阈值电压是否达到了验证电压，并且在行解码器/字线驱动器508施加每个采样电压之后顺次检查每个已编程的目标存储单元306的阈值电压是否达到了每个采样电压。
如图9中所示，例如，在第一编程/验证循环902中，可以在第一编程电压之后施加验证电压Vvf(例如，小于第一编程电压Vpgm_1的电压脉冲信号)作为第二字线电压Vwl。可以将验证电压施加至每个目标存储单元306的控制栅，从而将通过检查验证电压是否能够导通每个已编程目标存储单元306而对每个已编程目标存储单元306的阈值电压与验证电压进行比较。如图10中所示，在第一编程电压之后处于编程状态的阈值电压分布的阴影区域1002(由验证电压Vvf定义)可以指示所有未能通过验证的已编程目标存储单元306，因为它们的阈值电压未达到(小于)验证电压。阴影区域1002可以指示由验证电压定义的验证范围，即VFC标准(例如，Vth<Vrf)。可以由阴影区域1002的尺寸和阈值电压分布的概率密度表示未能通过使用验证电压的验证的已编程目标存储单元306的总数(即验证失败存储单元数量)。对于相同的验证电压而言，验证失败存储单元数量可以取决于阈值电压的电平(阈值电压分布的中心)，阈值电压的电平又受第一编程电压的电压电平的影响。如上文所述，更小的第一编程电压可以导致更窄的最终阈值电压分布，但是与此同时，可能导致阴影区域1002的更大尺寸，即更多的验证失败存储单元，使用用于对每个验证失败存储单元进行计数的已知方案需要高功耗、管芯尺寸和验证错误率。
与本公开的范围一致，为了减小需要实际计数的验证失败存储单元的数量，如图9中所示，在验证已编程目标存储单元306时，可以在第一编程/验证循环902中的验证电压Vvf之后施加一组采样电压，例如，第一采样电压Vs1和第二采样电压Vs2。每个采样电压Vs1或Vs2可以是小于验证电压的字线电压脉冲信号，并且采样电压Vs1和Vs2可以互不相同，例如，Vs2<Vs1<Vvf。如图10中所示，通过施加小于验证电压Vvf的不同的第一和第二采样电压Vs1和Vs2，可以在编程状态下的阈值电压分布中由第一和第二采样电压Vs1和Vs2(例如，Vs2<Vth<Vs1)定义阴影区域1002的部分1004。也就是说，采样电压Vs1和Vs2可以使验证范围变窄，即降低VFC标准。如下文所详述的，可以将阴影区域1002的部分1004用作更窄的采样验证范围，以对采样验证失败存储单元的一部分进行计数，并且所得到的更小的采样验证失败存储单元数量可以被用于使用阈值电压分布模型来预测更大的实际验证失败存储单元数量。应当理解，尽管图9和图10示出了两个采样电压Vs1和Vs2，但是在一些示例中，单个采样电压Vs可以代替这两个采样电压Vs1和Vs2以用于验证。例如，小于验证电压Vvf的单个采样电压Vs可以定义比由验证电压所定义的验证范围(例如，Vth<Vvf)窄的验证范围(例如，Vth<Vs或者Vs<Vth<Vvf)。在一些实施方式中，单个采样电压Vs是采样验证范围的上限，其意味着采样验证范围是Vth<Vs。
参考图3、图5和图8，为了执行编程操作，外围电路302还可以被配置为基于采样电压获得已编程的一行存储单元306中的第一存储单元数量。第一存储单元数量可以是对应于由(一个或多个)采样电压定义的采样验证范围(即采样VFC标准)的采样验证失败存储单元数量。在一些实施方式中，控制逻辑单元512的VFC控制器808还向页缓冲器/感测放大器504发送命令，以获得采样验证失败存储单元数量。如图8中所示，页缓冲器/感测放大器504可以包括VFC记录器802，其被配置为记录已编程目标存储单元的阈值电压在由采样电压定义的范围内的每一次。该范围可以是由一个或多个采样电压定义的采样验证范围(即，采样VFC标准)，例如上文所述的Vs2<Vth<Vs1、Vth<Vs或Vs<Vth<Vvf。在一些实施方式中，VFC记录器802包括一组锁存器806，每个锁存器806负责根据某一组条件记录事件。应当理解，在一些示例中，可以按照时分复用(TDM)方式使用单个锁存器806，以实现与多个锁存器806相同的功能。以图10中的采样验证范围Vs2<Vth<Vs1为示例，两个锁存器806可以基于下面的表1中阐述的条件进行锁存。
表1
锁存器1 锁存器2
Vth<Vs2 0 0
Vs2<Vth<Vs 1 1 0
Vth>Vs 1 1 1
如图8中所示，页缓冲器/感测放大器504可以包括VFC计数器804，其耦合至VFC记录器802，并且被配置为对所记录次数的数量进行计数，所记录次数的数量为采样验证失败存储单元数量。仍然以图10中的采样验证范围(Vs2<Vth<Vs1)为示例，VFC计数器804可以通过执行遵循锁存器1＝锁存器1&(！锁存器2)的规则的逻辑运算而对采样验证失败存储单元数量进行计数，并且标记出遵循该规则(即锁存器1＝1并且锁存器0＝0)的每个已编程目标存储单元。因而，页缓冲器/感测放大器504能够对具有落在采样验证范围Vs2<Vth<Vs1内的阈值电压的每个已编程目标存储单元进行计数。与必须对所有验证失败存储单元进行计数的已知方法相比，通过减小所要记录和计数的验证失败存储单元的数量，可以减小页缓冲器/感测放大器504的功耗、管芯尺寸和错误率。
为了执行该编程操作，外围电路302还可以被配置为基于第一存储单元数量和采样电压预测已编程的该行存储单元306中的未能通过验证的第二存储单元数量。第二存储单元数量可以是验证失败存储单元的总数，即对应于由验证电压定义的完全实际验证范围Vth<Vvf的实际验证失败存储单元数量。在一些实施方式中，控制逻辑单元512包括VFC预测器810，其被配置为基于第一编程电压获得阈值电压分布模型(VFC模型)812。VFC模型812可以遵循正态分布。VFC模型812可以是基于离线收集的硅测试数据构建的，并且被实施成控制逻辑单元512中的硬件查找表(LUT)电路或者存储在控制逻辑单元512的RAM中的固件代码。在一些实施方式中，第一和第二存储单元数量之间的比值(例如，采样验证失败存储单元数量/总验证失败存储单元数量)涉及基于VFC模型812的采样电压和验证电压之间的关系。例如，如图10中所示，VFC模型812的正态分布可以揭示：(1)部分1004的大小与第一和第二采样电压Vs1和Vs2之间的关系；(2)阴影区域1002的大小与验证电压Vvf之间的关系；(3)基于采样电压Vs1和Vs2以及验证电压Vvf的部分1004与阴影区域1002之间的比值；以及(4)概率密度。如上文所述，VFC模型812(例如，其正态分布)可以由(一个或多个)编程电压的(一个或多个)电压电平确定。基于关于在编程操作中施加的特定第一编程电压的信息，VFC预测器810可以获得对应于特定第一编程电压的VFC模型812。
在一些实施方式中，控制逻辑单元512的VFC预测器810还被配置为从页缓冲器/感测放大器504接收关于第一存储单元数量(例如，采样验证失败存储单元数量)的信息，并且从VFC控制器808接收关于验证电压和(一个或多个)采样电压的信息。基于验证电压和(一个或多个)采样电压以及第一存储单元数量，VFC预测器810还可以被配置为使用VFC模型812估算第二存储单元数量(例如，全部的验证失败存储单元数量)。例如，上文针对图10描述的由VFC模型812的正态分布定义的各种关系可以被VFC预测器810用来根据采样验证失败存储单元估算全部的验证失败存储单元数量。
所预测的第二存储单元数量(例如，全部的验证失败存储单元数量)可以被用于下一编程/验证循环。在一些实施方式中，外围电路302还可以被配置为基于所预测的第二存储单元数量使用第二编程电压对该行存储单元编程。控制逻辑单元512可以向电压发生器510发送命令以生成大于第一编程电压的第二编程电压，并且向行解码器/字线驱动器508发送命令，以在第一编程/验证循环之后将第二编程电压发送至选定字线318。如图9中所示，可以在第一编程/验证循环902之后施加比第一编程电压Vpgm_1大的第二编程电压Vpgm_2。还参考图3和图5，在施加第二编程电压时，控制逻辑单元512还可以向列解码器/位线驱动器506发送命令，以基于全部的验证失败存储单元数量仅选择耦合至验证失败存储单元的位线316。在一些实施方式中，还基于全部的验证失败存储单元数量确定第二编程电压的电压电平，以确保第二编程电压Vpgm_2足够大，从而使所有的验证失败存储单元的阈值电压升高到或者超过阈值电压Vvf，由此能够省略在施加第二编程电压Vpgm_2之后的另一次验证，如图9中所示，从而增加编程速度并且缩短编程时间。
应当理解，后续编程/验证循环利用第一和/或第二存储单元数量(例如，采样验证失败存储单元数量和/或全部的验证失败存储单元数量)的方式不受上文描述的示例的限制。例如，如图11中所示，可以单独施加处于不同电压电平的两个编程电压(例如，较强的编程脉冲信号和较弱的编程脉冲信号)，从而对验证失败存储单元编程。在一些实施方式中，使用较强的编程脉冲(由较长箭头表示)对具有比采样电压Vs小的阈值电压(Vth<Vs)的一组验证失败存储单元编程，而使用较弱的编程脉冲(由较短箭头表示)对具有采样电压Vs和验证电压之间的阈值电压(Vs<Vth<Vvf)的另一组验证失败存储单元编程。
图12示出了根据本公开的一些方面的用于操作存储器件的方法1200的流程图。该存储器件可以是本文公开的任何适当的存储器件，例如，存储器件300。方法1200可以是由外围电路302实施的，外围电路302例如行解码器/字线驱动器508、页缓冲器/感测放大器504、和控制逻辑单元512。应当理解，方法1200中所示的操作可以不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，操作中的一些可以是同时执行的或者是按照不同于图12中所示的顺序执行的。
参考图12，方法1200开始于操作1202，在该操作中，使用第一编程电压对多行存储单元中的一行存储单元编程。如图13中所示，在1302处，在一些实施方式中，为了对该行存储单元编程，向耦合至该行存储单元的选定字线施加第一编程电压。例如，在编程操作中，行解码器/字线驱动器508可以将第一编程电压Vpgm_1施加至与目标存储单元306耦合的选定字线318。
方法1200进行至操作1204，如图12中所示，在该操作中，使用验证电压和比验证电压小的采样电压验证已编程的一行存储单元。采样电压可以包括第一采样电压和不同于第一采样电压的第二采样电压。如图13中所示，在一些实施方式中，为了验证已编程的一行存储单元，在1304处向选定字线施加验证电压，并且在1306处检查在施加验证电压之后已编程的一行存储单元中的每个存储单元的第一阈值电压是否达到了验证电压。在一些实施方式中，为了验证已编程的一行存储单元，之后在1308处对选定字线施加采样电压，并且在1310处再次检查在施加采样电压之后已编程的一行存储单元中的每个存储单元的第二阈值电压是否达到了采样电压。例如，在编程操作中，行解码器/字线驱动器508可以顺次向选定字线318施加验证电压Vvf以及一个或多个采样电压Vs或者Vs1和Vs2，并且页缓冲器/感测放大器504可以顺次检查每个已编程目标存储单元306的阈值电压Vth是否分别达到了验证电压和(一个或多个)采样电压。
方法1200进行至操作1206，如图12中所示，在该操作中，基于采样电压获得已编程的一行存储单元中的存储单元的第一数量。存储单元的第一数量可以是基于第一采样电压和第二采样电压获得的。如图13中所示，在一些实施方式中，为了获得存储单元的第一数量，在1312处记录已编程的一行存储单元中的存储单元的阈值电压在由采样电压定义的范围内的每一次，并且对所记录次数的数量进行计数。例如，控制逻辑单元512可以记录每个已编程目标存储单元306的阈值电压Vth在采样验证范围Vs2<Vth<Vs1、Vth<Vs或Vs<Vth<Vvf中(即满足采样VFC标准)的每一次。控制逻辑单元512还可以对所记录的次数进行计数，以作为采样验证失败存储单元数量。
方法1200进行至操作1208，如图12中所示，在该操作中，基于存储单元的第一数量和采样电压预测已编程的一行存储单元中的未通过验证的存储单元的第二数量。存储单元的第二数量可以大于存储单元的第一数量。如图13中所示，在一些实施方式中，为了预测存储单元的第二数量，在1316处基于第一编程电压获得阈值电压分布模型，并且在1318处使用阈值电压分布模型基于采样电压、验证电压和存储单元的第一数量估算存储单元的第二数量。阈值电压分布模型可以遵循正态分布。存储单元的第一和第二数量之间的比值可以涉及采样电压与验证电压之间的基于阈值电压分布模型的关系。例如，控制逻辑单元512可以基于第一编程电压Vpgm_1获得VFC模型812，并且使用VFC模型812基于验证电压Vvf、(一个或多个)采样电压Vs或者Vs1和Vs2以及采样验证失败存储单元数量来估算全部的验证失败存储单元数量。
方法1200进行至操作1210，如图12中所示，在该操作中，基于预测的存储单元的第二数量，使用第二编程电压再次对该行存储单元编程。例如，在编程操作中，行解码器/字线驱动器508可以基于全部的验证失败存储单元数量向选定字线318施加大于第一编程电压Vpgm_1的第二编程电压Vprgm_2，以再次对验证失败存储单元编程。
根据本公开的一个方面，一种存储器件包括：具有多行存储单元的存储单元阵列；分别耦合至多行存储单元的字线；以及通过字线耦合至存储单元阵列的外围电路。外围电路被配置为使用第一编程电压对一行存储单元编程并且使用验证电压和小于验证电压的采样电压对已编程的该行存储单元进行验证。外围电路还被配置为基于采样电压获得已编程的该行存储单元中的存储单元的第一数量。外围电路还被配置为基于存储单元的第一数量和采样电压预测已编程的该行存储单元中的未通过验证的存储单元的第二数量。
在一些实施方式中，采样电压包括第一采样电压和不同于第一采样电压的第二采样电压，并且存储单元的第一数量是基于第一采样电压和第二采样电压获得的。
在一些实施方式中，为了预测存储单元的第二数量，外围电路包括控制逻辑单元，该控制逻辑单元被配置为基于第一编程电压获得阈值电压分布模型并且使用该阈值电压分布模型基于采样电压、验证电压和存储单元的第一数量来估算存储单元的第二数量。
在一些实施方式中，该阈值电压分布模型遵循正态分布。
在一些实施方式中，存储单元的第一和第二数量之间的比值涉及采样电压与验证电压之间的基于阈值电压分布模型的关系。
在一些实施方式中，为了获得存储单元的第一数量，外围电路包括页缓冲器，该页缓冲器被配置为记录已编程的该行存储单元中的存储单元的阈值电压在由采样电压定义的范围内的每一次，并且对所记录次数的数量进行计数。
在一些实施方式中，采样电压是该范围的上限。
在一些实施方式中，为了对该行存储单元编程，外围电路包括字线驱动器，该字线驱动器被配置为向字线中的选定字线施加第一编程电压，选定字线耦合至该行存储单元。在一些实施方式中，为了验证已编程的一行存储单元，字线驱动器被配置为顺次向选定字线施加验证电压和采样电压，并且外围电路还包括页缓冲器，该页缓冲器被配置为顺次检查在字线驱动器施加验证电压之后已编程的该行存储单元中的每个存储单元的第一阈值电压是否达到了验证电压，以及在字线驱动器施加采样电压之后已编程的该行存储单元中的每个存储单元的第二阈值电压是否达到了采样电压。
在一些实施方式中，外围电路还可以被配置为基于所预测的存储单元的第二数量使用第二编程电压对该行存储单元编程。
在一些实施方式中，存储单元的第二数量大于存储单元的第一数量。
根据本公开的另一方面，一种系统包括被配置为存储数据的存储器件以及耦合至该存储器件并且被配置为控制该存储器件的存储控制器。该存储器件包括：具有多行存储单元的存储单元阵列；分别耦合至多行存储单元的字线；以及通过字线耦合至存储单元阵列的外围电路。外围电路被配置为使用第一编程电压对一行存储单元编程并且使用验证电压和小于验证电压的采样电压对已编程的该行存储单元进行验证。外围电路还被配置为基于采样电压获得已编程的该行存储单元中的存储单元的第一数量。外围电路还被配置为基于存储单元的第一数量和采样电压预测已编程的该行存储单元中的未通过验证的存储单元的第二数量。
在一些实施方式中，采样电压包括第一采样电压和不同于第一采样电压的第二采样电压，并且存储单元的第一数量是基于第一采样电压和第二采样电压获得的。
在一些实施方式中，为了预测存储单元的第二数量，外围电路包括控制逻辑单元，该控制逻辑单元被配置为基于第一编程电压获得阈值电压分布模型并且使用该阈值电压分布模型基于采样电压、验证电压和存储单元的第一数量来估算存储单元的第二数量。
在一些实施方式中，该阈值电压分布模型遵循正态分布。
在一些实施方式中，存储单元的第一和第二数量之间的比值涉及采样电压与验证电压之间的基于阈值电压分布模型的关系。
在一些实施方式中，为了获得存储单元的第一数量，外围电路包括页缓冲器，该页缓冲器被配置为记录已编程的该行存储单元中的存储单元的阈值电压在由采样电压定义的范围内的每一次，并且对所记录次数的数量进行计数。
在一些实施方式中，采样电压是该范围的上限。
在一些实施方式中，为了对该行存储单元编程，外围电路包括字线驱动器，该字线驱动器被配置为向字线中的选定字线施加第一编程电压，选定字线耦合至该行存储单元。在一些实施方式中，为了验证已编程的一行存储单元，字线驱动器被配置为顺次向选定字线施加验证电压和采样电压，并且外围电路还包括页缓冲器，该页缓冲器被配置为顺次检查在字线驱动器施加验证电压之后已编程的该行存储单元中的每个存储单元的第一阈值电压是否达到了验证电压，以及在字线驱动器施加采样电压之后已编程的该行存储单元中的每个存储单元的第二阈值电压是否达到了采样电压。
在一些实施方式中，外围电路还可以被配置为基于所预测的存储单元的第二数量使用第二编程电压对该行存储单元编程。
在一些实施方式中，该系统还包括耦合至存储控制器并且被配置为发送或接收数据的主机。
根据本公开的又一方面，提供了一种用于操作存储器件的方法。该存储器件包括具有多行存储单元的存储单元阵列以及分别耦合至多行存储单元的多条字线。使用第一编程电压对多行存储单元中的一行存储单元编程。使用验证电压和小于验证电压的采样电压对已编程的该行存储单元进行验证。基于采样电压获得已编程的该行存储单元中的存储单元的第一数量。基于存储单元的第一数量和采样电压预测已编程的该行存储单元中的未通过验证的存储单元的第二数量。
在一些实施方式中，该采样电压包括第一采样电压和不同于第一采样电压的第二采样电压，并且存储单元的第一数量是基于第一采样电压和第二采样电压获得的。
在一些实施方式中，为了预测存储单元的第二数量，基于第一编程电压获得阈值电压分布模型，并且使用该阈值电压分布模型基于采样电压、验证电压和存储单元的第一数量估算存储单元的第二数量。
在一些实施方式中，该阈值电压分布模型遵循正态分布。
在一些实施方式中，存储单元的第一和第二数量之间的比值涉及采样电压与验证电压之间的基于阈值电压分布模型的关系。
在一些实施方式中，为了获得存储单元的第一数量，记录已编程的该行存储单元中的存储单元的阈值电压在由采样电压定义的范围内的每一次，并且对所记录次数的数量进行计数。
在一些实施方式中，采样电压是该范围的上限。
在一些实施方式中，为了对该行存储单元编程，向字线中的选定字线施加第一编程电压。在一些实施方式中，为了验证已编程的该行存储单元，顺次向选定字线施加验证电压和采样电压，并且顺次检查在施加验证电压之后已编程的该行存储单元中的每个存储单元的第一阈值电压是否达到了验证电压，以及在施加采样电压之后已编程的该行存储单元中的每个存储单元的第二阈值电压是否达到了采样电压。
可以容易地针对各种应用来修改和/或适应具体实施方式的前文描述。因此，基于文中提供的教导和指导，这样的适应和修改旨在落在所公开的实施方式的等同物的意义和范围内。
本公开的广度和范围不应当由任何上述示例性实施方式限制，而应当仅根据所附权利要求及其等同物来定义。

Claims (30)

1.一种存储器件，包括：
存储单元阵列，所述存储单元阵列具有多行存储单元；
多条字线，所述多条字线分别耦合至所述多行存储单元；以及
外围电路，所述外围电路通过所述字线耦合至所述存储单元阵列，并且所述外围电路被配置为：
使用第一编程电压对所述多行存储单元中的一行存储单元进行编程；
使用验证电压和小于所述验证电压的采样电压对已编程的一行存储单元进行验证；
基于所述采样电压获得已编程的一行存储单元中的存储单元的第一数量；并且
基于存储单元的所述第一数量和所述采样电压预测已编程的一行存储单元中的未通过所述验证的存储单元的第二数量。
2.根据权利要求1所述的存储器件，其中，
所述采样电压包括第一采样电压和不同于所述第一采样电压的第二采样电压；并且
存储单元的所述第一数量是基于所述第一采样电压和所述第二采样电压获得的。
3.根据权利要求1或2所述的存储器件，其中，为了预测存储单元的所述第二数量，所述外围电路包括控制逻辑单元，所述控制逻辑单元被配置为：
基于所述第一编程电压获得阈值电压分布模型；并且
使用所述阈值电压分布模型基于所述采样电压、所述验证电压和存储单元的所述第一数量来估算存储单元的所述第二数量。
4.根据权利要求3所述的存储器件，其中，所述阈值电压分布模型遵循正态分布。
5.根据权利要求3所述的存储器件，其中，存储单元的所述第一数量和存储单元的所述第二数量之间的比值涉及所述采样电压与所述验证电压之间的基于所述阈值电压分布模型的关系。
6.根据权利要求1-2中的任一项所述的存储器件，其中，为了获得存储单元的所述第一数量，所述外围电路包括页缓冲器，所述页缓冲器被配置为：
记录已编程的一行存储单元中的存储单元的阈值电压在由所述采样电压定义的范围内的每一次；并且
对所记录次数的数量进行计数。
7.根据权利要求6所述的存储器件，其中，所述采样电压是所述范围的上限。
8.根据权利要求1-2中的任一项所述的存储器件，其中，
为了对所述一行存储单元进行编程，所述外围电路包括字线驱动器，所述字线驱动器被配置为向所述字线中的选定字线施加所述第一编程电压，所述选定字线耦合至所述一行存储单元；并且
为了验证已编程的一行存储单元，所述字线驱动器被配置为顺次向所述选定字线施加所述验证电压和所述采样电压，并且所述外围电路还包括页缓冲器，所述页缓冲器被配置为顺次检查在所述字线驱动器施加所述验证电压之后已编程的一行存储单元中的每个存储单元的第一阈值电压是否达到了所述验证电压，以及在所述字线驱动器施加所述采样电压之后已编程的一行存储单元中的每个存储单元的第二阈值电压是否达到了所述采样电压。
9.根据权利要求1-2中的任一项所述的存储器件，其中，所述外围电路还被配置为基于所预测的存储单元的第二数量使用第二编程电压对所述一行存储单元进行编程。
10.根据权利要求1-2中的任一项所述的存储器件，其中，存储单元的所述第二数量大于存储单元的所述第一数量。
11.一种系统，包括：
存储器件，所述存储器件被配置为存储数据，所述存储器件包括：
存储单元阵列，所述存储单元阵列具有多行存储单元；
多条字线，所述多条字线分别耦合至所述多行存储单元；以及
外围电路，所述外围电路通过所述字线耦合至所述存储单元阵列，并且所述外围电路被配置为：
使用第一编程电压对所述多行存储单元中的一行存储单元编程；
使用验证电压和小于所述验证电压的采样电压对已编程的一行存储单元进行验证；
基于所述采样电压获得已编程的一行存储单元中的存储单元的第一数量；并且
基于存储单元的所述第一数量和所述采样电压预测已编程的一行存储单元中的未通过所述验证的存储单元的第二数量；以及
存储控制器，所述存储控制器耦合至所述存储器件并且被配置为控制所述存储器件。
12.根据权利要求11所述的系统，其中，
所述采样电压包括第一采样电压和不同于所述第一采样电压的第二采样电压；并且
存储单元的所述第一数量是基于所述第一采样电压和所述第二采样电压获得的。
13.根据权利要求11或12所述的系统，其中，为了预测存储单元的所述第二数量，所述外围电路包括控制逻辑单元，所述控制逻辑单元被配置为：
基于所述第一编程电压获得阈值电压分布模型；并且
使用所述阈值电压分布模型基于所述采样电压、所述验证电压和存储单元的所述第一数量来估算存储单元的所述第二数量。
14.根据权利要求13所述的系统，其中，所述阈值电压分布模型遵循正态分布。
15.根据权利要求13所述的系统，其中，存储单元的所述第一数量和存储单元的所述第二数量之间的比值涉及所述采样电压与所述验证电压之间的基于所述阈值电压分布模型的关系。
16.根据权利要求11-12中的任一项所述的系统，其中，为了获得存储单元的所述第一数量，所述外围电路包括页缓冲器，所述页缓冲器被配置为：
记录已编程的一行存储单元中的存储单元的阈值电压在由所述采样电压定义的范围内的每一次；并且
对所记录次数的数量进行计数。
17.根据权利要求16所述的系统，其中，所述采样电压是所述范围的上限。
18.根据权利要求11-12中的任一项所述的系统，其中，
为了对所述一行存储单元进行编程，所述外围电路包括字线驱动器，所述字线驱动器被配置为向所述字线中的选定字线施加所述第一编程电压，所述选定字线耦合至所述一行存储单元；并且
为了验证已编程的一行存储单元，所述字线驱动器被配置为顺次向所述选定字线施加所述验证电压和所述采样电压，并且所述外围电路还包括页缓冲器，所述页缓冲器被配置为顺次检查在所述字线驱动器施加所述验证电压之后已编程的一行存储单元中的每个存储单元的第一阈值电压是否达到了所述验证电压，以及在所述字线驱动器施加所述采样电压之后已编程的一行存储单元中的每个存储单元的第二阈值电压是否达到了所述采样电压。
19.根据权利要求11-12中的任一项所述的系统，其中，所述外围电路还被配置为基于所预测的存储单元的第二数量使用第二编程电压对所述一行存储单元进行编程。
20.根据权利要求11-12中的任一项所述的系统，还包括耦合至所述存储控制器并且被配置为发送或接收所述数据的主机。
21.一种用于操作存储器件的方法，所述存储器件包括具有多行存储单元的存储单元阵列以及分别耦合至所述多行存储单元的多条字线；所述方法包括：
使用第一编程电压对所述多行存储单元中的一行存储单元进行编程；
使用验证电压和小于所述验证电压的采样电压对已编程的一行存储单元进行验证；
基于所述采样电压获得已编程的一行存储单元中的存储单元的第一数量；以及
基于存储单元的所述第一数量和所述采样电压预测已编程的一行存储单元中的未通过所述验证的存储单元的第二数量。
22.根据权利要求21所述的方法，其中，
所述采样电压包括第一采样电压和不同于所述第一采样电压的第二采样电压；并且
存储单元的所述第一数量是基于所述第一采样电压和所述第二采样电压获得的。
23.根据权利要求21或22所述的方法，其中，预测存储单元的所述第二数量包括：
基于所述第一编程电压获得阈值电压分布模型；以及
使用所述阈值电压分布模型基于所述采样电压、所述验证电压和存储单元的所述第一数量来估算存储单元的所述第二数量。
24.根据权利要求23所述的方法，其中，所述阈值电压分布模型遵循正态分布。
25.根据权利要求23所述的方法，其中，存储单元的所述第一数量和存储单元的所述第二数量之间的比值涉及所述采样电压与所述验证电压之间的基于所述阈值电压分布模型的关系。
26.根据权利要求21-22中的任一项所述的方法，其中，获得存储单元的所述第一数量包括：
记录已编程的一行存储单元中的存储单元的阈值电压在由所述采样电压定义的范围内的每一次；以及
对所记录次数的数量进行计数。
27.根据权利要求26所述的方法，其中，所述采样电压是所述范围的上限。
28.根据权利要求21-22中的任一项所述的方法，其中，
对所述一行存储单元进行编程包括向所述字线中的选定字线施加所述第一编程电压，所述选定字线耦合至所述一行存储单元；并且
验证已编程的一行存储单元包括：顺次向所述选定字线施加所述验证电压和所述采样电压；以及顺次检查在施加所述验证电压之后已编程的一行存储单元中的每个存储单元的第一阈值电压是否达到了所述验证电压，以及在施加所述采样电压之后已编程的一行存储单元中的每个存储单元的第二阈值电压是否达到了所述采样电压。
29.根据权利要求21-22中的任一项所述的方法，还包括基于所预测的存储单元的第二数量使用第二编程电压对所述一行存储单元进行编程。
30.根据权利要求21-22中的任一项所述的方法，其中，存储单元的所述第二数量大于存储单元的所述第一数量。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230098341A (ko) * 2021-10-30 2023-07-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 장치 및 그 프로그램 동작

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101263818B1 (ko) * 2007-06-19 2013-05-14 삼성전자주식회사 플래시 메모리 소자의 프로그램 방법
KR102112596B1 (ko) * 2013-03-15 2020-05-19 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그래밍 방법
KR20150109120A (ko) * 2014-03-19 2015-10-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP2016054017A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
KR102458918B1 (ko) * 2016-02-24 2022-10-25 삼성전자주식회사 메모리 장치 및 메모리 시스템
JP2019053805A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 メモリシステム
KR102341261B1 (ko) * 2017-11-13 2021-12-20 삼성전자주식회사 매스비트 카운터를 포함하는 메모리 장치 및 그의 동작 방법
US10643721B2 (en) * 2018-06-21 2020-05-05 Sandisk Technologies Llc Interleaved program and verify in non-volatile memory
US10614898B1 (en) * 2018-09-19 2020-04-07 Sandisk Technologies Llc Adaptive control of memory cell programming voltage
KR20200117244A (ko) * 2019-04-03 2020-10-14 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
CN111863087B (zh) * 2019-04-29 2022-08-30 北京兆易创新科技股份有限公司 一种控制编程性能的方法和装置
CN110299172A (zh) * 2019-07-04 2019-10-01 合肥联诺科技有限公司 一种缩短flash编程时间的编程处理方法
CN112270947B (zh) * 2020-10-29 2023-08-04 长江存储科技有限责任公司 用于存储器的编程方法和装置

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