KR20230098341A - 메모리 장치 및 그 프로그램 동작 - Google Patents

메모리 장치 및 그 프로그램 동작 Download PDF

Info

Publication number
KR20230098341A
KR20230098341A KR1020237019072A KR20237019072A KR20230098341A KR 20230098341 A KR20230098341 A KR 20230098341A KR 1020237019072 A KR1020237019072 A KR 1020237019072A KR 20237019072 A KR20237019072 A KR 20237019072A KR 20230098341 A KR20230098341 A KR 20230098341A
Authority
KR
South Korea
Prior art keywords
verify
voltage
memory
memory cell
program
Prior art date
Application number
KR1020237019072A
Other languages
English (en)
Inventor
홍타오 리우
데지아 후앙
웬제 웨이
잉 후앙
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20230098341A publication Critical patent/KR20230098341A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

특정 양상에서, 메모리 장치는, DSG 트랜지스터 및 메모리 셀을 각각 포함하는 메모리 스트링과, 메모리 스트링에 연결된 주변 회로를 포함한다. 주변 회로는, 프로그램/검증 사이클에, 메모리 스트링 중 선택 메모리 스트링 내의 메모리 셀의 타깃 메모리 셀을 프로그래밍하고, 타깃 메모리 셀을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 타깃 메모리 셀을 검증하도록 구성된다. 주변 회로는 또한, 초기 검증 전압과 임계 검증 전압을 비교해서 비교 결과를 획득하고, 적어도 비교 결과에 기초해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 메모리 스트링 중 비선택 메모리 스트링 내의 DSG 트랜지스터를 제어하도록 구성된다.

Description

메모리 장치 및 그 프로그램 동작
본 개시는 메모리 장치 및 그 동작 방법에 관한 것이다.
플래시 메모리는, 전기적으로 소거되고 재프로그래밍될 수 있는 저비용, 고밀도의 비휘발성 솔리드-스테이트 저장 매체이다. 플래시 메모리는 NOR 플래시 메모리 및 NAND 플래시 메모리를 포함한다. 플래시 메모리에 의해 판독, 프로그램(기입) 및 소거와 같은 다양한 동작이 수행되어서, 각각의 메모리 셀의 임계 전압을 원하는 레벨로 변경할 수 있다. NAND 플래시 메모리의 경우, 소거 동작은 블록 레벨로 수행될 수 있고, 프로그램 동작 또는 판독 동작은 페이지 레벨로 수행될 수 있다.
일 양상에서, 메모리 장치는, DSG(drain select gate) 트랜지스터 및 메모리 셀을 각각 포함하는 메모리 스트링과, 메모리 스트링에 연결된 주변 회로를 포함한다. 주변 회로는, 프로그램/검증 사이클에, 메모리 스트링 중 선택 메모리 스트링 내의 메모리 셀의 타깃 메모리 셀을 프로그래밍하고, 타깃 메모리 셀을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 타깃 메모리 셀을 검증하도록 구성된다. 주변 회로는 또한, 초기 검증 전압과 임계 검증 전압을 비교해서 비교 결과를 획득하고, 적어도 비교 결과에 기초해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 메모리 스트링 중 비선택 메모리 스트링 내의 DSG 트랜지스터를 제어하도록 구성된다.
다른 양상에서, 메모리 시스템은 데이터를 저장하도록 구성된 메모리 장치 및 메모리 장치에 연결된 메모리 제어기를 포함한다. 메모리 장치는, DSG 트랜지스터 및 메모리 셀을 각각 포함하는 메모리 스트링과, 메모리 스트링에 연결된 주변 회로를 포함한다. 주변 회로는, 프로그램/검증 사이클에, 메모리 스트링 중 선택 메모리 스트링 내의 메모리 셀의 타깃 메모리 셀을 프로그래밍하고, 타깃 메모리 셀을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 타깃 메모리 셀을 검증하도록 구성된다. 주변 회로는, 초기 검증 전압과 임계 검증 전압을 비교해서 비교 결과를 획득하고, 적어도 비교 결과에 기초해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 메모리 스트링 중 비선택 메모리 스트링 내의 DSG 트랜지스터를 제어하도록 구성된다. 메모리 제어기는, 주변 회로를 통해 메모리 스트링의 동작을 제어하도록 구성된다.
또 다른 양상에서, 메모리 장치를 동작시키는 방법이 제공된다. 메모리 장치는 DSG 트랜지스터 및 메모리 셀을 각각 포함하는 메모리 스트링을 포함한다. 프로그램/검증 사이클에, 메모리 스트링 중 선택 메모리 스트링 내의 메모리 셀의 타깃 메모리 셀이 프로그래밍된다. 타깃 메모리 셀을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 타깃 메모리 셀이 검증된다. 초기 검증 전압이 임계 검증 전압과 비교되어서 비교 결과가 획득된다. 적어도 비교 결과에 기초해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 메모리 스트링 중 비선택 메모리 스트링 내의 DSG 트랜지스터가 제어된다.
본 명세서에 포함되며 명세서의 일부를 이루는 첨부 도면은 본 개시의 양상을 예시하며, 이는 상세한 설명과 함께, 본 개시의 원리를 설명하고, 관련 기술 분야의 당업자가 본 개시를 작성해서 사용할 수 있게 하는 역할을 한다.
도 1은 본 개시의 몇몇 양상에 따른, 메모리 장치를 갖는 시스템의 블록도를 예시한다.
도 2a는 본 개시의 몇몇 양상에 따른, 메모리 장치를 갖는 메모리 카드를 예시한다.
도 2b는 본 개시의 몇몇 양상에 따른, 메모리 장치를 갖는 솔리드-스테이트 드라이브(SSD)를 예시한다.
도 3은 본 개시의 몇몇 양상에 따른, 주변 회로를 포함하는 메모리 장치의 개략도를 예시한다.
도 4a 및 도 4b는 각각 본 개시의 몇몇 양상에 따른, NAND 메모리 스트링을 포함하는 메모리 셀 어레이의 단면의 측면도 및 평면도를 예시한다.
도 5는 본 개시의 몇몇 양상에 따른, 메모리 셀 어레이 및 주변 회로를 포함하는 메모리 장치의 블록도를 예시한다.
도 6은 본 개시의 몇몇 양상에 따른, 메모리 셀의 임계 전압 분포 및 대응하는 검증 전압의 일례를 예시한다.
도 7은 본 개시의 몇몇 양상에 따른, 프로그램 동작에서의 프로그램/검증 사이클을 예시한다.
도 8은 프로그램 동작에서 프로그램/검증 사이클의 파형도를 예시한다.
도 9a 및 도 9b는, 도 8의 프로그램/검증 사이클 동안의 각각 NAND 메모리 스트링 및 그 채널 전위를 예시한다.
도 10은 본 개시의 몇몇 양상에 따른, 프로그램 동작에서의 프로그램/검증 사이클의 파형도를 예시한다.
도 11은 본 개시의 몇몇 양상에 따른, 프로그램 동작에서 다른 프로그램/검증 사이클의 파형도를 예시한다.
도 12는 본 개시의 몇몇 양상에 따른, 도 3의 메모리 장치의 제어 로직 및 레지스터의 상세 블록도를 예시한다.
도 13은 본 개시의 몇몇 양상에 따른, 프로그램 동작을 위한 동적 프리-펄스 방식을 예시한다.
도 14는 본 개시의 몇몇 양상에 따른, 메모리 장치를 동작시키기 위한 방법의 흐름도를 예시한다.
본 개시를 첨부된 도면을 참조하면서 설명한다.
특정 구성 및 배열이 논의되지만, 이것은 단지 예시적인 목적을 위한 것이라는 것을 이해해야 한다. 이와 같이, 본 개시의 범위로부터 벗어나지 않고 다른 구성 및 배열이 사용될 수도 있다. 또한, 본 개시는 다양한 다른 응용 분야에서 이용될 수도 있다. 본 개시에서 설명된 바와 같은 기능적 및 구조적 특징은 서로 및 도면에 구체적으로 묘사되지 않은 방식으로 조합되고, 조정되고, 수정될 수 있으며, 따라서 이러한 조합, 조정, 및 수정은 본 개시의 범주 내에 있다.
일반적으로, 전문 용어가 적어도 부분적으로 맥락에서 사용되는 것으로부터 이해될 수 있다. 예를 들어, 본원에서 사용되는 용어 "하나 이상"은 적어도 부분적으로 맥락에 의존하여, 단수형 의미로 임의의 특징, 구조, 또는 특성을 설명하기 위해 사용될 수도 있고 또는 복수형 의미로 특징, 구조, 또는 특성의 조합을 설명하기 위해 사용될 수도 있다. 마찬가지로, "일"("a", "an"), 또는 "그"("the")와 같은 용어는 다시, 적어도 문맥에 부분적으로 의존하여 단수의 사용을 전달하거나 복수의 사용을 전달하도록 이해될 수 있다. 덧붙여, "기반하여"라는 용어는 반드시 요소의 배타적인 집합을 전달하는 것은 아니라는 것을 이해할 수 있을 것이며, 적어도 부분적으로는 문맥에 의존하여 반드시 명시적으로 기재되지 않은 추가 요소가 존재할 수도 있다.
NAND 플래시 메모리 장치는 페이지/워드 라인 레벨로 프로그램(기입) 동작을 수행할 수 있으며, 즉 동일한 선택 워드 라인에 연결된 모든 메모리 셀을 동시에 프로그래밍할 수 있다. 각각의 프로그램 동작은 다중 패스를 포함할 수 있으며, 각각은 프로그램 펄스 및 검증 펄스를 인가하는 다수의 사이클을 갖는다. 3D NAND 메모리 장치에서, 비선택 메모리 스트링(프로그램 검증을 패스한 메모리 셀을 포함)의 DSG(drain select gate) 트랜지스터 및/또는 SSG(source select gate) 트랜지스터는 비선택 메모리 스트링으로부터의 누설 간섭을 방지하기 위해서 검증 펄스를 인가할 때, 일반적으로 턴오프된다. 따라서, 채널 연결 효과(channel coupling effect)로 인해서, 선택 워드 라인과 이와 인접한 비선택 워드 라인 사이의 비선택 메모리 스트링에서 채널 전위차가 발생할 수 있다. 그러나, 채널 전위차는 선택 메모리 셀에 HCI(hot carrier injection)을 야기할 수 있으며, 이는 선택 메모리 셀의 프로그래밍을 방해한다.
채널 전위차로 인한 HCI를 방지하기 위해서, 일부 3D NAND 메모리 장치에서는 각각의 프로그램/검증 사이클에서 프로그램 전압과 검증 전압(들)을 인가하는 사이에 프리-펄스 단계가 추가된다. 프리-펄스 단계 동안, 비선택 메모리 스트링 내의 DSG 트랜지스터와 SSG 트랜지스터가 모두 턴온되어서 채널 연결 전위는 물론 이로 인한 검증 단계 동안의 채널 전위차를 제거한다. 그러나 각 프로그램/검증 사이클에서의 추가 프리-펄스 단계는 프로그램 시간을 증가시킨다.
전술한 문제 중 하나 이상을 해결하기 위해, 본 개시는 사이클에서의 채널 전위차가 충분히 클 때에만 프로그램/검증 사이클에 프리-펄스 단계를 추가하는 해법을 도입한다. 크지 않으면, 프로그램 시간을 줄이기 위해 프로그램/검증 사이클에 프리-펄스 단계는 추가되지 않는다. 즉, 본원에 개시된 해법은 프로그램 시간의 균형을 맞추면서도 HCI에 의한 장애를 감소시킬 수 있다. 검증 단계 동안의 채널 전위차가 검증 단계의 시작에 비선택 워드 라인에 인가된 패스 전압과 선택 워드 라인에 인가된 초기 검증 전압 사이의 차이와 연관되어 있는 것이 관찰되었으므로, 본원에 개시된 해법은 HCI를 감소시키거나 심지어 최소화하는 임계 검증 전압을 결정하고(예를 들어, 패스 전압에 기초해서), 각 프로그램/검증 사이클에서 초기 검증 전압을 임계 검증 전압과 비교할 수 있다. 따라서 이 비교 결과를 사용하여 사이클에서 프리-펄스 단계를 포함할지 여부를 결정할 수 있다. 몇몇 구현예에서, 초기 검증 전압이 임계 검증 전압에 도달하지 않을 때에만, 검증 단계 전에 채널 전위차를 제거하기 위해서, 프리-펄스 단계 동안 DSG 트랜지스터가 턴온된다. 또한, 몇몇 구현예에서, 초기 검증 전압이 동일한 사이클에서 다수의 검증 전압의 최대 전압으로 설정되어서, 프로그램/검증 사이클에서 프리-펄스 단계를 제거해서 프로그램 시간을 더 절약할 기회를 증가시킨다.
도 1은 본 개시의 몇몇 양상에 따른, 메모리 장치를 갖는 예시적인 시스템(100)의 블록도를 예시한다. 시스템(100)은 이동 전화, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿, 차량 컴퓨터, 게임 콘솔, 프린터, 포지셔닝 장치, 웨어러블 전자 기기, 스마트 센서, 가상 현실(VR) 장치, 증강 현실(AR) 장치, 또는 저장소를 구비한 임의의 다른 적절한 전자 장치일 수 있다. 도 1에 도시된 바와 같이, 시스템(100)은 호스트(108), 및 하나 이상의 메모리 장치(104)와 메모리 제어기(106)를 가진 메모리 시스템(102)을 포함할 수 있다. 호스트(108)는 중앙 처리 장치(CPU)와 같은 전자 장치의 프로세서, 또는 애플리케이션 프로세서(AP)와 같은 SoC(System-on-Chip) 일 수 있다. 호스트(108)는 메모리 장치와 데이터를 송수신하도록 구성될 수 있다. 메모리 장치(104)와 데이터를 송수신하기 위해서, 호스트(108)는 데이터 이외에 명령어를 메모리 시스템(102)에 송신할 수 있다.
메모리 장치(104)는 본 개시에 개시된 임의의 메모리 장치일 수 있다. 이하 상세히 개시된 바와 같이, 3D NAND 메모리 장치와 같은 메모리 장치(104)는 초기 검증 전압과 임계 검증 전압 사이의 비교에 기초해서 각 프로그램/검증 사이클에서 프로그램 단계와 검증 단계 사이에 프리-펄스 단계를 동적으로 추가 또는 제거할 수 있다. 메모리 장치(104)는 메모리 스트링, 예를 들어, NAND 메모리 스트링을 포함할 수 있다. 본 개시의 범위와 일관되게, 메모리 장치(104)는, 적어도 비교에 기초해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 비선택 메모리 스트링 내의 DSG 트랜지스터를 제어할 수 있다. 예를 들어, 메모리 장치(104)는, 초기 검증 전압이 임계 검증 전압보다 높은 것에 응답해서 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 비선택 메모리 스트링 내의 DSG 트랜지스터를 턴오프할 수 있고(즉, 프리-펄스 단계를 제거), 반면 초기 검증 전압이 임계 검증 전압 이하인 것에 응답해서 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이의 간격에 비선택 메모리 스트링 내의 DSG 트랜지스터를 턴온할 수 있다(즉, 프리-펄스 단계를 추가). 그 결과, HCI로 인한 타깃 메모리 셀의 프로그래밍에 대한 간섭의 감소와 프로그램 시간의 절감의 균형이 맞춰질 수 있다.
메모리 제어기(106)는 몇몇 구현예에 따라서, 메모리 장치(104) 및 호스트(108)에 연결되고 메모리 장치(104)를 제어하도록 구성된다. 메모리 제어기(106)는 메모리 장치(104)에 저장된 데이터를 관리하고 호스트(108)와 통신할 수 있다. 몇몇 구현예에서, 메모리 제어기(106)는 보안 디지털(SD) 카드, 컴팩트 플래시(CF) 카드, 범용 직렬 버스(USB) 플래시 드라이브, 또는 개인용 컴퓨터, 디지털 카메라, 휴대 전화 등과 같은 전자 장치에서 사용하기 위한 다른 매체와 같은 낮은 듀티-사이클 환경에서 동작하도록 설계된다. 몇몇 구현예에서, 메모리 제어기(106)는 스마트폰, 태블릿, 랩톱 컴퓨터 등과 같은 모바일 장치용 데이터 저장소, 및 엔터프라이즈 저장 어레이로 사용되는 높은 듀티-사이클 환경 SSD 또는 내장형 멀티-미디어-카드(eMMC)에서 동작하도록 설계된다. 메모리 제어기(106)는 판독, 소거 및 프로그램 동작과 같은 메모리 장치(104)의 동작을 제어하도록 구성될 수 있다. 예를 들어, 호스트(108)로부터 수신된 명령어에 기초해서, 메모리 제어기(106)는 메모리 장치(104)의 동작을 제어하기 위해 다양한 명령어, 예를 들어, 프로그램 명령, 판독 명령, 소거 명령 등을 메모리 장치(104)에 전송할 수 있다.
메모리 제어기(106)는 또한 불량-블록 관리, 가비지 수집(garbage collection), 논리-대-물리 주소 변환, 마모 평준화 등을 포함하는 메모리 장치(104)에 저장되었거나 저장될 데이터에 대해 다양한 기능을 관리하도록 구성될 수 있다. 몇몇 구현예에서, 메모리 제어기(106)는 메모리 장치(104)로부터 판독되거나 메모리 장치(104)에 기록된 데이터와 관련하여 오류 정정 코드(ECC)를 프로세싱하도록 더 구성된다. 임의의 다른 적합한 기능은 또한 예를 들어 메모리 장치(104)를 포맷하는 것과 같이 메모리 제어기(106)에 의해 수행될 수 있다. 메모리 제어기(106)는 특정 통신 프로토콜에 따라 외부 장치(예를 들어, 호스트(108))와 통신할 수 있다. 예를 들어, 메모리 제어기(106)는 USB 프로토콜, MMC 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, 직렬-ATA 프로토콜, 병렬-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(통합 드라이브 전자 장치) 프로토콜, Firewire 프로토콜 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 외부 장치와 통신할 수 있다.
메모리 제어기(106) 및 하나 이상의 메모리 장치(104)는 다양한 유형의 저장 장치에 통합될 수 있으며, 예를 들어, UFS(Universal Flash Storage) 패키지 또는 eMMC 패키지와 같은 동일한 패키지에 포함될 수 있다. 즉, 메모리 시스템(102)은 상이한 유형의 최종 전자 제품으로 구현되어서 및 패키징될 수 있다. 도 2a에 도시된 일 예에서, 메모리 제어기(106) 및 단일 메모리 장치(104)는 메모리 카드(202)에 통합될 수 있다. 메모리 카드(202)는 PC 카드(PCMCIA, 개인용 컴퓨터 메모리 카드 국제 협회), CF 카드, 스마트 미디어(SM) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(202)는 메모리 카드(202)를 호스트(예를 들어, 도 1의 호스트(108))에 연결하도록 구성된 메모리 카드 커넥터(204)를 더 포함할 수 있다. 도 2b에 도시된 바와 같은 다른 예에서, 메모리 제어기(106) 및 다수 메모리 장치(104)가 SSD(206)에 통합될 수 있다. SSD(206)는, SSD(206)를 호스트(예를 들어, 도 1의 호스트(108))에 연결하도록 구성된 SSD 커넥터(208)를 더 포함할 수 있다. 몇몇 구현예에서, SSD(206)의 저장 용량 및/또는 동작 속도는 메모리 카드(202)보다 더 크다.
도 3은 본 개시의 일부 양상에 따른 주변 회로(302)를 포함하는 예시적인 메모리 장치(300)의 개략적인 회로도를 예시한다. 메모리 장치(300)는 도 1의 메모리 장치(104)의 예일 수 있다. 메모리 장치(300)는 메모리 셀 어레이(301) 및 메모리 셀 어레이(301)에 연결된 주변 회로(302)를 포함할 수 있다. 메모리 셀 어레이(301)는 메모리 셀(306)이 기판(도시되지 않음) 위로 수직으로 각각 연장되는 NAND 메모리 스트링(308)의 어레이로 제공되는 NAND 플래시 메모리 셀 어레이일 수 있다. 몇몇 구현예에서, 각각의 NAND 메모리 스트링(308)은, 직렬로 연결되고 수직으로 적층된 복수의 메모리 셀(306)을 포함한다. 각각의 메모리 셀(306)은 메모리 셀(306)의 영역 내에 트랩된 전자의 수에 따라 달라지는 전압 또는 전하와 같은 연속적인 아날로그 값을 유지할 수 있다. 각각의 메모리 셀(306)은 플로팅-게이트 트랜지스터를 포함하는 플로팅 게이트 유형의 메모리 셀이거나 전하-트랩 트랜지스터를 포함하는 전하-트랩 유형의 메모리 셀일 수 있다.
몇몇 구현예에서, 각각의 메모리 셀(306)은 2개의 가능한 메모리 상태를 갖고 따라서 1 비트의 데이터를 저장할 수 있는 단일-레벨 셀(SLC)이다. 예를 들어, 제1 메모리 상태 "0"은 제1 전압 범위에 대응할 수 있고, 제2 메모리 상태 "1"은 제2 전압 범위에 대응할 수 있다. 몇몇 구현예에서, 각각의 메모리 셀(306)은 4개보다 많은 메모리 상태로 단일 비트보다 많은 데이터를 저장할 수 있는 다중-레벨 셀(MLC)이다. 예를 들어, MLC는 셀당 2 비트, 셀당 3 비트(트리플-레벨 셀(TLC: triple-level cell)로 알려짐), 또는 셀당 4 비트(쿼드-레벨 셀(QLC: quad-level cell)로 알려짐)를 저장할 수 있다. 각각의 MLC는 가능한 공칭 저장 값의 범위를 가정하도록 프로그래밍될 수 있다. 일 예에서, 각각의 MLC가 2 비트의 데이터를 저장한다면, MLC는 3개의 가능한 공칭 저장 값 중 하나를 셀에 기입함으로써, 소거된 상태로부터 3개의 가능한 프로그래밍 레벨 중 하나를 가정하도록 프로그래밍될 수 있다. 소거 상태에 대해 제4 공칭 저장 값이 사용될 수 있다.
도 3에 도시된 바와 같이, 각각의 NAND 메모리 스트링(308)은 또한 소스 단부에 SSG 트랜지스터(310) 및 드레인 단부에 DSG 트랜지스터(312)를 포함할 수 있다. SSG 트랜지스터(310) 및 DSG 트랜지스터(312)는 판독 및 프로그램 동작 동안 선택 NAND 메모리 스트링(308)(어레이의 열)을 활성화하도록 구성될 수 있다. 몇몇 구현예에서, 동일한 블록(304)의 NAND 메모리 스트링(308)의 소스는 동일한 소스 라인(SL)(314), 예를 들어 공통 SL을 통해 연결된다. 환언하면, 몇몇 구현예에 따르면, 동일한 블록(304)의 모든 NAND 메모리 스트링(308)은 ACS(array common source)를 갖는다. 몇몇 구현예에 따르면, 각각의 NAND 메모리 스트링(308)의 드레인은 각각의 비트 라인(316)에 연결되며, 이로부터 데이터가 출력 버스(도시되지 않음)를 통해 판독 또는 기입될 수 있다. 몇몇 구현예에서, 각각의 NAND 메모리 스트링(308)은, 하나 이상의 DSG 라인(313)을 통해 각각의 DSG 트랜지스터(312)의 게이트에 DSG 선택 전압 또는 DSG 비선택 전압을 인가함으로써 및/또는 하나 이상의 SSG 라인(315)을 통해 각각의 SSG 트랜지스터(310)의 게이트에 대한 SSG 선택 전압 또는 SSG 비선택 전압을 인가함으로써, 선택 혹은 비선택되도록 구성된다. 따라서, NAND 메모리 스트링(308)은 선택 NAND 메모리 스트링이 될 수도 있고 또는 비선택 NAND 메모리 스트링이 될 수도 있다.
도 3에 도시된 바와 같이, NAND 메모리 스트링(308)은 다중 블록(304)으로 조직될 수 있고, 다중 블록(304) 각각은 예를 들어, 공통 소스(ACS)에 연결된 ACS 라인(314)을 가질 수 있다. 몇몇 구현예에서, 각각의 블록(304)은 소거 동작의 기본 데이터 단위이며, 즉 동일한 블록(304)의 모든 메모리 셀(306)은 동시에 소거된다. 선택 블록(304)의 메모리 셀(306)을 소거하기 위해서, 선택 블록(304)과 동일 평면의 선택 블록(304) 및 비선택 블록(304)에 연결된 소스 라인(314)은, 높은 양의 전압(예를 들어, 20V 이상)과 같은 소거 전압(Vers)으로 바이어싱될 수 있다. 인접한 NAND 메모리 스트링(308)의 메모리 셀(306)은 메모리 셀(306)의 어느 행이 판독 및 프로그램 동작의 영향을 받는지를 선택하는 워드 라인(318)을 통해 연결될 수 있다. 몇몇 구현예에서, 각각의 워드 라인(318)은 프로그램 및 판독 동작의 기본 데이터 단위인 메모리 셀(306)의 페이지(320)에 연결된다. 1 페이지(320)의 비트 크기는 하나의 블록(304)에서 워드 라인(318)에 의해 연결된 NAND 메모리 스트링(308)의 수와 관련될 수 있다. 각각의 워드 라인(318)은 각각의 페이지(320)의 각각의 메모리 셀(306)에서의 복수의 제어 게이트(게이트 전극) 및 제어 게이트와 연결하는 게이트 라인을 포함할 수 있다.
도 4a 및 도 4b는 각각 본 개시의 몇몇 양상에 따른, NAND 메모리 스트링(308)을 포함하는 예시적인 메모리 셀 어레이의 단면의 측면도 및 평면도를 예시한다. 도 4a에 도시된 바와 같이, NAND 메모리 스트링(308)은 기판(402) 위의 메모리 스택(404)을 통해 수직으로 연장될 수 있다. 기판(402)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 절연체 상의 게르마늄(GOI), 또는 임의의 다른 적합한 재료를 포함할 수 있다. 메모리 장치의 구성요소의 공간적 관계를 더 나타내기 위해 도 4a에 x, y 및 z 축이 포함된다는 점에 주의한다. 기판(402)은 x-y 평면에서 측방향으로 연장되는 2개의 측 표면: 즉 메모리 장치가 형성될 수 있는 웨이퍼의 전면 상의 상단 표면, 및 웨이퍼의 전면과 대향하는 후면 상의 하단 표면을 포함한다. z-축은 x 축과 y 축 둘 모두에 수직이다. 본원에 사용된 바와 같이, 메모리 장치의 일 구성요소(예를 들어, 층 또는 장치)가 다른 구성요소(예를 들어, 층 또는 장치)의 "상", "위" 또는 "아래"에 있는지 여부는 기판(402)이 z-방향에서 메모리 장치의 가장 낮은 평면에 배치될 때 z-방향(x-y 평면에 수직인 수직 방향)으로 메모리 장치의 기판(402)에 대해 결정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시 전체에 걸쳐 적용된다.
메모리 스택(404)은 게이트 전도성 층(406) 및 게이트-대-게이트 유전체 층(408)이 인터리브될 수 있다. 메모리 스택(404)의 게이트 전도성 층(406) 및 게이트-대-게이트 유전체 층(408)의 쌍의 개수가 메모리 셀 어레이(301)의 메모리 셀(306)의 개수를 결정할 수 있다. 게이트 전도성 층(406)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함한 전도성 재료를 포함할 수 있지만, 이것으로 한정되는 것은 아니다. 몇몇 구현예에서, 각각의 게이트 전도성 층(406)은 텅스텐 층과 같은 금속 층을 포함한다. 몇몇 구현예에서, 각각의 게이트 전도성 층(406)은 도핑된 폴리실리콘 층을 포함한다. 각각의 게이트 전도성 층(406)은 메모리 셀(306)의 제어 게이트, DSG 트랜지스터(312)의 게이트, 또는 SSG 트랜지스터(310)의 게이트를 포함할 수 있고, 메모리 스택(404)의 상부 부분의 DSG 라인(313), 메모리 스택(404)의 하부 부분의 SSG 라인(315), 또는 DSG 라인(313)과 SSG 라인(315) 사이의 워드 라인(318)으로서 측방향으로 연장될 수 있다. 도 4a에 하나의 SSG 라인(315)과 하나의 DSG 라인(313)이 도시되어 있지만, SSG 라인(315)의 개수 및 DSG 라인(313)의 개수(또한 SSG 라인(315) 및 DSG 라인(313)에 각각 연결된 SSG 트랜지스터(310) 및 DSG 트랜지스터(312)의 개수)는 다른 예에서는 변경될 수도 있다는 것이 이해된다.
도 4a에 도시된 바와 같이, NAND 메모리 스트링(308)은 메모리 스택(404)을 수직으로 연장하는 채널 구조(412)를 포함한다. 몇몇 구현예에서, 채널 구조(412)는 반도체 재료(들)(예를 들어, 반도체 채널(420)로서) 및 유전 재료(들)(예를 들어, 메모리 막(418)으로서)로 채워진 채널 개구를 포함한다. 몇몇 구현예에서, 반도체 채널(420)은 폴리실리콘과 같은 실리콘을 포함한다. 몇몇 구현예에서, 메모리 막(418)은 터널링 층(426), 저장 층(424)(또한 "전하 트랩 층"으로 알려짐), 및 차단 층(422)을 포함하는 복합 유전체 층이다. 채널 구조(412)는 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 몇몇 구현예에 따르면, 반도체 채널(420), 터널링 층(426), 저장 층(424), 차단 층(422)이 기둥의 중심으로부터 외부 표면을 향해 이 순서로 방사상으로 배열된다. 터널링 층(426)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층(424)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층(422)은 실리콘 산화물, 실리콘 산질화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 막(418)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
도 4a에 도시된 바와 같이, 몇몇 구현예에 따르면, 기판(402)에 웰(414)(예를 들어, P-웰 및/또는 N-웰)은 형성되고, NAND 메모리 스트링(308)의 소스가 웰(414)과 접촉한다. 예를 들어, 소스 라인(314)은 소거 동작 동안 웰(414), 즉 NAND 메모리 스트링(308)의 소스에 소거 전압을 인가하기 위해 웰(414)에 연결될 수 있다. 몇몇 구현예에서, NAND 메모리 스트링(308)은, 예를 들어, NAND 메모리 스트링(308)의 드레인의 일부로서 NAND 메모리 스트링(308)의 드레인 단부에 채널 플러그(416)를 더 포함한다. 도 4a에 도시된 채널 구조(412)의 구조는 단지 예시적인 것으로 다른 예에서는 다를 수도 있다는 것을 이해해야 한다.
도 4b의 평면도에 도시된 바와 같이, 메모리 셀 어레이(301)의 NAND 메모리 스트링(308)은 슬릿 구조(430)(예를 들어, 게이트 라인 슬릿(GLS))에 의해 블록(304)으로 배열될 수 있고, 이는 인접한 블록(304)들 사이에서 워드 라인(318)을 전기적으로 분리하여, 각 블록(304)은 판독, 프로그램 및 소거 동작에서 개별적으로 제어된다. 일 예에서, 각각의 슬릿 구조(430)는 x-방향(예를 들어, 워드 라인 방향)을 따라 연장될 수 있고, 다수의 블록(304)은 y-방향(예를 들어, 비트 라인 방향)을 따라 배열될 수 있다. 몇몇 구현예에서, 각각의 블록(304)은 DSG 컷(cut)(432)(TSG(top select gate) 컷이라고 알려짐)에 의해 더 작은 영역(434)으로 더 나누어질 수 있으며, 이는 인접한 영역(434)들 사이의 DSG 라인(313)을 전기적으로 분리하여, 상이한 영역(434)들 내의 DSG 라인(313)은 판독 및 프로그램 동작에서 개별적으로 제어될 수 있다. 예를 들어, 프로그램 동작에서, 하나의 영역(434)에 있는 하나의 NAND 메모리 스트링(308)은, 각각의 DSG 라인(313)에 선택 DSG 전압을 인가하여 각각의 DSG 트랜지스터(312)를 턴온함으로써 선택 NAND 메모리 스트링이 될 수 있고, 다른 영역(434)에 있는 다른 NAND 메모리 스트링(308)은, 각각의 DSG 라인(313)에 비선택 DSG 전압을 인가하여 각각의 DSG 트랜지스터(312)를 턴오프함으로써 비선택 NAND 메모리 스트링이 될 수 있다.
다시 도 3을 참조하면, 주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313)을 통해 메모리 셀 어레이(301)에 연결될 수 있다. 주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313)을 통해 각각의 타깃(선택) 메모리 셀(306)에 전압 신호 및/또는 전류 신호를 인가하고 그리고 각 타깃(선택) 메모리 셀(306)로부터 전압 신호 및/또는 전류 신호를 감지함으로써 메모리 셀 어레이(301)의 동작을 용이하게 하기 위한 임의의 적합한 아날로그, 디지털 및 혼합-신호 회로를 포함할 수 있다. 주변 회로(302)는 MOS(metal-oxide-semiconductor) 기술을 사용하여 형성된 다양한 유형의 주변 회로를 포함할 수 있다. 예를 들어, 도 5는 페이지 버퍼/감지 증폭기(504), 열 디코더/비트 라인 드라이버(506), 행 디코더/워드 라인 드라이버(508), 전압 생성기(510), 제어 로직(512), 레지스터(514), 인터페이스(516), 및 데이터 버스(518)를 포함하는 일부 예시적인 주변 회로를 예시한다. 일부 예에서, 도 5에 도시되지 않은 추가 주변 회로가 또한 포함될 수 있다는 것이 이해된다.
페이지 버퍼/감지 증폭기(504)는 제어 로직(512)으로부터의 제어 신호에 따라 메모리 셀 어레이(301)로부터 데이터를 판독하고 메모리 셀 어레이(301)에 데이터를 프로그램(기입)하도록 구성될 수 있다. 일 예에서, 페이지 버퍼/감지 증폭기(504)는 메모리 셀 어레이(301)의 1 페이지(320)에 프로그램될 프로그램 데이터(기입 데이터)의 1 페이지를 저장할 수 있다. 다른 예에서, 페이지 버퍼/감지 증폭기(504)는 데이터가 선택 워드 라인(318)에 연결된 타깃 메모리 셀(306)에 적절하게 프로그램되었는지 여부를 확인하기 위해 비트 라인(316)으로부터의 신호(예를 들어, 전류)를 감지할 수 있다. 또 다른 예에서, 페이지 버퍼/감지 증폭기(504)는 또한 메모리 셀(306)에 저장된 데이터 비트를 나타내는 비트 라인(316)으로부터의 저전력 신호(예를 들어, 전류)를 감지하고 판독 동작에서 작은 전압 스윙을 인식가능한 논리 레벨로 증폭할 수 있다. 열 디코더/비트 라인 드라이버(506)는 제어 로직(512)에 의해 제어되고 전압 생성기(510)로부터 생성된 비트 라인 전압을 인가함으로써 하나 이상의 NAND 메모리 스트링(308)을 선택하도록 구성될 수 있다.
행 디코더/워드 라인 드라이버(508)는 제어 로직(512) 및 메모리 셀 어레이(301)의 선택/비선택 블록(304) 및 블록(304)의 선택/비선택 워드 라인(318)에 의해 제어 신호에 따라 제어되도록 구성될 수 있다. 행 디코더/워드 라인 드라이버(508)는 전압 생성기(510)로부터 생성된 워드 라인 전압을 사용하여 워드 라인(318)을 구동하도록 추가로 구성될 수 있다. 몇몇 구현예에서, 행 디코더/워드 라인 드라이버(508)는 또한 전압 생성기(510)로부터 생성된 SSG 전압 및 DSG 전압을 사용하여 SSG 라인(315) 및 DSG 라인(313)을 선택/비선택 및 구동할 수 있다.
전압 생성기(510)는, 제어 로직(512)에 의해 제어되고 다양한 워드 라인 전압(예를 들어, 판독 전압, 프로그램 전압, 패스 전압, 검증 전압), SSG 전압(예를 들어, 선택/비선택 전압), DSG 전압(예를 들어, 선택/비선택 전압), 비트 라인 전압(예를 들어, 접지 전압), 및 메모리 셀 어레이(301)에 공급될 소스 라인 전압(예를 들어, 접지 전압)을 생성한다.
제어 로직(512)은 위에서 설명된 각각의 주변 회로에 연결될 수 있고 각각의 주변 회로의 동작을 제어하도록 구성될 수 있다. 레지스터(514)는 제어 로직(512)에 연결될 수 있고 상태 레지스터, 커맨드 레지스터, 및 상태 정보, 커맨드 연산 코드(OP 코드), 및 각 주변 회로의 동작을 제어하기 위한 커맨드 주소를 저장하기 위한 주소 레지스터를 포함할 수 있다. 몇몇 구현예에서, 제어 로직(512)은 메모리 제어기(예를 들어, 도 1의 메모리 제어기(106))에 의해 발행된 프로그램 커맨드를 수신할 수 있고 제어 신호를 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506) 및 전압 생성기(510)와 같은 다양한 주변 회로에 전송하여 선택 워드 라인(318)에 결합된 타깃 메모리 셀(306)에 대한 프로그램 동작을 개시할 수 있다. 본 개시의 범주와 일치하여, 프로그램 동작의 프로그램/검증 사이클에, 제어 로직(512)은 프로그램 동작의 타깃 메모리 셀(306)을 검증하기 위해 사용되는 하나 이상의 검증 전압의 시작시의 초기 검증 전압을 임계값 검증 전압과 비교하고, 이 비교 결과에 기초해서 HCI 효과를 감소시키도록 프리-펄스 단계가 현재 프로그램/검증 사이클에 포함되어야 하는지 여부를 결정할 수 있다.
인터페이스(516)는 제어 로직(512)에 연결되어서, 메모리 제어기(예를 들어, 도 1의 메모리 제어기(106))로부터 수신된 제어 커맨드(예를 들어, 프로그램 커맨드)을 버퍼링해서 제어 로직(512)으로 중계하고, 제어 로직(512)으로부터 수신된 상태 정보를 버퍼링해서 메모리 제어기로 중계하기 위한 제어 버퍼로서 기능할 수 있다. 인터페이스(516)는 또한 데이터 버스(518)를 통해 열 디코더/비트 라인 드라이버(506)에 연결될 수 있고 데이터 입력/출력(I/O) 인터페이스 및 데이터 버퍼로서 기능하여 메모리 셀 어레이(301)와의 사이에서 데이터를 버퍼링하고 중계할 수 있다.
도 6은 본 개시의 몇몇 양상에 따른, 메모리 셀(306)의 임계 전압(Vth) 분포 및 대응하는 검증 전압들(Vvf)의 일 예를 예시한다. 프로그램/검증 사이클에서 검증을 패스한 각각의 메모리 셀(306)은 프로그램-금지되고, N-비트 데이터의 조각을 2N개 레벨 중 하나에 저장할 수 있으며, 여기서 N은 1보다 큰 정수이다(예를 들어, MLC의 경우 N=2, TLC의 경우 N=3, QLC의 경우 N=4 등). 각각의 레벨(상태라고 알려짐)은 메모리 셀(306)의 2N개 임계 전압(Vth) 범위 중 하나에 대응할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, N=2인 MLC를 사용하면, 메모리 셀(306)은 소거된 상태(E)의 한 레벨 및 프로그래밍된 상태(P1, P2, 및 P3)의 3 레벨을 포함하는 4 레벨 중 하나로 프로그래밍될 수 있다. 각각의 레벨은 메모리 셀(306)의 각각의 임계 전압(Vth) 범위에 대응할 수 있다. 예를 들어, 가장 낮은 임계 전압 범위에 대응하는 레벨(예를 들어, 도 6에서 가장 좌측의 임계 전압 분포, E)은 레벨 0으로 간주될 수 있고, 두번째로 낮은 임계 전압 범위에 대응하는 레벨(예를 들어, 도 6에서 좌측에서 두 번째 임계 전압 분포, P1)은 레벨 1로 간주될 수 있으며, 이렇게 가장 높은 임계 전압 범위에 대응하는 레벨 3(예를 들어, 도 6에서 가장 우측 임계 전압 분포, P3)까지 계속된다.
따라서, 프로그램/검증 사이클에서 메모리 셀(306)의 2N개 가능한 레벨을 검증하기 위해, 2N-1개 검증 전압이 사용될 수 있고, 그 결과 각각의 검증 전압은 2개의 인접한 레벨들 사이에서 설정될 수 있다. 예를 들어, 도 6에 도시된 같이 N=2인 MLC를 계속 사용하면, 4개의 가능한 레벨을 검증하는 데 3개의 검증 전압(Vvf_1, Vvf_2 및 Vvf_3)이 사용될 수 있다. 예를 들어, 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 Vvf_1는 메모리 셀(306)이 E로부터 P1까지 성공적으로 프로그래밍되었는지를 검증하는 데 사용될 수 있고, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이의 Vvf_2는 메모리 셀(306)이 P1로부터 P2까지 성공적으로 프로그래밍되었는지를 검증하는 데 사용될 수 있으며, 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3) 사이의 Vvf_3는 메모리 셀(306)이 P2로부터 P3까지 성공적으로 프로그래밍되었는지를 검증하는 데 사용될 수 있다. 도 6에 도시된 바와 같이 Vvf_1<Vvf_2<Vvf_3이다.
도 7은 본 개시의 몇몇 양상에 따른, 프로그램 동작에서의 프로그램/검증 사이클을 예시한다. 도 7에 도시된 바와 같이, 선택 워드 라인(318)에 연결된 타깃 메모리 셀(306)을 프로그램하기 위해, 하나 이상의 프로그램/검증 사이클(702)이 순차적으로 프로그램 동작에 포함될 수 있다. 프로그램 동작 동안, 임의의 프로그램/검증 사이클에서는, 프로그램 단계에서 프로그램 전압(예를 들어, Vpgm_1, Vpgm_2, ..., Vpgm_m, ...)이 선택 워드 라인(318)에 인가되어서 선택 워드 라인(318)에 연결된 타깃 메모리 셀(306)을 프로그램하고, 이어서 검증 단계에서 하나 이상의 검증 전압(예를 들어, MLC 타깃 메모리 셀에 대한 Vvf_1, Vvf_2, 및/또는 Vvf_3)을 인가해서 각각의 프로그래밍된 타깃 메모리 셀(306)의 임계 전압이 검증 전압(즉, 검증된/성공적으로 프로그램됨)에 도달했는지 여부를 체크한다. 몇몇 구현예에서, NAND 플래시 메모리 장치와 같은 메모리 장치의 동작에서 통상적으로 사용되는 ISPP(incremental step pulse programming) 방식에 따라서 프로그램 전압(예를 들어, 예를 들어, Vpgm_1, Vpgm_2, ..., Vpgm_m)이 인가되어서, 타이트한 프로그래된 셀 임계 전압 분포를 유지하면서 프로세스 및 환경 변동 하에서의 빠른 프로그램 성능을 달성한다. ISPP 방식은, 다수의 프로그램/검증 사이클에서 워드 라인 바이어스 전압(프로그램 전압)을 스텝-전압 기반으로 증가시키면서 타깃 메모리 셀(306)을 점진적으로 프로그래밍할 수 있다. 이 "스텝"의 크기(예를 들어, 직전 프로그램 펄스에 대비한 각각의 프로그램 펄스의 크기 증분)는, 본원에서 증분 전압(펄스 스텝 높이라고 알려짐)이라고 한다. 일부 예에서, 프로그램 동작의 다수의 프로그램/검증 사이클에서 비-ISPP 방식이 적용될 수도 있다는 것이 이해된다. 또한, 일부 예에서, 프로그램 동작은 다수의 프로그램/검증 사이클이 아닌, 단일 프로그램/검증 사이클을 포함할 수도 있다는 것이 이해된다.
하나 이상의 메모리 셀(306)(검증-실패한 메모리 셀)이 검증을 패스하지 못하면, 즉 이들의 임계 전압이 검증 전압 미만이면, 검증-실패한 메모리 셀에는 증가된 프로그램 전압을 이용한 후속하는 프로그램/검증 사이클이 적용된다. 검증-실패한 메모리 셀을 포함하는 각각의 NAND 메모리 스트링(308)은, 후속하는 프로그램/검증 사이클에서 이러한 NAND 메모리 스트링(308)이 다시 선택될 필요가 있기 때문에, 본원에서 후속하는 프로그램/검증 사이클에서 선택 NAND 메모리 스트링으로서 지칭될 수 있다. 검증을 패스한, 즉 이들의 임계 전압이 검증 전압 이상인 메모리 셀(검증-패스한 메모리 셀)은, 프로그램 동작의 후속 프로그램/검증 사이클(들)에서 프로그램-금지된다. 검증-패스한 메모리 셀을 포함하는 각각의 NAND 메모리 스트링(308)은, 후속하는 프로그램/검증 사이클에서 이러한 NAND 메모리 스트링(308)이 더 이상 다시 선택될 필요가 없기 때문에, 본원에서 후속하는 프로그램/검증 사이클에서 비선택 NAND 메모리 스트링으로서 지칭될 수 있다.
메모리 셀(306)은 일반적으로 가장 낮은 레벨(예를 들어, E)로부터 가장 높은 레벨(예를 들어, 도 6의 P3)까지 프로그램되기 때문에, 다수의 프로그램/검증 사이클이 점진적으로 증가된 프로그램 전압으로 사용되는 경우, 몇몇 구현예에 따라서, 각각의 프로그램/검증 사이클에서 모든 레벨이 검증될 필요는 없다. 환언하면, 몇몇 구현예에서, 각각의 프로그램/검증 사이클에 모든 검증 전압이 인가될 필요는 없다. 대신, 낮은 레벨(들)을 검증하기 위해 초기 프로그램/검증 사이클(들)에 낮은 검증 전압(들)이 인가될 수 있는 반면, 높은 레벨(들)을 검증하기 위해 후기 프로그램/검증 사이클(들)에 높은 검증 전압(들)이 인가될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 예로서 MLC 메모리 셀을 계속 사용하면, 제1 프로그램/검증 사이클(702-1)에서, 타깃 메모리 셀(306)이 제1 프로그램 상태(P1)로 프로그램되었는지를 검증하기 위해 제1 검증 전압(Vvf_1(즉, 가장 낮은 전압))만이 인가될 수 있다. 제2 프로그램/검증 사이클(702-2)에서, 일부 타깃 메모리 셀(306)이 P1으로 프로그램되고 일부 타깃 메모리 셀(306)이 제2 프로그램 상태(P2)로 프로그램되었는지를 검증하기 위해 Vvf_1 및 제2 검증 전압(Vvf_2)이 순차적으로 인가될 수 있다. M번째 프로그램/검증 사이클(702-M)에서, Vvf_1는 더 이상 인가되지 않고, Vvf_2 및 제3 검증 전압(Vvf_3)(즉, 가장 높은 전압)이 순차적으로 인가되어서, 일부 타깃 메모리 셀(306)이 P2으로 프로그램되었고, 일부 타깃 메모리 셀(306)이 제3 프로그램 상태(P3)로 프로그램되었는지를 검증할 수 있다. 일부 예에서, 프로그램/검증 사이클(702)에서 모든 검증 전압이 인가될 수 있다는 것이 이해된다.
도 8은 프로그램 동작에서 프로그램/검증 사이클의 파형도를 예시한다. 도 9a 및 도 9b는, 도 8의 프로그램/검증 사이클 동안의 비선택 NAND 메모리 스트링(900) 및 이들의 채널 전위를 각각 예시한다. 도 8 및 도 9a에 도시된 바와 같이, 프로그램/검증 사이클의 프로그램 단계(시간 t0 및 시간 t1 사이) 동안, 타깃 메모리 셀을 프로그램하기 위한 프로그램 전압(Vpgm)이 먼저 램프 업되어서 선택 워드 라인(902)(SEL WL)에 인가된 후, 방전 및 램프 다운될 수 있다. 동시에, 패스 전압(Vpass)이 먼저 램프업되어 각각의 비선택 워드 라인(904)(UNSEL WL)에 인가된 다음, 방전 및 램프다운될 수 있다. 패스 전압은 프로그램 전압보다 낮을 수 있다. 비선택 전압(예를 들어, 접지 전압)이 SSG 라인(906) 및 비선택 DSG 라인(908)(UNSEL DSGL) 모두에 인가되어, 프로그램 단계(t0 및 t1 사이) 동안 비선택 NAND 메모리 스트링(900) 내의 SSG 트랜지스터(310) 및 DSG 트랜지스터(312)를 턴오프하여, 비선택 NAND 메모리 스트링(900)에서 검증-패스한 메모리 셀의 프로그래밍을 금지할 수 있다.
도 8 및 도 9a에 도시된 바와 같이, 프로그램 단계 이후의 검증 단계(시간 t2와 시간 t3 사이) 동안, 선택 워드 라인(902)에 하나 이상의 검증 전압(예를 들어, Vvf_1, Vvf_2 및 Vvf_3)이 순차적으로 인가되고, 각각의 비선택 워드 라인(904)에 패스 전압이 인가될 수 있다. 비선택 NAND 메모리 스트링(900)의 경우, 선택 전압이 SSG 라인(906)에 인가되어서 SSG 트랜지스터(310)가 턴온될 수는 있지만, 비선택 DSG 라인(908)에 인가되는 비선택 전압(예를 들어, 접지 전압)으로 인해서 DSG 트랜지스터(312)는 여전히 턴오프될 수 있기 때문에, 비선택 NAND 메모리 스트링(900) 내의 검증-패스된 메모리 셀은 검증 단계 동안 금지된 채로 남아 있을 수 있다.
도 8 및 도 9a에 도시된 바와 같이, 검증 단계(t2 및 t3 사이) 동안, 비선택 NAND 메모리 스트링(900)에 대해, DSG 트랜지스터(312)는 턴오프된다. 따라서, 선택 워드 라인(902)에 인가된 검증 전압이 선택 워드 라인(902)에 연결된 타깃 메모리 셀(306)의 임계 전압보다 낮을 때, 타깃 메모리 셀(306)은 턴오프되고, 비선택 DSG 라인(908)과 선택 워드 라인(902) 사이에 있는 비선택 NAND 메모리 스트링(900)의 채널의 일부는 플로팅 상태(floating state)에 있게 된다. 비선택 DSG 라인(908)과 선택 워드 라인(902) 사이의 각각의 비선택 워드 라인(904)에 인가되는 패스 전압은, 채널 연결 효과로 인해서 채널의 이 부분에서 연결 채널 전위(914)를 생성한다. 한편, 비선택 NAND 메모리 스트링(900)의 타단에 있는 SSG 트랜지스터(310)는 검증 단계 동안 턴온되므로, 선택 워드 라인(902)과 SSG 라인(906) 사이에 있는 나머지 채널은 플로팅되지 않고 소스 라인(SL)에 연결된다. 즉, 연결 채널 전위(914)는 선택 워드 라인(902)을 넘어서 더 이상 연장되지 않으며, 소스 라인(910)이 접지될 때 선택 워드 라인(902)과 SSG 라인(906) 사이의 채널 전위는 0이다.
또한, 검증 단계(t2 및 t3 사이) 동안 비선택 워드 라인(904)에 인가되는 패스 전압은 선택 워드 라인(902)에 인가되는 검증 전압보다 높을 수 있다. 그 결과, 검증 단계 동안, DSG 트랜지스터(312)를 향한 선택 워드 라인(WLn)과 그 인접한 비선택 워드 라인(904)(WLn+1) 사이에 채널 전위차가 존재하며, 이는 도 9b에 도시된 바와 같이, HCI로 인해서 타깃 메모리 셀(306)의 프로그래밍에 대한 간섭을 야기할 수 있다. 더욱이, 동일한 패스 전압에 대해, 검증 전압이 낮을수록(예를 들어, 검증 단계의 시작 부분에서 Vvf_1), 연결 채널 전위(914)는 더 높을 것이고, 이로써 채널 전위차를 더 높게 하고 간섭이 더 심각하게 된다는 것이 관찰된다. 또한, 검증 단계 동안, 연결 채널 전위(914)는 채널 누설로 인해 시간이 경과함에 따라 점진적으로 감소하는 것이 관찰된다. 따라서, HCI 및 그 간섭은, 주로 검증 단계의 시작 부분에서, 즉 초기 검증 전압(예를 들어, 도 8의 Vvf_1)이 선택 워드 라인(902)에 인가될 때, 일어난다.
몇몇 구현예에서, 연결 채널 전위(914)로 인한 HCI 및 그의 간섭을 해결하기 위해서, 프로그램/검증 사이클에서 프로그램 단계와 검증 단계 사이에 프리-펄스 단계가 추가되어서 초기 검증 전압을 인가하기 전에 연결 채널 전위(914)를 회피한다. 예를 들어, 도 10에 도시된 바와 같이, 도 8의 파형과는 달리, 프리-펄스 단계(시간 t4와 시간 t2 사이)에 비선택 DSG 라인(908)에 선택 전압이 인가되어서, 프로그램 단계(t0 및 t1 사이)와 검증 단계(t2 및 t3 사이) 사이의 간격에 비선택 NAND 메모리 스트링(900)의 DSG 트랜지스터(312)를 턴온시킬 수 있다. 도 10에 도시된 바와 같이, 프리-펄스 단계 동안, 타깃 메모리 셀(306)의 임계 전압보다 높은 워드 라인 전압이 또한 선택 워드 라인(902)에 인가되어서, 선택 워드 라인(902)에 연결된 타깃 메모리 셀(306)을 턴온시킬 수 있다. 그 결과, 선택 워드 라인(902)과 비선택 DSG 라인(908) 사이에 있는 채널의 부분은, 플로팅이 아니라 전도 상태로 되고(예를 들어, 비트 라인(912(BL)), 이에 따라서, 몇몇 구현예에 따라 연결 채널 전위(914) 및 이로 인한 HCI 및 그 간섭을 제거한다. 프로그램 단계와 검증 단계 사이의 전체 기간(예를 들어, t1과 t2 사이)에 걸쳐서 프리-펄스 단계가 지속되지 않고, 도 10에 도시된 바와 같이 이들 간격(예를 들어, 시간 t4와 시간 t2 사이)에 지속되는 것으로 이해된다. 그러나 추가 프리-펄스 단계가 특히 각 프로그램/검증 사이클에 맹목적으로 추가된다면 프로그램 시간을 증가시키고 프로그램 속도를 감소시킬 수 있다. 몇몇 구현예에서, 프리-펄스 단계와 유사한 프리-컷 오프 단계(시간 t3 및 시간 t5 사이)가 검증 단계 후에 추가되어서, 검증 단계 동안 생성된 임의의 연결 채널 전위를 더 제거한다. 비선택 DSG 라인(908)에 DSG 선택 전압이 인가되어서 프리-컷 오프 단계 동안, 비선택 NAND 메모리 스트링(900)의 DSG 트랜지스터(312)를 턴온시킬 수 있다.
도 11은 본 개시의 몇몇 양상에 따른, 프로그램 동작에서의 다른 프로그램/검증 사이클의 파형도를 예시한다. 도 10에 도시된 파형과 비교해서, 도 11의 파형에서는 프리-펄스 단계(t4와 t2 사이)는 스킵된다. 예를 들어, 비선택 전압(예를 들어, 접지 전압)이 비선택 DSG 라인(908)에 인가되어서 프로그램 단계와 검증 단계 사이(예를 들어, t1과 t2 사이)에 비선택 NAND 메모리 스트링(900)의 DSG 트랜지스터(312)를 턴오프한다. 도 9에 도시된 바와 같이, 프로그램 단계와 검증 단계 사이(예를 들어, t1과 t2 사이) 사이에, 타깃 메모리 셀(306)의 임계 전압 아래에 있는(예를 들어, 접지 전압) 워드 라인 전압이 또한 선택 워드 라인(902)에 인가되어서 선택 워드 라인(902)에 연결된 타깃 메모리 셀(306)을 턴오프시킬 수 있다. 즉, 몇몇 구현예에 따르면, 프리-펄스 단계가 스킵됨에 따라서, 프로그램/검증 사이클의 프로그램 단계와 검증 단계 사이에(예를 들어, t1과 t2 사이에) 선택 워드 라인(902)에 연결된 DSG 트랜지스터(312)이나 타깃 메모리 셀(306) 중 어느 것도 턴온될 필요가 없다. 비선택 NAND 메모리 스트링(900) 내의 DSG 트랜지스터(312)는 도 11에 도시된 바와 같이, 프로그램 단계와 검증 단계 사이의 전체 기간(예를 들어, t1과 t2 사이)에 걸쳐서 턴오프된 상태로 유지되어서 프리-펄스 단계를 스킵할 수 있다는 것이 이해된다. 또한, 비선택 NAND 메모리 스트링(900) 내의 DSG 트랜지스터(312)는 프로그램 단계와 검증 단계 사이에 온 상태로부터 오프 상태로 변경되거나 오프 상태로 유지될 수 있으며, 이들 모두는 본 개시에서 턴오프된 것으로 간주될 수 있다. 몇몇 구현예에 따르면, 도 10의 파형과 유사하게, 도 11에서, 검증 단계 이후에 프리-컷오프 단계(시간 t3과 시간 t5 사이)가 추가되어서, 검증 단계 동안 생성된 임의의 연결 채널 전위를 더 제거한다. 프리-컷오프 단계 동안, 비선택 DSG 라인(908)에 DSG 선택 전압이 인가되어서 비선택 NAND 메모리 스트링(900)의 DSG 트랜지스터(312)를 턴온시킬 수 있다.
몇몇 구현예에서, 초기 검증 전압(예를 들어, Vvf_1)은 모든 검증 전압(예를 들어, Vvf_1, Vvf_2, 및 Vvf_3) 중 최대 전압이다. 예를 들어, 검증 전압은 도 11에 도시된 바와 같이, 검증 단계 동안 차례로 감소할 수 있으며, 예를 들어, Vvf_1>Vvf_2>Vvf_3이다. 일부 예에서, 초기 검증 전압은 최대 전압일 수 있는 반면, 나머지 검증 전압은 검증 단계 동안 차례로 감소되지 않을 수도 있다는 것이 이해된다. 그러나, 상술한 바와 같이 초기 검증 전압을 최대 전압으로 설정함으로써 검증 단계의 초반에 주로 충격이 발생하기 때문에, 검증 전압이 채널 전위차에 미치는 영향을 최소화할 수 있다. 일부 예에서, 초기 검증 전압은 검증 단계 동안의 모든 검증 전압의 최대 전압이 아닐 수도 있다는 것이 더 이해된다.
도 10 및 도 11은 각각, 프리-펄스 단계가 있는 경우와 없는 경우의 프로그램/검증 사이클의 두 가지 예를 예시한다. 본 개시의 범주와 일관되게, 모든 단일 프로그램/검증 사이클에 프리-펄스 단계를 맹목적으로 추가하는 것이 아닌, HCI 간섭을 방지할 필요성과 프로그램 시간을 절감할 필요성의 균형을 맞추기 위해서, 프리-펄스 단계를 포함하거나 포함하지 않는 프로그램/검증 사이클이 프로그램 동작에서 동적으로 구현될 수 있다. 몇몇 구현예에서, 채널 전위차가 HCI 간섭을 야기하지 않는 것으로 무시될 수 있을 만큼 프로그램/검증 사이클의 초기 검증 전압이 충분히 높은지 여부를 결정하기 위한 기준으로서, 임계값 검증 전압이 사용될 수 있다. 환언하면, 초기 검증 전압이 임계 전압보다 높지 않은 경우에만, HCI로부터의 간섭을 방지하기 위해서 프로그램/검증 사이클(예를 들어, 도 10에 도시된 바와 같이)에 프리-펄스 단계가 추가될 수 있다. 그렇지 않고 높으면, 프리-펄스 단계가 프로그램/검증 사이클로부터 스킵되어서(예를 들어, 도 11에 도시된 바와 같이) 프로그램 시간을 감소시키고 프로그램 속도를 증가시킬 수 있다.
도 3, 도 4a, 도 5 및 도 9에 도시된 바와 같이, 주변 회로(302)는 선택 NAND 메모리 스트링(308)에서 타깃 메모리 셀(306)을 프로그래밍하도록 구성될 수 있다. 몇몇 구현예에서, 주변 회로(302)의 제어 로직(512)은 인터페이스(516)를 통해 메모리 제어기(예를 들어, 메모리 제어기(106))로부터 프로그램 커맨드를 수신하고, 이에 응답하여 제어 신호를 적어도 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506), 및 전압 생성기(510)에 송신하여 선택 워드 라인(318)에 연결된 타깃 메모리 셀(306)의 프로그램 동작을 개시한다. 프로그램될 상태의 개수(즉, 각 메모리 셀(306), 예를 들어, SLC, MLC, TLC, QLC 등의 비트 개수)에 따라, 하나 이상의 프로그램 패스가 수행될 수 있다. 도 7에 도시된 바와 같이, 각 프로그램 패스에서, 하나 이상의 프로그램/검증 사이클(예를 들어, 702-1, 702-2, ..., 702-M, ...)은 순차적으로 프로그램 동작에 포함될 수 있다. 프로그램/검증 사이클의 프로그램 단계 동안, 워드 라인 드라이버(508)에 의해 프로그램 전압(즉, 전압 펄스 신호, 예를 들어, 도 10 및 도 11의 Vpgm)이 선택 워드 라인(318)에 인가되어서 선택 NAND 메모리 스트링(308)의 타깃 메모리 셀(306)을 프로그래밍할 수 있다. 비선택 NAND 메모리 스트링(예를 들어, 도 9의 비선택 NAND 메모리 스트링(900))의 경우, 주변 회로(302)는 타깃 메모리 셀(306)을 프로그래밍할 때 DSG 트랜지스터(312)를 턴오프할 수 있다. 예를 들어, 행 디코더/워드 라인 드라이버(508)는 타깃 메모리 셀(306)을 프로그래밍할 때, 비선택 DSG 라인(908)에 비선택 전압(예를 들어, 접지 전압)을 인가할 수 있다. 행 디코더/워드 라인 드라이버(508) 및 열 디코더/비트 라인 드라이버(506)는, 예를 들어 도 10 및 도 11에서 파형으로 도시된 바와 같이, 비선택 워드 라인(904) 및 SSG 라인(906)에 신호를 인가하고, 비선택 NAND 메모리 스트링(900)의 검증-패스된 메모리 셀은 금지하면서, 선택 NAND 메모리 스트링(308)의 타깃 메모리 셀(306)을 프로그램하기 위해 임의의 다른 적절한 신호를 다른 라인에 인가할 수 있다.
도 3, 도 4a, 도 5 및 도 9에 도시된 바와 같이, 주변 회로(302)는 또한 타깃 메모리 셀(306)을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 타깃 메모리 셀(306)을 검증하도록 구성될 수 있다. 몇몇 구현예에서, 각각의 프로그램/검증 사이클에, 타깃 메모리 셀(306)을 프로그래밍한 이후에, 주변 회로들(302)의 제어 로직(512)은 제어 신호를 적어도 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506), 전압 생성기(510) 및 페이지 버퍼/감지 증폭기(504)로 송신한다. 프로그램/검증 사이클의 검증 단계 동안, 워드 라인 드라이버(508)에 의해 하나 이상의 검증 전압(즉, 도 10 및 도 11에서 하나 이상의 펄스를 갖는 전압 신호, 예를 들어 Vvf_1, Vvf_2 및 Vvf_3)이 초기 검증 전압(예를 들어, Vvf_1)부터 시작해서 선택 워드 라인(318)에 순차적으로 인가되어서, 선택 NAND 메모리 스트링(308)의 타깃 메모리 셀(306)을 검증할 수 있다. 비선택 NAND 메모리 스트링(예를 들어, 도 9의 비선택 NAND 메모리 스트링(900))의 경우, 주변 회로(302)는 타깃 메모리 셀(306)을 검증할 때 DSG 트랜지스터(312)를 턴오프할 수 있다. 예를 들어, 행 디코더/워드 라인 드라이버(508)는 타깃 메모리 셀(306)을 검증할 때, 비선택 DSG 라인(908)에 비선택 전압(예를 들어, 접지 전압)을 인가할 수 있다. 타깃 메모리 셀(306)을 검증할 때, 행 디코더/워드 라인 드라이버(508)는 또한 각각의 비선택 워드 라인(904)에 패스 전압(예를 들어, 초기 검증 전압보다 높은)을 인가하여, 이에 연결된 각각의 메모리 셀(306)을 턴온시킬 수 있다. 행 디코더/워드 라인 드라이버(508) 및 열 디코더/비트 라인 드라이버(506)는, 예를 들어 도 10 및 도 11에서 파형으로 도시된 바와 같이, SSG 라인(906)에 신호를 인가하고, 임의의 다른 적절한 신호를 다른 라인에 인가해서 선택 NAND 메모리 스트링(308)의 타깃 메모리 셀(306)을 검증하고 비선택 NAND 메모리 스트링(900)의 검증-패스된 메모리 셀을 금지할 수 있다.
도 3, 도 4a, 도 5 및 도 9에 도시된 바와 같이, 주변 회로(302)의 제어 로직(512)은 초기 검증 전압을 임계 검증 전압과 비교하도록 더 구성될 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 제어 로직(512)은 레지스터(514)로부터 임계 검증 전압(1208)(Vvf_th)뿐만 아니라 각각의 프로그램/검증 사이클의 초기 검증 전압(1206)(Vvf_int)을 취득하도록 구성된 프리-펄스 결정 유닛(1202)을 포함할 수 있다. 일 예에서, 제어 로직(512)은 프로세서(예를 들어, 마이크로컨트롤러 유닛(MCU)) 및 메모리(예를 들어, 랜덤 액세스 메모리(RAM))를 포함할 수 있으며, 프리-펄스 결정 유닛(1202)은, RAM에 저장되고 MCU에 의해 실행되는 펌웨어 모듈로 구현될 수 있다. 다른 예에서, 프리-펄스 결정 유닛(1202)은, 디지털 회로, 아날로그 회로, 및/또는 혼합 신호 회로를 포함하는 주문형 집적 회로(ASIC)로서 구현될 수 있다.
도 7과 관련하여 상술한 바와 같이, 각각의 프로그램/검증 사이클에서 사용되는 검증 전압(들)은 다양할 수 있다. 몇몇 구현예에서, 프로그램/검증 사이클에 의해 사용될, 초기 검증 전압(1206)을 포함하는 검증 전압(들)은 레지스터(514)에 저장되어, 프리-펄스 결정 유닛(1202)은 검증 단계 이전에 진행중인 프로그램/검증 사이클의 초기 검증 전압(1206)의 값을 획득할 수 있다. 프리-펄스 결정 유닛(1202)은, 레지스터(514)로 한정되지 않는 임의의 다른 적절한 수단으로부터 초기 검증 전압(1206)의 값을 획득할 수도 있다는 것이 이해된다. 임계 검증 전압(1208)은 초기 검증 전압(1206)과 비교되는 기준으로서 사용되어서, 진행 중인 프로그램/검증 사이클에 프리-펄스 단계를 추가할지 여부를 결정할 수 있다. 임계 검증 전압(1208)은 다양한 인자에 기초해서 사전 설정되거나 혹은 즉석에서 결정될 수 있다. 몇몇 구현예에서, 임계 검증 전압(1208)은 검증 단계 동안 비선택 워드 라인(904)에 인가된 패스 전압에 기초해서 적어도 부분적으로 결정되는데, 이는 패스 전압과 초기 검증 전압(1206) 사이의 차이가 채널 전위차에 영향을 미치기 때문이다. 예를 들어, 패스 전압(Vpass)은 초기 검증 전압(1206)(Vvf_int)보다 높을 수 있고, 임계 검증 전압(1208)(Vvf_th))은 Vvf_th=Vpass-Δ로 설정될 수 있으며, 여기서 Δ는 다양한 3D NAND 메모리 장치의 설계 및 특성에 기초해서 결정 및/또는 조정될 수 있다. 일례로, Δ는 약 3V와 같다. 몇몇 구현예에서, 임계 검증 전압(1208)은, 적어도 부분적으로, 복수의 프로그램/검증 사이클 중 한 프로그램/검증 사이클의 시퀀스 번호에 기초해서 결정된다. 채널 전위차 및 그에 따른 HCI 간섭은 프로그램 동작에서 수행되는 프로그램/검증 사이클의 수에 의해서도 영향을 받는 것으로 관찰된다. 따라서, 임계 검증 전압(1208)은 수행된 프로그램/검증 사이클의 수, 즉 진행 중인 프로그램/검증 사이클(예를 들어, 제1 사이클, 제2 사이클 등)의 시퀀스 번호에 기초해서 조정될 수 있다.
도 3, 도 4a, 도 5 및 도 9에 도시된 바와 같이, 주변 회로(302)는 초기 검증 전압과 임계 검증 전압을 비교해서 비교 결과를 획득하고, 적어도 비교 결과에 기초해서, 비선택 메모리 스트링(900)의 DSG 트랜지스터(312)를 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에서 제어하도록 더 구성될 수 있다. 몇몇 구현예에서, DSG 트랜지스터(312)를 제어하기 위해, 초기 검증 전압이 임계 검증 전압보다 높은 것에 응답해서, 주변 회로(302)는 타깃 메모리 셀(306)을 프로그램하는 것과 검증하는 것 사이에 비선택 NAND 메모리 스트링(900)의 DSG 트랜지스터(312)를 턴오프하도록 구성될 수 있다. 즉, 주변 회로(302)는, 프리-펄스 단계를 스킵해도 HCI 간섭을 일으키지 않는 것을 보증할만큼 초기 검증 전압이 충분히 높다고 결정되면(임계 검증 전압에 비해서), 진행중인 프로그램/검증 사이클로부터 프리-펄스 단계를 스킵할 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 제어 로직(512)은, 초기 검증 전압(1206)이 임계 검증 전압(1208)보다 높다는 표시를 프리-펄스 결정 유닛(1202)으로부터 수신하는 것에 응답해서, 행 디코더/워드 라인 드라이버(508)에 제어 신호를 송신해서, 행 디코더/워드 라인 드라이버(508)로 하여금 비선택 전압(예를 들어, 접지 전압)을 선택 DSG 라인(908)에 인가하게 해서 프로그램 단계와 검증 단계 사이에 비선택 NAND 메모리 스트링(900)의 DSG 트랜지스터(312)를 턴오프시키도록(예를 들어, 도 11에 도시된 바와 같이), 구성될 수 있다. 몇몇 구현예에서, 프로그램/검증 제어 유닛(1204)에 의해 송신된 제어 신호는, 행 디코더/워드 라인 드라이버(508)로 하여금, 비선택 전압(예를 들어, 접지 전압)을 선택 워드 라인(902)에 인가하게 하여, 비선택 NAND 메모리 스트링(900) 내의 타깃 메모리 셀(306)을 프로그램 단계와 검증 단계 사이에서(예를 들어, 도 11에 도시된 바와 같이) 턴 오프하게 할 수 있다. 일 예에서, 프로그램/검증 제어 유닛(1204)은 RAM에 저장되고 MCU에 의해 실행되는 펌웨어 모듈로 구현될 수 있다. 다른 예에서, 프로그램/검증 제어 유닛(1204)은 디지털 회로, 아날로그 회로 및/또는 혼합 신호 회로를 포함하는 ASIC으로서 구현될 수 있다.
몇몇 구현예에서, DSG 트랜지스터(312)를 제어하기 위해, 주변 회로(302)는 초기 검증 전압이 임계 검증 전압 이하라는 것에 응답해서, 타깃 메모리 셀(306)의 프로그래밍과 검증 사이의 간격에 비선택 NAND 메모리 스트링(900)의 DSG 트랜지스터(312)를 턴온하도록 더 구성될 수 있다. 즉, 주변 회로(302)는, 프리-펄스 단계를 스킵해도 HCI 간섭을 일으키지 않는 것을 보증할만큼 초기 검증 전압이 충분히 높지 않다고 결정되면(임계 검증 전압에 비해서), 진행중인 프로그램/검증 사이클에 프리-펄스 단계를 추가할 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 프로그램/검증 제어 유닛(1204)은, 초기 검증 전압(1206)이 임계 검증 전압(1208)보다 높지 않다는 표시를 프리-펄스 결정 유닛(1202)으로부터 수신하는 것에 응답해서, 행 디코더/워드 라인 드라이버(508)에 제어 신호를 송신해서, 행 디코더/워드 라인 드라이버(508)로 하여금 선택 전압(예를 들어, DSG 트랜지스터(312)의 임계 전압보다 높은 전압)을 비선택 DSG 라인(908)에 인가해서, 프로그램 단계와 검증 단계 사이의 프리-펄스 단계 동안 비선택된 NAND 메모리 스트링(900)의 DSG 트랜지스터(312)를 턴온시키도록(예를 들어, 도 10에 도시된 바와 같이), 구성될 수 있다. 몇몇 구현예에서, 프로그램/검증 제어 유닛(1204)에 의해 송신된 제어 신호는, 행 디코더/워드 라인 드라이버(508)로 하여금, 선택 전압(예를 들어, 타깃 메모리 셀(306)의 임계 전압보다 높은 전압)을 선택 워드 라인(902)에 인가하게 하여, 프리-펄스 단계(예를 들어, 도 10에 도시된 바와 같이)에 비선택 NAND 메모리 스트링(900)의 타깃 메모리 셀(306)을 턴온시킬 수 있다.
요약하면, 도 13은 본 개시의 몇몇 양상에 따른, 프로그램 동작을 위한 동적 프리-펄스 방식을 예시한다. 단계 1302에서 프로그램/검증 사이클이 시작될 수 있다. 단계 1304에서, 선택된 NAND 메모리 스트링 내의 타깃 메모리 셀은 프로그램되고, 반면 동일한 선택 워드 라인에 연결되어 있지만 비선택 NAND 메모리 스트링의의 타깃 메모리 셀은 금지될 수 있다. 1306에서, 프로그램/검증 사이클의 초기 검증 전압이 임계 검증 전압보다 높은지 여부가 결정된다. 프로그램/검증 사이클의 초기 검증 전압이 임계 검증 전압보다 높은 경우, 이 방식은, 1312에서 선택 NAND 메모리 스트링 내의 타깃 메모리 셀을 검증하기 이전에, 프리-펄스 단계를 갖지 않는 단계 1308로 진행한다. 그렇지 않으면, 이 방식은, 단계 1312에서 선택 NAND 메모리 스트링 내의 타깃 메모리 셀을 검증하기 이전에, 프리-펄스 단계를 갖는 단계 1310로 진행한다. 단계 1312에서, 선택 NAND 메모리 스트링의 타깃 메모리 셀은 초기 검증 전압부터 시작해서 하나 이상의 검증 전압을 사용해서 검증될 수 있고, 반면 동일한 선택 워드 라인에 연결되지만 비선택 NAND 메모리 스트링에 있는 타깃 메모리 셀은 여전히 금지될 수 있다. 단계 1314에서, 선택 NAND 메모리 스트링의 타깃 메모리 셀이 검증을 패스하는지 여부가 결정될 수 있다. 선택 NAND 메모리 스트링의 타깃 메모리 셀이 검증을 패스하면, 검증-패스된 메모리 셀을 갖는 선택 NAND 메모리 스트링은 금지되기 시작하는데, 즉 1316에서 시작하여 비선택 NAND 메모리 스트링이 된다. 그렇지 않으면, 이 방식은 1302로 돌아가서 나머지 검증-실패 타깃 메모리 셀을 프로그램하기 위한 새로운 프로그램/검증 사이클을 시작한다.
도 7과 관련하여 상술한 바와 같이, 검증 전압(들)은 각각의 프로그램/검증 사이클에서 다양할 수 있다. 몇몇 구현예에서, 초기 프로그램/검증 사이클(들)에서 낮은 검증 전압(들)이 사용되는 반면, 후기 프로그램/검증 사이클(들)에서 높은 검증 전압(들)이 사용된다. 따라서, 몇몇 구현예에서, 이들 경우에 본원에 개시된 동적 프리-펄스 방식은 프로그램 동작의 각각의 프로그램/검증 사이클에 적용될 필요가 없다. 대신, 일례로, 가장 낮은 검증 전압(들)이 사용되는 가장 초기의 프로그램/검증 사이클(들)의 경우에는, 초기 검증 전압이 임계 검증 전압보다 높을 것 같지 않기 때문에, 프리-펄스 단계가 디폴트로 맹목적으로 추가될 수 있다. 더욱이, 프로그램/검증 사이클의 초기 검증 전압이 임계 검증 전압보다 높다고 결정되면, 프리-펄스 단계는 이후의 모든 프로그램/검증 사이클에서 디폴트로 맹목적으로 스킵될 수 있다. 예를 들어, 현재 프로그램/검증 사이클의 초기 검증 전압이 이후의 프로그램/검증 사이클의 다른 초기 검증 전압보다 낮은 경우, 초기 검증 전압이 현재 프로그램/검증 사이클의 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 이후의 프로그램/검증 사이클에, DSG 트랜지스터는 다른 초기 검증 전압과 임계 검증 전압을 비교하는 일 없이 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 턴오프될 수 있다.
도 14는 본 개시의 몇몇 양상에 따른, 메모리 장치를 동작시키기 위한 방법(1400)의 흐름도를 예시한다. 메모리 장치는 메모리 장치(300)와 같이 본 명세서에 개시된 임의의 적절한 메모리 장치일 수 있다. 방법(1400)은 제어 로직(512), 레지스터(514) 및 행 디코더/워드 라인 드라이버(508)와 같은 주변 회로(302)에 의해 구현될 수 있다. 방법(1400)에 도시된 동작은 전부가 아니며, 예시된 동작 중 임의의 동작의 전, 후, 또는 그 사이에 마찬가지로 다른 동작이 수행될 수도 있다는 것이 이해된다. 또한, 동작 중 일부는 동시에 수행될 수도 있고, 도 14에 도시된 것과는 다른 순서로 수행될 수도 있다. 예를 들어, 동작 1406, 동작 1408 및 동작 1410은 동작 1404 이전에 수행될 수 있다.
도 14를 참조하면, 방법(1400)은 동작 1402에서 시작하는데, 여기서 프로그램/검증 사이클에, 선택 메모리 스트링의 타깃 메모리 셀이 프로그램된다. 몇몇 구현예에서, 비선택 메모리 스트링 내의 DSG 트랜지스터는 타깃 메모리 셀을 프로그램할 때 턴오프된다. 예를 들어, 프로그램/검증 사이클에, 제어 로직(512)은 적어도 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506) 및 전압 발생기(510)에 제어 신호를 송신해서, 선택 워드 라인(318)에 연결된 선택 NAND 메모리 스트링(308)의 타깃 메모리 셀(306)에 대해 프로그램 동작을 개시할 수 있다. 일례로, 워드 라인 드라이버(508)는 선택 워드 라인(318)에 프로그램 전압을 인가해서 선택 NAND 메모리 스트링(308)의 타깃 메모리 셀(306)을 프로그래밍하고, 비선택 DSG 라인(313)에 비선택 전압을 인가해서 비선택 NAND 메모리 스트링(308)의 DSG 트랜지스터(312)를 턴오프해서 비선택 NAND 메모리 스트링(308)의 메모리 셀(306)의 프로그래밍을 금지할 수 있다.
방법(1400)은, 도 14에 예시된 바와 같이, 동작 1404으로 진행하며, 여기서 타깃 메모리 셀은 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 검증된다. 초기 검증 전압은 하나 이상의 검증 전압의 최대 전압일 수 있다. 몇몇 구현예에서, 비선택 메모리 스트링 내의 DSG 트랜지스터는 타깃 메모리 셀을 검증할 때 턴 오프된다. 몇몇 구현예에서, 타깃 메모리 셀을 검증하기 위해, 초기 검증 전압부터 시작해서, 하나 이상의 검증 전압이 타깃 메모리 셀에 연결된 선택 워드 라인에 순차적으로 인가되고, 패스 전압이 선택 메모리 스트링의 메모리 셀의 다른 메모리 셀에 연결된 비선택 워드 라인에 인가된다. 패스 전압은 초기 검증 전압보다 높을 수 있다. 예를 들어, 제어 로직(512)은 적어도 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506), 전압 생성기(510) 및 페이지 버퍼/감지 증폭기(504)에 제어 신호를 송신해서, 선택 워드 라인(318)에 연결된, 선택 NAND 메모리 스트링(308)의 타깃 메모리 셀(306)을 검증할 수 있다. 일례로, 워드 라인 드라이버(508)는 초기 검증 전압부터 시작해서 검증 전압을 선택 워드 라인(318)에 순차적으로 인가해서 선택 NAND 메모리 스트링(308)의 타깃 메모리 셀(306)을 검증할 수 있고, 뿐만 아니라 각각의 비선택 워드 라인(318)에 패스 전압을 인가해서 선택 NAND 메모리 스트링(308)의 다른 메모리 셀(306)을 턴온시킬 수 있다.
방법(1400)은, 도 14에 예시된 바와 같이, 동작 1406으로 진행하며, 여기서 초기 검증 전압은 임계 검증 전압과 비교되어서 비교 결과를 획득한다. 몇몇 구현예에서, 임계 검증 전압은 복수의 프로그램/검증 사이클 중 한 프로그램/검증 사이클의 시퀀스 번호에 적어도 부분적으로 기초해서 결정된다. 몇몇 구현예에서, 임계 검증 전압은 적어도 부분적으로, 패스 전압에 기초해서 결정된다. 예를 들어, 제어 로직(512)의 프리-펄스 결정 유닛(1202)은 레지스터(514)로부터 초기 검증 전압(1206) 및 임계 검증 전압(1208)의 값을 획득하고, 초기 검증 전압(1206)을 임계 검증 전압(1208)과 비교할 수 있다.
메모리 스트링의 비선택 메모리 스트링 내의 DSG 트랜지스터는, 적어도 비교 결과에 기초해서, 동작(1408 및 1410)과 관련하여 후술되는 바와 같이, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에서 제어될 수 있다.
방법(1400)은, 도 14에 예시된 바와 같이, 동작 1408로 진행하며, 여기서 초기 검증 전압이 임계 검증 전압보다 높다는 것에 응답하여, 타깃 메모리 셀을 프로그램하는 것과 검증하는 것 사이에는 비선택 메모리 스트링 내의 DSG 트랜지스터는 턴오프된다. 몇몇 구현예에서, 초기 검증 전압이 임계 검증 전압보다 높은 것에 응답하여, 타깃 메모리 셀을 프로그램하는 것과 검증하는 것 사이에 제1 전압이 선택 워드 라인에 인가되어서, 선택 워드 라인에 연결된, 비선택 메모리 스트링 내의 메모리 셀을 턴오프한다. 예를 들어, 초기 검증 전압이 임계 검증 전압보다 높은 것에 응답하여, 제어 로직(512)의 프로그램/검증 제어 유닛(1204)은 워드 라인 드라이버(508)에 제어 신호를 송신하여, 타깃 메모리 셀(306)을 프로그램하는 것과 검증하는 것 사이에 비선택 NAND 메모리 스트링(308)의 DSG 트랜지스터(312)를 턴오프시킬 수 있다. 워드 라인 드라이버(508)는 또한 타깃 메모리 셀을 프로그램하는 것과 검증하는 것 사이에 워드 라인(318)에 비선택 전압을 인가해서 비선택 NAND 메모리 스트링(308)에서 선택 워드 라인(318)에 연결된 메모리 셀을 턴오프할 수 있다.
방법(1400)은, 도 14에 예시된 바와 같이, 동작 1410으로 진행하며, 여기서 초기 검증 전압이 임계 검증 전압 이하인 것에 응답해서, 타깃 메모리 셀을 프로그램하는 것과 검증하는 것 사이의 간격에 비선택 메모리 스트링 내의 DSG 트랜지스터가 턴온된다. 몇몇 구현예에서, 초기 검증 전압이 임계 검증 전압 이하인 것에 응답해서, 타깃 메모리 셀을 프로그램하는 것과 검증하는 것 사이의 간격에 제2 전압이 선택 워드 라인에 인가되어서 비선택 메모리 스트링의 메모리 셀을 턴온시킨다. 예를 들어, 초기 검증 전압이 임계 검증 전압 이하인 것에 응답해서, 제어 로직(512)의 프로그램/검증 제어 유닛(1204)은 워드 라인 드라이버(508)에 제어 신호를 송신해서 타깃 메모리 셀(306)을 프로그램하는 것과 검증하는 것 사이의 간격에 비선택 NAND 메모리 스트링(308)의 DSG 트랜지스터(312)를 턴온할 수 있다. 워드 라인 드라이버(508)는 또한 타깃 메모리 셀을 프로그램하는 것과 검증하는 것 사이의 간격에 선택 워드 라인(318)에 선택 전압을 인가해서 비선택 NAND 메모리 스트링(308)에서 선택 워드 라인(318)에 연결된 메모리 셀을 턴온할 수 있다.
본 개시의 일 양상에 따르면, 메모리 장치는 DSG 트랜지스터 및 메모리 셀을 각각 포함하는 메모리 스트링과, 메모리 스트링에 연결된 주변 회로를 포함한다. 주변 회로는, 프로그램/검증 사이클에, 메모리 스트링 중 선택 메모리 스트링 내의 메모리 셀의 타깃 메모리 셀을 프로그래밍하고, 타깃 메모리 셀을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 타깃 메모리 셀을 검증하도록 구성된다. 주변 회로는, 또한 초기 검증 전압과 임계 검증 전압을 비교해서 비교 결과를 획득하고, 적어도 비교 결과에 기초해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 메모리 스트링 중 비선택 메모리 스트링 내의 DSG 트랜지스터를 제어하도록 구성된다.
몇몇 구현예에서, DSG 트랜지스터를 제어하기 위해서, 주변 회로는, 프로그램/검증 사이클에, 초기 검증 전압이 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 비선택 메모리 스트링 내의 DSG 트랜지스터를 턴오프하도록 더 구성된다.
몇몇 구현예에서, DSG 트랜지스터를 제어하기 위해서, 주변 회로는, 프로그램/검증 사이클에, 초기 검증 전압이 임계 검증 전압 이하라는 것을 나타내는 비교 결과에 응답해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이의 간격에 비선택 메모리 스트링 내의 DSG 트랜지스터를 턴온하도록 더 구성된다.
몇몇 구현예에서, 초기 검증 전압은 하나 이상의 검증 전압의 최대 전압이다.
몇몇 구현예에서, 임계 검증 전압은, 적어도 부분적으로, 복수의 프로그램/검증 사이클 중 프로그램/검증 사이클의 시퀀스 번호에 기초해서 결정된다.
몇몇 구현예에서, 주변 회로는, 타깃 메모리 셀을 프로그래밍할 때 비선택 메모리 스트링 내의 DSG 트랜지스터를 턴오프하고, 타깃 메모리 셀을 검증할 때 비선택 메모리 스트링 내의 DSG 트랜지스터를 턴오프한다.
몇몇 구현예에서, 동일한 각각의 행에 있는 선택 메모리 스트링 및 비선택 메모리 스트링의 메모리 셀에 각각 연결된 워드 라인을 더 포함한다. 몇몇 구현예에서, 주변 회로는 워드 라인 드라이버를 포함하며, 워드 라인 드라이버는, 타깃 메모리 셀을 검증할 때, 초기 검증 전압부터 시작하여 하나 이상의 검증 전압을, 타깃 메모리 셀에 연결된 선택 워드 라인에 순차적으로 인가하고, 선택 메모리 스트링 내의 메모리 셀의 다른 메모리 셀에 연결된 비선택 워드 라인에 패스 전압을 인가하도록 구성된다.
몇몇 구현예에서, 패스 전압은 초기 검증 전압보다 높다
몇몇 구현예에서, 임계 검증 전압은, 적어도 부분적으로, 패스 전압에 기초해서 결정된다.
몇몇 구현예에서, 워드 라인 드라이버는, 초기 검증 전압이 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 선택 워드 라인에 제1 전압을 인가하여, 선택 워드 라인에 연결된, 비선택 메모리 스트링의 메모리 셀을 턴오프하도록 더 구성된다. 몇몇 구현예에서, 워드 라인 드라이버는, 초기 검증 전압이 임계 검증 전압 이하라는 것을 나타내는 비교 결과에 응답해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 선택 워드 라인에 제2 전압을 인가하여, 비선택 메모리 스트링의 메모리 셀을 턴온하도록 더 구성된다.
몇몇 구현예에서, 주변 회로는 타깃 메모리 셀을 검증한 이후에 DSG 트랜지스터를 턴온하도록 구성된다.
몇몇 구현예에서, 프로그램/검증 사이클에서의 초기 검증 전압은 이후의 프로그램/검증 사이클에서의 다른 초기 검증 전압보다 낮고, 주변 회로는, 프로그램/검증 사이클에서 초기 검증 전압이 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 이후의 프로그램/검증 사이클에, 다른 초기 검증 전압과 임계 검증 전압을 비교하지 않고, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 DSG 트랜지스터를 턴오프하도록 더 구성된다.
몇몇 구현예에서, 메모리 장치는 3차원(3D) NAND 메모리 장치이고, 메모리 스트링은 NAND 메모리 스트링이다.
본 개시의 또 다른 양상에 따르면, 메모리 시스템은 데이터를 저장하도록 구성되는 메모리 장치 및 메모리 장치에 연결된 메모리 제어기를 포함한다. 메모리 장치는, DSG 트랜지스터 및 메모리 셀을 각각 포함하는 메모리 스트링과, 메모리 스트링에 연결된 주변 회로를 포함한다. 주변 회로는, 프로그램/검증 사이클에, 메모리 스트링 중 선택 메모리 스트링 내의 메모리 셀의 타깃 메모리 셀을 프로그래밍하고, 타깃 메모리 셀을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 타깃 메모리 셀을 검증하도록 구성된다. 주변 회로는, 또한 초기 검증 전압과 임계 검증 전압을 비교해서 비교 결과를 획득하고, 적어도 비교 결과에 기초해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 메모리 스트링 중 비선택 메모리 스트링 내의 DSG 트랜지스터를 제어하도록 구성된다. 메모리 제어기는 주변 회로를 통해 메모리 스트링의 동작을 제어하도록 구성된다.
몇몇 구현예에서, 메모리 시스템은 SSD 또는 메모리 카드를 포함한다.
몇몇 구현예에서, 메모리 장치는 3D NAND 메모리 장치이고, 메모리 스트링은 NAND 메모리 스트링이다.
본 개시의 또 다른 양상에 따르면, 메모리 장치를 동작시키는 방법이 제공된다. 메모리 장치는 DSG 트랜지스터 및 메모리 셀을 각각 포함하는 메모리 스트링을 포함한다. 프로그램/검증 사이클에, 메모리 스트링 중 선택 메모리 스트링 내의 메모리 셀의 타깃 메모리 셀이 프로그래밍된다. 타깃 메모리 셀을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 타깃 메모리 셀이 검증된다. 초기 검증 전압은 임계 검증 전압과 비교되어서 비교 결과를 획득한다. 적어도 비교 결과에 기초해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 메모리 스트링 중 비선택 메모리 스트링 내의 DSG 트랜지스터가 제어된다.
몇몇 구현예에서, 프로그램/검증 사이클에, DSG 트랜지스터를 제어하기 위해, 초기 검증 전압이 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 비선택 메모리 스트링 내의 DSG 트랜지스터는 턴오프된다.
몇몇 구현예에서, 프로그램/검증 사이클에, DSG 트랜지스터를 제어하기 위해, 초기 검증 전압이 임계 검증 전압 이하라는 것을 나타내는 비교 결과에 응답해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이의 간격에 비선택 메모리 스트링 내의 DSG 트랜지스터는 턴온된다.
몇몇 구현예에서, 초기 검증 전압은 하나 이상의 검증 전압의 최대 전압이다.
몇몇 구현예에서, 임계 검증 전압은, 적어도 부분적으로, 복수의 프로그램/검증 사이클 중 프로그램/검증 사이클의 시퀀스 번호에 기초해서 결정된다.
몇몇 구현예에서, 타깃 메모리 셀을 프로그래밍할 때 비선택 메모리 스트링 내의 DSG 트랜지스터는 턴오프되고, 타깃 메모리 셀을 검증할 때 비선택 메모리 스트링 내의 DSG 트랜지스터는 턴오프된다.
몇몇 구현예에서, 메모리 장치는 동일한 각각의 행에 있는 선택 메모리 스트링 및 비선택 메모리 스트링의 메모리 셀에 각각 연결된 워드 라인을 더 포함한다. 몇몇 구현예에서, 타깃 메모리 셀을 검증하기 위해서, 초기 검증 전압부터 시작하여 하나 이상의 검증 전압기, 타깃 메모리 셀에 연결된 선택 워드 라인에 순차적으로 인가되고, 선택 메모리 스트링의 메모리 셀의 다른 메모리 셀에 연결된 비선택 워드 라인에 패스 전압이 인가된다.
몇몇 구현예에서, 패스 전압은 초기 검증 전압보다 높다.
몇몇 구현예에서, 임계 검증 전압은, 적어도 부분적으로, 패스 전압에 기초해서 결정된다.
몇몇 구현예에서, 초기 검증 전압이 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 선택 워드 라인에 제1 전압이 인가되어서, 선택 워드 라인에 연결된, 비선택 메모리 스트링 내의 메모리 셀을 턴오프한다. 몇몇 구현예에서, 초기 검증 전압이 임계 검증 전압 이하라는 것을 나타내는 비교 결과에 응답해서, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 선택 워드 라인에 제2 전압이 인가되어서, 비선택 메모리 스트링 내의 메모리 셀을 턴온한다.
몇몇 구현예에서, 타깃 메모리 셀을 검증한 이후에 DSG 트랜지스터는 턴온된다.
몇몇 구현예에서, 프로그램/검증 사이클에서의 초기 검증 전압은 이후의 프로그램/검증 사이클에서의 다른 초기 검증 전압보다 낮고, 프로그램/검증 사이클에서 초기 검증 전압이 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 이후의 프로그램/검증 사이클에, 다른 초기 검증 전압과 임계 검증 전압을 비교하지 않고, 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 DSG 트랜지스터가 턴오프된다.
몇몇 구현예에서, 메모리 장치는 3D NAND 메모리 장치이고, 메모리 스트링은 NAND 메모리 스트링이다.
특정 구현예에 대한 전술한 설명은 용이하게 다양한 응용예에 맞게 수정 및/또는 적응될 수 있다. 따라서, 이러한 적응 및 수정은 본원에 개시된 교시 및 지침에 기초해서, 개시된 구현예의 등가물의 의미 및 범위 내에 있도록 했다.
본 개시의 폭 및 범주는 상술한 예시적인 구현예 중 어느 것에 의해서도 제한되어서는 안 되며, 후술하는 청구항 및 그의 등가물에 따라서만 정의되어야 한다.

Claims (29)

  1. 메모리 장치로서,
    DSG(drain select gate) 트랜지스터 및 메모리 셀을 각각 포함하는 메모리 스트링과,
    상기 메모리 스트링에 연결된 주변 회로
    를 포함하되,
    상기 주변 회로는, 프로그램/검증 사이클에,
    상기 메모리 스트링 중 선택 메모리 스트링 내의 상기 메모리 셀의 타깃 메모리 셀을 프로그래밍하고,
    상기 타깃 메모리 셀을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 상기 타깃 메모리 셀을 검증하며,
    상기 초기 검증 전압과 임계 검증 전압을 비교해서 비교 결과를 획득하고,
    적어도 상기 비교 결과에 기초해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 메모리 스트링 중 비선택 메모리 스트링 내의 상기 DSG 트랜지스터를 제어하도록
    구성되는,
    메모리 장치.
  2. 제1항에 있어서,
    상기 DSG 트랜지스터를 제어하기 위해서, 상기 주변 회로는, 상기 프로그램/검증 사이클에, 상기 초기 검증 전압이 상기 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 비선택 메모리 스트링의 상기 DSG 트랜지스터를 턴오프하도록 더 구성되는,
    메모리 장치.
  3. 제2항에 있어서,
    상기 DSG 트랜지스터를 제어하기 위해서, 상기 주변 회로는, 상기 프로그램/검증 사이클에, 상기 초기 검증 전압이 상기 임계 검증 전압 이하라는 것을 나타내는 비교 결과에 응답해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이의 간격에 상기 비선택 메모리 스트링의 상기 DSG 트랜지스터를 턴온하도록 더 구성되는,
    메모리 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 초기 검증 전압은 상기 하나 이상의 검증 전압의 최대 전압인,
    메모리 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 임계 검증 전압은, 적어도 부분적으로, 복수의 프로그램/검증 사이클 중 상기 프로그램/검증 사이클의 시퀀스 번호에 기초해서 결정되는,
    메모리 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 주변 회로는,
    상기 타깃 메모리 셀을 프로그래밍할 때 상기 비선택 메모리 스트링의 상기 DSG 트랜지스터를 턴오프하고,
    상기 타깃 메모리 셀을 검증할 때 상기 비선택 메모리 스트링의 상기 DSG 트랜지스터를 턴오프하는,
    메모리 장치.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서,
    동일한 각각의 행에 있는 상기 선택 메모리 스트링 및 상기 비선택 메모리 스트링의 상기 메모리 셀에 각각 연결된 워드 라인을 더 포함하고,
    상기 주변 회로는 워드 라인 드라이버를 포함하며,
    상기 워드 라인 드라이버는, 상기 타깃 메모리 셀을 검증할 때,
    상기 초기 검증 전압부터 시작하여 상기 하나 이상의 검증 전압을, 상기 타깃 메모리 셀에 연결된 선택 워드 라인에 순차적으로 인가하고,
    상기 선택 메모리 스트링 내의 상기 메모리 셀의 다른 메모리 셀에 연결된 비선택 워드 라인에 패스 전압을 인가하도록
    구성되는,
    메모리 장치.
  8. 제7항에 있어서,
    상기 패스 전압은 상기 초기 검증 전압보다 높은,
    메모리 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 임계 검증 전압은, 적어도 부분적으로, 상기 패스 전압에 기초해서 결정되는,
    메모리 장치.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 워드 라인 드라이버는,
    상기 초기 검증 전압이 상기 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 선택 워드 라인에 제1 전압을 인가하여, 상기 선택 워드 라인에 연결된, 상기 비선택 메모리 스트링 내의 메모리 셀을 턴오프하고,
    상기 초기 검증 전압이 상기 임계 검증 전압 이하라는 것을 나타내는 비교 결과에 응답해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 선택 워드 라인에 제2 전압을 인가하여, 상기 비선택 메모리 스트링 내의 상기 메모리 셀을 턴온하도록
    더 구성되는,
    메모리 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 주변 회로는 상기 타깃 메모리 셀을 검증한 이후에 상기 DSG 트랜지스터를 턴온하도록 구성되는,
    메모리 장치.
  12. 제2항에 있어서,
    상기 프로그램/검증 사이클에서의 상기 초기 검증 전압은 이후의 프로그램/검증 사이클에서의 다른 초기 검증 전압보다 낮고,
    상기 주변 회로는, 상기 프로그램/검증 사이클에서 상기 초기 검증 전압이 상기 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 상기 이후의 프로그램/검증 사이클에, 상기 다른 초기 검증 전압과 상기 임계 검증 전압을 비교하지 않고, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 DSG 트랜지스터를 턴오프하도록 더 구성되는,
    메모리 장치.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 메모리 장치는 3차원(3D) NAND 메모리 장치이고, 상기 메모리 스트링은 NAND 메모리 스트링인,
    메모리 장치.
  14. 데이터를 저장하도록 구성된 메모리 장치 및 상기 메모리 장치에 연결된 메모리 제어기를 포함하는 메모리 시스템으로서,
    상기 메모리 장치는,
    DSG(drain select gate) 트랜지스터 및 메모리 셀을 각각 포함하는 메모리 스트링과,
    상기 메모리 스트링에 연결된 주변 회로
    를 포함하고,
    상기 주변 회로는, 프로그램/검증 사이클에,
    상기 메모리 스트링 중 선택 메모리 스트링 내의 상기 메모리 셀의 타깃 메모리 셀을 프로그래밍하고,
    상기 타깃 메모리 셀을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 상기 타깃 메모리 셀을 검증하며,
    상기 초기 검증 전압과 임계 검증 전압을 비교해서 비교 결과를 획득하고,
    적어도 상기 비교 결과에 기초해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 메모리 스트링 중 비선택 메모리 스트링 내의 상기 DSG 트랜지스터를 제어하도록 구성되고,
    상기 메모리 제어기는 상기 주변 회로를 통해 상기 메모리 스트링의 동작을 제어하도록 구성되는,
    메모리 시스템.
  15. 제14항에 있어서,
    상기 메모리 시스템은 솔리드 스테이트 드라이브(SSD) 또는 메모리 카드를 포함하는,
    메모리 시스템.
  16. 제14항 또는 제15항에 있어서,
    상기 메모리 장치는 3차원(3D) NAND 메모리 장치이고, 상기 메모리 스트링은 NAND 메모리 스트링인,
    메모리 시스템.
  17. 메모리 장치를 동작시키는 방법으로서,
    상기 메모리 장치는 DSG(drain select gate) 트랜지스터 및 메모리 셀을 각각 포함하는 메모리 스트링을 포함하고,
    상기 방법은, 프로그램/검증 사이클에,
    상기 메모리 스트링 중 선택 메모리 스트링 내의 상기 메모리 셀의 타깃 메모리 셀을 프로그래밍하는 단계와,
    상기 타깃 메모리 셀을 프로그래밍한 후, 초기 검증 전압을 포함한 하나 이상의 검증 전압을 사용해서 상기 타깃 메모리 셀을 검증하는 단계와,
    상기 초기 검증 전압과 임계 검증 전압을 비교해서 비교 결과를 획득하는 단계와,
    적어도 상기 비교 결과에 기초해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 메모리 스트링 중 비선택 메모리 스트링 내의 상기 DSG 트랜지스터를 제어하는 단계
    를 포함하는,
    방법.
  18. 제17항에 있어서,
    상기 DSG 트랜지스터를 제어하는 단계는, 상기 프로그램/검증 사이클에, 상기 초기 검증 전압이 상기 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 비선택 메모리 스트링의 상기 DSG 트랜지스터를 턴오프하는 단계를 포함하는,
    방법.
  19. 제18항에 있어서,
    상기 DSG 트랜지스터를 제어하는 단계는, 상기 프로그램/검증 사이클에, 상기 초기 검증 전압이 상기 임계 검증 전압 이하라는 것을 나타내는 비교 결과에 응답해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이의 간격에 상기 비선택 메모리 스트링의 상기 DSG 트랜지스터를 턴온하는 단계를 포함하는,
    방법.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 초기 검증 전압은 상기 하나 이상의 검증 전압의 최대 전압인,
    방법.
  21. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 임계 검증 전압은, 적어도 부분적으로, 복수의 프로그램/검증 사이클 중 상기 프로그램/검증 사이클의 시퀀스 번호에 기초해서 결정되는,
    방법.
  22. 제17항 내지 제21항 중 어느 한 항에 있어서,
    상기 타깃 메모리 셀을 프로그래밍할 때 상기 비선택 메모리 스트링의 상기 DSG 트랜지스터를 턴오프하는 단계와,
    상기 타깃 메모리 셀을 검증할 때 상기 비선택 메모리 스트링 내의 DSG 트랜지스터를 턴오프하는 단계
    를 더 포함하는 방법.
  23. 제19항 내지 제22항 중 어느 한 항에 있어서,
    상기 메모리 장치는 동일한 각각의 행에 있는 상기 선택 메모리 스트링 및 상기 비선택 메모리 스트링의 상기 메모리 셀에 각각 연결된 워드 라인을 더 포함하고,
    상기 타깃 메모리 셀을 검증하는 단계는,
    상기 초기 검증 전압부터 시작하여 상기 하나 이상의 검증 전압을, 상기 타깃 메모리 셀에 연결된 선택 워드 라인에 순차적으로 인가하는 단계와,
    상기 선택 메모리 스트링 내의 상기 메모리 셀의 다른 메모리 셀에 연결된 비선택 워드 라인에 패스 전압을 인가하는 단계
    를 포함하는,
    방법.
  24. 제23항에 있어서,
    상기 패스 전압은 상기 초기 검증 전압보다 높은,
    방법.
  25. 제23항 또는 제24항에 있어서,
    상기 임계 검증 전압은, 적어도 부분적으로, 상기 패스 전압에 기초해서 결정되는,
    방법.
  26. 제23항 내지 제25항 중 어느 한 항에 있어서,
    상기 초기 검증 전압이 상기 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 선택 워드 라인에 제1 전압을 인가하여, 상기 선택 워드 라인에 연결된, 상기 비선택 메모리 스트링 내의 메모리 셀을 턴오프하는 단계와,
    상기 초기 검증 전압이 상기 임계 검증 전압 이하라는 것을 나타내는 비교 결과에 응답해서, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 선택 워드 라인에 제2 전압을 인가하여, 상기 비선택 메모리 스트링 내의 상기 메모리 셀을 턴온하는 단계
    를 더 포함하는 방법.
  27. 제17항 내지 제26항 중 어느 한 항에 있어서,
    상기 타깃 메모리 셀을 검증한 이후에 상기 DSG 트랜지스터를 턴온하는 단계
    를 더 포함하는 방법.
  28. 제18항에 있어서,
    상기 프로그램/검증 사이클에서의 상기 초기 검증 전압은 이후의 프로그램/검증 사이클에서의 다른 초기 검증 전압보다 낮고,
    상기 방법은, 상기 프로그램/검증 사이클에서 상기 초기 검증 전압이 상기 임계 검증 전압보다 높다는 것을 나타내는 비교 결과에 응답해서, 상기 이후의 프로그램/검증 사이클에, 상기 다른 초기 검증 전압과 상기 임계 검증 전압을 비교하지 않고, 상기 타깃 메모리 셀을 프로그래밍하는 것과 검증하는 것 사이에 상기 DSG 트랜지스터를 턴오프하는 단계를 더 포함하는,
    방법.
  29. 제17항 내지 제28항 중 어느 한 항에 있어서,
    상기 메모리 장치는 3차원(3D) NAND 메모리 장치이고, 상기 메모리 스트링은 NAND 메모리 스트링인,
    방법.
KR1020237019072A 2021-10-30 2021-10-30 메모리 장치 및 그 프로그램 동작 KR20230098341A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/127743 WO2023070612A1 (en) 2021-10-30 2021-10-30 Memory device and program operation thereof

Publications (1)

Publication Number Publication Date
KR20230098341A true KR20230098341A (ko) 2023-07-03

Family

ID=80489991

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237019072A KR20230098341A (ko) 2021-10-30 2021-10-30 메모리 장치 및 그 프로그램 동작

Country Status (4)

Country Link
US (1) US20230132781A1 (ko)
KR (1) KR20230098341A (ko)
CN (1) CN114175165A (ko)
WO (1) WO2023070612A1 (ko)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8051240B2 (en) * 2008-05-09 2011-11-01 Sandisk Technologies Inc. Compensating non-volatile storage using different pass voltages during program-verify and read
US8526240B2 (en) * 2011-08-17 2013-09-03 Ememory Technology Inc. Flash memory and memory cell programming method thereof
US10026487B2 (en) * 2016-06-03 2018-07-17 Sandisk Technologies Llc Non-volatile memory with customized control of injection type of disturb during program verify for improved program performance
US10665299B1 (en) * 2019-04-16 2020-05-26 Sandisk Technologies Llc Memory device with channel discharge before program-verify based on data state and sub-block position
US10762973B1 (en) * 2019-05-10 2020-09-01 Sandisk Technologies Llc Suppressing program disturb during program recovery in memory device
KR20210089385A (ko) * 2020-01-08 2021-07-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
CN113454722B (zh) * 2020-05-19 2022-08-19 长江存储科技有限责任公司 存储器器件及其编程操作
CN111758131B (zh) * 2020-05-19 2022-03-15 长江存储科技有限责任公司 用于存储器的程序暂停和恢复的控制方法与控制器
KR20210144190A (ko) * 2020-05-21 2021-11-30 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
CN113228188B (zh) * 2021-03-22 2022-08-16 长江存储科技有限责任公司 存储器件及其编程操作
TWI812031B (zh) * 2021-09-21 2023-08-11 日商鎧俠股份有限公司 半導體記憶裝置
EP4181135A1 (en) * 2021-11-10 2023-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory device having multistack memory block and method of operating the same

Also Published As

Publication number Publication date
WO2023070612A1 (en) 2023-05-04
CN114175165A (zh) 2022-03-11
US20230132781A1 (en) 2023-05-04

Similar Documents

Publication Publication Date Title
KR20230002812A (ko) 메모리 디바이스 및 그 프로그램 동작
WO2023098145A1 (en) Memory device, memory system, and program operation method thereof
JP2024020649A (ja) メモリデバイスおよびその消去動作
US20230238067A1 (en) Method of programming and verifying memory device and related memory device
WO2023226417A1 (en) Memory device, memory system, and program operation method thereof
US11538537B2 (en) Negative gate stress operation in multi-pass programming and memory device thereof
KR20230098341A (ko) 메모리 장치 및 그 프로그램 동작
JP7392182B2 (ja) メモリデバイスの読み出し動作におけるオープンブロックベースの読み出しオフセット補償
US11908522B2 (en) Memory device and program operation thereof
US11961562B2 (en) Memory device and operation thereof
CN113228186B (zh) 多遍编程中的负栅极应力操作机器存储器件
US20230386587A1 (en) Memory device, memory system, and program operation method thereof
US20230176748A1 (en) Memory device, memory system, and program operation method thereof
US20230129283A1 (en) Page buffer including latches and memory device including the page buffer
KR20230132354A (ko) 메모리 디바이스 및 그 동작
CN115565580A (zh) 存储器装置及其操作方法、存储器系统
KR20230084100A (ko) 메모리 디바이스, 메모리 시스템, 및 그 판독 동작 방법
CN114596893A (zh) 存储器件、存储器系统以及存储器件的编程操作方法
CN115512750A (zh) 存储器装置及其操作方法、存储器系统
CN114882924A (zh) 一种存储装置及其操作方法、包括存储装置的存储系统
CN114783490A (zh) 存储系统、存储器及其编程方法
CN114974382A (zh) 存储器、系统以及存储器的操作方法

Legal Events

Date Code Title Description
A201 Request for examination