KR20230002812A - 메모리 디바이스 및 그 프로그램 동작 - Google Patents
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Abstract
소정 양태에서, 메모리 디바이스는 드레인 선택 게이트(DSG) 트랜지스터, 복수의 메모리 셀, 및 소스 선택 게이트(SSG) 트랜지스터를 포함하는 메모리 스트링(string), 및 메모리 스트링에 결합된 주변 회로를 포함한다. 주변 회로는 복수의 메모리 셀 중 선택 메모리 셀에 대한 프로그램 동작 동안 인터럽트에 응답하여 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온시키도록 구성된다. 주변 회로는 또한 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온한 후 프로그램 동작을 일시중단하도록 구성된다.
Description
본 출원은 2020년 5월 19일에 출원되고, 발명의 명칭이 "메모리에 대한 프로그램 일시중단 및 재개의 제어 방법 및 제어기"인 국제 출원 번호 PCT/CN2020/091037호에 대한 우선권의 이익을 주장하며, 이는 그 전체가 참조로 본원에 포함된다.
본 개시내용은 메모리 디바이스 및 그 동작 방법에 관한 것이다.
플래시 메모리는 전기적으로 소거 및 재프로그래밍될 수 있는 저비용, 고밀도, 비휘발성 솔리드-스테이트 저장 매체이다. 플래시 메모리는 NOR 플래시 메모리와 NAND 플래시 메모리를 포함한다. 판독, 프로그램(기록), 소거와 같은 다양한 동작은 플래시 메모리에 의해 수행되어, 각 메모리 셀의 임계 전압을 원하는 레벨로 변경할 수 있다. NAND 플래시 메모리의 경우, 블록 레벨에서 소거 동작이 수행될 수 있고, 페이지 레벨에서 프로그램 동작 또는 판독 동작이 수행될 수 있다.
일 양태에서, 메모리 디바이스는 드레인 선택 게이트(DSG) 트랜지스터, 복수의 메모리 셀, 및 소스 선택 게이트(SSG) 트랜지스터를 포함하는 메모리 스트링(string), 및 메모리 스트링에 결합된 주변 회로를 포함한다. 주변 회로는 복수의 메모리 셀 중 선택 메모리 셀에 대한 프로그램 동작 동안 인터럽트에 응답하여 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온시키도록 구성된다. 주변 회로는 또한 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온한 후 프로그램 동작을 일시중단하도록 구성된다.
다른 양태에서, 시스템은 데이터를 저장하도록 구성된 메모리 디바이스, 메모리 디바이스에 결합된 메모리 제어기, 및 시스템을 호스트에 결합하도록 구성된 커넥터를 포함한다. 메모리 디바이스는 DSG 트랜지스터, 복수의 메모리 셀, SSG 트랜지스터를 포함하는 메모리 스트링, 및 메모리 스트링에 결합된 주변 회로를 포함한다. 주변 회로는 복수의 메모리 셀 중 선택 메모리 셀에 대한 프로그램 동작을 개시하고, 프로그램 동작 동안 인터럽트 커맨드를 수신하도록 구성된다. 주변 회로는 또한 인터럽트 커맨드를 수신하는 것에 응답하여, DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온하도록 구성된다. 주변 회로는 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온한 후에 프로그램 동작을 일시중단하도록 더 구성된다. 메모리 제어기는 프로그램 동작을 개시하기 위해 주변 회로에 프로그램 커맨드를 전송하고, 프로그램 커맨드 이후에 인터럽트 커맨드를 주변 회로에 전송하도록 구성된다.
또 다른 양태에서, 메모리 디바이스를 동작시키는 방법이 제공된다. 메모리 디바이스는 DSG 트랜지스터, 복수의 메모리 셀, 및 SSG 트랜지스터를 포함하는 메모리 스트링을 포함한다. 프로그램 동작은 복수의 메모리 셀 중 선택 메모리 셀에 대해 개시된다. 인터럽트 커맨드는 프로그램 동작 동안 수신된다. 인터럽트 커맨드를 수신하는 것에 응답하여, DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나가 턴온된다. 프로그램 동작은 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온한 후에 일시중단된다.
본원에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 개시내용의 양태를 예시하고, 설명과 함께, 추가로 본 개시내용의 원리를 설명하고 통상의 기술자가 본 개시내용을 만들고 사용할 수 있게 한다.
도 1은 본 개시내용의 일부 양태에 따른, 메모리 디바이스를 갖는 시스템의 블록도를 예시한다.
도 2a는 본 개시내용의 일부 양태에 따른, 메모리 디바이스를 갖는 메모리 카드의 다이어그램을 예시한다.
도 2b는 본 개시내용의 일부 양태에 따른, 메모리 디바이스를 갖는 솔리드-스테이트 드라이브(SSD)의 다이어그램을 예시한다.
도 3은 본 개시내용의 일부 양태에 따른, 주변 회로를 포함하는 메모리 디바이스의 개략도를 예시한다.
도 4a 및 도 4b는 본 개시내용의 일부 양태에 따른 NAND 메모리 스트링을 포함하는 메모리 셀 어레이의 단면들의 측면도 및 평면도를 각각 예시한다.
도 5는 본 개시내용의 일부 양태에 따른, 메모리 셀 어레이 및 주변 회로를 포함하는 메모리 디바이스의 블록도를 예시한다.
도 6은 인터럽트에 응답하여 일시중단된 프로그램 동작의 방식을 예시한다.
도 7은 도 6의 프로그램 동작 방식의 파형도를 예시한다.
도 8은 도 6의 프로그램 동작 이후의 메모리 셀의 임계 전압 분포를 예시한다.
도 9는 본 개시내용의 일부 양태에 따른, 인터럽트 커맨드에 응답하여 일시중단된 프로그램 동작에서의 3D NAND 메모리 스트링을 예시한다.
도 10은 본 개시내용의 일부 양태에 따른, 인터럽트 커맨드에 응답하여 일시중단된 프로그램 동작의 방식을 예시한다.
도 11은 본 개시내용의 일부 양태에 따른, 도 10의 프로그램 동작 방식의 파형도를 예시한다.
도 12는 본 개시내용의 일부 양태에 따른, 인터럽트 커맨드에 응답하여 일시중단된 프로그램 동작의 다른 방식을 예시한다.
도 13은 본 개시내용의 일부 양태에 따른, 도 12의 프로그램 동작 방식의 파형도를 예시한다.
도 14는 본 개시내용의 일부 양태에 따른, 메모리 디바이스를 동작시키는 방법의 흐름도를 예시한다.
도 15a는 본 개시내용의 일부 양태에 따른, 프로그램 동작이 인터럽트에 응답하여 일시중단될 때 축적된 정공을 방출하는 방법의 흐름도를 예시한다.
도 15b는 본 개시내용의 일부 양태에 따른, 프로그램 동작이 인터럽트에 응답하여 일시중단될 때 축적된 정공을 방출하는 다른 방법의 흐름도를 예시한다.
본 개시내용은 첨부 도면을 참조하여 설명될 것이다.
도 1은 본 개시내용의 일부 양태에 따른, 메모리 디바이스를 갖는 시스템의 블록도를 예시한다.
도 2a는 본 개시내용의 일부 양태에 따른, 메모리 디바이스를 갖는 메모리 카드의 다이어그램을 예시한다.
도 2b는 본 개시내용의 일부 양태에 따른, 메모리 디바이스를 갖는 솔리드-스테이트 드라이브(SSD)의 다이어그램을 예시한다.
도 3은 본 개시내용의 일부 양태에 따른, 주변 회로를 포함하는 메모리 디바이스의 개략도를 예시한다.
도 4a 및 도 4b는 본 개시내용의 일부 양태에 따른 NAND 메모리 스트링을 포함하는 메모리 셀 어레이의 단면들의 측면도 및 평면도를 각각 예시한다.
도 5는 본 개시내용의 일부 양태에 따른, 메모리 셀 어레이 및 주변 회로를 포함하는 메모리 디바이스의 블록도를 예시한다.
도 6은 인터럽트에 응답하여 일시중단된 프로그램 동작의 방식을 예시한다.
도 7은 도 6의 프로그램 동작 방식의 파형도를 예시한다.
도 8은 도 6의 프로그램 동작 이후의 메모리 셀의 임계 전압 분포를 예시한다.
도 9는 본 개시내용의 일부 양태에 따른, 인터럽트 커맨드에 응답하여 일시중단된 프로그램 동작에서의 3D NAND 메모리 스트링을 예시한다.
도 10은 본 개시내용의 일부 양태에 따른, 인터럽트 커맨드에 응답하여 일시중단된 프로그램 동작의 방식을 예시한다.
도 11은 본 개시내용의 일부 양태에 따른, 도 10의 프로그램 동작 방식의 파형도를 예시한다.
도 12는 본 개시내용의 일부 양태에 따른, 인터럽트 커맨드에 응답하여 일시중단된 프로그램 동작의 다른 방식을 예시한다.
도 13은 본 개시내용의 일부 양태에 따른, 도 12의 프로그램 동작 방식의 파형도를 예시한다.
도 14는 본 개시내용의 일부 양태에 따른, 메모리 디바이스를 동작시키는 방법의 흐름도를 예시한다.
도 15a는 본 개시내용의 일부 양태에 따른, 프로그램 동작이 인터럽트에 응답하여 일시중단될 때 축적된 정공을 방출하는 방법의 흐름도를 예시한다.
도 15b는 본 개시내용의 일부 양태에 따른, 프로그램 동작이 인터럽트에 응답하여 일시중단될 때 축적된 정공을 방출하는 다른 방법의 흐름도를 예시한다.
본 개시내용은 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이는 단지 예시 목적을 위한 것임을 이해하여야 한다. 이와 같이, 본 개시내용의 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있다. 또한, 본 개시내용은 또한 다양한 다른 응용들에 이용될 수 있다. 본 개시내용에 기술된 기능적 및 구조적 특징은 도면에 구체적으로 묘사되지 않은 방식으로 서로 결합, 조정 및 수정될 수 있으므로, 이러한 조합, 조정 및 수정은 본 개시내용의 범위 내에 있다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본원에 사용된 바와 같은 "하나 이상"이라는 용어는 문맥에 따라 적어도 부분적으로 단수의 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나 복수의 의미로 특징, 구조 또는 특성의 조합을 설명하는 데 사용될 수 있다. 유사하게, 단수형("a", "an" 또는 "the")과 같은 용어 또한 문맥에 따라 적어도 부분적으로 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기반한"이라는 용어는 반드시 배타적 요인 세트를 전달하도록 의도된 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 다시 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
NAND 플래시 메모리 디바이스는 페이지/워드 라인 레벨에서 프로그램(기록) 동작을 수행할 수 있고, 즉, 동일한 선택 워드 라인에 결합된 모든 메모리 셀을 동시에 프로그래밍할 수 있다. 각 프로그램 동작은 프로그램 펄스와 검증 펄스를 적용하는 다중 사이클을 각각 갖는 다중 통과(pass)를 포함함에 따라 비교적 긴 시간(예를 들어, 수백 마이크로초(μS))이 걸리므로, NAND 플래시 메모리 디바이스는 일반적으로 하나의 페이지에서 프로그램 동작 동안 인터럽트를 지원하여 진행 중인 프로그램 동작을 일시중단하고 다른 동작(예를 들어, 다른 페이지에서 판독 동작)으로 스위칭된다. 다른 동작이 종료되면, 일시중단된 프로그램 동작은 재개되어 원래 페이지를 프로그래밍할 수 있다.
일시중단 기간(예를 들어, 프로그램 동작이 일시중단된 시간과 프로그램 동작이 재개되는 시간 사이) 동안, 각 선택 메모리 스트링(예를 들어, NAND 메모리 스트링)의 채널은, 각각 드레인 및 소스 단부에서 드레인 선택 게이트(DSG) 트랜지스터 및 소스 선택 게이트(SSG) 트랜지스터 둘 모두가 턴오프되기 때문에 플로팅 상태이다. 선택 워드 라인과 채널 사이의 결합 커패시터와 함께, 선택 페이지를 프로그래밍할 때 선택 워드 라인에 인가된 프로그램 전압의 방전은 채널에 음의 결합 전위를 야기할 수 있다. 결과적으로, 정공은 예를 들어 선택 메모리 스트링의 소스에 결합되고 선택 메모리 셀의 전하 트랩 층 및 채널에 축적된 P-웰로부터 음의 전위에 의해 이끌릴 수 있다. 일시중단 기간이 길수록, 더 많은 정공이 축적될 수 있다.
프로그램 일시중단 기간 동안 축적된 추가의 정공은 선택 메모리 셀의 임계 전압을 증가시킬 수 있으므로, 프로그램 동작이 재개될 때, 선택 메모리 셀은 선택 메모리 셀이 원하는 임계 전압 레벨로 프로그램되지 않을 수 있더라도 검증을 더 쉽게 통과한다. 또한, 프로그램 동작이 재개된 후 선택 메모리 스트링의 채널에서 음의 전위가 사라지면, 축적된 정공은 또한 방출되어, 임계 전압을 감소시킬 수 있다. 결과적으로, 더 많은 페일 비트(fail bit)는 프로그래밍된 페이지에서 후속 판독 동작 동안 발생할 수 있다.
전술한 문제 중 하나 이상을 해결하기 위해, 본 개시내용은 프로그램 동작을 일시중단하기 전에 프로그램 전압의 방전으로 인한 정공을 방출함으로써, 선택 메모리 셀의 임계 전압의 잘못된 증가를 피하고 프로그래밍된 페이지에서 후속 판독 동작 동안 결과적인 페일 비트 카운트(FBC: fail bit count)를 증가시키는 솔루션을 도입한다. 본 개시내용의 범위와 일치하여, 선택 메모리 스트링(예를 들어, 3차원(3D) NAND 메모리 스트링)의 드레인 및 소스에 결합된 비트 라인 및 소스 라인이 프로그램 전압 방전 동안 또는 이후에 선택 메모리 스트링의 DSG 트랜지스터 및/또는 SSG 트랜지스터(선택 메모리 셀 및 선택 메모리 셀과 개방 DSG 트랜지스터 및/또는 SSG 트랜지스터 사이의 비선택 메모리 셀)를 턴온함으로써 접지되기 때문에, 플로팅 채널의 음의 전위가 회피될 수 있고, 이끌려진 정공은 채널에서 방출될 수 있다. 일부 구현에서, DSG 트랜지스터 및/또는 SSG 트랜지스터는 프로그램 방전이 종료된 후에 턴온되고, 통과 전압은 DSG 트랜지스터 및/또는 SSG 트랜지스터가 턴온될 때 선택 메모리 셀 및 비선택 메모리 셀을 다시 턴온하도록 인가된다. 일부 구현에서, DSG 트랜지스터 및/또는 SSG 트랜지스터는 선택 메모리 셀이 방전된 프로그램 전압에 의해 여전히 턴온될 때 선택 워드 라인 상의 프로그램 전압을 방전하는 동안 턴온된다.
도 1은 본 개시내용의 일부 양태에 따른, 메모리 디바이스를 갖는 예시적인 시스템(100)의 블록도를 예시한다. 시스템(100)은 모바일 폰, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿, 차량용 컴퓨터, 게임 콘솔, 프린터, 포지셔닝 디바이스, 웨어러블 전자 디바이스, 스마트 센서, 가상 현실(VR) 디바이스, 증강 현실(AR) 디바이스, 또는 그 안에 저장소를 갖는 임의의 다른 적합한 전자 디바이스일 수 있다. 도 1에 도시된 바와 같이, 시스템(100)은 호스트(108) 및 하나 이상의 메모리 디바이스(104)와 메모리 제어기(106)를 갖는 메모리 시스템(102)을 포함할 수 있다. 호스트(108)는 중앙 처리 유닛(CPU)과 같은 전자 디바이스의 프로세서, 또는 애플리케이션 프로세서(AP: application processor)와 같은 SoC(system-on-chip)일 수 있다. 호스트(108)는 메모리 디바이스(104)로 또는 메모리 디바이스(104)로부터 데이터를 송신하거나 수신하도록 구성될 수 있다. 메모리 디바이스(104)로 또는 메모리 디바이스(104)로부터 데이터를 송신하거나 수신하기 위해, 호스트(108)는 데이터 외에 메모리 시스템(102)에 명령을 송신할 수 있다.
메모리 디바이스(104)는 본 개시내용에 개시된 임의의 메모리 디바이스일 수 있다. 아래에서 상세히 개시되는 바와 같이, NAND 플래시 메모리 디바이스와 같은 메모리 디바이스(104)는 인터럽트에 의해 트리거되는 프로그램 동작 일시중단을 지원할 수 있다. 메모리 디바이스(104)는 DSG 트랜지스터, 메모리 셀, 및 SSG 트랜지스터를 갖는 메모리 스트링(예를 들어, NAND 메모리 스트링)을 포함할 수 있다. 본 개시내용의 범위와 일치하여, 선택 메모리 셀에 대한 프로그램 동작 동안 인터럽트에 응답하여, 메모리 디바이스(104)는 DSG 트랜지스터 및/또는 SSG 트랜지스터를 턴온할 수 있고, 프로그램 동작의 일시중단 동안 축적된 정공에 의한 선택 메모리 셀의 임계 전압의 잘못된 증가를 피하기 위해 이후에 프로그램 동작을 일시중단할 수 있다. 결과적으로, 선택 메모리 셀을 포함하는 프로그램된 페이지의 FBC는 감소될 수 있고, 메모리 디바이스(104)의 성능이 향상될 수 있다.
메모리 제어기(106)는 구현에 따라, 메모리 디바이스(104) 및 호스트(108)에 결합되고 메모리 디바이스(104)를 제어하도록 구성된다. 메모리 제어기(106)는 메모리 디바이스(104)에 저장된 데이터를 관리하고 호스트(108)와 통신할 수 있다. 일부 구현에서, 메모리 제어기(106)는 보안 디지털(SD) 카드, 컴팩트 플래시(CF) 카드, 범용 직렬 버스(USB) 플래시 드라이브, 또는 개인용 컴퓨터, 디지털 카메라, 모바일 폰 등과 같은 전자 디바이스에서 사용하기 위한 다른 매체와 같은 낮은 듀티-사이클 환경에서 동작하도록 설계된다. 일부 구현에서, 메모리 제어기(106)는 스마트폰, 태블릿, 랩톱 컴퓨터 등과 같은 모바일 디바이스용 데이터 저장소, 및 엔터프라이즈 저장 어레이로 사용되는 높은 듀티-사이클 환경 SSD 또는 내장형 멀티-미디어-카드(eMMC)에서 동작하도록 설계된다. 메모리 제어기(106)는 판독, 소거 및 프로그램 동작과 같은 메모리 디바이스(104)의 동작을 제어하도록 구성될 수 있다. 예를 들어, 호스트(108)로부터 수신된 명령에 기반하여, 메모리 제어기(106)는 메모리 디바이스(104)의 동작을 제어하기 위해 다양한 커맨드, 예를 들어 프로그램 커맨드, 판독 커맨드, 소거 커맨드 등을 메모리 디바이스(104)에 전송할 수 있다. 본 개시내용의 범위와 일치하여, 일부 구현에서, 메모리 제어기(106)는 메모리 디바이스(104)에 의해 수행되는 프로그램 동작을 개시하기 위해 메모리 디바이스(104)에 프로그램 커맨드를 전송한다. 진행 중인 프로그램 동작 동안, 인터럽트는 예를 들어 호스트(108)로부터 발생할 수 있고, 메모리 제어기(106)는 프로그램 동작을 일시중단하기 위해 메모리 디바이스(104)에 인터럽트 커맨드를 전송하도록 구성될 수 있다. 일부 구현에서, 인터럽트에 의해 트리거된 다른 동작(예를 들어, 다른 페이지에 대한 판독 동작)이 완료되면, 메모리 제어기(106)는 일시중단된 프로그램 동작을 재개하고 종료하기 위해 재개 명령을 메모리 디바이스(104)에 전송하도록 추가로 구성될 수 있다.
메모리 제어기(106)는 또한 불량-블록 관리, 가비지 수집(garbage collection), 논리-대-물리 주소 변환, 마모 평준화, 등을 포함하는 메모리 디바이스(104)에 저장되었거나 저장될 데이터에 대해 다양한 기능을 관리하도록 구성될 수 있다. 일부 구현에서, 메모리 제어기(106)는 메모리 디바이스(104)로부터 판독되거나 메모리 디바이스(104)에 기록된 데이터와 관련하여 오류 정정 코드(ECC)를 프로세싱하도록 추가로 구성된다. 임의의 다른 적합한 기능은 또한 예를 들어 메모리 디바이스(104)를 포맷팅하는 것과 같이 메모리 제어기(106)에 의해 수행될 수 있다. 메모리 제어기(106)는 특정 통신 프로토콜에 따라 외부 디바이스(예를 들어, 호스트(108))와 통신할 수 있다. 예를 들어, 메모리 제어기(106)는 USB 프로토콜, MMC 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, 직렬-ATA 프로토콜, 병렬-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(통합 드라이브 전자 디바이스) 프로토콜, Fire wire 프로토콜 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 외부 디바이스와 통신할 수 있다.
메모리 제어기(106) 및 하나 이상의 메모리 디바이스(104)는 다양한 유형의 저장 디바이스에 통합될 수 있으며, 예를 들어, UFS(Universal Flash Storage) 패키지 또는 eMMC 패키지와 같은 동일한 패키지에 포함될 수 있다. 즉, 메모리 시스템(102)은 상이한 유형의 최종 전자 제품으로 구현 및 패키징될 수 있다. 도 2a에 도시된 일 예에서, 메모리 제어기(106) 및 단일 메모리 디바이스(104)는 메모리 카드(202)에 통합될 수 있다. 메모리 카드(202)는 PC 카드(PCMCIA, 개인용 컴퓨터 메모리 카드 국제 협회), CF 카드, 스마트 미디어(SM) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(202)는 메모리 카드(202)를 호스트(예를 들어, 도 1의 호스트(108))에 결합하도록 구성된 메모리 카드 커넥터(204)를 더 포함할 수 있다. 도 2b에 도시된 바와 같은 다른 예에서, 메모리 제어기(106) 및 다중 메모리 디바이스(104)는 SSD(206)에 통합될 수 있다. SSD(206)는 SSD(206)를 호스트(예를 들어, 도 1의 호스트(108))에 결합하도록 구성된 SSD 커넥터(208)를 더 포함할 수 있다. 일부 구현에서, SSD(206)의 저장 용량 및/또는 동작 속도는 메모리 카드(202)의 것보다 더 크다.
도 3은 본 개시내용의 일부 양태에 따른 주변 회로(302)를 포함하는 예시적인 메모리 디바이스(300)의 개략적인 회로도를 예시한다. 메모리 디바이스(300)는 도 1의 메모리 디바이스(104)의 예일 수 있다. 메모리 디바이스(300)는 메모리 셀 어레이(301) 및 메모리 셀 어레이(301)에 결합된 주변 회로(302)를 포함할 수 있다. 메모리 셀 어레이(301)는 메모리 셀(306)이 기판(도시되지 않음) 위로 수직으로 각각 연장되는 NAND 메모리 스트링(308)의 어레이 형태로 제공되는 NAND 플래시 메모리 셀 어레이일 수 있다. 일부 구현에서, 각각의 NAND 메모리 스트링(308)은 직렬로 결합되고 수직으로 적층된 복수의 메모리 셀들(306)을 포함한다. 각각의 메모리 셀(306)은 메모리 셀(306)의 영역 내에 트랩된 전자의 수에 의존하는 전압 또는 전하와 같은 연속적인 아날로그 값을 유지할 수 있다. 각각의 메모리 셀(306)은 플로팅-게이트 트랜지스터를 포함하는 부동 게이트 유형의 메모리 셀이거나 전하-트랩 트랜지스터를 포함하는 전하-트랩 유형의 메모리 셀일 수 있다.
일부 구현에서, 각각의 메모리 셀(306)은 2개의 가능한 메모리 상태를 갖고 따라서 1 비트의 데이터를 저장할 수 있는 단일-레벨 셀(SLC)이다. 예를 들어, 제1 메모리 상태 "0"은 전압의 제1 범위에 대응할 수 있고, 제2 메모리 상태 "1"은 전압의 제2 범위에 대응할 수 있다. 일부 구현에서, 각각의 메모리 셀(306)은 4개보다 많은 메모리 상태에서 단일 비트보다 많은 데이터를 저장할 수 있는 다중-레벨 셀(MLC)이다. 예를 들어, MLC는 셀당 2 비트, 셀당 3 비트(트리플-레벨 셀(TLC: triple-level cell)로 알려짐), 또는 셀당 4 비트(쿼드-레벨 셀(QLC: quad-level cell)로 알려짐)를 저장할 수 있다. 각 MLC는 가능한 공칭 저장 값의 범위를 가정하도록 프로그래밍될 수 있다. 일 예에서, 각각의 MLC가 2 비트의 데이터를 저장한다면, MLC는 3개의 가능한 공칭 저장 값 중 하나를 셀에 씀으로써 소거된 상태로부터 3개의 가능한 프로그래밍 레벨 중 하나를 가정하도록 프로그래밍될 수 있다. 제4 공칭 저장 값은 소거된 상태에 사용될 수 있다.
도 3에 도시된 바와 같이, 각각의 NAND 메모리 스트링(308)은 또한 소스 단부에 소스 선택 게이트(SSG) 트랜지스터(310) 및 드레인 단부에 드레인 선택 게이트(DSG) 트랜지스터(312)를 포함할 수 있다. SSG 트랜지스터(310) 및 DSG 트랜지스터(312)는 판독 및 프로그램 동작 동안 선택 NAND 메모리 스트링(308)(어레이의 열)을 활성화하도록 구성될 수 있다. 일부 구현에서, 동일한 블록(304)의 NAND 메모리 스트링(308)의 소스는 동일한 소스 라인(SL)(314), 예를 들어 공통 SL을 통해 결합된다. 다시 말해서, 일부 구현에 따르면, 동일한 블록(304) 내의 모든 NAND 메모리 스트링(308)은 어레이 공통 소스(ACS)를 갖는다. 일부 구현에 따르면, 각각의 NAND 메모리 스트링(308)의 드레인은 데이터가 출력 버스(도시되지 않음)를 통해 판독되거나 기록될 수 있는 개별 비트 라인(316)에 결합된다. 일부 구현에서, 각각의 NAND 메모리 스트링(308)은 하나 이상의 DSG 라인(313)을 통해 각각의 DSG 트랜지스터(312)의 게이트에 DSG 선택 전압 또는 DSG 비선택 전압을 인가함으로써 및/또는 하나 이상의 SSG 라인(315)을 통해 각각의 SSG 트랜지스터(310)의 게이트에 SSG 선택 전압 또는 SSG 비선택 전압을 인가함으로써 선택 또는 비선택되도록 구성된다.
도 3에 도시된 바와 같이, NAND 메모리 스트링(308)은 다중 블록(304)으로 구성될 수 있고, 다중 블록(304) 각각은 예를 들어 ACS에 결합된 공통 소스 라인(314)을 가질 수 있다. 일부 구현에서, 각 블록(304)은 소거 동작을 위한 기본 데이터 단위이며, 즉 동일한 블록(304) 상의 모든 메모리 셀(306)은 동시에 소거된다. 선택 블록(304)에서 메모리 셀(306)을 소거하기 위해, 선택 블록(304)과, 선택 블록(304)과 동일한 평면에 있는 비선택 블록(304)에 결합된 소스 라인(314)은 높은 양의 전압(예를 들어, 20V 이상)과 같은 소거 전압(Vers)으로 바이어싱될 수 있다. 인접한 NAND 메모리 스트링(308)의 메모리 셀(306)은 메모리 셀(306)의 어느 행이 판독 및 프로그램 동작에 의해 영향을 받는지를 선택하는 워드 라인(318)을 통해 결합될 수 있다. 일부 구현에서, 각각의 워드 라인(318)은 프로그램 및 판독 동작을 위한 기본 데이터 단위인 메모리 셀(306)의 페이지(320)에 결합된다. 비트 단위의 1 페이지(320)의 크기는 하나의 블록(304)에서 워드 라인(318)에 의해 결합된 NAND 메모리 스트링(308)의 수와 관련될 수 있다. 각각의 워드 라인(318)은 각각의 페이지(320) 상의 각각의 메모리 셀(306)에서의 복수의 제어 게이트(게이트 전극) 및 제어 게이트와 결합하는 게이트 라인을 포함할 수 있다.
도 4a 및 도 4b는 본 개시내용의 일부 양태에 따른 NAND 메모리 스트링(308)을 각각 포함하는 예시적인 메모리 셀 어레이(301)의 단면들의 측면도 및 평면도를 예시한다. 도 4a에 도시된 바와 같이, NAND 메모리 스트링(308)은 기판(402) 위의 메모리 스택(404)을 통해 수직으로 연장될 수 있다. 기판(402)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 절연체 상의 게르마늄(GOI), 또는 임의의 다른 적합한 재료를 포함할 수 있다. x, y, 및 z 축이 메모리 디바이스에서 구성요소의 공간적 관계를 더 예시하기 위해 도 4a에 포함되는 것이 유의된다. 기판(402)은 x-y 평면에서 측방향으로 연장되는 2개의 측 표면: 즉 메모리 디바이스가 형성될 수 있는 웨이퍼의 전면 상의 상단 표면, 및 웨이퍼의 전면과 대향하는 후면 상의 하단 표면을 포함한다. z-축은 x 축과 y 축 둘 모두에 수직이다. 본원에 사용된 바와 같이, 메모리 디바이스의 일 구성요소(예를 들어, 층 또는 디바이스)가 다른 구성요소(예를 들어, 층 또는 디바이스)의 "상", "위" 또는 "아래"에 있는지 여부는 기판(402)이 z-방향에서 메모리 디바이스의 가장 낮은 평면에 배치될 때 z-방향(x-y 평면에 수직인 수직 방향)으로 메모리 디바이스의 기판(402)에 대해 결정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시내용 전체에 걸쳐 적용된다.
메모리 스택(404)은 인터리빙된 게이트 전도성 층(406) 및 게이트-대-게이트 유전체 층(408)을 포함할 수 있다. 메모리 스택(404)의 게이트 전도성 층(406) 및 게이트-대-게이트 유전체 층(408)의 쌍의 개수는 메모리 셀 어레이(301)의 메모리 셀(306)의 개수를 결정할 수 있다. 게이트 전도성 층(406)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 일부 구현에서, 각각의 게이트 전도성 층(406)은 텅스텐 층과 같은 금속 층을 포함한다. 일부 구현에서, 각각의 게이트 전도성 층(406)은 도핑된 폴리실리콘 층을 포함한다. 각각의 게이트 전도성 층(406)은 메모리 셀(306)의 제어 게이트, DSG 트랜지스터(312)의 게이트, 또는 SSG 트랜지스터(310)의 게이트를 포함할 수 있고, 메모리 스택(404)의 상부 부분의 DSG 라인(313), 메모리 스택(404)의 하부 부분의 SSG 라인(315), 또는 DSG 라인(313)과 SSG 라인(315) 사이의 워드 라인(318)으로서 측방향으로 연장될 수 있다. 하나의 SSG 라인(315)과 하나의 DSG 라인(313)이 도 4a에 도시되어 있지만, SSG 라인(315)의 개수 및 DSG 라인(313)의 개수(또한 SSG 라인(315) 및 DSG 라인(313)에 각각 결합된 SSG 트랜지스터(310) 및 DSG 트랜지스터(312)의 개수)는 다른 예에서 변경될 수 있다는 것이 이해된다.
도 4a에 도시된 바와 같이, NAND 메모리 스트링(308)은 메모리 스택(404)을 통해 수직으로 연장되는 채널 구조(412)를 포함한다. 일부 구현에서, 채널 구조(412)는 반도체 재료(들)(예를 들어, 반도체 채널(420)로서) 및 유전 재료(들)(예를 들어, 메모리 필름(418)으로서)로 채워진 채널 개구를 포함한다. 일부 구현에서, 반도체 채널(420)은 폴리실리콘과 같은 실리콘을 포함한다. 일부 구현에서, 메모리 필름(418)은 터널링 층(426), 저장 층(424)(또한 "전하 트랩 층"으로 알려짐), 및 차단 층(422)을 포함하는 복합 유전체 층이다. 채널 구조(412)는 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 구현에 따르면, 반도체 채널(420), 터널링 층(426), 저장 층(424), 차단 층(422)은 기둥의 중심에서 외부 표면을 향해 이 순서로 방사상으로 배열된다. 터널링 층(426)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층(424)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층(422)은 실리콘 산화물, 실리콘 산질화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(418)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
도 4a에 도시된 바와 같이, 일부 구현에 따르면, 웰(414)(예를 들어, P-웰 및/또는 N-웰)은 기판(402)에 형성되고, NAND 메모리 스트링(308)의 소스는 웰(414)과 접촉한다. 예를 들어, 소스 라인(314)은 소거 동작 동안 웰(414), 즉 NAND 메모리 스트링(308)의 소스에 소거 전압을 인가하기 위해 웰(414)에 결합될 수 있다. 상술한 바와 같이, 인터럽트에 응답하여 프로그램 동작에서 프로그램 전압을 방전하는 동안 및 방전한 후에, 정공은 웰(414)(예를 들어, P-웰)로부터 이끌릴 수 있고 반도체 채널(420)에 결합된 음의 전위로 인해 반도체 채널(420) 및 저장층(424)에 축적될 수 있다. 일부 구현에서, NAND 메모리 스트링(308)은, 예를 들어, NAND 메모리 스트링(308)의 드레인의 일부로서 NAND 메모리 스트링(308)의 드레인 단부에 채널 플러그(416)를 더 포함한다.
도 4b에 도시된 바와 같이, 메모리 셀 어레이(301)의 NAND 메모리 스트링(308)은 슬릿 구조(430)(예를 들어, 게이트 라인 슬릿(GLS))에 의해 블록(304)으로 배열될 수 있고, 이는 인접한 블록(304) 사이에서 워드 라인(318)을 전기적으로 분리하여, 각 블록(304)은 판독, 프로그램 및 소거 동작에서 개별적으로 제어된다. 일 예에서, 각각의 슬릿 구조(430)는 x-방향(예를 들어, 워드 라인 방향)을 따라 연장될 수 있고, 다수의 블록(304)은 y-방향(예를 들어, 비트 라인 방향)을 따라 배열될 수 있다. 일부 구현에서, 각각의 블록(304)은 DSG 컷(cut)(432)에 의해 더 작은 영역(예를 들어, 핑거(finger)(434))으로 더 나뉘어질 수 있으며, 이는 인접한 핑거(434) 사이의 DSG 라인(313)을 전기적으로 분리하여, 상이한 핑거(434) 내의 DSG 라인(313)은 판독 및 프로그램 동작에서 개별적으로 제어될 수 있다.
다시 도 3을 참조하면, 주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313)을 통해 메모리 셀 어레이(301)에 결합될 수 있다. 주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313)을 통해 각 타깃(선택) 메모리 셀(306)에 그리고 각 타깃(선택) 메모리 셀(306)로부터 전압 신호 및/또는 전류 신호를 인가하고 감지함으로써 메모리 셀 어레이(301)의 동작을 용이하게 하기 위한 임의의 적합한 아날로그, 디지털 및 혼합-신호 회로를 포함할 수 있다. 주변 회로(302)는 MOS(metal-oxide-semiconductor) 기술을 사용하여 형성된 다양한 유형의 주변 회로를 포함할 수 있다. 예를 들어, 도 5는 페이지 버퍼/감지 증폭기(504), 열 디코더/비트 라인 드라이버(506), 행 디코더/워드 라인 드라이버(508), 전압 생성기(510), 제어 로직(512), 레지스터(514), 인터페이스(516), 및 데이터 버스(518)를 포함하는 일부 예시적인 주변 회로를 예시한다. 일부 예에서, 도 5에 도시되지 않은 추가 주변 회로가 또한 포함될 수 있다는 것이 이해된다.
페이지 버퍼/감지 증폭기(504)는 제어 로직(512)으로부터의 제어 신호에 따라 메모리 셀 어레이(301)로부터 데이터를 판독하고 메모리 셀 어레이(301)에 데이터를 프로그램(기록)하도록 구성될 수 있다. 일 예에서, 페이지 버퍼/감지 증폭기(504)는 메모리 셀 어레이(301)의 1 페이지(320)에 프로그램될 프로그램 데이터(기록 데이터)의 1 페이지를 저장할 수 있다. 다른 예에서, 페이지 버퍼/감지 증폭기(504)는 데이터가 선택 워드 라인(318)에 결합된 선택 메모리 셀(306)에 적절하게 프로그램되었음을 보장하기 위해 프로그램 검증 동작을 수행할 수 있다. 또 다른 예에서, 페이지 버퍼/감지 증폭기(504)는 또한 메모리 셀(306)에 저장된 데이터 비트를 나타내는 비트 라인(316)으로부터의 저전력 신호를 감지하고 판독 동작에서 작은 전압 스윙을 인식가능한 논리 레벨로 증폭할 수 있다. 열 디코더/비트 라인 드라이버(506)는 제어 로직(512)에 의해 제어되고 전압 생성기(510)로부터 생성된 비트 라인 전압을 인가함으로써 하나 이상의 NAND 메모리 스트링(308)을 선택하도록 구성될 수 있다.
행 디코더/워드 라인 드라이버(508)는 제어 로직(512) 및 메모리 셀 어레이(301)의 선택/비선택 블록(304) 및 블록(304)의 선택/비선택 워드 라인(318)에 의해 제어 신호에 따라 제어되도록 구성될 수 있다. 행 디코더/워드 라인 드라이버(508)는 전압 생성기(510)로부터 생성된 워드 라인 전압을 사용하여 워드 라인(318)을 구동하도록 추가로 구성될 수 있다. 일부 구현에서, 행 디코더/워드 라인 드라이버(508)는 또한 전압 생성기(510)로부터 생성된 SSG 전압 및 DSG 전압을 사용하여 SSG 라인(315) 및 DSG 라인(313)을 선택/비선택 및 구동할 수 있다.
전압 생성기(510)는 아래에서 상세히 설명되는 바와 같이, 제어 로직(512)에 의해 제어되고 다양한 워드 라인 전압(예를 들어, 판독 전압, 프로그램 전압, 통과 전압, 검증 전압), SSG 전압(예를 들어, 선택/비선택 전압), DSG 전압( 예를 들어, 선택/비선택 전압), 비트 라인 전압(예를 들어, 접지 전압), 및 메모리 셀 어레이(301)에 공급될 소스 라인 전압(예를 들어, 접지 전압)을 생성한다.
제어 로직(512)은 위에서 설명된 각각의 주변 회로에 결합될 수 있고 각각의 주변 회로의 동작을 제어하도록 구성될 수 있다. 레지스터(514)는 제어 로직(512)에 결합될 수 있고 상태 레지스터, 커맨드 레지스터, 및 상태 정보, 커맨드 연산 코드(OP 코드), 및 각 주변 회로의 동작을 제어하기 위한 커맨드 주소를 저장하기 위한 주소 레지스터를 포함할 수 있다.
일부 구현에서, 제어 로직(512)은 메모리 제어기(예를 들어, 도 1의 메모리 제어기(106))에 의해 발행된 프로그램 커맨드를 수신할 수 있고 제어 신호를 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506) 및 전압 생성기(510)와 같은 다양한 주변 회로에 전송하여 선택 워드 라인(318)에 결합된 선택 메모리 셀(306)에 대한 프로그램 동작을 개시할 수 있다. 본 개시내용의 범위와 일치하여, 진행중인 프로그램 동작 동안 메모리 제어기에 의해 발행된 인터럽트 커맨드를 수신하는 것에 응답하여, 제어 로직(512)은 NAND 메모리 스트링(308)의 반도체 채널(420)에서 음의 결합 전위로 인한 NAND 메모리 스트링(308)의 반도체 채널(420)의 정공의 축적을 피하기 위해 NAND 메모리 스트링(308)의 DSG 트랜지스터(312) 및/또는 SSG 트랜지스터(310)를 턴온하도록 적어도 행 디코더/워드 라인 드라이버(508)에 제어 신호를 송신할 수 있다. 이어서, 제어 로직(512)은 프로그램 동작을 일시중단하고 인터럽트 커맨드에 의해 트리거된 다른 동작(예를 들어, 다른 페이지에서 판독 동작)을 개시하기 위해 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506) 및 전압 생성기(510)와 같은 다양한 주변 회로에 제어 신호를 송신할 수 있다. 일부 구현에서, 레지스터(514)는 프로그래밍 페이지, 프로그램 통과, 및 프로그램 동작이 일시중단되는 프로그램/검증 사이클 등과 같은 일시중단된 프로그램 동작의 정보를 저장하도록 구성되며, 이는 일시중단된 프로그램 동작을 재개하는 데 필요하다. 일부 구현에서, 제어 로직(512)은 레지스터(514)의 상태 레지스터로부터 다른 동작의 상태를 체크하도록 구성된다. 다른 동작(예를 들어, 판독 동작)의 완료에 응답하여, 제어 로직(512)은 레지스터(514)에 저장된 일시중단된 프로그램 동작의 정보를 검색하고 제어 신호를 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 디코더(506), 및 전압 생성기(510)와 같은 다양한 주변 회로에 송신하여 일부 구현에 따라 레지스터(514)로부터 검색된 정보에 기반하여 일시중단된 판독 동작을 재개하도록 추가로 구성된다.
인터페이스(516)는 제어 로직(512)에 결합될 수 있고, 메모리 제어기(예를 들어, 도 1의 메모리 제어기(106))로부터 수신된 제어 커맨드를 제어 로직(512)에 그리고 제어 로직(512)으로부터 수신된 상태 정보를 메모리 제어기로 버퍼링하고 릴레이하기 위한 제어 버퍼로서 작용할 수 있다. 인터페이스(516)는 또한 데이터 버스(518)를 통해 열 디코더/비트 라인 드라이버(506)에 결합될 수 있고 데이터 입력/출력(I/O) 인터페이스 및 데이터 버퍼로서 작용하여 메모리 셀 어레이(301)로 데이터를 버퍼링하고 메모리 셀 어레이(301)로부터 릴레이할 수 있다.
도 6은 인터럽트에 응답하여 일시중단된 프로그램 동작의 방식을 예시한다. 도 7은 도 6의 프로그램 동작 방식의 파형도를 예시한다. 도 6에 도시된 바와 같이, 선택 워드 라인에 결합된 선택 메모리 셀을 프로그램하기 위해, 하나 이상의 프로그램/검증 사이클(N-1, N, N+1, ...)은 순차적으로 프로그램 동작에 포함된다. 프로그램 동작 동안, 임의의 프로그램/검증 사이클에서, 프로그램 전압(예를 들어, Vpgm_n-1, Vpgm_n 또는 Vpgm_n+1)은 선택 워드 라인에 인가되어 선택 워드 라인에 결합된 선택 메모리 셀을 프로그래밍한 다음, 검증 전압(예를 들어, Vvf_n-1, Vvf_n, 또는 Vvf_n+1)을 인가하여 각각의 프로그램된 메모리 셀의 임계 전압이 검증 전압에 도달하는지 여부를 체크한다. 하나 이상의 메모리 셀(검증-실패 메모리 셀)이 검증을 통과하지 못한 경우, 즉 임계 전압이 검증 전압보다 낮으면, 후속 프로그램/검증 사이클은 증가된 프로그램으로 검증-실패 메모리 셀에 인가된다.
인터럽트, 예를 들어 판독 동작을 수행하라는 호스트로부터의 명령이 프로그램 동작 동안 발생하면, 인터럽트 커맨드가 발행되어 프로그램 동작을 일시중단시킨다. 도 6에 도시된 바와 같이 프로그램 전압(Vpgm_n)을 인가하면서 인터럽트 커맨드가 발행되면, 프로그램 동작은 프로그램 전압이 완전히 방전된 후 동일한 프로그램/검증 사이클에서 검증 전압(Vvf_n)을 인가하지 않고 일시중단된다. 이어서, 프로그램 동작은 인터럽트에 의해 트리거된 다른 동작이 종료될 때까지 일시중단 상태(파선으로 표현됨)에 진입한다. 프로그램 동작이 재개되면, 동일한 프로그램/검증 사이클의 대응 검증 전압은 인가되어 이 확장된 프로그램/검증 사이클을 종료시킨다. 일시중단 상태의 지속기간은 일부 구현에 따라 인터럽트에 의해 트리거된 다른 동작의 지속기간에 따른다.
예를 들어, 도 7에 도시된 바와 같이, 선택 메모리 셀을 프로그래밍하기 위한 프로그램 전압(Vpgm)은 인터럽트 커맨드가 수신되는 시간(t1)과 시간(t2) 사이에 선택 워드 라인(SEL WL)에 먼저 램프 업되어 인가되고, 프로그램 전압은 시간(t2)과 시간(t3) 사이에서 방전되고 램프 다운(ramp down)된다. 시간(t2) 이후, 프로그램 동작은 선택 워드 라인에 인가된 워드 라인 전압이 선택 메모리 셀(예를 들어, 선택 메모리 셀의 임계 전압보다 낮은 접지 전압(0V) 또는 공급 전압(Vdd(1.3V))을 턴오프하는 일시중단 상태로 진입한다. 유사하게, 각각의 비선택 워드라인(UNSEL WL)에서, 비선택 메모리 셀을 턴온하는 통과 전압(Vpass)은 시간(t2)부터 램프업되어 인가되고 시간(t3)까지 비선택 메모리 셀을 턴오프하는 워드라인 전압으로 방전되고, 이는 이후에 유지된다. 선택 메모리 스트링에 결합된 DSG 라인에 인가된 전압은 비선택 워드 라인에 인가된 전압과 동일한 파형을 따른다. SSG 라인에 인가되는 전압은 시간(t1)과 시간(t3) 사이에 항상 SSG 트랜지스터를 턴온하는 비선택 전압으로 유지되고 일시중단 상태에 있다. 비트 라인과 소스 라인은 시간(t1)과 시간(t3) 사이에 접지되고 일시중단 상태에 있어서, 각 메모리 스트링의 소스와 드레인은 접지된다.
도 9를 참조하면, 3D NAND 메모리 스트링(900)(예를 들어, NAND 메모리 스트링(308)의 예)이 도 7 및 도 8과 관련하여 위에서 설명된 방식 및 파형을 따르는 인터럽트 커맨드에 응답하여 일시중단된 판독 동작을 수행할 때, 일시중단 상태 동안, DSG 라인(908) 및 SSG 라인(906)에 각각 인가되는 비선택 전압에 의해 각각의 드레인 단부 및 소스 단부의 DSG 트랜지스터 및 SSG 트랜지스터가 턴오프되기 때문에, 3D NAND 메모리 스트링(900)의 채널(예를 들어, NAND 메모리 스트링(308)의 반도체 채널(420)에 대응)은 플로팅 상태이다. 기생 커패시터는 3D NAND 메모리 스트링(900)과 각각의 선택 또는 비선택 워드 라인(902 또는 904) 사이에 형성된다. 따라서, 선택 워드 라인(902) 상의 프로그램 전압의 방전 및 각각의 비선택 워드 라인(904) 상의 통과 전압의 방전은 일시중단 상태 동안 3D NAND 메모리 스트링(900)의 채널에서 음의 채널 결합 전위(914)를 형성하고, 이는 (예를 들어, 3D NAND 메모리 스트링(900)의 소스에 결합된 P-웰(414)로부터) 정공(916)을 이끌어 축적한다. 정공(916)은 채널에 축적되고 전하 트랩 층(예를 들어, NAND 메모리 스트링(308)의 대응하는 전하 트랩 층(424))은 프로그램 전압에 의해 프로그램된 선택 메모리 셀(파선 상자로 표현됨)의 임계 전압을 증가시키고, 이에 의해 프로그램 동작이 재개되면 선택 메모리 셀이 검증을 통과하도록 돕는다.
예를 들어, 도 8은 도 6의 프로그램 동작 이후의 메모리 셀의 임계 전압(Vth) 분포를 예시한다. 프로그램 동작은 1개의 소거 상태(E)와 7개의 프로그램 상태(P1 내지 P7)를 포함하는 8개의 상태로 메모리 셀을 프로그램한다. 프로그램 동작 일시중단이 제2 프로그램 상태(P2)로 프로그램되는 도 9에 도시된 축적된 정공(916)을 갖는 선택 메모리 셀을 가정한다. 정공(916)은 프로그램 상태 이후에 3D NAND 메모리 스트링(900)으로부터 방출될 수 있고, 도 8의 파선으로 표현된 바와 같이, 제2 프로그램 상태에서 선택 메모리 셀의 임계 전압 분포가 음으로 시프트되게 한다. 시프트된 임계 전압 분포가 제1 프로그램 상태와 중첩되는 경우, 제2 프로그램 상태에서 선택 메모리 셀을 판독할 때 FBC가 증가한다. 결과적으로, 도 6 및 도 7과 관련하여 상술한 인터럽트에 응답하는 프로그램 동작의 방식 및 파형은 후속 판독 동작에서 FBC를 증가시킬 수 있고 이러한 방식 및 파형을 구현하는 메모리 디바이스의 성능에 영향을 미칠 수 있으므로 바람직하지 않다.
본 개시내용의 범위와 일치하여, 음의 채널 결합 전위로 인한 정공 축적은 일시중단 상태에 진입하기 전에 메모리 스트링의 DSG 트랜지스터 및/또는 SSG 트랜지스터를 턴온함으로써 피할 수 있고, 이에 의해 FBC를 감소시키고 메모리 디바이스의 성능을 향상시킬 수 있다. 상술한 바와 같이, 정공 축적은 워드 라인 상의 통과 전압 및 프로그램 전압의 방전 동안 및/또는 이후 NAND 메모리 스트링의 양쪽 단부에 있는 DSG 트랜지스터 및 SSG 트랜지스터 둘 모두가 턴오프될 때 발생되는 음의 결합 채널 전위에 의해 야기된다. 따라서, DSG 트랜지스터 및 SSG 트랜지스터 중 적어도 하나를 턴온함으로써, 음의 결합 채널 전위가 차단될 수 있다. 또한, NAND 메모리 스트링의 채널이 개방될 때(예를 들어, DSG 트랜지스터 및/또는 SSG 트랜지스터와 그 사이의 메모리 셀을 턴온함으로써) NAND 메모리 스트링의 소스 및 드레인이 둘 모두가 접지되기 때문에, 임의의 축적된 정공은 채널에서 접지로 방출될 수 있다. 인터럽트에 응답하는 다양한 프로그램 동작 방식은 아래에서 상세히 설명된다. 다양한 방식들은 도 3, 도 4a 도 4b 및 도 5와 관련하여 위에서 설명된 메모리 디바이스(300)에 의해 구현될 수 있다. 일 예에서, 도 10은 본 개시내용의 일부 양태에 따른 인터럽트 커맨드에 응답하여 일시중단된 프로그램 동작의 방식을 예시하고, 도 11은 본 개시내용의 일부 양태들에 따른 도 10의 프로그램 동작 방식의 파형도를 예시한다. 다른 예에서, 도 12는 본 개시내용의 일부 양태에 따른 인터럽트 커맨드에 응답하여 일시중단된 프로그램 동작의 다른 방식을 예시하고, 도 13은 본 개시내용의 일부 양태들에 따른 도 12의 프로그램 동작 방식의 파형도를 예시한다.
도 3, 도 4a 및 도 5에 도시된 바와 같이, 주변 회로(302)의 제어 로직(512)은 NAND 메모리 스트링(308)의 선택 메모리 셀(306)에 대한 프로그램 동작을 개시하도록 구성될 수 있다. 일부 구현에서, 제어 로직(512)은 인터페이스(516)를 통해 메모리 제어기(예를 들어, 메모리 제어기(106))로부터 프로그램 커맨드를 수신하고, 이에 응답하여 제어 신호를 적어도 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506), 및 전압 생성기(510)에 송신하여 선택 워드 라인(318)에 결합된 선택 메모리 셀(306)에 대한 프로그램 동작을 개시한다. 프로그램될 상태의 개수(즉, 각 메모리 셀(306), 예를 들어, SLC, MLC, TLC, QLC 등의 비트 개수)에 따라, 하나 이상의 프로그램 통과가 수행될 수 있다. 도 10에 도시된 바와 같이, 각 프로그램 통과에서, 하나 이상의 프로그램/검증 사이클(예를 들어, N-1, N, N+1, ...)은 순차적으로 프로그램 동작에 포함될 수 있다. 프로그램 동작 동안, 임의의 프로그램/검증 사이클에서, 프로그램 전압(즉, 전압 펄스 신호, 일명 프로그램 펄스, 예를 들어, Vpgm_n-1, Vpgm_n, 또는 Vpgm_n+1)은 선택 워드 라인(318)에 결합된 선택 메모리 셀(306)을 프로그램하기 위한 워드 라인 드라이버(508)에 의해 워드 라인(318)을 선택하기 위해 인가된다. 도 11에 도시된 바와 같이, 시간(t1)과 시간(t2) 사이에서, 워드 라인 드라이버(508)는 선택 메모리 셀(306)을 프로그램하기 위해 선택 워드 라인(318)에 프로그램 전압(Vpgm, 예를 들어, 20V)을 인가하도록 구성될 수 있다. 일부 구현에서, 워드 라인 드라이버(508)는 선택 메모리 셀(306)을 턴온하기 위해 선택 메모리 셀(306)의 임계 전압보다 클 뿐만 아니라 선택 메모리 셀(306)의 임계 전압을 프로그램 상태의 원하는 레벨로 증가시키기에 충분히 더 큰 레벨에 도달할 때까지 양의 바이어스 프로그램 전압을 램프업한다.
선택 워드 라인(318)에 프로그램 전압을 인가하는 것 외에, 워드 라인 드라이버(508)는 또한 NAND 메모리 스트링(308)에 결합된 다른 라인에 적절한 전압 신호를 인가하도록 구성될 수 있다. 도 11에 도시된 바와 같이, 시간(t1)과 시간(t2) 사이에, 워드 라인 드라이버(508)는 선택 워드 라인(318)에 프로그램 전압을 인가하는 동안 비선택 메모리 셀(306)을 턴온하기 위해 각각의 비선택 워드 라인(318)에 통과 전압(Vpass, 예를 들어, 10V)을 인가하도록 구성될 수 있다. 일부 구현에서, 양의 바이어스 통과 전압은 프로그램 전압보다 작지만, 여전히 비선택 메모리 셀들306)의 임계 전압보다 크다. 유사하게, 시간(t1)과 시간(t2) 사이에, 워드 라인 드라이버(508)는 선택 워드 라인(318)에 프로그램 전압을 인가하는 동안 DSG 트랜지스터(312)를 턴온하기 위해 DSG 선택 전압을 DSG 라인(313)에 인가하도록 추가로 구성될 수 있다. 일부 구현에서, 양의 바이어스 DSG 선택 전압은 프로그램 전압보다 작지만, 여전히 DSG 트랜지스터(312)의 임계 전압보다 크다. 대조적으로, 시간(t1)과 시간(t2) 사이에, 워드 라인 드라이버(508)는 SSG 트랜지스터(310)를 턴온하기 위해 SSG 비선택 전압을 SSG 라인(315)에 인가하도록 추가로 구성될 수 있다. 일부 구현에서, SSG 비선택 전압은 SSG 트랜지스터(310)의 임계 전압보다 낮은 접지 전압(0 V) 또는 공급 전압(Vdd)(예를 들어, 1.3 V)이다. 도 11에 도시된 바와 같이, 비트 라인(316) 및 소스 라인(314) 둘 모두는 접지될 수 있고, 예를 들어 그 위에 접지 전압(0V)을 갖는다.
다시 도 3, 도 4a 및 도 5를 참조하면, 진행 중인 프로그램 동작 동안, 주변 회로(302)의 제어 로직(512)은 예를 들어 메모리 제어기(예를 들어, 도 1의 메모리 제어기(106))로부터 인터럽트 커맨드를 수신하도록 구성될 수 있다. 일부 구현에 따르면, 인터럽트 커맨드는 인터럽트가 발생할 때 메모리 제어기에 의해 발행된다. 인터럽트는 이벤트가 적시에 프로세싱될 수 있도록 메모리 디바이스(300)에 의해 수행되는 진행중인 프로그램 동작을 인터럽트할 필요가 있는 호스트(예를 들어, 도 1의 호스트(108))에 의한 임의의 요청일 수 있다. 예를 들어, 현재 수행되는 프로그램 동작의 완료 직전에 판독 동작은 메모리 셀 어레이(301)의 다른 페이지(320)에 대해 수행되어야 할 수 있다. 임의의 적합한 인터럽트 이벤트가 먼저 다른 동작, 예를 들어 판독 동작을 수행하기 위해 진행 중인 프로그램 동작을 일시중단하도록 주변 회로(302)의 제어 로직(512)에 인터럽트 커맨드를 송신하기 위해 마이크로제어기를 트리거할 수 있다는 것이 이해된다. 일부 구현에서, 인터럽트는 선택 워드 라인(318)에 프로그램 전압을 인가하는 동안 발생한다. 즉, 주변 회로(302)의 제어 로직(512)은 일부 구현에 따라 워드 라인 드라이버(508)가 예를 들어 도 11에 도시된 바와 같이 시간(t1)과 시간(t2) 사이에 선택 워드 라인(318)에 프로그램 전압을 인가할 때 인터럽트 커맨드를 수신한다. 인터럽트(및 인터럽트 커맨드의 수신)가 모든 프로그램/검증 사이클(제1 사이클, 마지막 사이클 또는 임의의 중간 사이클 포함) 또는 단일 프로그램/검증 사이클에서 발생할 수 있다는 것이 이해된다.
음의 채널 결합 전위 및 정공 축적을 피하기 위해, 인터럽트에 응답하여(예를 들어, 인터럽트 커맨드를 수신함으로써) 도 6 및 도 7에서 전술한 기존 프로그램 일시중단 방식과 상이하게, 주변 회로(302)는 프로그램 동작을 일시중단하기 전에 DSG 트랜지스터(312) 또는 SSG 트랜지스터(310) 중 적어도 하나를 턴온하도록 구성될 수 있고; 적어도 DSG 트랜지스터(312) 또는 SSG 트랜지스터(310)를 턴온하는 동안, 주변 회로(302)는 또한 선택 메모리 셀(306), 및 선택 메모리 셀(306)과 적어도 DSG 트랜지스터(312) 또는 SSG 트랜지스터(310) 사이의 각각의 비선택 메모리 셀(306)을 턴온하도록 구성될 수 있다. 다시 말해서, 음의 채널 결합 전위를 차단하고/하거나 축적된 정공을 방출할 수 있는 "클린(clean)" 프로세스가 프로그램 일시중단 상태 이전에 수행될 수 있다. 일부 구현에서, 주변 회로(302)의 제어 로직(512)은 제어 신호를 적어도 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506), 및 전압 생성기(510)에 송신하여 아래에서 상세히 설명되는 바와 같이 클린 프로세스를 수행한다.
본 개시내용의 일부 양태에 따르면, 도 10 및 도 11에 도시된 바와 같이, 클린 프로세스는 프로그램 펄스의 완료 후, 즉 선택 워드 라인(318) 상의 프로그램 전압(Vpgm)의 방전 후에 수행될 수 있다. 프로그램 전압보다 작은 통과 전압(Vpass)은 선택 워드 라인(318)에서 프로그램 전압을 방전한 후 선택 메모리 셀(306)을 다시 턴온하기 위해 선택 워드 라인(318)에 인가될 수 있다. 도 11에 도시된 바와 같이, 워드 라인 드라이버(508)는 시간(t2)과 시간(t3) 사이에 선택 워드 라인(318) 상의 프로그램 전압(Vpgm)을 방전하도록 구성되어, 시간(t3)과 시간(t4) 사이에 선택 워드 라인(318)에 인가된 워드 라인 전압(예를 들어, 접지 전압(0 V) 또는 공급 전압(예를 들어, 1.3V))이 선택 메모리 셀(306)의 임계 전압보다 낮을 수 있다. 따라서, 선택 메모리 셀(306)은 시간(t3)과 시간(t4) 사이에서 턴오프될 수 있다. 유사하게, 워드 라인 드라이버(508)는 시간(t2)와 시간(t3) 사이에서 각각의 비선택 워드 라인(318) 상의 통과 전압(Vpass)을 방전하도록 구성되어, 시간(t3)과 시간(t4) 사이에서 비선택 워드 라인(318)에 인가된 워드 라인 전압(예를 들어, 접지 전압(0 V) 또는 공급 전압 (예를 들어, 1.3V))은 선택 메모리 셀(306)의 임계 전압보다 낮을 수 있다. 따라서, 비선택 메모리 셀(306)은 시간(t3)과 시간(t4) 사이에서 턴오프될 수 있다. 마찬가지로, 워드 라인 드라이버(508)는 시간(t2)과 시간(t3) 사이에서 DSG 라인(313) 상의 DSG 선택 전압을 방전하도록 구성되어, 시간(t3)과 시간(t4) 사이에서 DSG 라인(313)에 인가된 DSG 비선택 전압(예를 들어, 접지 전압(0 V) 또는 공급 전압(예를 들어, 1.3 V))은 DSG 트랜지스터(312)의 임계 전압보다 낮을 수 있다. 따라서, DSG 트랜지스터(312)는 시간(t3)과 시간(t4) 사이에서 턴오프될 수 있다. 워드 라인 드라이버(508)는 시간(t3)과 시간(t4) 사이에서 SSG 트랜지스터(310)를 계속 턴오프시키기 위해 SSG 라인(315) 상의 SSG 비선택 전압(예를 들어, 접지 전압(0 V) 또는 공급 전압(예를 들어, 1.3V))을 유지하도록 추가로 구성될 수 있다.
시간(t3)과 시간(t4) 사이의 전압 레벨(즉, 선택 워드 라인(318) 상의 프로그램 전압의 방전 후)이 프로그램 일시중단 상태 동안 유지되는 도 6 및 7에서 전술된 방식 및 파형과 상이하게, 워드 라인 드라이버(508)는 시간(t4)과 시간(t6) 사이, 즉 선택 워드 라인(318) 상에서 프로그램 전압을 방전한 후 선택 메모리 셀(306)을 다시 턴온하도록 통과 전압(Vpass)을 선택 워드 라인(318)에 인가하도록 구성될 수 있다. 일부 구현에서, 통과 전압은 선택 메모리 셀(306)을 다시 턴온하기 위해 선택 메모리 셀(306)의 임계 전압보다 더 크지만, 다른 한편으로는 선택 메모리 셀(306)을 프로그램하지 않기 위해 프로그램 전압(Vpgm)보다 더 작다. 예를 들어, 시간(t4)와 시간(t6) 사이에서 선택 워드 라인(318)에 인가된 통과 전압은 프로그램하지 않고 선택 메모리 셀(306)을 턴온할 수 있는 한 시간(t1)과 시간(t3) 사이에서 비선택 워드 라인(318)에 인가된 통과 전압과 동일하거나 상이할 수 있다. 유사하게, 워드 라인 드라이버(508)는 또한 시간(t4)과 시간(t6) 사이, 즉 비선택 워드 라인(318)에서 통과 전압을 방전한 후에 비선택 메모리 셀(306)을 다시 턴온하기 위해 각각의 비선택 워드 라인(318)에 통과 전압(Vpass)을 인가하도록 구성될 수 있다.
도 11에 도시된 바와 같이, 워드 라인 드라이버(508)는 예를 들어 시간(t4)와 시간(t6) 사이에서 선택 워드 라인(318)에 통과 전압을 인가하는 동안 SSG 트랜지스터(310)를 턴온하기 위해 SSG 라인(315) 상의 SSG 트랜지스터(310)의 임계 전압보다 큰 SSG 선택 전압을 인가하도록 추가로 구성될 수 있다. 일부 구현에서, SSG 트랜지스터(310)는 선택 메모리 셀(306)을 턴오프한 후 잠시 동안, 예를 들어, 시간(t6과 t7) 사이에서 온 상태를 유지한다. 마찬가지로, 워드 라인 드라이버(508)는 예를 들어, 시간(t4)와 시간(t6) 사이에서 선택 워드 라인(318)에 통과 전압을 인가하는 동안 DSG 트랜지스터(312)를 다시 턴온하기 위해 DSG 라인(313) 상의 DSG 트랜지스터(312)의 임계 전압보다 큰 DSG 선택 전압을 인가하도록 추가로 구성될 수 있다. 일부 구현에서, DSG 트랜지스터(312)는 선택 메모리 셀(306)을 턴오프한 후 잠시 동안, 예를 들어, 시간(t6과 t7) 사이에서 온 상태를 유지한다.
결과적으로, 시간(t4)와 시간(t6) 사이의 시간 동안, NAND 메모리 스트링(308)의 채널(예를 들어, 반도체 채널(420))은 DSG 트랜지스터(312), 메모리 셀(306), 및 SSG 트랜지스터(310) 각각이 턴온됨에 따라 개방되어, 채널에 결합된 음의 채널 결합 전위(예를 들어, 도 9의 음의 채널 결합 전위(914))를 차단한다. 또한, NAND 메모리 스트링(308)의 개방 채널은 각각 소스 라인(314) 및 비트 라인(316)을 통해 접지되는 NAND 메모리 스트링(308)의 소스 및 드레인으로부터 임의의 축적된 정공(예를 들어, 도 9의 정공(916))을 방출할 수 있다. DSG 트랜지스터(312) 및 SSG 트랜지스터(310) 둘 모두가 도 11에 도시된 파형에 따라 턴온되지만, NAND 메모리 스트링(308)의 소스 및 드레인 둘 모두가 접지되어 있기 때문에, 일부 예들에서, DSG 트랜지스터(312) 및 SSG 트랜지스터(310) 중 하나를 턴온하는 것이 또한 음의 채널 결합 전위를 차단하고 채널로부터 축적된 정공을 방출하는 것이 이해된다. 따라서, 선택 메모리 셀(306)과 턴온된 DSG 트랜지스터(312) 및 SSG 트랜지스터(310) 사이의 비선택 메모리 셀(306)만이 턴온되어 선택 메모리 셀(306)에 축적된 홀이 방출되는 경로를 형성할 수 있다. 그럼에도 불구하고, DSG 트랜지스터(312)와 SSG 트랜지스터(310) 둘 모두를 턴온하고, 각각의 비선택 메모리 셀(306)을 턴온하는 것은 예를 들어 시간(t4)과 시간(t7) 사이의 더 짧은 기간으로 축적된 정공의 방출을 용이하게 할 수 있다.
본 개시내용의 일부 양태에 따르면, 도 12 및 도 13에 도시된 바와 같이, 클린 프로세스는 프로그램 펄스의 완료 이전에, 즉 선택 워드 라인(318) 상의 프로그램 전압(Vpgm)의 방전 동안 수행될 수 있다. 선택 워드 라인(318) 상의 프로그램 전압을 방전하는 동안 그리고 방전된 프로그램 전압(예를 들어, 통과 전압(Vpass))이 여전히 선택 메모리 셀(306)을 턴온할 때, DSG 트랜지스터(312) 및/또는 SSG 트랜지스터(310)는 턴온될 수 있다. 다시 말해서, 도 12에 도시된 바와 같이, 클린 프로세스(예를 들어, Vpass로 표현됨)는 도 10 및 도 11과 관련하여 전술된 방식과 비교하여 필요한 시간 사이클을 감소시키기 위해 프로그램 프로세스(예를 들어, Vpgm_n으로 표현됨)와 병합될 수 있다. 도 13에 도시된 바와 같이, 워드 라인 드라이버(508)는 시간(t2)과 시간(t5) 사이에서 선택 워드 라인(318) 상의 프로그램 전압(Vpgm)을 방전하도록 구성되어, 시간(t5) 이후 선택 워드 라인(318) 상에 인가된 워드 라인 전압(예를 들어, 접지 전압(0 V) 또는 공급 전압(예를 들어, 1.3V))은 선택 메모리 셀(306)의 임계 전압 미만보다 낮을 수 있다. 시간(t5) 이후, 즉 선택 워드 라인(318) 상의 프로그램 전압 방전 완료 후 SSG 라인(315)에 SSG 선택 전압을 인가하는 대신에, 워드 라인 드라이버(508)는 예를 들어, 시간(t3)과 시간(t5) 사이에서 선택 워드 라인(318) 사의 프로그램 전압을 방전하면서 SSG 트랜지스터(310)를 턴온하기 위해 SSG 라인(315) 상에 SSG 트랜지스터(310)의 임계 전압보다 큰 SSG 선택 전압을 인가하도록 구성될 수 있다. 도 11에 도시된 바와 같이, DSG 트랜지스터(312) 및 각각의 비선택 메모리 셀(306)은 또한 예를 들어 시간(t3)과 시간(t5) 사이에서 선택 워드 라인(318) 상의 프로그램 전압을 방전하는 동안 턴온될 수 있다. 일부 구현에서, DSG 트랜지스터(312) 및 SSG 트랜지스터(310) 각각은 선택 메모리 셀(306)을 턴오프한 후 잠시 동안, 예를 들어, 시간(t5와 t6) 사이에서 온을 유지한다.
일부 구현에서, 워드 라인 드라이버(508)는 방전된 프로그램 전압이 선택 메모리 셀(306)을 여전히 턴온할 때, 예를 들어 통과 전압(Vpass)이 될 때 SSG 선택 전압을 인가하도록 구성된다. 일부 구현에서, 통과 전압은 선택 메모리 셀(306)을 여전히 턴온시키기 위해 선택 메모리 셀(306)의 임계 전압보다 더 크다. 예를 들어, 시간(t3)과 시간(t4) 사이의 선택 워드 라인(318)의 통과 전압은 선택 메모리 셀(306)을 계속 턴온할 수 있는 한 시간(t3)과 시간(t4) 사이의 비선택 워드 라인(318)에 인가된 통과 전압과 동일하거나 상이할 수 있다. 다시 말해서, 선택 메모리 셀(306)이 여전히 턴온될 때 SSG 트랜지스터(310)는 턴온될 수 있다. 도 13에 도시된 바와 같이, DSG 트랜지스터(312) 및 각각의 비선택 메모리 셀(306)은 또한 시간(t3)과 시간(t5) 사이에서 턴온될 수 있다.
결과적으로, 시간(t3)과 시간(t5) 사이의 시간 동안, NAND 메모리 스트링(308)의 채널(예를 들어, 반도체 채널(420))은 DSG 트랜지스터(312), 메모리 셀(306), 및 SSG 트랜지스터(310) 각각이 턴온됨에 따라 개방되어, 채널에 결합된 음의 채널 결합 전위(예를 들어, 도 9의 음의 채널 결합 전위(914))를 차단한다. 또한, NAND 메모리 스트링(308)의 개방 채널은 각각 소스 라인(314) 및 비트 라인(316)을 통해 접지되는 NAND 메모리 스트링(308)의 소스 및 드레인으로부터 임의의 축적된 정공(예를 들어, 도 9의 정공(916))을 방출할 수 있다. DSG 트랜지스터(312) 및 SSG 트랜지스터(310) 둘 모두가 도 13에 도시된 파형에 따라 턴온되지만, NAND 메모리 스트링(308)의 소스 및 드레인 둘 모두가 접지되어 있기 때문에, 일부 예들에서, DSG 트랜지스터(312) 및 SSG 트랜지스터(310) 중 하나를 턴온하는 것이 또한 음의 채널 결합 전위를 차단하고 채널로부터 축적된 정공을 방출하는 것이 이해된다. 따라서, 선택 메모리 셀(306)과 턴온된 DSG 트랜지스터(312) 및 SSG 트랜지스터(310) 사이의 비선택 메모리 셀(306)만이 턴온되어 선택 메모리 셀(306)에 축적된 홀이 방출되는 경로를 형성할 수 있다. 그럼에도 불구하고, DSG 트랜지스터(312)와 SSG 트랜지스터(310) 둘 모두를 턴온하고, 각각의 비선택 메모리 셀(306)을 턴온하는 것은 축적된 정공의 방출을 용이하게 할 수 있다.
다시 도 10 및 도 12를 참조하면, 클린 프로세스가 완료된 후, 주변 회로(302)는 진행중인 프로그램 동작을 일시중단하도록 구성될 수 있다. 일부 구현에서, 제어 로직(512)은 일시중단된 프로그램 동작을 재개하는 데 필요한 프로그래밍 페이지 통과, 및 프로그램 동작이 일시중단되는 프로그램/검증 사이클 등과 같은 일시중단된 프로그램 동작의 정보를 레지스터(514)에 저장하도록 구성된다. 이어서, 제어 로직(512)은 메모리 셀 어레이(301)의 다른 페이지(320)에 대한 판독 동작을 수행하기 위해 수신된 인터럽트 커맨드에 의해 트리거되는 다른 동작을 수행하는 다른 주변 회로(302), 예를 들어 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506), 및 전압 생성기(510)에 제어 신호를 송신할 수 있다. 즉, 메모리 디바이스(300)는 클린 프로세스 후에 프로그램 일시중단 상태(파선으로 표현됨)에 진입할 수 있다.
인터럽트에 의해 트리거된 다른 동작의 완료에 응답하여, 주변 회로(302)는 일시중단된 프로그램 동작을 재개하도록 구성될 수 있다. 일부 구현에서, 제어 로직(512)은 레지스터(514)에 저장된 일시중단된 프로그램 동작의 정보를 검색하고 일부 구현에 따라 적어도 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506), 및 전압 생성기(510)에 제어 신호를 송신하여 레지스터(514)로부터 검색된 정보에 기반하여 일시중단된 프로그램 동작을 재개하도록 추가로 구성된다. 도 10 및 도 12에 도시된 바와 같이, 프로그램 동작이 재개되면, 동일한 프로그램/검증 사이클에서 검증 전압(예를 들어, Vvf_n-1, Vvf_n 또는 Vvf_n+1)은 각각의 프로그램된 메모리 셀(306)의 임계 전압이 검증 전압에 도달하는지 여부를 체크하기 위해 인가될 수 있다. 하나 이상의 메모리 셀(검증-실패 메모리 셀)이 검증을 통과하지 못한 경우, 즉 임계 전압이 검증 전압보다 낮으면, 후속 프로그램/검증 사이클은 증가된 프로그램으로 검증-실패 메모리 셀에 인가될 수 있다. 축적된 정공으로 인해 선택 메모리 셀(306)의 잘못된 검증을 야기할 수 있는 도 6 및 7에서 전술한 기존 방식과 비교하면, 선택 메모리 셀(306)의 검증은 축적된 정공에 의해 영향을 받지 않을 것이다. 따라서, 선택 메모리 셀(306)에 대한 후속 판독 동작 동안 메모리 디바이스(300)의 FBC 및 성능은 개선될 수 있다.
도 14는 본 개시내용의 일부 양태에 따른, 메모리 디바이스를 동작시키는 방법(1400)의 흐름도를 예시한다. 메모리 디바이스는 메모리 디바이스(300)와 같은 본원에 개시된 임의의 적합한 메모리 디바이스일 수 있다. 방법(1400)은 제어 로직(512) 및 행 디코더/워드 라인 드라이버(508)와 같은 주변 회로(302)에 의해 구현될 수 있다. 방법(1400)에 도시된 동작이 완전하지 않을 수 있고 다른 동작이 예시된 동작 중 임의의 것 이전, 이후, 또는 그 사이에 수행될 수 있다는 것이 이해된다. 또한, 일부 동작은 동시에 수행될 수 있거나, 도 14에 도시된 것과 다른 순서로 수행될 수 있다.
도 14를 참조하면, 방법(1400)은 프로그램 커맨드가 수신되는 동작(1402)에서 시작한다. 예를 들어, 제어 로직(512)은 인터페이스(516)를 통해 메모리 제어기(106)로부터 메모리 셀 어레이(301)의 선택 페이지(320)의 선택 메모리 셀(306)에 대한 프로그램 동작을 수신할 수 있다.
방법(1400)은 도 14에 도시된 바와 같이, 동작(1404)으로 진행하고, 여기서 프로그램 커맨드를 수신하는 것에 응답하여 프로그램 동작이 개시된다. 예를 들어, 제어 로직(512)은 선택 워드 라인(318)에 결합된 선택 메모리 셀(306)에 대한 프로그램 동작을 개시하기 위해 적어도 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506), 및 전압 생성기(510)에 제어 신호를 송신할 수 있다. 일부 구현에서, 도 15a 및 도 15b에 도시된 바와 같이, 워드 라인 드라이버(508)는 동작(1502)에서 선택 메모리 셀(306)을 프로그램하기 위해 선택 워드 라인(318)에 프로그램 전압을 인가한다.
방법(1400)은 도 14에 예시된 바와 같이 동작(1406)으로 진행하고, 여기서 프로그램 동작 동안 인터럽트 커맨드가 수신된다. 일부 구현에서, 인터럽트 커맨드는 선택 워드 라인에 프로그램 전압을 인가하는 동안 수신된다. 예를 들어, 진행 중인 프로그램 동작 동안, 제어 로직(512)은 메모리 제어기(106)로부터 인터럽트 커맨드를 수신할 수 있다. 인터럽트 커맨드는 인터럽트가 발생할 때 메모리 제어기(106)에 의해 발행될 수 있다. 인터럽트는 이벤트가 적시에 프로세싱될 수 있도록 진행 중인 프로그램 동작을 인터럽트할 필요가 있는 호스트(108)에 의한 임의의 요청일 수 있다.
방법(1400)은 도 14에 예시된 바와 같이 동작(1408)으로 진행하고 여기서 인터럽트 커맨드 수신에 응답하여, DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나가 턴온된다. 예를 들어, SSG 트랜지스터가 턴온될 수 있다. 일부 구현에서, 선택 메모리 셀 및 선택 메모리 셀과 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나 사이에 있는 비선택 메모리 셀은 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온하는 동안 턴온된다. 일부 구현에서, DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나가 턴온될 때 메모리 스트링의 드레인 또는 소스 중 적어도 하나는 접지된다. 예를 들어, 워드 라인 드라이버(508)는 선택 워드 라인(318)에 프로그램 전압을 인가한 후에 SSG 트랜지스터(310)를 턴온하기 위해 SSG 트랜지스터(310)에 결합된 SSG 라인(315)에 SSG 전압을 인가할 수 있다.
도 15a에 도시된 바와 같이, 일부 구현에서, 워드 라인 드라이버(508)는 동작(1504)에서 선택 워드 라인(318) 상의 프로그램 전압을 방전하고, 이어서 동작(1506)에서, 선택 워드 라인(318) 상의 프로그램 전압을 방전한 후 선택 메모리 셀(306)을 턴온하기 위해 선택 워드 라인(318)에 통과 전압을 인가한다. 일부 구현에서, 동작(1508)에서, 워드 라인 드라이버(508)는 선택 워드 라인(318)에 통과 전압을 인가하는 동안 SSG 트랜지스터(310)를 턴온하기 위해 SSG 라인(315)에 SSG 전압을 인가한다.
도 15b에 도시된 바와 같이, 일부 구현에서, 워드 라인 드라이버(508)는 동작(1504)에서 선택 워드 라인(318) 상의 프로그램 전압을 방전하고, 이어서 동작(1512)에서, 선택 워드 라인(318) 상의 프로그램 전압을 방전하는 동안 SSG 트랜지스터(310)를 턴온하기 위해 SSG 라인(315) 상에 SSG 전압을 인가한다. 예를 들어, 워드 라인 드라이버(508)는 방전된 프로그램 전압이 선택 메모리 셀(306)을 여전히 턴온할 때 SSG 전압을 인가할 수 있다.
일부 구현에서, 워드 라인 드라이버(508)는 또한 선택 워드 라인(318)에 프로그램 전압을 인가하고 그리고 SSG 라인(315)에 SSG 전압을 인가하는 동안 비선택 메모리 셀(306)을 턴온하기 위해 비선택 메모리 셀(306)에 결합된 비선택 워드 라인(318)에 통과 전압을 인가한다.
방법(1400)은 도 14에 예시된 바와 같이 동작(1410)으로 진행하고, 여기서 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온한 후에 프로그램 동작이 일시중단된다. 예를 들어, 제어 로직(512)은 일시중단된 프로그램 동작의 정보를 레지스터(514)에 저장할 수 있고, 이어서 제어 신호를 적어도 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506), 및 전압 생성기(510)에 송신하여 진행중인 프로그램 동작을 일시중단하고 수신된 인터럽트 커맨드에 의해 트리거된 다른 동작(예를 들어, 판독 동작)을 수행할 수 있다.
방법(1400)은 도 14에 예시된 바와 같이 동작(1412)으로 진행하고, 여기서 인터럽트 커맨드에 의해 트리거된 다른 동작의 완료에 응답하여, 프로그램 동작이 재개된다. 예를 들어, 다른 동작의 완료에 응답하여, 제어 로직(512)은 레지스터(514)에 저장된 일시중단된 프로그램 동작의 정보를 검색하고 제어 신호를 행 디코더/워드 라인 드라이버(508), 열 디코더/비트 라인 드라이버(506), 및 전압 생성기(510)에 송신하여 레지스터(514)로부터 검색된 정보에 기반하여 일시중단된 프로그램 동작을 재개할 수 있다.
본 개시내용의 일 양태에 따르면, 메모리 디바이스는 DSG 트랜지스터, 복수의 메모리 셀, 및 SSG 트랜지스터를 포함하는 메모리 스트링, 및 메모리 스트링에 결합된 주변 회로를 포함한다. 주변 회로는 복수의 메모리 셀 중 선택 메모리 셀에 대한 프로그램 동작 동안 인터럽트에 응답하여 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온시키도록 구성된다. 주변 회로는 또한 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온한 후 프로그램 동작을 일시중단하도록 구성된다.
일부 구현에서, 주변 회로는 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온하면서 복수의 메모리 셀 중 선택 메모리 셀, 및 비선택 메모리 셀을 턴온하도록 추가로 구성된다. 비선택 메모리 셀은 선택 메모리 셀과 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나 사이에 있을 수 있다.
일부 구현에서, DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나가 턴온될 때 메모리 스트링의 드레인 또는 소스 중 적어도 하나는 접지된다.
일부 구현에서, 주변 회로는 인터럽트에 의해 트리거된 다른 동작의 완료에 응답하여, 프로그램 동작을 재개하도록 추가로 구성된다. 일부 구현에서, 다른 동작은 판독 동작을 포함한다.
일부 구현에서, 주변 회로는 SSG 트랜지스터를 턴온하도록 구성된다.
일부 구현에서, 메모리 디바이스는 선택 메모리 셀에 결합된 선택 워드 라인, 및 SSG 트랜지스터에 결합된 SSG 라인을 더 포함한다. 일부 구현에서, 주변 회로는 선택 메모리 셀을 프로그램하기 위해 선택 워드 라인 상에 프로그램 전압을 인가하고, 선택 워드 라인 상에 프로그램 전압을 인가한 후에 SSG 트랜지스터를 턴온하기 위해 SSG 라인 상에 SSG 전압을 인가하도록 구성된 워드 라인 드라이버를 포함한다.
일부 구현에서, 메모리 디바이스는 복수의 메모리 셀 중 비선택 메모리 셀에 결합된 비선택 워드 라인을 더 포함한다. 일부 구현에서, 워드 라인 드라이버는 선택 워드 라인에 프로그램 전압을 인가하는 동안 그리고 SSG 라인에 SSG 전압을 인가하는 동안 비선택 워드 라인에 통과 전압을 인가하여 비선택 메모리 셀을 턴온하도록 추가로 구성된다.
일부 구현에서, 워드 라인 드라이버는 선택 워드 라인 상의 프로그램 전압을 방전하고, 선택 워드 라인 상의 프로그램 전압을 방전한 후 선택 메모리 셀을 턴온하기 위해 선택 워드 라인 상에 통과 전압을 인가하고, 선택 워드 라인에 통과 전압을 인가하는 동안 SSG 라인에 SSG 전압을 인가하도록 추가로 구성된다.
일부 구현에서, 워드 라인 드라이버는 선택 워드 라인 상의 프로그램 전압을 방전하고, 선택 워드 라인 상의 프로그램 전압을 방전하는 동안 SSG 라인 상에 SSG 전압을 인가하도록 추가로 구성된다.
일부 구현에서, 워드 라인 드라이버는 방전된 프로그램 전압이 여전히 선택 메모리 셀을 턴온할 때 SSG 전압을 인가하도록 더 구성된다.
일부 구현에서, 인터럽트는 선택 워드 라인에 프로그램 전압을 인가하는 동안 발생한다.
본 개시내용의 다른 양태에 따르면, 시스템은 데이터를 저장하도록 구성된 메모리 디바이스, 메모리 디바이스에 결합된 메모리 제어기, 및 시스템을 호스트에 결합하도록 구성된 커넥터를 포함한다. 메모리 디바이스는 DSG 트랜지스터, 복수의 메모리 셀, SSG 트랜지스터를 포함하는 메모리 스트링, 및 메모리 스트링에 결합된 주변 회로를 포함한다. 주변 회로는 복수의 메모리 셀 중 선택 메모리 셀에 대한 프로그램 동작을 개시하고, 프로그램 동작 동안 인터럽트 커맨드를 수신하도록 구성된다. 주변 회로는 또한 인터럽트 커맨드를 수신하는 것에 응답하여, DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온하도록 구성된다. 주변 회로는 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온한 후에 프로그램 동작을 일시중단하도록 더 구성된다. 메모리 제어기는 프로그램 동작을 개시하기 위해 주변 회로에 프로그램 커맨드를 전송하고, 프로그램 커맨드 이후에 인터럽트 커맨드를 주변 회로에 전송하도록 구성된다.
일부 구현에서, 시스템은 SSD 또는 메모리 카드이다.
본 개시내용의 또 다른 양태에 따르면, 메모리 디바이스를 동작시키는 방법이 제공된다. 메모리 디바이스는 DSG 트랜지스터, 복수의 메모리 셀, 및 SSG 트랜지스터를 포함하는 메모리 스트링을 포함한다. 프로그램 동작은 복수의 메모리 셀 중 선택 메모리 셀에 대해 개시된다. 인터럽트 커맨드는 프로그램 동작 동안 수신된다. 인터럽트 커맨드를 수신하는 것에 응답하여, DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나가 턴온된다. 프로그램 동작은 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온한 후에 일시중단된다.
일부 구현에서, 복수의 메모리 셀 중 선택 메모리 셀 및 비선택 메모리 셀은 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온하는 동안 턴온된다. 비선택 메모리 셀은 선택 메모리 셀과 DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나 사이에 있을 수 있다.
일부 구현에서, DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나가 턴온될 때 메모리 스트링의 드레인 또는 소스 중 적어도 하나는 접지된다.
일부 구현에서, 인터럽트 커맨드에 의해 트리거된 다른 동작의 완료에 응답하여, 프로그램 동작은 재개된다. 일부 구현에서, 다른 동작은 판독 동작을 포함한다.
일부 구현에서, DSG 트랜지스터 또는 SSG 트랜지스터 중 적어도 하나를 턴온하기 위해, DSG 트랜지스터가 턴온된다.
일부 구현에서, 프로그램 전압은 선택 메모리 셀을 프로그램하기 위해 선택 메모리 셀에 결합된 선택 워드 라인에 인가되고, SSG 전압은 선택 워드 라인 상에 프로그램 전압을 인가한 후 SSG 트랜지스터를 턴온하기 위해 SSG 트랜지스터에 결합된 SSG 라인 상에 인가된다.
일부 구현에서, 통과 전압은 선택 워드 라인에 프로그램 전압을 인가하는 동안 그리고 SSG 라인에 SSG 전압을 인가하는 동안 비선택 메모리 셀을 턴온하기 위해 복수의 메모리 셀 중 비선택 메모리 셀에 결합된 비선택 워드 라인에 인가된다.
일부 구현에서, 프로그램 전압은 선택 워드 라인에서 방전되고, 통과 전압은 선택 워드 라인 상의 프로그램 전압을 방전한 후 선택 메모리 셀을 턴온하기 위해 선택 워드 라인 상에 인가되고, SSG 전압은 선택 워드 라인에 통과 전압을 인가하는 동안 SSG 라인에 인가된다.
일부 구현에서, 선택 워드 라인 상의 프로그램 전압은 방전되고, SSG 전압은 선택 워드 라인 상의 프로그램 전압을 방전하는 동안 SSG 라인에 인가된다.
일부 구현에서, SSG 전압을 인가하기 위해, SSG 전압은 방전된 프로그램 전압이 선택 메모리 셀을 여전히 턴온할 때 인가된다.
일부 구현에서, 인터럽트 커맨드는 선택 워드 라인에 프로그램 전압을 인가하는 동안 수신된다.
특정 구현의 전술한 설명은 다양한 애플리케이션에 대해 쉽게 수정 및/또는 적응될 수 있다. 그러므로, 이러한 적응 및 수정은 본원에 제시된 지침 및 안내에 기반하여, 개시된 구현의 균등물의 의미 및 범위 내에 있는 것으로 의도된다.
본 개시내용의 폭 및 범위는 위에서 설명된 예시적인 구현 중 임의의 것에 의해 제한되어서는 안 되며, 다음의 청구범위 및 그 등가물들에 따라서만 정의되어야 한다.
Claims (26)
- 메모리 디바이스로서,
드레인 선택 게이트(DSG) 트랜지스터, 복수의 메모리 셀, 및 소스 선택 게이트(SSG) 트랜지스터를 포함하는 메모리 스트링(string); 및
상기 메모리 스트링에 결합된 주변 회로를 포함하고, 상기 주변 회로는:
상기 복수의 메모리 셀 중 선택 메모리 셀에서 프로그램 동작 동안 인터럽트에 응답하여, 상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나를 턴온(turn on)시키고; 그리고
상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나를 턴온한 후에 상기 프로그램 동작을 일시중단하도록 구성되는, 메모리 디바이스. - 제1항에 있어서,
상기 주변 회로는 상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나를 턴온시키는 동안 상기 복수의 메모리 셀 중 상기 선택 메모리 셀, 및 비선택 메모리 셀을 턴온하도록 추가로 구성되고, 상기 비선택 메모리 셀은 상기 선택 메모리 셀과 상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나 사이에 있는, 메모리 디바이스. - 제1항 또는 제2항에 있어서,
상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나가 턴온될 때 상기 메모리 스트링의 드레인 또는 소스 중 적어도 하나는 접지되는, 메모리 디바이스. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 주변 회로는 상기 인터럽트에 의해 트리거된 다른 동작의 완료에 응답하여, 상기 프로그램 동작을 재개하도록 추가로 구성되는, 메모리 디바이스. - 제4항에 있어서,
상기 다른 동작은 판독 동작을 포함하는, 메모리 디바이스. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 주변 회로는 상기 SSG 트랜지스터를 턴온하도록 구성되는, 메모리 디바이스. - 제6항에 있어서,
상기 선택 메모리 셀에 결합된 선택 워드 라인; 및
상기 SSG 트랜지스터에 결합된 SSG 라인을 더 포함하고,
상기 주변 회로는:
상기 선택 메모리 셀을 프로그램하기 위해 상기 선택 워드 라인에 프로그램 전압을 인가하고; 그리고
상기 선택 워드 라인에 상기 프로그램 전압을 인가한 후 상기 SSG 트랜지스터를 턴온하기 위해 상기 SSG 라인에 SSG 전압을 인가하도록 구성된 워드 라인 드라이버를 포함하는, 메모리 디바이스. - 제7항에 있어서,
상기 복수의 메모리 셀 중 비선택 메모리 셀에 결합된 비선택 워드 라인을 더 포함하고,
상기 워드 라인 드라이버는 상기 선택 워드 라인에 상기 프로그램 전압을 인가하는 동안 그리고 상기 SSG 라인에 상기 SSG 전압을 인가하는 동안 상기 비선택 메모리 셀을 턴온하기 위해 상기 비선택 워드 라인에 통과 전압을 인가하도록 추가로 구성되는, 메모리 디바이스. - 제7항 또는 제8항에 있어서,
상기 워드 라인 드라이버는:
상기 선택 워드 라인에서 상기 프로그램 전압을 방전하고;
상기 선택 워드 라인에서 상기 프로그램 전압을 방전한 후 상기 선택 메모리 셀을 턴온하기 위해 상기 선택 워드 라인에 통과 전압을 인가하고; 그리고
상기 선택 워드 라인에 상기 통과 전압을 인가하는 동안 상기 SSG 라인에 상기 SSG 전압을 인가하도록 추가로 구성되는, 메모리 디바이스. - 제7항 또는 제8항에 있어서,
상기 워드 라인 드라이버는:
상기 선택 워드 라인에서 상기 프로그램 전압을 방전하고; 그리고
상기 선택 워드 라인에서 상기 프로그램 전압을 방전하는 동안 상기 SSG 라인에 상기 SSG 전압을 인가하도록 추가로 구성되는, 메모리 디바이스. - 제10항에 있어서,
상기 워드 라인 드라이버는, 상기 방전된 프로그램 전압이 여전히 상기 선택 메모리 셀을 턴온할 때 상기 SSG 전압을 인가하도록 추가로 구성되는, 메모리 디바이스. - 제7항 내지 제11항 중 어느 한 항에 있어서,
상기 인터럽트는 상기 선택 워드 라인에 상기 프로그램 전압을 인가하는 동안 발생하는, 메모리 디바이스. - 시스템으로서,
데이터를 저장하도록 구성된 메모리 디바이스 및 상기 메모리 디바이스에 결합된 메모리 제어기를 포함하고,
상기 메모리 디바이스는:
드레인 선택 게이트(DSG) 트랜지스터, 복수의 메모리 셀, 및 소스 선택 게이트(SSG) 트랜지스터를 포함하는 메모리 스트링; 및
상기 메모리 스트링에 결합된 주변 회로를 포함하고, 상기 주변 회로는:
상기 복수의 메모리 셀 중 선택 메모리 셀에 대해 프로그램 동작을 개시하고;
상기 프로그램 동작 동안 인터럽트 커맨드(interrupt command)를 수신하고;
상기 인터럽트 커맨드를 수신하는 것에 응답하여, 상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나를 턴온하고; 그리고
상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나를 턴온한 후에 상기 프로그램 동작을 일시중단하도록 구성되고;
상기 메모리 제어기는:
상기 프로그램 동작을 개시하기 위해 상기 주변 회로에 프로그램 커맨드를 전송하고;
상기 프로그램 커맨드 이후에 상기 인터럽트 커맨드를 상기 주변 회로로 전송하도록 구성되고;
상기 시스템을 호스트에 결합하도록 구성된 커넥터를 포함하는, 시스템. - 제13항에 있어서,
상기 시스템은 솔리드-스테이트 드라이브(SSD: Solid-State Drive) 또는 메모리 카드인, 시스템. - 드레인 선택 게이트(DSG) 트랜지스터, 복수의 메모리 셀, 및 소스 선택 게이트(SSG) 트랜지스터를 포함하는 메모리 스트링을 포함하는 메모리 디바이스를 동작시키는 방법으로서,
상기 복수의 메모리 셀 중 선택 메모리 셀에 대해 프로그램 동작을 개시하는 단계;
상기 프로그램 동작 동안 인터럽트 커맨드를 수신하는 단계;
상기 인터럽트 커맨드를 수신하는 단계에 응답하여, 상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나를 턴온하는 단계; 및
상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나를 턴온한 후에 상기 프로그램 동작을 일시중단하는 단계를 포함하는, 방법. - 제15항에 있어서,
상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나를 턴온시키는 동안 상기 복수의 메모리 셀 중 상기 선택 메모리 셀 및 비선택 메모리 셀을 턴온하는 단계를 더 포함하고, 상기 비선택 메모리 셀은 상기 선택 메모리 셀과 상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나 사이에 있는, 방법. - 제15항 또는 제16항에 있어서,
상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나가 턴온될 때 상기 메모리 스트링의 드레인 또는 소스 중 적어도 하나는 접지되는, 방법. - 제15항 내지 제17항 중 어느 한 항에 있어서,
상기 인터럽트 커맨드에 의해 트리거된 다른 동작의 완료에 응답하여, 상기 프로그램 동작을 재개하는 단계를 더 포함하는, 방법. - 제18항에 있어서,
상기 다른 동작은 판독 동작을 포함하는, 방법. - 제15항 내지 제19항 중 어느 한 항에 있어서,
상기 DSG 트랜지스터 또는 상기 SSG 트랜지스터 중 적어도 하나를 턴온하는 단계는 상기 DSG 트랜지스터를 턴온하는 단계를 포함하는, 방법. - 제20항에 있어서,
상기 선택 메모리 셀을 프로그램하기 위해 상기 선택 메모리 셀에 결합된 선택 워드 라인에 프로그램 전압을 인가하는 단계; 및
상기 선택 워드 라인에 상기 프로그램 전압을 인가한 후 상기 SSG 트랜지스터를 턴온하기 위해 상기 SSG 트랜지스터에 결합된 SSG 라인에 SSG 전압을 인가하는 단계를 더 포함하는, 방법. - 제21항에 있어서,
상기 선택 워드 라인에 상기 프로그램 전압을 인가하는 동안 그리고 상기 SSG 라인에 상기 SSG 전압을 인가하는 동안 비선택 메모리 셀을 턴온하기 위해 상기 복수의 메모리 셀 중 상기 비선택 메모리 셀에 결합된 비선택 워드 라인에 통과 전압을 인가하는 단계를 더 포함하는, 방법. - 제21항 또는 제22항에 있어서,
상기 선택 워드 라인에서 상기 프로그램 전압을 방전하는 단계;
상기 선택 워드 라인에서 상기 프로그램 전압을 방전한 후 상기 선택 메모리 셀을 턴온하기 위해 상기 선택 워드 라인에 통과 전압을 인가하는 단계; 및
상기 선택 워드 라인에 상기 통과 전압을 인가하는 동안 상기 SSG 라인에 상기 SSG 전압을 인가하는 단계를 더 포함하는, 방법. - 제21항 또는 제22항에 있어서,
상기 선택 워드 라인에서 상기 프로그램 전압을 방전하는 단계; 및
상기 선택 워드 라인에서 상기 프로그램 전압을 방전하는 동안 상기 SSG 라인에 상기 SSG 전압을 인가하는 단계를 더 포함하는, 방법. - 제24항에 있어서,
상기 SSG 전압을 인가하는 단계는 방전된 프로그램 전압이 여전히 상기 선택 메모리 셀을 턴온할 때 상기 SSG 전압을 인가하는 단계를 포함하는, 방법. - 제21항 내지 제25항 중 어느 한 항에 있어서,
상기 인터럽트 커맨드는 상기 선택 워드 라인에 상기 프로그램 전압을 인가하는 동안 수신되는, 방법.
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