KR20160071951A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 장치의 동작을 다수의 구간들로 세분화하고, 상기 구간들에 상태 코드들을 설정하는 단계; 수신된 명령에 따라 동작을 수행하는 단계; 일시 중단 명령이 수신되면 상기 동작을 중단하고, 상기 상태 코드들 중 중단된 구간에 대응되는 상태 코드를 저장하는 단계; 및 재개 명령이 수신되면 상기 저장된 상태 코드에 따라 상기 중단된 구간부터 동작을 수행하는 단계를 포함하는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 장치의 일시 중단 및 재개 동작에 관한 것이다.
반도체 장치는 데이터가 저장되는 다수의 메모리 블록들을 포함하며, 제어장치로부터 입력된 명령(command)에 따라 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행한다.
프로그램, 리드 또는 소거 동작 중, 제어장치로부터 일시 중단 명령이 입력되면, 반도체 장치는 수행하고 있던 동작을 중단하고, 이후에 재개 명령이 입력되면 중단되었던 동작을 처음부터 다시 수행한다.
예를 들어, 소거 동작은 선택된 메모리 블록에 포함된 메모리 셀들을 소거하는 단계와 소거된 메모리 셀들을 소프트 프로그램하는 단계를 포함할 수 있으며, 메모리 셀들을 소거하는 단계와 소프트 프로그램하는 단계도 세분화된 다양한 단계들을 포함할 수 있다. 만약, 소프트 프로그램 동작이 수행중일 때, 일시 중단 명령이 입력되면 수행중이던 소프트 프로그램 동작이 중단된다. 이후에, 재개 명령이 입력되면 소거 동작이 처음부터 다시 시작되기 때문에, 소거가 완료된 메모리 셀들이 과소거될 수 있다. 이러한 경우, 메모리 셀들의 문턱전압 분포가 넓어질 수 있고, 이로 인해 후속 수행되는 프로그램 동작시간 또한 증가할 수 있다.
본 발명의 실시예는 반도체 장치의 동작시간을 단축할 수 있는 반도체 장치 및 이의 동작 방법에 관한 것이다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 반도체 장치의 동작을 다수의 구간들로 세분화하고, 상기 구간들에 상태 코드들을 설정하는 단계; 수신된 명령에 따라 동작을 수행하는 단계; 일시 중단 명령이 수신되면 상기 동작을 중단하고, 상기 상태 코드들 중 중단된 구간에 대응되는 상태 코드를 저장하는 단계; 및 재개 명령이 수신되면 상기 저장된 상태 코드에 따라 상기 중단된 구간부터 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 소거 동작을 다수의 구간들로 세분화하고, 상기 구간들에 상태 코드들을 설정하는 단계; 소거 명령이 수신되면, 상기 소거 동작을 수행하는 단계; 일시 중단 명령이 수신되면 상기 소거 동작을 중단하고, 상기 상태 코드들 중 중단된 구간에 대응되는 상태 코드를 저장하는 단계; 및 재개 명령이 수신되면 상기 저장된 상태 코드에 따라 상기 중단된 구간부터 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 데이터가 저장되는 메모리 블록들;
상기 메모리 블록들 중 선택된 메모리 블록의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로; 및 일시 중단 명령이 수신되면 상기 선택된 메모리 블록에 수행되는 동작을 중단하고 상기 중단된 동작에 대한 상태 코드를 지정된 메모리 블록에 저장하며, 재개 명령이 수신되면 상기 지정된 메모리 블록에 저장된 상태 코드에 따라 상기 선택된 메모리 블록의 중단된 동작을 수행하도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 노말 데이터가 저장되는 제1 메모리 블록; 중단된 동작에 대한 상태 코드가 저장되는 제2 메모리 블록; 상기 제1 메모리 블록의 프로그램, 리드 또는 소거 동작을 수행하고, 상기 상태 코드를 상기 제2 메모리 블록에 저장하거나 제2 메모리 블록으로부터 상기 상태 코드를 리드하도록 구성된 주변회로; 및 상기 제1 메모리 블록에 수행중인 동작이 일시적으로 중단되면, 상기 상태 코드가 상기 제2 메모리 블록에 저장되도록 하고, 상기 상태 코드에 따라 상기 중단된 동작이 재개되도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 기술은 반도체 장치의 동작 중 일시 중단 명령에 의해 중단된 동작을 재개 명령에 의해 다시 수행하는 경우, 동작시간을 단축할 수 있으며, 중복 동작을 회피함으로써 반도체 장치의 스트레스를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 회로도이다.
도 4는 제어회로를 구체적으로 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 6은 소거 동작시 수행되는 다양한 단계들을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 9는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 반도체 장치(1100)와, 반도체 장치(1100)를 제어하는 제어장치(1200)를 포함한다. 예를 들면, 제어장치(1200)는 명령신호(CMD) 및 어드레스(ADD)를 반도체 장치(1100)에 전송하고, 반도체 장치(1100)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 프로그램, 리드 및 소거 동작을 수행하며, 반도체 장치(1100)와 제어장치(1200)는 데이터(DATA)를 서로 주고받기도 한다.
또한, 제어장치(120)는 반도체 장치(1100)가 프로그램, 리드 또는 소거 동작을 수행하는 도중에 반도체 장치(1100)에 일시 중단 명령(command)을 전달할 수 있으며, 동작을 다시 시작하도록 하는 재개 명령을 전달할 수 있다. 반도체 장치(1100)는, 일시 중단 명령이 수신되면 선택된 메모리 블록에 수행중이던 프로그램, 리드 또는 소거 동작 상태를 나타내는 상태 코드를 저장하고, 재개 명령이 수신되면 저장된 상태 코드에 따라 중단되었던 동작을 이어서 수행한다. 즉, 재개 명령이 수신되면, 반도체 장치(1100)는 중단되었던 동작을 처음부터 다시 수행하지 않고, 중단된 단계에서 이어서 수행한다. 상술한 반도체 장치(1100)를 구체적으로 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램, 리드 및 소거 동작을 수행하는 주변회로(120)와, 주변회로(120)를 제어하는 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들을 포함한다. 메모리 블록들은 다수의 셀 스트링들을 포함하는데, 셀 스트링들은 메모리 셀들의 배열 방향에 따라 2차원 또는 3차원 구조로 구현될 수 있다. 2차원 구조는 기판에 평행한 방향으로 메모리 셀들이 배열된 구조를 의미하며, 3차원 구조는 기판에 수직한 방향으로 메모리 셀들이 배열된 구조를 의미한다. 메모리 블록들 중 일부 메모리 블록에는 선택된 메모리 블록의 동작이 일시적으로 중단될 때, 중단된 동작에 대한 상태 코드가 저장될 수 있다.
주변회로(120)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작명령신호(OP_CMD)는 프로그램 명령, 리드 명령, 소거 명령, 일시 중단 명령 및 재개 명령에 관련된 신호를 포함할 수 있다. 예를 들어, 전압 생성 회로(21)는 소거 전압(Vera), 프로그램 전압(Vpgm) 및 리드 전압(Vread)을 생성하며, 이 외에도 다양한 레벨을 갖는 전압들을 생성한다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL), 비트라인들(BL) 및 소오스 라인들(SL)에 동작전압들을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 프로그램, 리드 및 소거 동작시 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 선택된 메모리 블록과 데이터를 주고 받고, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(130)에 전달한다.
제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 주변회로(120)를 제어한다. 예를 들면, 제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 주변회로(120)를 제어하며, 일시 중단 명령에 따라 동작을 중단하고, 재개 명령에 따라 동작을 다시 수행하도록 주변회로(120)를 제어한다.
특히, 제어회로(130)는 일시 중단 명령이 수신되면, 진행중이던 동작을 중단하고, 동작이 중단된 메모리 블록의 상태 코드를 지정된 메모리 블록에 저장하도록 주변회로(120)를 제어한다. 또한, 제어회로(130)는 재개 명령이 수신되면, 지정된 메모리 블록으로부터 상태 코드를 리드하고, 리드된 상태 코드에 따라 동작이 수행되도록 주변회로(120)를 제어한다.
메모리 블록을 구체적으로 설명하면 다음과 같다.
도 3은 메모리 블록을 설명하기 위한 회로도로써, 2차원 구조를 갖는 셀 스트링들을 포함하는 메모리 블록이 도시되어 있다.
도 3을 참조하면, 메모리 블록은 메인 블록(main block; MBLK)과 플래그 블록(flag block; FBLK)을 포함할 수 있다. 메인 블록(MBLK)과 플래그 블록(FBLK)은 저장되는 데이터의 종류에 차이가 있으나, 구조적으로는 서로 동일하다.
메인 블록(MBLK)과 플래그 블록(FBLK)에 포함되는 셀 스트링들(ST)은 비트라인들(BL0~BLj)과 소오스 라인(SL) 사이에 연결된다. 셀 스트링들(ST)은 소오스 셀렉트 트랜지스터들(SST), 다수의 메모리 셀들(F0~Fn) 및 드레인 셀렉트 트랜지스터들(DST)을 포함한다. 소오스 셀렉트 트랜지스터들(SST)은 소오스 라인(SL)과 메모리 셀들(F0) 사이에 연결되고, 드레인 셀렉트 트랜지스터들(DST)은 비트라인들(BL0~BLj)과 메모리 셀들(Fn) 사이에 연결된다. 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0~Fn)의 게이트들은 워드라인들(WL0~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결된다. 동일한 워드라인에 연결된 메모리 셀들의 그룹을 페이지(page)라 한다.
메인 블록(MBLK)의 노말 메모리 셀들에는 사용자가 사용하는 노말 데이터(normal data)가 저장되고, 플래그 블록(FBLK)의 플래그 셀들에는 반도체 장치의 내부에서 사용되는 플래그 데이터(flag data)가 저장될 수 있다. 플래그 데이터에는 다양한 데이터가 포함될 수 있는데, 예를 들면, 각 페이지들의 프로그램 상태를 나타내는 데이터가 포함될 수 있다.
다수의 메모리 블록들 중, 일부 메모리 블록에는 선택된 메모리 블록의 동작이 일시적으로 중단될 경우, 중단된 동작에 대한 상태 코드가 저장될 수 있다.
도 4는 제어회로를 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 제어회로(도 1의 130)는 소거 명령 제어부(131), 일시 중단 명령 제어부(132), 재개 명령 제어부(133) 및 동작 제어부(134)를 포함할 수 있다.
제어회로(130)에 수신되는 명령신호(CMD)가 소거 명령에 관한 신호면 소거 명령 제어부(131)가 동작하고, 일시 중단 명령에 관한 신호면 일시 중단 명령 제어부(132)가 동작하고, 재개 명령에 관한 신호면 재개 명령 제어부(133)가 동작한다. 예를 들면, 소거 명령 제어부(131)는 소거 명령에 관한 명령신호(CMD)와 어드레스(ADD)가 수신되면 동작 제어부(134)에 소거 신호 및 어드레스(ADD)를 송신하고, 일시 중단 명령 제어부(132)는 일시 중단 명령에 관한 명령신호(CMD)와 어드레스(ADD)가 수신되면 동작 제어부(134)에 일시 중단 신호 및 어드레스(ADD)를 송신하고, 재개 명령 제어부(133)는 재개 명령에 관한 명령신호(CMD)와 어드레스(ADD)가 수신되면 동작 제어부(134)에 재개 신호 및 어드레스(ADD)를 송신한다.
동작 제어부(134)는 수신되는 어드레스(ADD)와 소거 신호, 일시 중단 신호 또는 재개 신호에 따라 동작명령신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 컬럼 어드레스(CADD)를 출력하여 소거 동작, 일시 중단 동작 또는 재개 동작이 수행되도록 주변회로(120)를 제어한다. 예를 들면, 동작 제어부(134)에 소거 신호가 수신되면, 동작 제어부(134)는 선택된 메모리 블록의 소거 동작이 수행되도록 주변회로(120)를 제어한다. 선택된 메모리 블록의 소거 동작이 수행되는 동안 일시 중단 신호가 수신되면, 동작 제어부(134)는 선택된 메모리 블록의 소거 동작을 중단하고 선택된 메모리 블록의 상태 코드가 저장되도록 주변회로(120)를 제어한다. 동작 제어부(134)에 재개 신호가 수신되면, 동작 제어부(134)는 저장된 상태 코드에 따라 소거 동작이 중단된 단계를 파악하고, 중단된 단계부터 동작이 수행되도록 주변회로(120)를 제어한다.
도 5는 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 순서도로써, 소거 동작이 실시예로 설명된다.
도 5를 참조하면, 반도체 장치(도 2의 1100)에 소거 명령이 수신되면(41), 제어회로(도 2의 130)는 선택된 메모리 블록의 소거 동작이 수행되도록 주변회로(도 2의 120)를 제어한다(42).
선택된 메모리 블록의 소거 동작이 완료되기 이전에, 반도체 장치(1100)에 일시 중단 명령이 수신되면(43), 제어회로(130)는 진행중이던 동작을 중단시키고(44), 동작이 중단된 선택된 메모리 블록의 상태 코드가 저장부에 저장되도록 주변회로(120)를 제어한다(45). 저장부는 메모리 블록들 중 일부 지정된 메모리 블록일 수 있다.
반도체 장치(1100)에 재개 명령이 수신되면(46), 제어회로(130)는 저장부를 리드하여 상태 코드를 얻고, 상태 코드로부터 어느 단계에서 동작이 중단되었는지를 판단하여 중단된 단계부터 소거 동작이 재개될 수 있도록 주변회로(120)를 제어한다(47).
소거 동작을 세분화하고, 이를 상태 코드로 저장하는 방법을 구체적으로 설명하면 다음과 같다.
도 6은 소거 동작시 수행되는 다양한 단계들을 설명하기 위한 도면이다.
도 6을 참조하면, 소거 동작은 메모리 셀들의 문턱전압을 낮추는 동작과 메모리 셀들의 문턱전압 분포 폭을 좁히는 동작을 포함할 수 있다. 문턱전압을 낮추는 동작에는 선택된 메모리 블록에 소거 전압을 인가하는 단계들이 포함될 수 있으며, 문턱전압 분포 폭을 좁히는 동작에는 선택된 메모리 블록에 소프트 프로그램 전압을 인가하는 단계들이 포함될 수 있다. 상술한 단계들을 동작 순서에 따른 구간별로 세분화하면, 소거 동작 시작 구간(51), 소거 전압 인가 구간(52), 제1 디스차지 구간(53), 소거 검증 구간(54), 소프트 프로그램 셋업 구간(55), 소프트 프로그램 전압 인가 구간(56), 제2 디스차지 구간(57), 소프트 프로그램 검증 구간(58) 및 소거 동작 종료 구간(59)으로 세분화될 수 있다.
소거 동작 시작 구간(51)에서는, 소거 동작에 필요한 전압들이 셋업된다. 소거 전압 인가 구간(52)에서는, 메모리 셀들에 소거 전압이 인가된다. 제1 디스차지 구간(53)에서는, 소거 전압이 인가된 라인들이 디스차지된다. 소거 검증 구간(54)에서는, 메모리 셀들의 문턱전압이 소거 검증 전압까지 낮아졌는지를 판단하기 위한 소거 검증 동작이 수행된다. 소프트 프로그램 셋업 구간(55)에서는, 소프트 프로그램 동작에 필요한 전압들이 셋업된다. 소프트 프로그램 전압 인가 구간(56)에서는, 메모리 셀들에 소프트 프로그램 전압이 인가된다. 제2 디스차지 구간(57)에서는, 소프트 프로그램 전압이 인가된 라인들이 디스차지된다. 소프트 프로그램 검증 구간(58)에서는, 메모리 셀들의 문턱전압이 소프트 프로그램 검증 전압까지 낮아졌는지를 판단하기 위한 소프트 프로그램 검증 동작이 수행된다. 소거 동작 종료 구간(59)에서는, 소거 동작을 마무리하는 동작이 수행된다. 상술한 구간들(51~59)은 실시예에 해당되므로 더욱 세분화될 수도 있다.
상술한 각 구간마다 상태 코드가 다음의 '표 1'과 같이 설정될 수 있다.
동작 구간 상태 코드 그룹
소거 동작 시작 구간(51) 0000 R1
소거 전압 인가 구간(52) 0001
제1 디스차지 구간(53) 0010 R2
소거 검증 구간(54) 0011
소프트 프로그램 셋업 구간(55) 0100 R3
소프트 프로그램 전압 인가 구간(56) 0101
제2 디스차지 구간(57) 0110 R4
소프트 프로그램 검증 구간(58) 0111
소거 동작 종료 구간(59) 1000
'표 1'을 참조하면, 선택된 메모리 블록의 소거 동작이 소거 동작 시작 구간(51)에서 중단되면 지정된 메모리 블록에 '0000'의 상태 코드가 저장되고, 소거 전압 인가 구간(52)에서 중단되면 지정된 메모리 블록에 '0001'의 상태 코드가 저장되고, 제1 디스차지 구간(53)에서 중단되면 지정된 메모리 블록에 '0010'의 상태 코드가 저장되고, 소거 검증 구간(54)에서 중단되면 지정된 메모리 블록에 '0011'의 상태 코드가 저장되고, 소프트 프로그램 셋업 구간(55)에서 중단되면 지정된 메모리 블록에 '0100'의 상태 코드가 저장되고, 소프트 프로그램 전압 인가 구간(56)에서 중단되면 지정된 메모리 블록에 '0101'의 상태 코드가 저장되고, 제2 디스차지 구간(57)에서 중단되면 지정된 메모리 블록에 '0110'의 상태 코드가 저장되고, 소프트 프로그램 검증 구간(58)에서 중단되면 지정된 메모리 블록에 '0111'의 상태 코드가 저장되고, 소거 동작 종료 구간(59)에서 중단되면 지정된 메모리 블록에 '1000'의 상태 코드가 저장될 수 있다.
각 구간의 특성에 따라 일부 구간들을 그룹화(R1~R4)하고, 재개 명령이 수신되면, 상태 코드에 따라 어느 구간에서 동작이 중단되었는지를 판단하고, 해당 구간이 포함된 그룹의 첫 번째 구간의 동작부터 수행할 수 있다. 예를 들면, 소거 동작 시작 구간(51)과 소거 전압 인가 구간(52)은 메모리 셀들이 소거되기 이전에 동작이 중단된 구간이므로 제1 그룹(R1)에 포함될 수 있다. 제1 디스차지 구간(53)과 소거 검증 구간(54)은 메모리 셀들이 소거되었으나 소거 검증 동작이 완료되기 이전에 동작이 중단된 구간이므로 제2 그룹(R2)에 포함될 수 있다. 소프트 프로그램 셋업 구간(55)과 소프트 프로그램 전압 인가 구간(56)은 소거된 메모리 셀들이 소프트 프로그램되기 이전에 동작이 중단된 구간이므로 제3 그룹(R3)에 포함될 수 있다. 제2 디스차지 구간(57), 소프트 프로그램 검증 구간(58) 및 소거 동작 종료 구간(59)은 소거된 메모리 셀들이 소프트 프로그램되었으나 소프 프로그램 검증 동작이 완료되기 이전에 동작이 중단된 구간이므로 제4 그룹(R4)에 포함될 수 있다.
도 5의 '단계 47'에서, 제어회로(도 2의 130)는 재개 동작을 위하여 지정된 메모리 블록의 메모리 셀들을 리드하여 선택된 메모리 블록에 수행되던 동작이 어느 구간에서 중단되었는지를 판단할 수 있다. 상태 코드가 '0000' 또는 '0001'이면 중단된 동작이 제1 그룹(R1)에 해당되므로, 제어회로(130)는 소거 동작 시작 구간(51)부터 동작이 재개되도록 주변회로(도 2의 120)를 제어한다. 상태 코드가 '0010' 또는 '0011'이면 중단된 동작이 제2 그룹(R2)에 해당되므로, 제어회로(130)는 제1 디스차지 구간(53)부터 동작이 재개되도록 주변회로(120)를 제어한다. 상태 코드가 '0100' 또는 '0101'이면 중단된 동작이 제3 그룹(R3)에 해당되므로, 제어회로(130)는 소프트 프로그램 셋업 구간(55)부터 동작이 재개되도록 주변회로(120)를 제어한다. 상태 코드가 '0110', '0111' 또는 '1000'이면 중단된 동작이 제4 그룹(R4)에 해당되므로, 제어회로(130)는 제2 디스차지 구간(57)부터 동작이 재개되도록 주변회로(120)를 제어한다.
상술한 바와 같이, 동작이 중단된 구간에 상태 코드를 부여하고, 재개 동작이 상태 코드에 따라 소거 동작을 재개함으로써, 소거 동작 시간을 단축할 수 있다. 또한, 소거가 완료된 메모리 셀들의 과소거를 방지함으로써, 소거된 메모리 셀들의 문턱전압 분포가 넓어지는 것을 방지하고, 반도체 장치의 스트레스 증가를 억제할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 7을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1100)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1100)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1100)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1100)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1100)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1100)는 도 2에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 8을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1100)를 포함할 수 있다.
반도체 장치(1100)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1100)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1100)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 8에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1100), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1100)는 도 2와 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1100)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 1100: 반도체 장치
1200: 제어장치 110: 메모리 셀 어레이
120: 주변회로 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로

Claims (19)

  1. 반도체 장치의 동작을 다수의 구간들로 세분화하고, 상기 구간들에 상태 코드들을 설정하는 단계;
    수신된 명령에 따라 동작을 수행하는 단계;
    일시 중단 명령이 수신되면 상기 동작을 중단하고, 상기 상태 코드들 중 중단된 구간에 대응되는 상태 코드를 저장하는 단계; 및
    재개 명령이 수신되면 상기 저장된 상태 코드에 따라 상기 중단된 구간부터 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 수신된 명령에 따라 동작을 수행하는 단계에서, 상기 동작은 프로그램, 리드 또는 소거 동작인 반도체 장치의 동작 방법.
  3. 소거 동작을 다수의 구간들로 세분화하고, 상기 구간들에 상태 코드들을 설정하는 단계;
    소거 명령이 수신되면, 상기 소거 동작을 수행하는 단계;
    일시 중단 명령이 수신되면 상기 소거 동작을 중단하고, 상기 상태 코드들 중 중단된 구간에 대응되는 상태 코드를 저장하는 단계; 및
    재개 명령이 수신되면 상기 저장된 상태 코드에 따라 상기 중단된 구간부터 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 다수의 구간들은 소거 동작 시작 구간, 소거 전압 인가 구간, 제1 디스차지 구간, 소거 검증 구간, 소프트 프로그램 셋업 구간, 소프트 프로그램 전압 인가 구간, 제2 디스차지 구간, 소프트 프로그램 검증 구간 및 소거 동작 종료 구간을 포함하는 반도체 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 소거 동작 시작 구간에서는 상기 소거 동작에 필요한 전압들이 셋업되고,
    상기 소거 전압 인가 구간에서는 메모리 셀들에 소거 전압이 인가되고,
    상기 제1 디스차지 구간에서는 상기 소거 전압이 인가된 라인들이 디스차지되고,
    상기 소거 검증 구간에서는 상기 메모리 셀들의 문턱전압이 소거 검증 전압까지 낮아졌는지를 판단하기 위한 소거 검증 동작이 수행되고,
    상기 소프트 프로그램 셋업 구간에서는 소프트 프로그램 동작에 필요한 전압들이 셋업되고,
    상기 소프트 프로그램 전압 인가 구간에서는 상기 메모리 셀들에 소프트 프로그램 전압이 인가되고,
    상기 제2 디스차지 구간에서는 상기 소프트 프로그램 전압이 인가된 라인들이 디스차지되고,
    상기 소프트 프로그램 검증 구간에서는 상기 메모리 셀들의 문턱전압이 소프트 프로그램 검증 전압까지 낮아졌는지를 판단하기 위한 소프트 프로그램 검증 동작이 수행되고,
    상기 소거 동작 종료 구간에서는 상기 소거 동작을 마무리하는 동작이 수행되는 반도체 장치의 동작 방법.
  6. 제4항에 있어서,
    상기 구간들은 서로 다른 상태 코드에 각각 대응되는 반도체 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 상태 코드는 다수의 비트들로 이루어지는 반도체 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 소거 동작 시작 구간에 대응되는 상기 상태 코드는 0000,
    상기 소거 전압 인가 구간에 대응되는 상기 상태 코드는 0001,
    상기 제1 디스차지 구간에 대응되는 상기 상태 코드는 0010,
    상기 소거 검증 구간에 대응되는 상기 상태 코드는 0011,
    상기 소프트 프로그램 셋업 구간에 대응되는 상기 상태 코드는 0100,
    상기 소프트 프로그램 전압 인가 구간에 대응되는 상기 상태 코드는 0101,
    상기 제2 디스차지 구간에 대응되는 상기 상태 코드는 0110,
    상기 소프트 프로그램 검증 구간에 대응되는 상기 상태 코드는 0111,
    상기 소거 동작 종료 구간에 대응되는 상기 상태 코드는 1000로 설정되는 반도체 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 0000 및 상기 0001의 상태 코드들은 제1 그룹에 포함되고,
    상기 0010 및 상기 0011의 상태 코드들은 제2 그룹에 포함되고,
    상기 0100 및 상기 0101의 상태 코드들은 제3 그룹에 포함되고,
    상기 0110, 상기 0111 및 상기 1000의 상태 코드들은 제4 그룹에 포함되는 반도체 장치의 동작 방법.
  10. 제9항에 있어서, 상기 재개 명령 수신시,
    리드된 상태 코드가 상기 제1 그룹에 포함되면 상기 소거 동작 시작 구간부터 동작을 수행하고,
    상기 리드된 상태 코드가 상기 제2 그룹에 포함되면 상기 제1 디스차지 구간부터 동작을 수행하고,
    상기 리드된 상태 코드가 상기 제3 그룹에 포함되면 상기 소프트 프로그램 셋업 구간부터 동작을 수행하고,
    상기 리드된 상태 코드가 상기 제4 그룹에 포함되면 상기 제2 디스차지 구간부터 동작을 수행하는 반도체 장치의 동작 방법.
  11. 데이터가 저장되는 메모리 블록들;
    상기 메모리 블록들 중 선택된 메모리 블록의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로; 및
    일시 중단 명령이 수신되면 상기 선택된 메모리 블록에 수행되는 동작을 중단하고 상기 중단된 동작에 대한 상태 코드를 지정된 메모리 블록에 저장하며, 재개 명령이 수신되면 상기 지정된 메모리 블록에 저장된 상태 코드에 따라 상기 선택된 메모리 블록의 중단된 동작을 수행하도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 상태 코드는 상기 프로그램 동작, 상기 리드 동작 및 상기 소거 동작의 세분화된 구간들에 대하여 각각 설정되는 반도체 장치.
  13. 제11항에 있어서, 상기 제어회로는,
    소거 동작에 관련된 명령신호 및 어드레스에 응답하여 소거 신호를 출력하도록 구성된 소거 명령 제어부;
    일시 중단 동작에 관련된 명령신호 및 상기 어드레스에 응답하여 일시 중단 신호를 출력하도록 구성된 일시 중단 명령 제어부;
    재개 동작에 관련된 명령신호 및 상기 어드레스에 응답하여 재개 신호를 출력하도록 구성된 재개 명령 제어부; 및
    상기 소거 신호, 상기 일시 중단 신호 또는 상기 재개 신호 및 상기 어드레스에 응답하여, 선택된 메모리 블록의 동작이 수행되도록 상기 주변회로를 제어하는 동작 제어부를 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 동작 제어부는,
    상기 소거 신호 및 상기 어드레스에 응답하여, 선택된 메모리 블록의 소거 동작을 수행하도록 상기 주변회로를 제어하는 반도체 장치.
  15. 제13항에 있어서, 상기 동작 제어부는,
    상기 일시 중단 신호 및 상기 어드레스에 응답하여, 상기 선택된 메모리 블록에 수행되는 동작을 중단한 후, 상기 상태 코드가 상기 지정된 메모리 블록에 저장되도록 상기 주변회로를 제어하는 반도체 장치.
  16. 제13항에 있어서, 상기 동작 제어부는,
    상기 재개 신호 및 상기 어드레스에 응답하여, 상기 지정된 메모리 블록에 저장된 상기 상태 코드로부터 상기 소거 동작이 중단된 단계를 파악하고, 상기 중단된 단계부터 동작이 수행되도록 상기 주변회로를 제어하는 반도체 장치.
  17. 노말 데이터가 저장되는 제1 메모리 블록;
    중단된 동작에 대한 상태 코드가 저장되는 제2 메모리 블록;
    상기 제1 메모리 블록의 프로그램, 리드 또는 소거 동작을 수행하고, 상기 상태 코드를 상기 제2 메모리 블록에 저장하거나 제2 메모리 블록으로부터 상기 상태 코드를 리드하도록 구성된 주변회로; 및
    상기 제1 메모리 블록에 수행중인 동작이 일시적으로 중단되면, 상기 상태 코드가 상기 제2 메모리 블록에 저장되도록 하고, 상기 상태 코드에 따라 상기 중단된 동작이 재개되도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 상태 코드는 상기 중단된 동작에 따라 서로 다른 다수의 비트들로 이루어진 반도체 장치.
  19. 제17항에 있어서,
    상기 제어회로는 상기 상태 코드에 따라 상기 중단된 동작의 상태를 판단하여 상기 중단된 단계부터 동작이 수행되도록 상기 주변회로를 제어하는 반도체 장치.
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