KR100837272B1 - 플래시 메모리 장치의 블록 상태 저장 장치 - Google Patents

플래시 메모리 장치의 블록 상태 저장 장치 Download PDF

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Abstract

본 발명에 따른 플래시 메모리 장치는 복수의 블록들을 포함하는 메모리 셀 어레이; 상기 복수의 블록들 각각에 대응하는 블록 상태 정보를 저장하는 행과 열 방향으로 배열되는 복수의 래치 셀들을 포함하되, 기입 어드레스와 독출 어드레스에 각각 응답하여 상기 블록 상태 정보를 제공하는 블록 상태 저장부; 및 상기 블록 상태 정보에 응답하여 상기 메모리 셀 어레이로의 액세스 여부를 제어하는 제어부를 포함한다.
본 발명의 블록 상태 저장부는 기입 중 독출(RWW) 동작 또는 서스펜드 독출(Suspend read) 동작시에 입력되는 독출 어드레스가 유효한 어드레스인지의 여부를 제공할 수 있다. 또한, 기입 동작 중에는 기입 대상 블록인지의 여부, 기입 방지(Write Protection) 블록인지의 여부를 나타내는 정보를 제공할 수 있다.

Description

플래시 메모리 장치의 블록 상태 저장 장치{STORAGE DEVICE OF BLOCK STATUS DATA IN FLASH MEMORY DEVICE}
도 1a는 일반적인 블록 상태 래치의 셀 구조를 보여주는 회로도;
도 1b는 상술한 도 1a의 출력 신호들을 합산하기 위한 블록도;
도 2는 본 발명의 블록 상태 래치의 셀 구조를 간략히 보여주는 회로도;
도 3은 도 2의 블록 상태 래치를 채택한 플래시 메모리 장치를 보여주는 블록도;
도 4는 도 3의 블록 상태 저장부의 구조를 보여주는 블록도;
도 5는 어드레스 입력에 따른 본 발명의 메모리 장치의 출력을 보여주는 타이밍도;
*도면의 주요부분에 대한 부호의 설명*
10 : 래치 셀 20 : 제 1 스위치
30 : 래치 40 : 제 2 스위치
100, 200 : 어드레스 회로 101 : 독출 어드레스 버퍼
102 : 어드레스 버퍼 103 : 기입 어드레스 생성기
110 : 블록 상태 저장부 111 : 래치 어레이
112 : 블록 로드 선택기 113 : 블록 로드 멀티플렉서
114 : 기입 드라이버 120 : 제어부
130 : 메모리 코어
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 플래시 메모리 장치의 블록 상태 저장 장치에 관한 것이다.
일반적으로, 플래시 메모리 장치(Flash Memory Device)는 전기적으로 프로그램 및 소거 동작이 가능한 불휘발성 반도체 메모리 장치이다. 최근에는 모바일 기기의 대용량 저장장치나 코드 메모리(Coded Memory) 등의 적용에서 고용량 혹은 고속 특성이 요구됨에 따라 플래시 메모리가 많은 호응을 얻고 있다. 플래시 메모리 장치는 낸드형(NAND type) 플래시 메모리와 노어형(NOR type) 플래시 메모리로 분류될 수 있다. 이 중에서 노어형 플래시 메모리 장치의 셀 어레이는 하나의 비트라인에 복수의 메모리 셀들이 병렬로 배열되는 구조를 갖는다. 반면, 낸드형 플래시 메모리는 하나의 비트 라인에 복수 개의 메모리 셀들이 직렬로 배열되는 구조를 갖는다. 노어형 플래시 메모리 반도체 장치는 낸드형 플래시 메모리와 비교할 때, 프로그램 및 읽기 동작에 있어서 월등하게 빠른 속도를 갖기 때문에 빠른 속도 특성을 요하는 분야에서 폭넓게 이용되고 있다. 노어형 플래시 메모리 장치의 셀 어레이는 소거 단위인 블록(Block)을 포함한다. 그리고 복수의 블록들은 메모리 뱅크(Bank)를 구성한다. 복수의 메모리 뱅크가 구비되는 노어형 플래시 메모리 장치 는 하나의 블록 영역에 대하여는 소거(Erase) 또는 프로그램 동작을 수행하는 동시에 다른 블록 영역에 대하여는 독출(Read) 동작을 수행할 수 있다. 일반적으로 각각의 블록은 다른 메모리 뱅크에 포함된다. 또한, 각 뱅크별로 선택되는 복수의 블록을 동시에 소거하는 멀티 블록 소거(Multi Block Erase) 동작이 지원되고 있다. 또한, 기입(Write) 동작 중에 기입 동작을 일시 중지하고 독출 동작을 수행하는 서스펜드 독출(Suspend Read) 동작이 지원되고 있다. 이러한 동작을 위해서는 각 블록에 대한 상태 정보의 저장 및 검출이 필수적이다. 특히 멀티 블록 소거 동작이나 기입 중 독출(Read-While-Write;RWW) 동작이 지원되는 플래시 메모리 장치에서는 기입 어드레스에 의한 블록 상태 정보의 검출과 독출 어드레스에 의한 블록 상태 정보의 검출이 동시에 필요한 경우가 있다. 이러한 동작을 위해서 기입 어드레스(Write Address)와 독출 어드레스(Read Address)에 각각 응답하여 블록 상태에 대한 정보를 저장하고 출력하는 블록 상태 래치가 도 1a에 도시되어 있다.
도 1a를 참조하면, 일반적인 블록 상태 래치는 제 1 노드(N1)와 제 2 노드(N2) 사이에 서로 반대 방향으로 연결되는 인버터들(INV1, INV2)로 구성되는 래치를 포함한다. 그리고 블록 상태 래치는 블록 상태 정보를 래치에 저장하기 위한 셋(Set) 트랜지스터(NM)와 리셋(Reset) 트랜지스터(PM)를 포함한다. 그리고 독출 어드레스(RD_ADD)에 응답하여 제 2 노드(N2)의 상태 정보를 출력하기 위한 NAND 게이트 (G1)과 기입 어드레스(WT_ADD)에 응답하여 상태 정보를 별도의 출력단으로 제공하기 위한 NAND 게이트 (G2)가 필요하다. 그리고 각각의 낸드 게이트(G1, G2)에 연결되는 인버터들(INV3, INV4)을 포함한다. 도 1b는 상술한 블록 상태 래치들로부 터 출력되는 복수의 블록 상태 정보들을 종합하여 출력하는 출력회로이다.
이상의 기입 어드레스와 독출 어드레스에 독립적으로 반응하여 블록 상태 정보를 제공하는 블록 상태 래치는 플래시 메모리 장치의 용량이 증가됨에 따라 집적도 면에서 불리한 구조이다. 플래시 메모리 장치의 용량이 커질수록 메모리 셀 어레이의 블록 수도 증가한다. 블록 수의 증가에 따라, 블록 상태 래치의 수도 증가해야 하는데, 이는 메모리 코어의 주변 회로(Periphery circuit)에서 블록 상태 래치들이 차지하는 비율의 증가를 의미한다. 그리고 각각의 블록 상태 정보를 종합하는 회로들(Summator1, Summatior2)의 비율도 증가하게 되어, 주변 회로(Periphery circuit)의 면적을 증가시킨다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 칩의 점유 면적을 최소화할 수 있는 플래시 메모리 장치의 블록 상태 저장 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 플래시 메모리 장치는, 복수의 블록들을 포함하는 메모리 셀 어레이; 상기 복수의 블록들 각각의 소거 상태 정보를 저장하는 행과 열 방향으로 배열되는 복수의 래치 셀들을 포함하되, 기입 어드레스와 독출 어드레스에 각각 응답하여 상기 소거 상태 정보를 제공하는 블록 상태 저장부; 및 상기 소거 상태 정보에 응답하여 상기 메모리 셀 어레이로의 액세스 여부를 제어하는 제어부를 포함한다.
바람직한 실시예에 있어서, 상기 블록 상태 저장부는, 상기 복수의 블록들 각각에 대응하며, 행과 열 방향으로 배열되는 복수의 래치 셀들을 포함하는 블록 래치 어레이; 상기 기입 어드레스에 대응하는 기입 행 선택 라인과 상기 독출 어드레스에 대응하는 독출 행 선택 라인 각각에 대응하는 행들을 선택하는 행 선택회로; 상기 기입 어드레스와 상기 독출 어드레스 각각에 응답하여 선택된 래치 셀들에 저장된 상기 소거 상태 정보를 감지 및 출력하는 열 선택회로; 및 상기 기입 어드레스에 따라 상기 소거 상태 정보를 상기 복수의 래치 셀들에 저장하는 기입 드라이버를 포함하되, 상기 열 선택회로와 상기 기입 드라이버는 상기 래치 셀들의 열 방향 입출력 라인을 공유한다.
바람직한 실시예에 있어서, 상기 복수의 래치 셀들 각각은, 제 1 노드와 제 2 노드 사이에 연결되는 래치; 상기 기입 어드레스에 응답하여 상기 제 1 노드와 제 3 노드를 연결하는 제 1 패스 게이트; 및 상기 독출 어드레스에 응답하여 상기 제 2 노드와 제 4 노드를 연결하는 제 2 패스 게이트를 포함한다.
바람직한 실시예에 있어서, 상기 래치는 제 1 인버터 및 제 2 인버터의 정귀환(Positive feedback) 루프로 형성되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 래치의 제 1 노드 및 상기 제 2 노드의 데이터 상태는 서로 상보적인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 기입 드라이버는 상기 블록 상태 정보를 저장하기 위한 상보적인 쓰기 신호를 상기 제 3 노드 및 상기 제 4 노드에 동시에 제공하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 쓰기 신호의 입력시에, 상기 제 1 패스 게이트 및 상기 제 2 패스 게이트가 동시에 턴-온 되도록 상기 기입 어드레스 및 상 기 독출 어드레스가 상기 행 선택회로로 제공된다.
바람직한 실시예에 있어서, 상기 행 선택회로는, 상기 기입 어드레스에 대응하는 행을 선택하는 제 1 디코더; 및 상기 독출 어드레스에 대응하는 행을 선택하는 제 2 디코더를 포함한다.
바람직한 실시예에 있어서, 상기 열 선택회로는, 상기 기입 어드레스에 응답하여 제 1 블록 상태 정보를 선택하는 제 1 멀티플렉서; 및 상기 독출 어드레스에 응답하여 제 2 블록 상태 정보를 선택하는 제 2 멀티플렉서를 포함한다.
바람직한 실시예에 있어서, 상기 기입 드라이버는 상기 기입 어드레스에 포함되는 소거 상태 정보를 제공받는다.
바람직한 실시예에 있어서, 상기 제어부는 소거 상태 정보를 참조하여 상기 독출 어드레스에 대응하는 메모리 블록으로부터의 독출 데이터를 출력할 것인지, 또는 상기 독출 어드레스에 대응하는 메모리 블록이 소거 상태임을 지시하는 상태 데이터(Status)를 출력할 것인지를 결정한다.
바람직한 실시예에 있어서, 상기 제어부로부터의 제어에 따라 상기 상태 데이터(Status)를 생성하여 출력하는 상태 정보 발생기를 더 포함한다.
바람직한 실시예에 있어서, 상기 제어부로부터의 제어에 따라 상기 상태 데이터와 상기 독출 데이터 중 어느 하나를 선택적으로 출력하는 출력 멀티플렉서를 더 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 블록 상태 저장 장치는, 행과 열 방향으로 배열되는 복수의 래치 셀들을 포함하는 래치 어레이; 제 1 행 어드레스에 대응하는 기입 행 선택 라인과 제 2 행 어드레스에 대응하는 독출 행 선택 라인 각각에 대응하는 행들을 선택하는 행 선택회로; 제 1 열 어드레스와 제 2 열 어드레스 각각에 응답하여 상기 선택된 행들에 포함되는 래치 셀들의 데이터를 선택적으로 감지 및 출력하는 열 선택회로; 및 기입 동작시, 상기 행 선택회로에 의해서 선택된 래치 셀들로 데이터를 저장하는 기입 드라이버를 포함하되, 상기 열 선택회로와 상기 기입 드라이버는 상기 래치 셀들의 열 방향 입출력 라인을 공유한다.
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바람직한 실시예에 있어서, 상기 복수의 래치 셀들 각각은 상기 제 1 행 어드레스와 제 2 행 어드레스 각각에 응답하여 저장된 데이터를 출력한다.
바람직한 실시예에 있어서, 상기 데이터 입력시, 상기 기입 드라이버는 상기 데이터에 대응하는 상보적인 쓰기 신호를 상기 복수의 래치 셀들 각각으로 제공한 다.
바람직한 실시예에 있어서, 상기 행 선택회로는, 상기 제 1 행 어드레스에 대응하는 행을 선택하는 제 1 디코더; 및 상기 제 2 행 어드레스에 대응하는 행을 선택하는 제 2 디코더를 포함한다.
바람직한 실시예에 있어서, 상기 열 선택회로는, 상기 제 1 열 어드레스에 응답하여 제 1 데이터를 선택하는 제 1 멀티플렉서; 및 상기 제 2 열 어드레스에 응답하여 제 2 데이터를 선택하는 제 2 멀티플렉서를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 블록 상태 정보를 저장하는 래치 셀을 보여주는 회로도이다. 도 2를 참조하면, 본 발명의 래치 셀(10)은 래치(30)와 래치(30)의 양 단에 해당하는 노드(N4, N6)를 각각 차단하는 제 1 스위치(20) 및 제 2 스위치(40)를 포함한다. 이러한 간단한 래치 셀을 행과 열 방향으로 배열되는 래치 셀 어레이로 구성하는 경우, 블록 상태 정보의 저장 용량은 증가하고 상대적으로 칩 면적은 감소시킬 수 있다.
본 발명의 래치 셀(10)은 제 4 노드(N4)와 제 6 노드(N6) 사이에 연결되는 두 개의 인버터(INV31, INV32)로 구성되는 래치(30)를 포함한다. 그리고 제 1 스위치(20)는 제 4 노드(N4)와 제 3 노드(N3)를 연결 또는 차단한다. 제 2 스위치(40)는 제 6 노드(N6)와 제 5 노드(N5)를 연결 또는 차단한다.
동작에 있어서, 상술한 본 발명의 래치 셀(10)은 기입 선택 신호(WT_XSEL)에 의해서 제 4 노드(N4)에 래치된 블록 상태 정보가 제 3 노드(N3)로 전달된다. 제 3 노드로 전달된 블록 상태 정보는 쓰기 상태 정보(BLK_WT)로 출력된다. 독출 선택 신호(RD_XSEL)에 응답하여 래치(30)의 제 6 노드(N6)에 저장된 블록 상태 정보는 제 5 노드(N5)로 전달된다. 제 5 노드(N5)에 전달된 블록 상태 정보는 읽기 상태 정보(BLK_RD)로 출력된다. 여기서, 기입 선택 신호(WT_XSEL)와 독출 선택 신호(RD_XSEL)는 일반적인 반도체 메모리 장치의 행 어드레스와 동일한 작용을 한다. 그러나 본 발명의 래치 셀(10)은 기입 선택 신호(WT_XSEL)와 독출 선택 신호(RD_XSEL)에 각각 독립적으로 응답한다. 따라서, 쓰기 상태 정보(BLK_WT)와 읽기 상태 정보(BLK_RD)는 각각 독립적으로 출력될 수 있다.
더불어, 이하에서는 래치 셀(10)로의 블록 상태 정보의 입력 동작을 설명하기로 한다. 블록 상태 정보는 제 3 노드(N3)와 제 5 노드(N5)를 동시에 입력단으로 하여 래치(30)로 로드(Load)된다. 동시에 제 3 노드(N3)와 제 5 노드(N5)를 통해서 제 4 노드(N4) 및 제 6 노드(N6)로 블록 상태 정보에 해당하는 상보적(Complementary)인 쓰기 신호(nDATA_LCH, DATA_LCH)가 전달되기 위해서는 제 1 스위치(20) 및 제 2 스위치(40)가 동시에 턴-온(Turn on) 되어야 한다. 이를 위해서 블록 상태 정보의 로드 동작시에는 기입 선택 신호(WT_XSEL)와 독출 선택 신호(RD_XSEL)가 각각 동시에 활성화되어야 할 것이다. 기입 선택 신호(WT_XSEL)와 독출 선택 신호(RD_XSEL)가 동시에 활성화되면, 제 1 스위치(20) 및 제 2 스위치(40)는 턴-온 된다. 그러면 기입 드라이버(미도시됨)로부터 동시에 전달되는 상 보적인 쓰기 신호(/DATA_LCH, DATA_LCH)가 제 4 노드(N4) 및 제 6 노드(N6)에 전달된다. 이러한 방식으로 블록 상태 정보가 래치 셀(10)에 로드(Load)된다.
상술한 본 발명의 래치 셀(10)은 두 개의 스위치(20, 40)와 그 사이에 연결되는 래치(30)를 포함하는 간단한 구조를 갖는다. 그리고 래치(30)의 각 노드를 서로 독립적인 선택 신호들(RD_XSEL, WT_XSEL)에 의하여 블록 상태 정보(BLK_WT) 및 블록 상태 정보(BLK_RD)를 각각 독립적으로 출력할 수 있다. 또한, 제 3 노드(N3) 및 제 5 노드(N5)에 상보적인 쓰기 신호(/DATA_LCH, DATA_LCH)를 인가하고, 동시에 제 1 스위치(20) 및 제 2 스위치(40)를 턴-온 시키는 것으로 블록 상태 정보의 기입 동작이 수행된다.
도 3은 도 2에서 도시한 래치 셀(10)을 래치 어레이로 구성하는 블록 상태 저장부(110)를 포함하는 플래시 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 어드레스 회로(100)로부터 제공되는 기입 어드레스(WT_ADD) 및 독출 어드레스(WT_ADD) 각각에 응답하여 블록 상태 저장부(110)는 쓰기 상태 정보(BLK_WT)와 읽기 상태 정보(BLK_RD)를 출력한다. 쓰기 상태 정보(BLK_WT)와 읽기 상태 정보(BLK_RD)는 제어부(120)에 전달되어, 대응하는 블록에 대한 상태 정보로 사용된다.
어드레스 회로(100)는 외부로부터 제공되는 어드레스(Address)를 참조하여 기입 어드레스(WT_ADD)와 독출 어드레스(RD_ADD)를 생성하여 블록 상태 저장부(110)와 제어부(120)로 제공한다. 어드레스 회로(100)는 외부로부터 제공되는 어드레스 중 블록을 지정하는 블록 어드레스(Block Address)를 블록 상태 저장 부(110)로 제공한다. 기입 어드레스(WT_ADD)는 일반적으로 NOR형 플래시 메모리 장치에서 시작 어드레스(Start Address)에 응답하여 카운트-업(Count-up) 되어 순차적으로 제공된다. 독출 어드레스(RD_ADD)는 외부에서 제공되는 어드레스(ADD)와 동일한 어드레스이다.
블록 상태 저장부(110)는 상술한 도 2의 래치 셀(10)들을 포함한다. 그리고 상술한 래치 셀(10)들 각각에 저장된 블록 상태 정보를 기입 어드레스(WT_ADD)와 독출 어드레스(RD_ADD)에 응답하여 출력한다. 블록 상태 저장부(110)는 기입 어드레스(WT_ADD)에 응답하여 블록 상태 정보(BLK_WT)를 출력한다. 블록 상태 정보(BLK_WT)는 해당 블록이 프로그램될 블록인지의 여부를 나타낸다. 독출 어드레스(RD_ADD)에 응답하여 블록 상태 저장부(110)는 블록 상태 정보(BLK_RD)를 출력한다. 블록 상태 정보(BLK_RD)는 해당 블록의 데이터가 독출될 블록인지의 여부를 나타낸다. 따라서, 동일한 블록에 대해서는 블록 상태 정보(BLK_WT)와 블록 상태 정보(BLK_RD)는 상보적(Complementary) 관계에 있다. 여기서 블록 상태 저장부(110)로 제공되는 기입 어드레스(WT_ADD)와 독출 어드레스(RD_ADD)는 바람직하게는 블록 어드레스(Block Address)일 수 있다. 그리고 블록 상태 저장부(110)는 쓰기 어드레스(WT_ADD)에 의해서 블록 상태 정보가 내부에 로드(Load)된다.
제어부(120)는 메모리 장치의 외부로부터 입력되는 제어 신호들(nWE, nCE, nOE)과 블록 상태 정보(BLK_WT, BLK_RD)에 응답하여 셀 어레이를 포함하는 메모리 코어(130)에 액세스한다. 제어부(120)는 기입 어드레스(WT_ADD)를 입력받는 경우, 기입 어드레스가 지시하는 블록의 상태를 블록 상태 저장부(110)에 저장된 블록 상 태 정보(BLK_WT, BLK_RD)를 통해서 얻게 된다. 프로그램 동작 및 소거 동작시, 제어부(120)는 블록 상태 정보(BLK_WT)를 참조하여 기입 어드레스(WT_ADD)에 대응하는 블록 상태 정보(BLK_WT)를 참조하여 프로그램 및 소거 동작을 실시한다. 독출 동작 시, 제어부(120)는 블록 상태 정보(BLK_RD)를 참조하여 대응하는 블록 영역으로의 액세스(Access) 여부를 판단한다. 기입 중 독출(Read while write : RWW) 동작시, 제어부(120)는 기입 동작이 일어나는 블록과 독출 동작이 일어날 블록에 대한 블록 상태 정보들을 동시에 제공받을 수 있다. 소거 서스펜드/리줌(Erase Suspend/Resume) 동작이나, 프로그램 서스펜드/리줌 동작시에도 상술한 방식의 서로 다른 블록에 대한 블록 상태 정보를 각각 독립적으로 동시에 제공받을 수 있다.
다시 도면을 참조하면, 제어부(120)는 블록 상태 정보(BLK_WT, BLK_RD)와 블록 어드레스(WT_ADD)를 참조하여 상태 정보(Status)를 출력할 것인지, 독출 데이터를 출력할 것인지를 결정한다. 결정된 결과로써, 제어부(120)는 출력 선택 신호(DOUT_SEL)를 생성하여 출력 멀티플렉서(150)로 제공한다.
메모리 코어(130)는 블록 상태 저장부(110)에 저장되는 블록 상태 정보에 대응하는 메모리 셀 블록들을 포함한다. 메모리 코어(130)는 제어부(120)의 제어에 응답하여, 상술한 기입 중 독출(RWW), 소거 서스펜드/리줌, 프로그램 서스펜드/리줌 동작이 이루어진다. 메모리 코어(130)는 메모리 셀 어레이, 디코더, 데이터 입출력 회로 등이 포함됨은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
상태 정보(Status) 발생기(140)는 블록 상태 정보(BLK_WT, BLK_RD)와 기입 어드레스(WT_ADD)에 응답하여 상태 인에이블 신호(Status_EN)를 생성한다. 만일 현 재 기입 동작이나 소거 동작이 진행 중인 블록으로 독출 어드레스가 입력되는 경우, 이러한 상태를 메모리 장치 외부로 출력할 수 있다. 일반적으로 상태 정보(Status)는 독출 어드레스에 해당하는 데이터를 출력할 수 없는 상태임을 의미한다.
출력 멀티플렉서(150)는 메모리 코어(130)로부터 독출된 데이터(Read Data)와 상태 정보(Status) 중 하나를 출력 선택 신호(DOUT_SEL)에 응답하여 출력한다.
동작에 있어서, 블록 상태 저장부(110)는 기입 어드레스(WT_ADD)나 독출 어드레스(RD_ADD)에 대하여 각각 독립적으로 응답하여 블록 상태 정보(BLK_WT, BLK_RD)를 제어부(120)로 제공한다. 제어부(120)는 입력되는 명령어와 어드레스를 참조하여 메모리 코어(130)에 액세스하되, 블록 상태 저장부(110)로부터 제공되는 블록 상태 정보(BLK_WT, BLK_RD)를 참조한다. 만일, 현재 입력되는 독출 어드레스(RD_ADD)가 현재 프로그램이나 소거 동작중인 블록과 동일한 블록 어드레스인 경우, 독출 동작은 차단된다. 그러나 현재 입력되는 독출 어드레스(RD_ADD)가 현재 프로그램 또는 소거 동작이 진행중인 블록과 다른 뱅크의 블록 어드레스를 갖는 경우, 제어부(120)는 독출 어드레스(RD_ADD)에 대응하는 블록으로 액세스하여 데이터를 감지하고 출력하도록 메모리 코어(130)를 제어한다. 블록 상태 저장부(110)는 이러한 동작을 지원하기 위하여 기입 어드레스(WT_ADD) 및 독출 어드레스(RD_ADD)에 각각 독립적으로 응답하여 블록 상태 정보(BLK_WT, BLK_RD)를 제어부(120)로 제공할 수 있어야 한다.
도 4는 본 발명의 블록 상태 저장부(110)의 상세한 구조를 보여주는 블록도 이다. 도 4를 참조하면, 블록 상태 저장부(110)는 행과 열로 배열된 복수의 래치 셀들이 포함되는 래치 어레이(111)를 포함한다. 블록 상태 저장부(110)는 기입 어드레스(WT_ADD)와 독출 어드레스(RD_ADD)에 각각 독립적으로 응답하여 래치 어레이(111)에 저장된 블록 상태 정보(BLK_WT, BLK_RD)를 출력하는 블록 로드 선택기(112) 및 블록 로드 멀티플렉서(113)를 포함한다. 그리고 블록 상태 저장부(110)는 기입 드라이버(113)를 구비하여 기입 어드레스(WT_ADD)에 의해서 블록 상태 정보가 래치 셀들로 기입될 수 있다. 여기서, 기입 어드레스와 독출 어드레스를 제공하는 어드레스 회로(100)의 내부 구성도 간략하게 도시하였다.
어드레스 회로(100)는 어드레스 버퍼(102), 독출 어드레스 버퍼(101) 및 기입 어드레스 생성기(103)를 포함한다. 외부 어드레스(ADD)가 어드레스 버퍼(102)로 입력되면 각각 독출 어드레스 버퍼(101) 및 기입 어드레스 생성기(103)로 제공되어 각각 독출 어드레스(RD_ADD) 및 기입 어드레스(WT_ADD)로 출력된다. 여기서, 독출 어드레스(RD_ADD) 및 기입 어드레스(WT_ADD)는 블록 어드레스(또는 섹터 어드레스)로 제공될 수 있다. 출력된 독출 어드레스(RD_ADD) 및 기입 어드레스(WT_ADD)는 블록 상태 저장부(110)로 제공된다.
블록 상태 저장부(110)는 도 2에서 도시한 래치 셀(20)들이 행과 열 방향으로 배열된 래치 어레이(111)를 포함한다. 래치 어레이(111)는 상술한 도 3에서 설명된 셀 어레이의 블록 배열과 동일한 물리적 어드레스를 갖도록 배열될 수 있다.
블록 로드 선택기(112)는 행 독출 어드레스(RD_ADD<23:20>)에 응답하여 독출 상태 정보(BLK_RD<x>)를 출력하기 위한 행 선택 동작을 수행한다. 블록 로드 선택 기(112)는 일반적인 메모리 장치의 X-디코더와 동일한 방식의 선택 동작을 수행한다. 블록 로드 선택기(112)는 행 독출 어드레스(RD_ADD<23:20>)에 응답하여 독출 상태 정보 (BLK_RD<x>)의 행들 중 하나를 선택하기 위하여 행 선택 라인(RD_XSEL<0>~RD_XSEL<15>)들 중 하나를 활성화한다. 행 선택 라인(RD_XSEL<0>)은 래치 셀에 저장된 블록 상태 정보 (BLK_RD)가 출력되도록 래치 셀을 제어한다. 블록 로드 선택기(112)는 상술한 행 선택 라인(RD_XSEL<00>~RD_XSEL<15>)들 중 하나를 활성화하는 동작과는 독립적으로 행 기입 어드레스(WT_ADD<23:20>)에 응답하여 행 선택 라인(WT_XSEL<0>~WT_XSEL<15>)중 하나를 활성화한다. 행 선택 라인(WT_XSEL<x>)은 래치 셀에 저장된 블록 상태 정보(BLK_WT)가 출력되도록 제어한다. 블록 로드 선택기(112)의 선택 동작은 행 독출 어드레스(RD_ADD<23:20>)와 행 기입 어드레스(WT_ADD<23:20>)에 각각 독립적으로 응답하여 수행된다. 따라서, 행 독출 어드레스(RD_ADD<23:20>)와 행 기입 어드레스(WT_ADD<23:20>)가 동시에 입력되는 경우에도 대응하는 래치 셀의 블록 상태 정보(BLK_WT, BLK_RD)를 동시에 출력할 수 있다.
블록 로드 멀티플렉서(113)는 일반적인 메모리 장치의 열 선택 회로와 동일한 열 선택 동작을 수행한다. 그러나 각각 독립적으로 입력되는 열 독출 어드레스(RD_ADD<19:16>)와 열 기입 어드레스(WT_ADD<19:16>)에 응답하여 블록 상태 정보(BLK_WT, BLK_RD)를 출력한다. 블록 로드 멀티플렉서(113)는 열 독출 어드레스(RD_ADD<19:16>)에 응답하여 독출 상태 정보(BLK_RD<x>)를 출력하기 위한 열 선택 동작을 수행한다. 이와는 독립적으로, 블록 로드 멀티플렉서(113)는 열 기입 어 드레스(WT_ADD<19:16>)에 응답하여 기입 상태 정보(BLK_WT<x>)를 출력하기 위한 열 선택 동작을 수행한다. 블록 로드 멀티플렉서(113)는 블록 로드 선택기(112)에 의해서 선택된 동일한 행에 배열된 래치 셀들로부터 출력되는 복수의 독출 상태 정보(BLK_RD<x>)들 중 열 독출 어드레스(RD_ADD<19:16>)에 일치하는 하나만을 선택하여 독출 상태 정보(BLK_RD)로 출력한다. 기입 상태 정보(BLK_WT)의 출력도 독출 상태 정보(BLK_RD)와 동일한 방식으로 선택되어 출력되나 서로의 동작은 각각 독립적으로 이루어진다.
기입 드라이버(114)는 각각의 블록에 대한 상태 정보를 래치 셀들로 기입한다. 각각의 블록에 대한 상태 정보는 일반적으로 프로그램이나 소거 동작에서 블록 상태 정보를 포함하는 어드레스(블록 어드레스)의 입력에 의하여 이루어진다.
이상에서 설명된 본 발명의 블록 상태 저장부 어레이(110)는 각각 기입 어드레스(WT_ADD)와 독출 어드레스(RD_ADD)에 대하여 각각 독립적으로 응답하여 각각의 어드레스가 지정하는 블록의 상태 정보를 출력할 수 있다. 이러한 특징은 블록 상태 래치의 소요 면적을 줄이고도, 소거 서스펜드(Erase suspend) 동작, 독출 중 기입(RWW) 동작시에 블록 상태 정보를 신속히 제공할 수 있다.
도 5는 상술한 블록 상태 저장부(110)를 채택한 NOR형 플래시 메모리 장치의 내부 동작을 간략히 보여주는 타이밍도이다. 도 5를 참조하면, 특정 블록 영역이 소거나 프로그램 상태임을 나타내도록 블록 상태 저장부(110)에 설정된 경우 입출력 특성을 나타낸다. 블록 상태 저장부(110)의 각 블록 어드레스(WT_ADD, RD_ADD) 입력과 그에 대응하는 데이터 출력(DOUT)이 도시되었다. 이하에서는 블록 상태 저 장부(110)의 입출력 동작을 도 4에 의거하여 설명하기로 한다.
현재 메모리 장치는 어드레스 '0F8Eh'에 대응되는 블록에 대해서는 쓰기 동작이 진행되고 있는 경우라 가정한다. 이 경우, 블록 어드레스 '0F8Eh'는 소거나 프로그램 상태임을 나타내도록 기입 드라이버(114)에 의해서 블록 상태가 대응하는 래치 셀에 로드되어 있을 것이다. 기입 어드레스 생성기(103)로부터 출력되는 기입 어드레스(WT_ADD)는 지속적으로 블록 '0F8Eh'로 입력되는 경우 기입 상태 정보(BLK_WT)는 하이 레벨로 출력된다. 이와 동시에 독출 어드레스(RD_ADD)는 외부로부터 임의로 입력 가능하다. 독출 어드레스(RD_ADD)는 내부에서 카운트 되는 기입 어드레스(WT_ADD)와 동일한 블록 어드레스로 입력될 수 있다. 따라서, 독출 어드레스(RD_ADD)가 쓰기 동작 중인 블록의 블록 어드레스 'OF8Eh'로 입력되면, 독출 상태 정보(nBLK_RD)가 HIGH 레벨로 출력된다. 독출 상태 정보(nBLK_RD)가 HIGH 레벨로 출력된다는 것은 현재 입력된 독출 어드레스가 현재 쓰기 동작이 진행중인 블록과 동일한 블록임을 의미한다. 동일한 블록에 대해서 기입과 독출 동작은 동시에 진행될 수 없다. 따라서, 블록 상태 저장부(110)의 기입 어드레스 및 독출 어드레스 'OF8Eh'에 대한 출력인 기입 상태 정보 및 독출 상태 정보는 모두 하이 레벨(HIGH)이 된다. 이 경우, 제어부(120)는 쓰기 동작은 진행하지만, 실질적으로 독출 동작은 수행하지 않도록 메모리 코어(130)를 제어하게 될 것이다. 따라서, 메모리 코어(130)의 데이터 출력 회로(미도시됨)는 무효 데이터(Status Data)를 출력할 것이다.
반면에, 기입 어드레스(WT_ADD)가 현재 로드된 블록이 아닌 다른 블록을 나타내고 독출 어드레스(RD_ADD)는 기입 어드레스(WT_ADD)와 다른 블록을 지정하는 경우에 대해 설명하기로 한다. 서로 다른 기입 어드레스(WT_ADD)와 독출 어드레스(RD_ADD)(즉, WT_ADD:'OF8Fh', RD_ADD:'OF8Eh')에 의하면 블록 상태 저장부(110)는 입력된 기입 어드레스가 지시하는 블록이 쓰기 동작 중이 아님을 나타내도록 기입 블록 상태(BLK_WT)를 로우 레벨로 출력한다. 그러나 기입 동작의 종료 이후에는 상술한 어드레스 'OF8Eh'에 대한 액세스는 가능하므로 독출 상태 정보(nBLK_RD)는 하이 레벨로 출력된다. 따라서, 블록 어드레스 'OF8Eh'를 포함하는 전체 어드레스의 메모리 셀로의 액세스가 이루어지고, 독출된 데이터(Valid Data)가 메모리 코어(130)로부터 출력될 것이다.
이상에서, 본 발명의 블록 상태 저장부(110)가 기입 대상 블록인지 또는 독출 대상 블록인지에 대한 여부를 나타내는 블록 상태 정보(BLK_WT, BLK_RD)의 저장 장치로 설명하였으나 본 발명은 이에 국한되지 않는다. 즉, 본 발명의 블록 상태 저장부(110)는 블록 상태 정보뿐 아니라, 블록의 데이터를 보호하기 위한 쓰기 방지 기능을 지원하는 블록 보호 정보를 저장할 수 있다. 블록 보호 정보를 저장하는 블록 상태 저장부(110)는 기입 동작에 있어서, 입력되는 기입 어드레스(WT_ADD)를 검출하여 보호된 블록인지의 여부를 판단하여 쓰기 방지 상태 정보로 제어부(120)에 제공한다. 제어부(120)는 해당하는 어드레스의 블록이 쓰기 방지되어 있는 보호 블록인 경우, 쓰기 동작을 차단(Write Inhibit)한다. 예를 들면, 일반적인 플래시 메모리 장치에서 수행되는 외부에서 블록의 쓰기 방지 여부를 판단하기 위한 체크 동작 모드(예를 들면, Autoselect Read 동작) 시에는 입력되는 독출 어드레 스(RD_ADD)에 응답하여 블록의 쓰기 방지 정보를 외부로 제공할 수 있다. 이러한 블록 상태 정보의 저장을 통해서, 적은 칩 면적을 차지하는 본 발명의 블록 상태 저장부(110)를 통하여서 블록에 대한 액세스의 여부를 판단하는 제반 블록 상태 정보로 제공될 수 있다.
이상의 실시예에 따르면, 본 발명의 블록 상태 저장부(110)는 블록의 쓰기 상태 정보를 저장할 수 있다. 또한, 본 발명의 블록 상태 저장부(110)는 블록의 쓰기 방지 데이터를 저장하며, 기입 어드레스 및 독출 어드레스에 대하여 쓰기 방지 여부를 나타내는 쓰기 방지 정보를 제공할 수 있다. 또한 블록 상태 정보(BLK_WT, BLK_RD)를 저장하는 블록 상태 저장부와 쓰기 방지 데이터를 저장하는 블록 상태 저장부를 구비하여 동시에 각각의 데이터를 제공할 수 있다. 여기서, 본 발명의 래치 셀들에 저장되는 정보는 블록 영역의 상태를 지시하는 것으로 설명하였으나 본 발명이 이에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 즉 블록의 상태뿐 아니라, 그보다 크거나 작은 셀 어레이 영역의 상태 정보를 저장할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 블록 상태 저장부는 행과 열로 배열되는 어레이 배열이 가능하여 칩의 점유 면적을 줄일 수 있다.

Claims (23)

  1. 복수의 블록들을 포함하는 메모리 셀 어레이;
    상기 복수의 블록들 각각의 소거 상태 정보를 저장하는 행과 열 방향으로 배열되는 복수의 래치 셀들을 포함하되, 기입 어드레스와 독출 어드레스에 각각 응답하여 상기 소거 상태 정보를 제공하는 블록 상태 저장부; 및
    상기 소거 상태 정보에 응답하여 상기 메모리 셀 어레이로의 액세스 여부를 제어하는 제어부를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 블록 상태 저장부는,
    상기 복수의 블록들 각각에 대응하며, 행과 열 방향으로 배열되는 복수의 래치 셀들을 포함하는 블록 래치 어레이;
    상기 기입 어드레스에 대응하는 기입 행 선택 라인과 상기 독출 어드레스에 대응하는 독출 행 선택 라인 각각에 대응하는 행들을 선택하는 행 선택회로;
    상기 기입 어드레스와 상기 독출 어드레스 각각에 응답하여 선택된 래치 셀들에 저장된 상기 소거 상태 정보를 감지 및 출력하는 열 선택회로; 및
    상기 기입 어드레스에 따라 상기 소거 상태 정보를 상기 복수의 래치 셀들에 저장하는 기입 드라이버를 포함하되,
    상기 열 선택회로와 상기 기입 드라이버는 상기 래치 셀들의 열 방향 입출력 라인을 공유하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 래치 셀들 각각은,
    제 1 노드와 제 2 노드 사이에 연결되는 래치;
    상기 기입 어드레스에 응답하여 상기 제 1 노드와 제 3 노드를 연결하는 제 1 패스 게이트; 및
    상기 독출 어드레스에 응답하여 상기 제 2 노드와 제 4 노드를 연결하는 제 2 패스 게이트를 포함하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 래치는 제 1 인버터 및 제 2 인버터의 정귀환(Positive feedback) 루프로 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 3 항에 있어서,
    상기 래치의 제 1 노드 및 상기 제 2 노드의 데이터 상태는 서로 상보적인 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 3 항에 있어서,
    상기 기입 드라이버는 상기 블록 상태 정보를 저장하기 위한 상보적인 쓰기 신호를 상기 제 3 노드 및 상기 제 4 노드에 동시에 제공하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 쓰기 신호의 입력시에, 상기 제 1 패스 게이트 및 상기 제 2 패스 게이트가 동시에 턴-온 되도록 상기 기입 어드레스 및 상기 독출 어드레스가 상기 행 선택회로로 제공되는 플래시 메모리 장치.
  8. 제 2 항에 있어서,
    상기 행 선택회로는,
    상기 기입 어드레스에 대응하는 행을 선택하는 제 1 디코더; 및
    상기 독출 어드레스에 대응하는 행을 선택하는 제 2 디코더를 포함하는 플래시 메모리 장치.
  9. 제 2 항에 있어서,
    상기 열 선택회로는,
    상기 기입 어드레스에 응답하여 제 1 블록 상태 정보를 선택하는 제 1 멀티플렉서; 및
    상기 독출 어드레스에 응답하여 제 2 블록 상태 정보를 선택하는 제 2 멀티플렉서를 포함하는 플래시 메모리 장치.
  10. 제 2 항에 있어서,
    상기 기입 드라이버는 상기 기입 어드레스에 포함되는 블록 상태 정보를 제공받는 플래시 메모리 장치.
  11. 제 2 항에 있어서,
    상기 제어부는 소거 상태 정보를 참조하여 상기 독출 어드레스에 대응하는 메모리 블록으로부터의 독출 데이터를 출력할 것인지, 또는 상기 독출 어드레스에 대응하는 메모리 블록이 소거 상태임을 지시하는 상태 데이터(Status)를 출력할 것인지를 결정하는 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제어부로부터의 제어에 따라 상기 상태 데이터(Status)를 생성하여 출력하는 상태 정보 발생기를 더 포함하는 플래시 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제어부로부터의 제어에 따라 상기 상태 데이터와 상기 독출 데이터 중 어느 하나를 선택적으로 출력하는 출력 멀티플렉서를 더 포함하는 플래시 메모리 장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 행과 열 방향으로 배열되는 복수의 래치 셀들을 포함하는 래치 어레이;
    제 1 행 어드레스에 대응하는 기입 행 선택 라인과 제 2 행 어드레스에 대응하는 독출 행 선택 라인 각각에 대응하는 행들을 선택하는 행 선택회로;
    제 1 열 어드레스와 제 2 열 어드레스 각각에 응답하여 상기 선택된 행들에 포함되는 래치 셀들의 데이터를 선택적으로 감지 및 출력하는 열 선택회로; 및
    기입 동작시, 상기 행 선택회로에 의해서 선택된 래치 셀들로 데이터를 저장하는 기입 드라이버를 포함하되,
    상기 열 선택회로와 상기 기입 드라이버는 상기 래치 셀들의 열 방향 입출력 라인을 공유하는 것을 특징으로 하는 반도체 메모리 장치의 블록 상태 저장 장치.
  20. 제 19 항에 있어서,
    상기 복수의 래치 셀들 각각은 상기 제 1 행 어드레스와 상기 제 2 행 어드레스 각각에 응답하여 저장된 데이터를 출력하는 것을 특징으로 반도체 메모리 장치의 블록 상태 저장 장치.
  21. 제 20 항에 있어서,
    상기 데이터 입력시, 상기 기입 드라이버는 상기 데이터에 대응하는 상보적인 쓰기 신호를 상기 복수의 래치 셀들 각각으로 제공하는 반도체 메모리 장치의 블록 상태 저장 장치.
  22. 제 19 항에 있어서,
    상기 행 선택회로는,
    상기 제 1 행 어드레스에 대응하는 행을 선택하는 제 1 디코더; 및
    상기 제 2 행 어드레스에 대응하는 행을 선택하는 제 2 디코더를 포함하는 반도체 메모리 장치의 블록 상태 저장 장치.
  23. 제 22 항에 있어서,
    상기 열 선택회로는,
    상기 제 1 열 어드레스에 응답하여 제 1 데이터를 선택하는 제 1 멀티플렉서; 및
    상기 제 2 열 어드레스에 응답하여 제 2 데이터를 선택하는 제 2 멀티플렉서를 포함하는 반도체 메모리 장치의 블록 상태 저장 장치.
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