JPH05274891A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】本発明の半導体記憶装置は、選択された行が切
り換ると第１の所定の列から順次前記データレジスタの
内容が外部に出力される第１のモードと、選択された行
が切り換ると第２の所定の列から順次前記データレジス
タの内容が外部に出力される第２のモードとを具備す
る。 【効果】本発明の半導体記憶装置は、ページ内の第一の
所定カラムアドレスからそのページの最終アドレスまで
のデータを連続したページについて読み出せるととも
に、ページ内の第二の所定カラムアドレスからそのペー
ジの最終アドレスまでのデータを連続したページについ
て読み出すことが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関す
る。特に、電気的にデータの書換えが可能な不揮発性半
導体メモリに関する。

【０００２】

【従来の技術】電気的に記憶データを消去し、新たなデ
ータを再書込みできるＲＯＭはＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍ
ｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とし
て知られている。このＥＥＰＲＯＭは、記憶内容を消去
するとき、ＥＰＲＯＭとは異なり紫外線を用いる必要が
ない。従って、ボード上に実装した状態のままで電気的
にデータの消去、書換えを行うことができる。このた
め、使いやすく、各種制御用機器用やメモリカード用等
として用いられる。

【０００３】近年、特に大容量化に適したＥＥＰＲＯＭ
としてＮＡＮＤセル構造を有するＥＥＰＲＯＭが開発さ
れている。このＮＡＮＤセルタイプのＥＥＰＲＯＭの特
徴は、以下の通りである。すなわち、データの書込み、
消去に当って、従来のＮＯＲタイプのメモリセルと異な
り、ホットエレクトロンの注入を必要としない。書込
み、消去は、トンネル効果によって行っている。このた
め、メモリセルに流れる電流が少ない。したがって、ペ
ージ単位でのデータの書換えが可能である。よって、そ
の用途はメモリカードのみでなく、ハードディスクにも
及ぶ。

【０００４】このような大容量化に適したＮＡＮＤタイ
プの１つのメモリセル群ＭＣＧの等価回路を［図１３］
に示す。このようなＮＡＮＤセル群は、Ｎ型基板上に形
成されるＰ型ウェル中につくられる。図示してはいない
が、第一層のポリシリコン（１ｓｔ．ｐｏｌｙ）からな
る浮遊ゲートと第２層のポリシリコン（２ｎｄ．ｐｏｌ
ｙ）からなる制御ゲート（ＷＬ１〜ＷＬ８）とを有する
メモリセルＭＣを８個示している。この８個のＮＡＮＤ
メモリセルＭＣを挟んで、ドレインＤ側と、ソースＳ側
に、それぞれ選択用のトランジスタＴ1 、Ｔ2 がそれぞ
れ接続されている構造をしている。次に、このメモリセ
ルの読みだし時の動作を説明する。

【０００５】［図１３］に示すように、読みだし時、選
択されたメモリセル（ＭＣ（１）、ＭＣ（２））の選択
ゲート（ワードラインＷＬ（Ｓ））は低レベル（以下、
“Ｌ”と略記する）に設定され、ＮＡＮＤセル群の残り
の７つのメモリセルのの選択ゲート（ワードラインＷＬ
（ＮＳ））は高レベル（以下、“Ｈ”と略記する）に設
定される。選択トランジスタＴ1 のゲート（セレクト線
ＳＧＤ）と、選択トランジスタＴ2 のゲート（セレクト
線ＳＧＳ）は“Ｈ”に設定される。ＮＡＮＤ構造の不揮
発性半導体装置では、［図１４］に示すように、“０”
の書込まれたメモリセルのしきい値電圧は正に分布す
る。しかも、その“０”データセルのしきい値電圧は、
ＮＡＮＤセル群の非選択トランジスタのゲート電圧
（“Ｈ”）より低い値となるように設定される。このた
め、選択されたメモリセル（ＭＣ（１））のしきい値電
圧が正であれば（“０”データが書込まれていれば）、
ビットライン（ＢＬ（１））とＧＮＤ間には電流が流れ
ず、ビットライン（ＢＬ（１））は高レベルとなる。ま
た、選択されたメモリセル（ＭＣ（２））のしきい値電
圧が負であれば（“１”データが書込まれていれば）、
ビットライン（ＢＬ（２））とＧＮＤ間にセル電流ＣＣ
が流れ、ビットライン（ＢＬ（２））は低レベルとな
る。従って、このビットライン（ＢＬ（１）、ＢＬ
（２））の電位をセンスアンプ回路により検知する事に
より、対象とするメモリセルＭＣ（１）、ＭＣ（２）の
データが“０”か“１”かを読み出すことが出来る。次
に、書込み動作について説明する。

【０００６】［図１５］に示すように、選択されたメモ
リセルの選択ゲートＷＬ（Ｓ）には２０Ｖ程度の高電圧
（Ｖpp）がロウデコーダより供給される。また、他の７
つの選択ゲート（ＷＬ（ＮＳ））には１０Ｖ程度の中間
電位（ＶＰＩ）が供給される。この時、選択トランジス
タＴ1 のゲート（ＳＧＤ）電圧は１２Ｖ、ＮＡＮＤセル
群とソース線間の選択トランジスタＴ2 のゲート（ＳＧ
Ｓ）電圧は０Ｖに設定される。図示してはいないが、他
のＮＡＮＤセル群の選択ゲートには０Ｖが供給される。
この状態でビットラインＢＬ（１）を０Ｖにすると、選
択されたメモリセルＭＣ（１）の選択ゲート（ＷＬ
（Ｓ））とチャネルとの間の電位差は２０Ｖとなる。従
って、選択されたメモリセルＭＣ（１）においてのみ基
板から浮遊ゲートに電子が注入される。このとき、同じ
ＮＡＮＤセル群中の他の７つのメモリセルにおいては、
選択ゲートとチャネルの間の電位差は１０Ｖとなり、電
子の注入は起らない。また、選択したメモリセルＭＣ
（２）へ電子の注入を行わないとき、すなわち“１”ラ
イトを行いたいときは、ビットラインＢＬ（２）に１０
Ｖ程度の中間電位（ＶＤＰＩ）を供給すれば良い。この
とき選択ゲートＷＬ（Ｓ）とビットラインＢＬ（Ｓ）間
の電位差は１０Ｖ程度となり、電子の注入は行われな
い。つまり、選択的に、“０”または“１”のデータの
書込みを行うことが出来る。次に、消去動作について説
明する。

【０００７】［図１６］に示すように、消去時には、基
板を２０Ｖ程度（Ｖpp）に、選択ゲートを０Ｖに設定す
る。これにより、浮遊ゲート中の電子が基板に引抜かれ
て、消去が行われる。このとき、選択ゲートのゲートス
トレスを緩和するため、セレクト線ＳＧＤ、ＳＧＳは２
０Ｖ（Ｖpp）に設定される。

【０００８】このように、ＮＡＮＤ構造のＥＥＰＲＯＭ
では、トンネル電流で書込みが行われる。このため、書
込み時にメモリセルに流れる電流は非常に小さい。従っ
て、数百〜数千個のメモリセルに同時に書込みを行うこ
とが可能である。

【０００９】［図１７］は、現在実用化されている４Ｍ
ビットＮＡＮＤ構造ＥＥＰＲＯＭの動作モードを示した
図面であり、［図１７］（ａ）に示すように、カラム方
向に５１２ビット×８（Ｉ／Ｏ）＝４０９６本のビット
線が配置され、ロウ方向に１２８ＮＡＮＤ束×８ビット
＝１０２４本のワード線が配置されている。このメモリ
に書込む場合、各ビット線に接続された各データレジス
タに、Ｉ／Ｏバッファ回路から５１２回データを入力し
た後（［図１７］（ｂ））４０９６ビットに一括して書
込みが行われる（［図１７］（ｃ））。また、読みだし
時はメモリセルのデータをデータレジスタに転送した
後、読み出すランダム読みだしモード（［図１７］
（ｄ））とデータレジスタの内容だけを読み出すページ
内読みだしモード（［図１７］（ｅ））に分けられる。
ロウアドレス（ページアドレス）が切り換る場合はラン
ダム読みだし状態となり、メモリセルのデータ読み出し
に１０μｓｅｃの時間を要するが、カラムアドレス（ペ
ージ内アドレス）が切り換る場合はページ読み出しが可
能となり、７０ｎｓｅｃの高速読み出しが行える。

【００１０】このＮＡＮＤタイプのＥＥＰＲＯＭはメモ
リセルサイズが小さいため安価であり、大容量のハード
ディスクの代わりに使用される。このＮＡＮＤタイプの
ＥＥＰＲＯＭで連続データ読み出しを行う場合、１ペー
ジの最終番地（最終ページ内アドレス）まで７０ｎｓｅ
ｃでシリアル読み出しを行った後に次のデータを読み出
すために１０μｓｅｃのランダム読み出しを行う必要が
あるため、システムで読み出しアドレスが１ページの最
終番地か監視して、メモリからのデータ読み出しタイミ
ングを制御する必要があった。このためメモリ制御方法
が複雑でありメモリ制御専用チップを必要とするという
問題があった。これらの問題を解決するため、外部制御
信号に応答してチップ内部の内部アドレスをインクリメ
ントし、１ページの最終アドレスまで読み出した後はチ
ップに内蔵されたタイマーによる制御で自動的にランダ
ム読み出し行う機能を付加したＮＡＮＤタイプのＥＥＰ
ＲＯＭが、平成３年１２月１９日に中井他により出願さ
れた特願平３−７７９２２０１に詳細に開示されてい
る。一般にハードディスクの記憶データは５１２バイト
単位で管理されており、この５１２バイト単位のデータ
はディスク内の任意の位置に記憶される。このため５１
２バイト以上のデータを記憶しておくためには、この５
１２バイト単位のデータの連続情報を記憶しておく必要
がある。ＮＡＮＤタイプのＥＥＰＲＯＭをハードディス
クの代わりに使用する場合、カラム方向のビット数を５
１２バイト（４Ｍビット）で構成して上記連続情報を冗
長メモリセル（２バイト）に記憶することにより、１度
のランダム読み出しで５１２バイト（１セクター）の情
報と次のセクターアドレス（ページアドレス情報）をデ
ータレジスタに読み込むことが可能となる。

【００１１】［図１８］はこの様なＮＡＮＤタイプＥＥ
ＰＲＯＭを２チップ使用して構成したデータ記憶装置の
構成を示す図である。このデータ記憶装置は４Ｍビット
ＥＥＰＲＯＭ２個で構成されており、すべてのページア
ドレスを表現するために各ページに２バイト（実際に使
用するのは１１ビット）の冗長メモリが付加されいる。
その結果、１つのページは５１２バイト（１セクター）
の本体メモリセルと２バイトのページアドレス記憶用冗
長メモリセルにより構成されている。次にこのデータ記
憶装置での連続データ読み出し方法について説明する。
まずＣＰＵからページ（１）を示すアドレスデータが入
力されるとページ（１）のメモリ記憶情報がランダム読
み出しでデータレジスタに転送され、外部制御信号のク
ロックに応答して５１２バイトの本体セルデータが読み
出される。さらにその後の連続した外部制御信号のクロ
ックに応答して、続けて２バイトの冗長メモリセルデー
タが読み出される。このとき冗長メモリセルから読み出
された次ページアドレス情報が、連続したページ（２）
を示しているとすると、ＣＰＵは外部制御信号のクロッ
クを続けて出力し、ページ（２）のメモリセル情報を連
続して読み出す。ページ情報が連続していれば外部制御
信号に応答して自動的にランダム読み出しが行われるた
め、ページ（２）のランダム読み出し時にアドレスデー
タを入力する必要はない。ページ（２）の次のページア
ドレスも連続していれば、外部制御信号のクロックをＣ
ＰＵが出力することによりページ（３）のデータが連続
して読み出される。ページ（３）の次のページは第一図
に示すようにチップ２のページ（１０２３）であるか
ら、ＣＰＵはチップ１をディセーブル状態にしてチップ
２を選択し、さらにページ（１０２３）のアドレスを出
力して１０μｓｅｃのランダム読み出しを行う。その後
外部制御信号のクロックで本体データのシリアル読み出
しを行った後、次ページアドレス（チップ２のページ
（１０２４））を読み出し、この読み出されたページア
ドレスに対応する次のページを外部制御信号のクロック
で読み出す。チップ２のページ（１０２４）の次ページ
アドレスはチップ１のページ（１０２３）を示している
ので、ＣＰＵはチップ２をディセーブルにしてチップ１
を再度選択する。このようにして連続した５１２バイト
のデータを順次読み出していく。最後のページの冗長メ
モリセルにはこの連続データの終了情報が書き込まれて
いるので、ＣＰＵはこの終了情報を読み出すとチップ１
と２をディセーブル状態にしてデータ読み出しを終了す
る。

【００１２】一般的にハードディスクではデータの配置
情報を得るため各ページの連続情報のみを連続して読み
出す必要があり、メモリチップをハードディスクの代わ
りに使用する場合も各ページの連続情報のみを読み出す
必要がある。しかしながら上記のような改良されたＮＡ
ＮＤタイプＥＥＰＲＯＭの場合、各ページのページ連続
情報を読み出すたびに冗長セルのスタートアドレスを入
力する必要があり、メモリチップを制御するシステムの
負担が重くなるという問題があった。

【００１３】

【発明が解決しようとする課題】従来の任意アドレスか
らのページ単位連続読み出し可能な半導体メモリにおい
て、ページ内の所定アドレスからページ最終アドレスま
でのデータを連続したページについて読み出す場合、各
ページ読み出し開始時に前記ページ内所定アドレスを毎
回入力する必要があり、システムの効率が低下する問題
があった。

【００１４】本発明はこのような点に鑑みてなされたも
のであり、その目的は前記ページ内所定アドレスを管理
することなく、ページ内所定アドレスからページ内最終
アドレスまでの各ページデータを連続して読み出せる半
導体メモリを得ることにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、マトリクス状に配列された複数のメモ
リセルと各列に対してデータを一時的に格納するデータ
レジスタとを有し、前記メモリセルの内の選択した行に
並ぶページデータを前記データレジスタに格納し、前記
データレジスタ内のデータを順次外部に出力するページ
読みだしモードを備える半導体記憶装置において、選択
された行が切り換ると第１の所定の列から順次前記デー
タレジスタの内容が外部に出力される第１のモードと、
選択された行が切り換ると第２の所定の列から順次前記
データレジスタの内容が外部に出力される第２のモード
とを具備することを特徴とする半導体記憶装置を提供す
る。

【００１６】また、マトリクス状に配列された複数のメ
モリセルと各列に対してデータを一時的に格納するデー
タレジスタとを有し、前記メモリセルの内の選択した行
に並ぶページデータを前記データレジスタに格納し、前
記データレジスタ内のデータを順次外部に出力するペー
ジ読みだしモードを備える半導体記憶装置において、第
１のモードでは選択された行が切り換ると第１の所定の
列から順次前記データレジスタの内容を外部に出力し、
第２のモードでは選択された行が切り換ると第２の所定
の列から順次前記データレジスタの内容を外部に出力す
る制御手段を具備することを特徴とする半導体記憶装置
を提供する。

【００１７】

【作用】本発明による半導体記憶装置は、ページ内の第
一の所定カラムアドレスからそのページの最終アドレス
までのデータを連続したページについて読み出せるとと
もに、ページ内の第二の所定カラムアドレスからそのペ
ージの最終アドレスまでのデータを連続したページにつ
いて読み出すことが可能である。このためデータ構造が
第一のデータと第二のデータの和の形となっているデー
タの集合を記憶する場合に、第一のデータと第二のデー
タの和のデータ集合を連続して読み出せるとともに、第
二のデータのみの集合を連続して読み出すことも可能と
なり、半導体導体記憶装置を用いたシステムの効率を向
上させることができる。

【００１８】

【実施例】以下、本発明の一実施例を図を参照して説明
する。［図１］はページ（１）からページ（８）までの
メモリセルの配置を示す回路図である。この例ではカラ
ム方向に８バイトの冗長メモリセルが付加されている。
また１つのＮＡＮＤ束は直列に接続された８個のメモリ
セルとドレイン側セレクト線１０１及びソース側セレク
ト線１０３により構成され、カラム方向に並列に配列さ
れた複数のＮＡＮＤ束で８ページを構成している。［図
２］は本発明を適用した不揮発性半導体のブロック系統
図で、Ｉ／Ｏピン１１１から入力されたカラムアドレス
Ａ０〜Ａ８はカラムアドレスバッファ回路１０５で記憶
され、またロウアドレスＡ９〜Ａ１８はロウアドレスバ
ッファ回路１０７で記憶される。またこの不揮発性半導
体装置の読み出し、書き込み、消去の各モードの制御
は、Ｉ／Ｏピンから入力されたコマンドコードをコマン
ドデコーダ１０９でデコードすることにより行われる。
Ｉ／Ｏピン１１１の入／出力モード切り換えと入力デー
タのアドレス／コマンドデータの識別は、それぞれの入
力ピンから入力される外部制御信号ＣＬＥ，ＮＣＥ，Ｎ
ＷＥ，ＡＬＥ，ＮＲＥ，ＮＷＰにより行われる。また制
御回路からはチップがアクセス可能か、不可能かを示す
信号がＲｅａｄｙ／Ｂｕｓｙピンを介して外部に出力さ
れる。［図３］にこれらの制御信号によって決定される
チップの動作モードを示してある。外部制御信号ＣＬＥ
はコマンド入力モードを決定し、外部制御信号ＡＬＥは
アドレス入力モードを決定する。さらに外部制御信号Ｎ
ＣＥはチップセレクト信号であり、外部制御信号ＮＷＥ
はコマンド入力モード、アドレス入力モード及びデータ
入力モードでＩ／Ｏピンから入力されるそれぞれのデー
タを取り込むためのクロック信号である。また外部制御
信号ＮＲＥは、データ読み出し時にシリアルデータを読
み出す際の内部アドレスインクリメントと出力バッファ
をイネーブル状態とするために入力されるクロック信号
である。このように構成された半導体メモリでは、入力
データ信号にグリッチが発生して誤ったコマンドが入力
されると、書き込みまたは消去状態となり記憶データが
破壊される可能性がある。このため、本実施例の半導体
メモリでは、外部制御信号ＮＷＰが“Ｌ”状態では、チ
ップが書き込み動作及び消去動作を行わないよう規定さ
れるプログラム／消去プロテクトモードを有している。
またＲｅａｄｙ／Ｂｕｓｙ出力端子には、前述したよう
にチップがアクセス不可の場合は、“Ｌ”レベルのＢｕ
ｓｙ信号が出力され、チップがアクセス可能な場合は
“Ｈ”レベルのＲｅａｄｙ信号が出力される。

【００１９】次に本実施例の不揮発性半導体メモリの読
み出し動作について説明する。まず本実施例の不揮発性
半導体メモリが第一の読み出しモードの場合の動作につ
いて［図４］を用いて説明する。［図４］はカラムアド
レス（ページ内アドレス）Ｎ番地、ページアドレスＭ番
地がアドレス入力され、この番地のメモリセルから連続
読み出しを行う場合の外部制御信号の入力波形とデータ
出力タイミングを示す図面である。

【００２０】最初に、［図３］に示すようなアドレス入
力モードで、カラムアドレス番地、ページアドレス番地
をアドレスバッファ内に取込むと同時に、Ｂｕｓｙ状態
を示す“Ｌ”レベルのアクセス不可信号を外部に出力す
る。このとき、［図４］（ｂ）に示すように、選択され
たワード線に接続されたＭページすなわちロウアドレス
がＭ番地のメモリセル情報がビット線に出力され、デー
タレジスタ回路にラッチされる。このラッチ動作が終了
するとＲｅａｄ状態を示す“Ｈ”レベルのアクセス可能
信号を外部に出力し、記憶データ読み出し可能であるこ
とをチップ制御コントローラに知らせる。次に、［図
４］（ｃ）に示すように、チップ制御システムから送ら
れた外部制御信号ＮＲＥのクロックに応答して、入力さ
れたページ内アドレス（カラムアドレスＮ番地）をスタ
ート番地として、内部カラムアドレスをインクリメント
しながらデータをアクセスタイム７０ｎｓｅｃで外部に
出力する。次に、ページ内アドレス最終番地（カラムア
ドレス５１９番地）の読み出しが終了すると、［図４］
（ｄ）に示すように、内部ページアドレス（内部ロウア
ドレス）をインクリメントすると同時に、Ｂｕｓｙ状態
を示す“Ｌ”レベルのアクセス不可信号を外部に出力
し、新しい内部ページアドレス（Ｍ＋１）で選択された
ワード線に接続されたメモリセル情報をデータレジスタ
回路にラッチする。このラッチ動作終了とともにＲｅａ
ｄｙ状態を示す“Ｈ”レベルのアクセス可能信号を外部
に出力し、［図４］（ｅ）外部制御信号ＮＲＥのクロッ
クに応答してＭ＋１ページの内部ページ内アドレス０番
地（カラムアドレス０番地）をスタート番地として、内
部ページ内アドレスをインクリメントしながらデータを
出力する。この連続動作は、読み出したい連続データの
データ長分だけ繰返され、最終データ読み出し終了後、
外部制御信号ＮＣＥを“Ｈ”レベルにすることにより一
連の読み出し動作が終了する。

【００２１】次に本実施例の不揮発性半導体メモリが第
二の読み出しモードにある場合の読み出し動作について
［図５］を用いて説明する。［図５］はアドレス入力モ
ードでカラムアドレスＮ番地、ページアドレスＭ番地が
入力されその後連続読み出しを行った場合の、外部制御
信号の入力波形とデータ出力タイミングを示す図面であ
る。第一の読み出しモードの場合と同様にアドレス入力
モードでカラムアドレス番地、ページアドレス番地をア
ドレスバッファ内に取り込むと同時に、Ｂｕｓｙ状態を
示す“Ｌ”レベルのアクセス不可信号を外部に出力す
る。このとき、［図５］（ｂ）に示すように、第一の読
み出しモードと同様にＭページのメモリセルの情報がビ
ット線に出力されデータレジスタにラッチされる。この
ラッチ動作が終了するとＲｅａｄ状態を示す“Ｈ”レベ
ルのアクセス可能信号を外部に出力し、データレジスタ
にラッチされた記憶データが読み出し可能であることを
外部に知らせる。次に、外部制御信号ＮＲＥのクロック
に応答して入力されたページ内アドレス（カラムアドレ
ス）からデータ出力を行う。ここで第二の読み出しモー
ドの場合、アドレスデータ入力モードで入力されたＮ番
地のカラムアドレスに応答して、内部アドレスは５１２
＋Ｎ番地を示すようにアドレスバッファ回路が構成され
るため、冗長セル８バイトの内のＮ番地がシリアル読み
出しのスタート番地となる。［図５］（ｃ）に示すよう
に、この冗長セル内のＮ番地から外部制御信号ＮＲＥの
クロックにより内部ページ内アドレス（内部カラムアド
レス）が順次インクリメントされデータレジスタ内のメ
モリセルデータをアクセスタイム７０ｎｓｅｃで順次外
部に出力する。ページ内アドレス最終番地（カラムアド
レス５１９番地）までシリアル読み出しが行われると、
内部ページアドレスをインクリメントすると同時に、Ｂ
ｕｓｙ状態を示す“Ｌ”レベルのアクセス不可信号を外
部に出力する。さらにインクリメントされた次の内部ペ
ージアドレス（Ｍ＋１）で選択されたワード線に接続さ
れたメモリセル情報を、［図５］（ｄ）に示すように、
データレジスタ回路にラッチする。このラッチ動作終了
とともにＲｅａｄｙ状態を示す“Ｈ”レベルのアクセス
可能信号を外部に出力する。このとき内部ページ内アド
レス（内部カラムアドレス）は第一の読み出しモードの
場合と異なり冗長セルの開始番地（５１２番地）にリセ
ットされる。このためチップがＲｅａｄｙ状態となった
後に外部制御信号ＮＲＥのクロックを外部から入力する
と、［図５］（ｅ）に示すように、外部制御信号ＮＲＥ
に応答してページ内アドレス５１２番地（冗長セル８バ
イトの０番地）から順次メモリセルデータが連続して読
み出される。アドレス入力後の最初の読み出しは指定カ
ラムアドレスからシリアル読み出しが開始されるが、内
部ページアドレスインクリメント後のシリアル読み出し
は、常に冗長セルの０番地（カラムアドレス５１２番
地）から開始される。この連続読み出し動作はチップの
最終番地まで行われ、最終データ読み出し後、外部制御
信号ＮＣＥを“Ｈ”レベルにして読み出し動作が終了す
る。

【００２２】［図６］は、通常のＥＰＲＯＭ等で使用さ
れるアドレスバッファ回路とは異なり、前述のアドレス
入力及びアドレスインクリメント動作を行えるよう構成
されているアドレスバッファ回路の回路図である。この
アドレスバッファ回路は、ＣＭＯＳトランスファーゲー
トＴＧ１〜４を使用したバイナリカウンタとバイナリカ
ウンタの内部を入力アドレス信号に対応する論理レベル
に設定する手段と、バイナリカウンタの内部を所定の論
理にリセットする手段とで構成されている。Ｄn はＩ／
Ｏ入力出力端子に接続され、外部からのアドレス情報を
受付ける。データラッチ制御信号ＬＰn は、アドレス入
力動作モードのとき外部制御信号ＮＷＥの立上がりに応
答して所定の時間だけ“Ｌ”レベルとなる内部制御信号
であり、ＬＰn が“Ｌ”レベルの時Ｉ／Ｏ入力出力端子
のアドレス情報は、ノアゲートＮＯＲ１、インバータＩ
ＮＶ１、ナンドゲートＮＡＮＤ１、クロックドインバー
タＣＩＮＶ１、ＣＩＮＶ２を介してバイナリカウンタの
内部ノードＮ２、Ｎ４に転送される。所定の期間の後、
ＬＰn が“Ｈ”レベルになると、クロックドインバータ
ＣＩＮＶ１、ＣＩＮＶ２が非動作状態、また、クロック
ドインバータＣＩＮＶ３、ＣＩＮＶ４が動作状態とな
り、前述の入力されたアドレス情報がバイナリカウンタ
内にラッチされる。この結果、アドレス情報と同相の信
号が内部アドレス信号出力端子ＡｉＳに、またラッチさ
れたアドレス情報と逆相の信号が内部アドレス信号出力
端子ＡｉＳＢに出力される。一部のアドレスバッファ回
路を除いて、このアドレスバッファ回路の入力端子Ａｉ
−１ＳとＡｉ−１ＳＢにはこのアドレスバッファ回路の
１つ手前のアドレスバッファ回路の内部アドレス信号出
力端子が接続される。このアドレスバッファ回路は、１
つ手前のアドレスバッファ回路の内部アドレス信号が２
周期変化すると、このアドレスバッファ回路の内部アド
レス信号が１周期変化するよう構成されている。また、
それぞれのアドレスバッファ回路の内部アドレス信号は
対応するデコーダ回路に入力されており、内部アドレス
信号に対応したワード線及びビット線が選択されるよう
にロウデコーダ回路、及びカラムデコーダ回路が構成さ
れている。リセット信号ＲＳＴは、内部アドレス信号Ａ
ｉＳを“Ｌ”レベル、内部アドレス信号ＡｉＳＢを
“Ｈ”レベルにリセットするために使用される信号で、
リセット信号ＲＳＴが“Ｌ”→“Ｈ”→“Ｌ”に変化す
ると、内部アドレス信号は前述の所定の論理レベルに設
定される。

【００２３】［図７］にカラムアドレスＡ０〜Ａ８、ロ
ウアドレスＡ９〜Ａ１８で構成される本発明の４Ｍビッ
トの不揮発性半導体メモリにおいて、内部アドレスの動
作を説明するためのアドレスバッファ回路の回路図を示
す。この回路図のシンボルＡＢＵＦ０〜ＡＢＵＦ１８及
びＡＢＵＦ８Ｅの回路構成は、［図６］で示したアドレ
スバッファ回路に等しい。ここでＡＢＵＦ０〜ＡＢＵＦ
１８はそれぞれ内部アドレスＡ０Ｓ〜Ａ１８Ｓを出力す
るアドレスバッファ回路である。アドレスバッファ回路
ＡＢＵＦ０〜ＡＢＵＦ７及びＡＢＵＦ８Ｅのラッチ信号
入力端子（ＬＰn ）には制御信号ＬＰ１が供給され、ア
ドレスバッファ回路ＡＢＵＦ８〜ＡＢＵＦ１５のラッチ
信号入力端子には制御信号ＬＰ２が、さらにアドレスバ
ッファ回路ＡＢＵＦ１６〜ＡＢＵＦ１８のラッチ信号入
力端子には制御信号ＬＰ３が供給される。またアドレス
バッファ回路ＡＢＵＦ０，８，１６のデータ入力端子Ｄ
ｎは共通にＩ／Ｏ０の入力出力端子に接続され、アドレ
スバッファ回路ＡＢＵＦ１，９，１７のデータ入力端子
はＩ／Ｏ１の入力出力端子に接続される。同様にアドレ
スバッファ回路ＡＢＵＦ２，１０，１８のデータ入力端
子はＩ／Ｏ２の入力出力端子に接続される。さらにアド
レスバッファ回路ＡＢＵＦ３，１１のデータ入力端子は
Ｉ／Ｏ３に、ＡＢＵＦ４，１２のデータ入力端子はＩ／
Ｏ４に、ＡＢＵＦ５，１３のデータ入力端子はＩ／Ｏ５
に、ＡＢＵＦ６，１４のデータ入力端子はＩ／Ｏ６に、
ＡＢＵＦ７，１５のデータ入力端子はＩ／Ｏ７に接続さ
れる。またＡ０からＡ８までのカラムアドレスに対応す
るアドレスバッファ回路（ＡＢＵＦ０〜ＡＢＵＦ８）の
リセット端子（ＲＳＴ）には、電源投入時チップ内部を
リセットするため所定の期間”Ｈ”レベルとなる信号Ｒ
ＳＴと最終カラムアドレスのデータ読み出しが終了した
ときに”Ｈ”レベルとなるパルス信号ＣＯＬＥＮＤのＯ
Ｒ論理の信号ＣＯＬＲＳＴが供給される。またＡ９から
Ａ１８までのロウアドレスに対応するアドレスバッファ
回路（ＡＢＵＦ９〜ＡＢＵＦ１８）のリセット端子には
前記リセット信号ＲＳＴが入力される。またカラム方向
５１２バイト目から配置されている冗長メモリセルを選
択するため付加されたアドレスバッファ回路ＡＢＵＦ８
Ｅのリセット端子には、前記信号ＣＯＬＲＳＴと逆相の
信号と、第一の読み出しモードでは”Ｌ”レベルとなり
また第二の読み出しモードでは”Ｈ”レベルとなる内部
制御信号ＥＸとのＮＯＲ論理の信号が入力される。また
アドレスバッファ回路ＡＢＵＦ１〜ＡＢＵＦ８とＡＢＵ
Ｆ１０〜ＡＢＵＦ１８の入力端子Ａｉ−１ＳとＡｉ−１
ＳＢは、それそれぞれ下位アドレスのアドレスバッファ
回路の内部アドレス信号出力端子ＡｉＳとＡｉＳＢが接
続される。カラムアドレスの最下位アドレスに対応する
アドレスバッファ回路ＡＢＵＦ０の入力端子Ａｉ−１Ｓ
には外部制御信号ＮＲＥの立ち下がりに応答して所定の
期間”Ｌ”レベルとなるパルス信号ＰＵＬが供給され、
またその入力端子Ａｉ−１ＳＢには前記パルス信号ＰＵ
Ｌの反転信号ＰＵＬＢが入力される。ロウの最下位アド
レスに対応するアドレスバッファ回路ＡＢＵＦ９の入力
端子Ａｉ−１Ｓには前記信号ＣＯＬＲＳＴと逆相の信号
が入力され、このアドレスバッファ回路の入力端子Ａｉ
−１ＳＢには前記信号ＣＯＬＲＳＴが入力される。また
アドレスバッファ回路ＡＢＵＦ８Ｅの入力端子Ａｉ−１
Ｓはアドレスバッファ回路ＡＢＵＦ８の内部アドレス信
号出力端子ＡｉＳが接続され、入力端子Ａｉ−１ＳＢに
はアドレスバッファ回路ＡＢＵＦ８の内部アドレス信号
出力端子ＡｉＳＢが接続される。

【００２４】アドレスバッファ回路ＡＢＵＦ０〜ＡＢＵ
Ｆ８及びＡＢＵＦ８Ｅから出力される内部アドレス信号
Ａ０Ｓ〜Ａ８ＳとＡ８ＥＳ及びその反転信号は前述した
ようにカラムデコーダ回路に入力されている。本実施例
ではカラムアドレスが１０ビットで構成されているた
め、最大１０２４バイトの内の１バイトのビット線を選
択可能であるが、冗長メモリセルは８バイトで構成され
るため最終カラムアドレスは５１９番地となる。このた
め外部制御信号ＮＲＥのクロックに応答して５１９番地
以降の内部アドレスが選択されないように、本実施例で
は５１９番地の最終カラムが選択されたことを検知する
ための最終カラムアドレス検出手段を設けている。最終
カラム番地が選択された場合に各カラムアドレスバッフ
ァの内部アドレス出力端子のレベルは以下のようになっ
ている。Ａ０Ｓ＝”Ｈ”，Ａ０ＳＢ＝”Ｌ”；Ａ１Ｓ
＝”Ｈ”，Ａ１ＳＢ＝”Ｌ”；Ａ２Ｓ＝”Ｈ”，Ａ２Ｓ
Ｂ＝”Ｌ”；Ａ３Ｓ＝”Ｌ”，Ａ３ＳＢ＝”Ｈ”；Ａ４
Ｓ＝”Ｌ”，Ａ４ＳＢ＝”Ｈ”；Ａ５Ｓ＝”Ｌ”，Ａ５
ＳＢ＝”Ｈ”；Ａ６Ｓ＝”Ｌ”，Ａ６ＳＢ＝”Ｈ”；Ａ
７Ｓ＝”Ｌ”，Ａ７ＳＢ＝”Ｈ”；Ａ８Ｓ＝”Ｌ”，Ａ
８ＳＢ＝”Ｈ”；Ａ８ＥＳ＝”Ｈ”，Ａ８ＥＳＢ＝”
Ｌ”。このため本実施例では最終番地が選択され、Ａ８
ＥＳ，Ａ０Ｓ，Ａ１Ｓ，Ａ２Ｓがすべて”Ｈ”レベルと
なった場合に信号ＣＯＬＥＮＤが”Ｌ”レベルから”
Ｈ”レベルに変化するよう論理回路Ａが構成されてお
り、この信号ＣＯＬＥＮＤの変化でカラム最終番地が選
択されているかを検出している。また［図７］に記載さ
れる信号ＲＥＰＵＬは、外部制御信号ＮＲＥが”Ｌ”レ
ベルから”Ｈ”レベルに変化する際、所定の期間”Ｈ”
レベルとなる内部パルス信号である。このアドレスバッ
ファ回路にＩ／Ｏ入力出力端子から入力されたアドレス
データを記憶させるアドレス入力モードの動作について
次に説明する。

【００２５】アドレスデータをデータ入力端子より入力
するため外部制御信号ＮＷＥを“Ｈ”→“Ｌ”→“Ｈ”
レベルに変化すると、“Ｈ”→“Ｌ”→“Ｈ”レベルに
変化するアドレスラッチ制御信号ＬＰ１が発生する。こ
のとき、他のアドレスラッチ制御信号ＬＰ２、ＬＰ３は
“Ｈ”に保持される。この結果、前述したようにデータ
入出力端子Ｉ／Ｏ０〜７に供給されているＡ０〜Ａ７の
アドレス情報がそれぞれのアドレスバッファ回路にラッ
チされ、内部アドレス信号は、入力されたアドレス情報
に対応した論理レベルに設定される。次に、Ａ８からＡ
１５までのアドレスデータを入力するためＩ／Ｏ０〜７
にＡ８からＡ１５までのアドレスデータを供給し、外部
制御信号ＮＷＥを“Ｈ”→“Ｌ”→“Ｈ”レベルに変化
させる。その結果、“Ｈ”→“Ｌ”→“Ｈ”レベルに変
化するパルスのアドレスラッチ制御信号ＬＰ２が発生す
る。このとき、他のアドレスラッチ制御信号ＬＰ１、Ｌ
Ｐ３は“Ｈ”に保持される。このとき、データ入出力端
子Ｉ／Ｏ０〜７に供給されているＡ８〜１５までのアド
レス情報がそれぞれアドレスバッファ回路ＡＢＵＦ８〜
１５にラッチされ、内部アドレス信号が入力されたアド
レス情報に対応した論理レベルに設定される。

【００２６】最後に、Ａ１６〜１８までのアドレスデー
タをＩ／Ｏ０〜７に供給して、外部制御信号ＮＷＥを
“Ｈ”→“Ｌ”→“Ｈ”レベルに変化させる。その結
果、“Ｈ”→“Ｌ”→“Ｈ”レベルに変化するパルスの
アドレスラッチ制御信号ＬＰ３が発生し、Ａ１６からＡ
１８までのアドレスデータはアドレスバッファ回路ＡＢ
ＵＦ１６〜１８にラッチされる。このようにして、ＮＷ
Ｅパルスの３ステップでＩ／Ｏ入出力端子に供給される
Ａ０〜１８までのアドレス情報が各アドレスバッファに
入力される。

【００２７】［図８］は前述のアドレスラッチ制御信号
ＬＰ１〜ＬＰ３を発生する回路を示す回路図である。こ
こで、シンボル表記してある各シフトレジスタは［図
９］、［図１０］に示されるシフトレジスタ回路を表し
ている。この回路はアドレスデータ入力時、外部制御信
号ＮＷＥの立上がりに対応して所定の期間“Ｈ”レベル
となる信号ＬＡＴＰＵＬＡに応答して、負論理のアドレ
スラッチ制御信号ＬＰ１〜ＬＰ３を形成する。電源投入
時及び外部制御信号ＡＬＥが“Ｈ”→“Ｌ”に変化して
アドレス入力モードが終了したとき、リセット信号ＡＲ
ＳＴが所定の期間“Ｈ”となり、第１のシフトレジスタ
の出力は“Ｈ”レベル、また第２から第４のシフトレジ
スタの出力は“Ｌ”レベルにイニシャライズされる。

【００２８】アドレスデータ入力時、第１ステップのＮ
ＷＥクロックに対応して正論理のＬＡＴＰＵＬＡ信号が
出力されると、第１のシフトレジスタの出力信号が
“Ｈ”レベルにイニシャライズされているため、ナンド
ゲートＮＡＮＤ２を介して負論理のアドレスラッチ制御
信号ＬＰ１が出力される。また、パルス信号ＬＡＴＰＵ
ＬＡに応答してシフトレジスタが一段進み、第２のシフ
トレジスタの出力は“Ｈ”、また、第１、第３、第４の
シフトレジスタの出力は“Ｌ”に変化する。

【００２９】次に、第２ステップのＮＷＥクロックに対
応して再度ＬＡＴＰＵＬＡ信号が出力されると、第２の
シフトレジスタ回路の出力信号が“Ｈ”レベルのため、
ナンドゲートＮＡＮＤ３を介して負論理のアドレスラッ
チ制御信号ＬＰ２が出力される。また、パルス信号ＬＡ
ＴＰＵＬＡに応答してシフトレジスタが一段進んで、第
３のシフトレジスタの出力は“Ｈ”、また、第１、第
２、第４のシフトレジスタの出力は“Ｌ”に変化する。

【００３０】同じように、第３ステップのＮＷＥクロッ
クに対応して再度ＬＡＴＰＵＬＡ信号が出力されると、
第３のシフトレジスタ回路の出力信号が“Ｈ”レベルの
ため、ナンドゲートＮＡＮＤ４を介して負論理のアドレ
スラッチ制御信号ＬＰ３が出力される。また、パルス信
号ＬＡＴＰＵＬＡに応答してシフトレジスタが一段進ん
で、第４のシフトレジスタの出力は“Ｈ”レベルとな
り、ノアゲートＮＯＲ２の出力信号である各シフトレジ
スタのＣＬＯＣＫ入力信号はＮＡＮＤ５により“Ｈ”に
保持される。このため第４、第５ステップのＮＷＥクロ
ック信号が入力され、パルス信号ＬＡＴＰＵＬＡが発生
しても、第１、第２、第３のシフトレジスタの出力は
“Ｌ”を保持し、アドレスラッチ制御信号は出力されな
いよう構成されている。

【００３１】このようにして、３ステップのＮＷＥクロ
ック信号でアドレス入力が終了すると、第３のアドレス
ラッチ制御信号ＬＰ３のレベル変化を受けて、Ｂｕｓｙ
信号が出力され、アドレス入力モードで入力されたロウ
アドレスに対応した内部アドレス信号によりワード線が
選択される。１０μｓｅｃのランダム読み出し時間に、
選択されたワード線に接続されたメモリセルのデータが
ビット線を介して読み出され、データレジスタにラッチ
される。

【００３２】次に第一及び第二の読み出しモードの場合
について、それぞれのシリアル読み出し動作について説
明する。まず、第一の読み出しモードの場合の動作につ
いて説明する。たとえば第一の読み出しモードと第二の
読み出しモードは、外部からコマンド入力モードで所定
のコマンドを入力することにより行うことが可能であ
る。この所定のコマンドが入力されると内部制御信号Ｅ
Ｘは”Ｌ”レベルから”Ｈ”レベルに変化し、再度この
所定のコマンドが入力されると内部制御信号ＥＸは”
Ｈ”レベルから”Ｌ”レベルに変化する。またコマンド
データを使用することなく、この内部制御信号ＥＸを外
部から入力される外部制御信号としてもよい。このよう
にこの内部制御信号を形成する方法はチップ設計者が任
意に設定することが可能である。本実施例ではランダム
読み出し後にカラム読み出し開始番地が０番地に設定さ
れる第一の読み出しモードでは内部制御信号ＥＸは”
Ｌ”レベル、またカラム読み出し開始番地が５１２番地
に設定される第二の読み出しモードでは内部制御信号Ｅ
Ｘが”Ｈ”レベルとなるよう構成されている。第一の読
み出しモードでは内部制御信号ＥＸは”Ｌ”レベルであ
るから、アドレス入力モードで負論理のアドレスラッチ
制御信号ＬＰ１が出力されると、アドレスバッファ回路
ＡＢＵＦ８Ｅには”Ｌ”レベルの内部アドレス信号がラ
ッチされ、アドレスバッファ回路の出力信号Ａ８ＥＳ
は”Ｌ”レベルに、またＡ８ＥＳＢは”Ｈ”レベルに設
定される。［図１１］は第一の読み出しモードの動作を
説明するため、第一の読み出しモードに設定された状態
でカラムアドレス３番地がアドレス入力モードで指定さ
れた場合の外部制御信号と内部制御信号のタイミングを
示したタイミング図である。

【００３３】最初のランダム読み出し後に、外部制御信
号ＮＲＥを“Ｈ”→“Ｌ”→“Ｈ”に変化させた場合の
読み出し動作について以下に説明する。パルス信号ＰＵ
Ｌは読み出し動作モードで外部制御信号ＮＲＥを“Ｈ”
→“Ｌ”→“Ｈ”に変化させた時出力される信号で、前
述したように、この信号ＰＵＬ及びその反転信号ＰＵＬ
Ｂはそれぞれアドレスバッファ回路ＡＢＵＦ０の入力端
子Ａｉ−１ＳとＡｉ−１ＳＢに供給される。ただしアド
レス入力後の最初のカラム番地の読みだし時及びページ
アドレスが切り換ってデータレジスタ内容が書換えられ
た後の最初のカラム番地の読みだし時は、Ｒｅａｄ／Ｂ
ｕｓｙ信号の“Ｌ”→“Ｈ”レベルの変化に対応してパ
ルス信号ＰＵＬは出力されないよう構成されている。こ
のように構成された半導体メモリでアドレス入力後に外
部制御信号ＮＲＥを“Ｈ”→“Ｌ”レベルに変化させる
と、内部アドレス信号Ａ８ＥＳが“Ｌ”レベルに設定さ
れているので、３番地のデータレジスタの内容がＩ／Ｏ
入出力端子に出力され、これらの端子は高インピーダン
ス状態から出力データに対応した所定のレベルに変化す
る。

【００３４】最初のＮＲＥのクロック信号では、前述し
たようにパルス信号ＰＵＬは発生しないように構成され
ているため、アドレスバッファ回路から出力される内部
アドレス信号は変化せず、３番地のデータが外部に出力
される。次に、外部制御信号ＮＲＥが“Ｌ”→“Ｈ”レ
ベルに変化すると、Ｉ／Ｏ入出力端子は高インピーダン
ス状態になる。再度外部制御信号ＮＲＥを“Ｈ”→
“Ｌ”レベルに変化させると、今度はパルス信号ＰＵＬ
が発生するため、アドレスバッファ回路ＡＢＵＦ０の内
部アドレス信号Ａ０Ｓは“Ｈ”→“Ｌ”レベルに変化す
る。また、この内部アドレス信号Ａ０Ｓの変化に応答し
てアドレスバッファ回路ＡＢＵＦ１の内部アドレス信号
Ａ１Ｓは“Ｈ”→“Ｌ”レベルに変化する。さらに、ア
ドレス信号Ａ１Ｓの変化に応答して内部アドレス信号は
Ａ２Ｓは“Ｌ”→“Ｈ”レベルに変化する。その後、こ
の内部アドレス信号で選択されるデータレジスタの内容
（カラムアドレス＝４番地）がＩ／Ｏ入出力端子に出力
される。その後、外部制御信号ＮＲＥを“Ｌ”→“Ｈ”
レベルに変化するとＩ／Ｏ入出力端子は高インピーダン
ス状態となる。

【００３５】このように、内部カラムアドレス信号Ａ０
Ｓ〜Ａ８ＥＳで決定される内部カラムアドレスは信号Ｐ
ＵＬにより順次インクリメントされてゆく。５１７ステ
ップ目に外部制御信号ＮＲＥが“Ｈ”→“Ｌ”レベルに
変化すると、前述したように内部アドレス信号Ａ０Ｓ，
Ａ１Ｓ，Ａ２Ｓ，Ａ８ＥＳが“Ｈ”レベルとなるため、
信号ＣＯＬＥＮＤが“Ｌ”→“Ｈ”レベルに変化する。
パルス信号ＲＥＰＵＬは外部制御信号ＮＲＥの“Ｌ”→
“Ｈ”レベルの変化に応答して出力される正論理のパル
ス信号であり、信号ＣＯＬＥＮＤが“Ｈ”レベルの時
に、外部制御信号ＮＲＥが“Ｌ”→“Ｈ”レベルに変化
すると、パルス信号ＲＥＰＵＬに対応した正論理のパル
ス信号ＣＯＬＲＳＴが出力され内部ロウアドレスはイン
クリメントされる。また同時に、ランダム読み出しを開
始するためＢｕｓｙ信号が出力される。さらにこのと
き、カラムアドレスバッファＡＢＵＦ０〜ＡＢＵＦ８及
びＡＢＵＦ８Ｅはリセットされ内部カラムアドレスは０
番地を示すようになる。このように、外部制御信号ＮＲ
Ｅのクロックに応答してシリアル読み出しが行われ、冗
長メモリセルを含むカラムの最終番地まで読み出しが行
われた後の内部カラムアドレスは０番地を示しており、
内部ロウアドレス（ページアドレス）はインクリメント
された番地を示している。所定のランダム読み出し時間
後に、インクリメントされたロウアドレスのメモリセル
データがデータレジシスタに転送され、チップがアクセ
ス可能であることを示すＲｅａｄｙ信号がＲｅａｄｙ／
Ｂｕｓｙ出力信号端子に出力される。この後、クロック
外部制御信号ＮＲＥを入力して最初のシリアル読み出し
動作を行うと、Ｒｅａｄｙ／Ｂｕｓｙ信号が“Ｌ”→
“Ｈ”レベルに変化したため前述したように信号ＰＵＬ
は出力されず、０番地のデータレジスタの内容がＩ／Ｏ
入出力端子に出力される。

【００３６】その後、カラム最終番地まで外部制御信号
ＮＲＥのクロックによりシリアル読み出しを行った後
は、Ｒｅａｄｙ／Ｂｕｓｙ出力端子には再度Ｂｕｓｙ信
号が出力されるとともに、次のページアドレスのメモリ
セルデータがデータレジスタに転送される。この後、外
部制御信号ＮＲＥのクロックによりシリアル読み出しが
続けて行われる。

【００３７】次に第二の読み出しモードの場合の動作に
ついて説明する。第二の読み出しモードでは内部制御信
号ＥＸは”Ｈ”レベルとなっているから、アドレス入力
モードで負論理のアドレスラッチ制御信号ＬＰ１が出力
されると、アドレスバッファ回路ＡＢＵＦ８Ｅには”
Ｈ”レベルの内部アドレス信号がラッチされ、アドレス
バッファ回路の出力信号Ａ８ＥＳは”Ｈ”レベルに、ま
たＡ８ＥＳＢは”Ｌ”レベルに設定される。このためア
ドレス入力モードでＮ番地を指定すると内部カラムアド
レスは５１２＋Ｎ番地を指定することになる。言い替え
れば第二の読み出しモードでＮ番地を指定すると冗長メ
モリセルブロック内のＮ番地を指定したことになる。
［図１２］は第二の読み出しモードの動作を説明するた
め、第二の読み出しモードに設定された状態でカラムア
ドレス５番地がアドレス入力モードで指定された場合の
外部制御信号と内部制御信号のタイミングを示したタイ
ミング図である。アドレス入力モード及びその後のラン
ダム読み出しの動作については前述した第一の読み出し
モードの場合と同じである。その後シリアル読み出しが
外部制御信号ＮＲＥのクロックに応答して開始される
と、Ａ８ＥＳが”Ｈ”レベルであるからカラムアドレス
５１７番地（５１２＋５）からカラムアドレスの最終５
１９番地までデータレジスタ内のデータが順次読み出さ
れる。この第二の読み出しモードでは、内部カラムアド
レス信号Ａ８ＥＳは”Ｈ”レベルに固定され、内部カラ
ムアドレス信号Ａ０Ｓ〜Ａ８Ｓで決定される内部アドレ
スは信号ＰＵＬによりインクリメントされる。３ステッ
プ目に外部制御信号ＮＲＥが”Ｈ”→”Ｌ”レベルに変
化すると、内部アドレス信号Ａ０Ｓ，Ａ１Ｓ，Ａ２Ｓ，
Ａ８ＥＳが”Ｈ”レベルとなるため、第一の読み出しモ
ードと同様に信号ＣＯＬＥＮＤが”Ｌ”→”Ｈ”レベル
に変化する。この信号ＣＯＬＥＮＤが”Ｈ”レベルの時
に外部制御信号ＮＲＥが”Ｌ”→”Ｈ”レベルに変化す
ると、パルス信号ＣＯＬＲＳＴが出力され第一の読み出
しモードの場合と同様ロウアドレスがインクリメントさ
れるとともに、アドレスバッファＡＢＵＦ０〜ＡＢＵＦ
８はリセット信号ＣＯＬＲＳＴによりリセットされる。
しかしながらアドレスバッファ回路ＡＢＵＦ８Ｅのリセ
ット端子には、パルス信号ＣＯＬＲＳＴの反転信号と第
二の読み出しモード時に”Ｈ”レベルとなっている信号
ＥＸのＮＯＲ論理の信号が入力されているため、パルス
信号ＣＯＬＲＳＴが出力されてもアドレスバッファ回路
ＡＢＵＦ８Ｅはリセットされない。この結果、内部アド
レス信号Ａ０Ｓ〜Ａ８Ｓは”Ｌ”レベルにＡ８ＥＳは”
Ｈ”レベルに設定され、最終カラムの読み出しが終了し
た後の内部カラムアドレスは５１２番地を示している。
その後、第一の読み出しモードの場合と同様ランダム読
み出しが行われ、メモリセルデータがデータレジスタに
読み出された後ＲＥＡＤＹ信号がＲｅａｄｙ／Ｂｕｓｙ
端子に出力される。ランダム読み出し後に外部制御信号
ＮＲＥを変化させ、インクリメントされたロウアドレス
のメモリセルデータのシリアル読み出しを行うと、冗長
メモリセルブロックのカラム開始番地である５１２番地
から順次データレジスタの内容が読み出される。続いて
カラムの最終番地まで外部制御信号ＮＲＥのクロックに
より読み出しを行うと、再度Ｒｅａｄｙ／Ｂｕｓｙ端子
にはＢＵＳＹ信号が出力されるとともに次のページアド
レスのメモリセルデータがデータレジスタに転送され
る。この後、外部制御信号ＮＲＥのクロックに応答して
冗長メモリセルブロックのカラム開始番地から再度シリ
アル読み出しが行われる。

【００３８】以上述べたように本実施例回路では、デー
タ入力された本体アドレスから読み出しを開始し、冗長
メモリセルを含めた最終カラムまでシリアル読み出しを
行った後、次ページの読み出しを本体カラムアドレスの
０番地から開始する第一の読み出しモードと、データ入
力された冗長メモリセルの任意アドレスから読み出しを
開始して、最終カラムまでシリアル読み出しを行った
後、次ページの読み出しを冗長カラムアドレスの０番地
から開始する第二の読み出しモードを備えている。この
ため、冗長メモリセルデータのみを連続して読み出した
い場合に、チップ制御が容易であり外部システムの負担
が軽いという利点がある。第８図の本実施例回路は本体
メモリセルのカラム方向の構成を５１２バイト、また冗
長メモリセルのカラム方向の構成を８バイトで説明した
が、本発明の内容から明らかなように本発明がこの構成
に限られるものではない。また本実施例は冗長メモリセ
ルにページの連続情報を記憶する場合で説明したが、デ
ータ構造が（Ａ１＋Ｂ１）＋（Ａ２＋Ｂ２）＋……＋
（Ａｎ＋Ｂｎ）で構成されており（Ａ及びＢはそれぞれ
すべて同じデータ長）、Ｂ１＋Ｂ２＋……＋ＢＮの構造
のデータも連続読み出しする必要がある場合に本発明は
有効である。この場合、Ａ＋Ｂのデータ長を指定できる
個数だけカラムアドレスバッファ回路を用意し、第二の
読み出しモードでは最終カラムアドレスまでデータ読み
出しが終了した後に内部カラムアドレスがＢのデータの
開始ポイントを指し示す様にアドレスバッファのリセッ
ト動作を制御する回路を設ければ良い。これは本発明の
実施例回路から容易に類推できる。

【００３９】例えば冗長ビットにそのページの書換え回
数を記憶させ、そのチップの所定ページがＮＡＮＤセル
構造のＥＥＰＲＯＭで保証される書き込み／消去回数を
越えた場合は、その情報をさらに冗長ビットに書き込み
そのページをアクセスしないようにシステムを設計する
ことにより半導体メモリを使用した記憶装置の信頼性を
高めることが可能である。この場合所定時間毎に冗長ビ
ットに記憶されている書き込み／消去回数を連続的に読
み出し、その回数が所定の回数を越えた場合は冗長ビッ
トに" ０" レベルのフラグデータを書き込む必要があ
る。このため本発明の第二の読み出しモードで冗長ビッ
トの記憶情報のみを連続読み出しすれば、高速に全ペー
ジの書き換え回数をチェックすることが可能となる。

【００４０】さらに基本データ構造がＡ＋Ｂ＋Ｃの場合
に本実施例を応用すれば、１つのメモリチップの同じ記
憶情報をＡ＋Ｂ＋Ｃ、Ｂ＋Ｃ、Ｃと異なるデータ長で連
続的に読み出すことが可能となる。この場合、最終カラ
ムまでデータ読み出しが終了した後のシリアル読み出し
時に、第一のモードでは内部カラムアドレスが０番地を
指し示す様にアドレスバッファ回路を制御し、第二のモ
ードでは内部カラムアドレスがＢのデータの開始ポイン
トを指し示す様にアドレスバッファ回路を制御し、第三
のモードでは内部カラムアドレスがＣのデータの開始ポ
イントを指し示す様にアドレスバッファ回路を制御すれ
ば良い。

【００４１】

【発明の効果】本発明によれは、所定カラムアドレスよ
り上位のカラムアドレスで選択されるメモリセルブロッ
クのデータをページ毎に連続して読み出す場合に、ペー
ジアドレスが変化するたびに読み出し開始アドレスを入
力する必要がなく、メモリチップを制御するシステムを
簡単に構成可能な不揮発性半導体メモリを実現できる。

【図面の簡単な説明】

【図１】本発明の実施例を表した回路図。

【図２】本発明の実施例を表したブロック図。

【図３】本発明の実施例の動作モードを表した図。

【図４】本発明の実施例のタイミングチャート。

【図５】本発明の実施例のタイミングチャート。

【図６】本発明の実施例を表した回路図。

【図７】本発明の実施例を表した回路図。

【図８】本発明の実施例を表した回路図。

【図９】本発明の実施例を表した回路図。

【図１０】本発明の実施例を表した回路図。

【図１１】本発明の実施例を表したタイミングチャー
ト。

【図１２】本発明の実施例を表したタイミングチャー
ト。

【図１３】従来例を表した回路図。

【図１４】従来例のしきい値分布。

【図１５】従来例を表した回路図とメモリセルの断面
図。

【図１６】従来例を表した回路図とメモリセルの断面
図。

【図１７】従来例を表したブロック図。

【図１８】従来例を表したブロック図。

【符号の説明】

１０１ ドレイン側セレクト線 １０３ ソース側セレクト線 １０５ カラムアドレスバッファ １０７ ロウアドレスバッファ １０９ コマンドデコーダ １１１ Ｉ／Ｏ端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳重 芳 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センタ−内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に配列された複数のメモリ
   セルと各列に対してデータを一時的に格納するデータレ
   ジスタとを有し、前記メモリセルの内の選択した行に並
   ぶページデータを前記データレジスタに格納し、前記デ
   ータレジスタ内のデータを順次外部に出力するページ読
   みだしモードを備える半導体記憶装置において、 選択された行が切り換ると第１の所定の列から順次前記
   データレジスタの内容が外部に出力される第１のモード
   と、 選択された行が切り換ると第２の所定の列から順次前記
   データレジスタの内容が外部に出力される第２のモード
   とを具備することを特徴とする半導体記憶装置。
2. 【請求項２】 マトリクス状に配列された複数のメモリ
   セルと各列に対してデータを一時的に格納するデータレ
   ジスタとを有し、前記メモリセルの内の選択した行に並
   ぶページデータを前記データレジスタに格納し、前記デ
   ータレジスタ内のデータを順次外部に出力するページ読
   みだしモードを備える半導体記憶装置において、 第１のモードでは選択された行が切り換ると第１の所定
   の列から順次前記データレジスタの内容を外部に出力
   し、第２のモードでは選択された行が切り換ると第２の
   所定の列から順次前記データレジスタの内容を外部に出
   力する制御手段を具備することを特徴とする半導体記憶
   装置。