JPH05282882A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】 メモリ制御チップによるページアドレス管理
を行うことなく動作させると共に、書き込み時間の短縮
を図る。 【構成】 読み出しに当っては、読み出しスタート番地
からその行（ページ）の最終アドレスまでについてのデ
ータをデータレジスタに転送し、さらに次ページの最初
から最後までのアドレスについてのデータをデータレジ
スタに転送し、これを繰り返えす。書き込みに当って
は、ページの途中から書き込む場合には、書き込みデー
タの入力されないデータレジスタについてはデータを設
定して、書き込みを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
に関し、特にページ単位での読み出し、書き込み可能な
不揮発性半導体メモリに関するものである。

【０００２】

【従来の技術】最近のＥＥＰＲＯＭ（Electrically Era
sable & Programable Read Only Memory）、特にＮＡＮ
ＤタイプのＥＥＰＲＯＭでは、書き込み・消去時にメモ
リセルに流れる電流が少ない点を考慮し、ページ単位
（２５６ビット〜数Ｋビット）での読み出し、書き込み
が行なえるよう構成されている。このＮＡＮＤタイプの
不揮発性半導体メモリとして、現在、４Ｍビットの記憶
容量を持つものがすでに実用化されている（1989 - ISS
CC An Experimental 4Mb EEROM with a NANDStructured
Cell）。

【０００３】図２２（ａ）は８個の浮游ゲート構造を有
するメモリセルＭＣがビット線とソース間に接続されて
構成されるＮＡＮＤ束２個の構成を示したもので、読み
出し時選択されたメモリセルの選択ゲートは低レベルに
設定され、ＮＡＮＤ束中残りの７個のメモリセルの選択
ゲートは高レベルに設定される。またビット線とＮＡＮ
Ｄ束間の選択トランジスタＴ１のゲート（セレクト線Ｓ
Ｌ（１））と、ＧＮＤとＮＡＮＤ束間の選択トランジス
タＴ２のゲート（セレクト線ＳＬ（２））とは、高レベ
ルに設定される。ＮＡＮＤ構造の不揮発性半導体メモリ
では、図２２（ｂ）に示すように書き込まれたメモリセ
ルのしきい値は正に分布するが、ＮＡＮＤ束中の非選択
トランジスタのゲート電圧（Ｈレベル）より書き込み後
のしきい値が低い値となるようメモリセルへの電子の注
入量は制御される。このため選択メモリセルのしきい値
電圧が正であれば、ビット線ＢＬとＧＮＤ間に電流は流
れずビット線は高レベルとなる。逆に選択メモリセルの
しきい値電圧が負であればビット線とＧＮＤ間に電流が
流れビット線は低レベルとなる。このビット線の電位を
センスすることにより、メモリセルデータの読み出しを
行なう。

【０００４】次に書き込み動作について説明する。図２
３（ａ）に示すように選択されたメモリセルの選択ゲー
トには２０Ｖ程度の高電圧（Ｖ_pp）がロウデコーダより
供給され、同じＮＡＮＤ束の他の７個のメモリセルの選
択ゲートには１０Ｖ程度の中間電圧（ＶＰＩ）が供給さ
れる。また他のＮＡＮＤ束の選択ゲートには０Ｖが供給
される。この時選択されたメモリセルを含むＮＡＮＤ束
とビット線間の選択トランジスタのゲート電圧は１２
Ｖ、ＮＡＮＤ束とソース線間の選択トランジスタのゲー
ト電圧は０Ｖに設定される。この状態で、ビット線を０
Ｖにすると、選択トランジスタにより選択されたＮＡＮ
Ｄ束中のすべてのメモリセルのドレイン、ソース、及び
チャンネルの電位は０Ｖとなるため、選択されたメモリ
セルの選択ゲートとチャンネル間に２０Ｖの電位差が生
じ、基板から電子が浮游ゲートに注入される。このとき
同じＮＡＮＤ束中の他の７個のメモリセルの選択ゲート
とチャンネル間には１０Ｖの電位差が生じるが、１０Ｖ
の電位差では電子の注入がほとんど生じないように浮遊
ゲートとチャンネル間の酸化膜厚を設定しているため、
他の７個のメモリセルには“０”データが書き込まれな
い。また、ビット線を１０Ｖ程度の書き込み禁止ドレイ
ン電圧（ＶＤＰＩ）にすると選択されたメモリセルの選
択ゲートとチャンネル間の電位差は１０Ｖとなり、書き
込みが行なわれない。この時同じＮＡＮＤ束中の他の７
個のメモリセルの選択ゲートとチャンネル間には電位差
が生じないため書き込みが行なわれない。このようにし
て選択されたメモリセルに“０”データを書く場合はビ
ット線に０Ｖを、また“１”データを書く場合はビット
線にＶＤＰＩの電圧を供給することにより、データの書
き込みを行なう。

【０００５】最後に消去動作について説明する。図２４
に示すように消去は基板を２０Ｖ（Ｖ_pp）、選択ゲート
を０Ｖに設定することにより、浮游ゲート中の電子を基
板に引き抜いて消去が行なわれる。このとき選択トラン
ジスタのゲートストレスを緩和するためセレクト線は２
０Ｖ（Ｖ_pp）に設定される。さらに、メモリアレイ内の
Ｐ−Ｎ接合部がフォワードバイアス状態とならないよ
う、ビット線、ソース線はＯＰＥＮにされ、ほぼＶ_ppの
電位となる。

【０００６】このようにトンネル電流で書き込みが行な
われるＮＡＮＤ構造半導体メモリでは書き込み時にビッ
ト線に流れる電流は小さいため、数１０００個のメモリ
セルに同時に書き込みを行なう事が可能である。

【０００７】図２５は、現在実用化されている４Ｍ Ｎ
ＡＮＤ構造半導体メモリの動作モードを説明した図面で
あり、図２５（ａ）に示すようにカラム方向に５１２ビ
ット×８（Ｉ／Ｏ）＝４０９６本のビット線が配置さ
れ、ロウ方向に１２８ＮＡＮＤ束×８ビット＝１０２４
本のワード線が配置されている。このメモリに書き込む
場合、各ビット線に接続された各データレジスタに、Ｉ
／Ｏバッファ回路から５１２回データを入力した後（図
２５（ｂ））、４０９６ビットに一括して書き込みが行
なわれる（図２５（ｃ））。また読み出し時は、メモリ
セルのデータをデータレジスタに転送した後に特定カラ
ムアドレスデータを読み出すランダム読み出しモード
（図２５（ｄ））とデータレジスタの内容だけを読み出
すページ内読み出しモード（図２５（ｅ））に分けられ
る。ロウ・アドレス（ページアドレス）が切り換わる場
合はランダム読み出し状態となり、メモリセルのデータ
読み出しに１０μsec の時間を要するが、カラムアドレ
ス（ページ内アドレス）が切り換わる場合はページ読み
出しが可能となり、７０nsecの高速読み出しが行なえ
る。図２６は、このように構成された半導体メモリのブ
ロック系統図で、各ビット線には、ビット線の電位を判
定してメモリセルのデータを読み出すセンスアンプ回路
と、読み出し、書き込み時のデータをラッチしておくデ
ータレジスタが接続される。またこのデータレジスタ
は、カラムアドレスに対応して選択されたカラムデコー
ダ出力により選択的にデータの出力、入力が行なえるよ
う構成される。またロウ・アドレスバッファにより駆動
されるロウ・デコーダ回路は、選択されたワード線と、
選択されたメモリセルを含むＮＡＮＤ束の他の７本のワ
ード線と、他のＮＡＮＤ束のワード線に、読み出し、書
き込み、消去各モードでそれぞれ前述の異なる電圧を供
給するよう構成される。また読み出し、書き込み、消去
の各モードは、Ｉ／Ｏバッファ回路より入力されるコマ
ンドコードにより制御される。コマンドデータは図２７
に示すように外部制御信号ＮＷＥのクロックによりコマ
ンドレジスタに取り込まれ、取り込まれたコマンドコー
ドに対応するコマンドデコーダ出力により、チップ動作
が決定される。図２８は、図２７の動作モードにおける
ランダム読み出し（ページ読み出し）とページ内読み出
しのタイミングを示す図で、ロウアドレスが切り換った
場合のアクセスタイム（ｔ_acc ）は１０μsec と遅い
が、カラムアドレスが切り換った場合のアクセスタイム
（ｔ_pac）は７０nsecと高速なため、１ページ連続読み
出しの場合の平均アクセスタイムは（１０μsec ＋７０
nsec×５１１）／５１２＝８９．３nsecと高速読み出し
が可能となっている。図２９はシリアルデータ入力後に
一括書き込みを行なう場合の入力波形タイミングを示す
もので、まずＩ／Ｏバッファから〔４０〕のコマンドコ
ードが入力されると、制御回路により、チップは５１２
バイトのシリアルデータ入力モードとなり、外部制御信
号ＮＷＥのクロックにより、ロウアドレス及び５１２バ
イトのデータ入力を行なう。第５１２バイト目のデータ
が入力されると自動的に４０９６ビットのデータ書き込
みが行なわれる。その後データが正しく書き込まれたか
をチェックするため、ユーザーは、〔ＣＯ〕のコマンド
を入力し、書き込み時にワード線及びビット線に供給さ
れた高電圧を放電するリカバリー動作とカラムアドレス
をインクリメントすることにより全カラムアドレスのデ
ータを読み出すベリファイ動作を行なう。読み出された
データが、書き込もうとしたデータと異なる場合、再度
ユーザーは〔４０〕のコマンドを入力して書き込みを行
なう必要がある。このように構成された従来のメモリに
おいて、任意番地から任意長のデータを読み書きする場
合、メモリ制御チップは、このメモリのカラム番地とロ
ウ番地を識別して、ページアドレスが切り換るときは１
０μsec 後にデータ読み出しを行ない、ページ内アドレ
スが切り換るときは、７０nsec後にデータ読み出しを行
なうようにＥＥＰＲＯＭにアクセスしなければならな
い。図３０（ａ）は３カラムアドレス（Ａ０〜Ａ２）、
７ロウアドレス（Ａ３〜Ａ８）で構成された半導体メモ
リの２番地から１Ｆ番地までの連続データを読み出す場
合の、メモリ制御チップのプログラムのシーケンスを示
したものである。同図（ｂ）はその概念を示す。最初の
読み出し時は、メモリセルデータをデータレジスタに転
送する必要があるため、アクセスタイムは１０μsec と
なる。次に２番地から７番地まではカラムアドレスのみ
切り換るので、カラムアドレスをインクリメントしなが
ら７０nsecで読み出し動作を行なう。次に８番地になる
とロウ・アドレスが切り換るため、再度メモリセルデー
タをデータレジスタに転送する必要があり、アクセスタ
イムは１０μsec となる。さらに８番地からＦ番地まで
は、また７０nsecの連続読み出しとなる。

【０００８】このように、従来の半導体メモリでは、使
用する半導体メモリの１ページ内のビット数を考慮して
読み出し速度を変化させたプログラムを使用する必要が
あった。このため、使用する半導体メモリの１ページ内
のビット数が変わると、再度メモリ制御チップのプログ
ラムを作成し直す必要があった。

【０００９】図３１（ａ）は、図３０と同じ、カラムア
ドレス、ロウアドレス構成の半導体メモリにおいて、書
き込みを行なう場合の、メモリ制御チップのプログラム
のシーケンスを示したものである。図２９の入力波形タ
イミングにも示されるように、従来の半導体メモリは１
ページ分のデータを入力した後、書き込み動作に入る。
このため、図３１（ａ）に示すように、２番地から７番
地までデータを書き込みたい場合でも、０番地、１番地
にダミーの不要なデータを入力する必要があった。例え
ば１ページが５１２ビットで構成されており、そのうち
の１ビットのみを書き込む場合、５１１ビットの不要な
データ入力を行なう必要がある。また従来の半導体メモ
リではプログラム後に正常に書き込みが行なわれたかを
判断するためプログラムベリファイモードで読み出しを
行ない、プログラムデータと比較して再度書き込みを行
なうか判断する必要があった。このように従来の半導体
メモリにデータ書き込みを行なう場合、メモリ制御チッ
プのプログラムは複雑となり、半導体メモリへのデータ
書き込み時間が長くなる問題があった。

【００１０】

【発明が解決しようとする課題】従来のページ単位での
読み・書き可能な半導体メモリは以上のように構成され
ているので、連続データ読み出し時、前のアドレスと同
じページアドレス内の読み出しか、そうでないかをメモ
リ制御チップが判断するため、１ページのビット数の異
なる半導体メモリを使用する場合、メモリ制御チップの
プログラムを変更する必要があった。また１ページのビ
ット数の異なる半導体メモリを多数個使用する場合、メ
モリ制御チップはそれぞれの半導体メモリの１ページの
アドレス長を個別に管理する必要があった。さらに書き
込み時には、１ページ以下のデータ長の書き込みでも、
１ページ分のデータを入力する必要があり、書き込みに
要する時間が長くなる問題があった。

【００１１】本発明はこのような点に鑑みてなされたも
のであり、その目的は、メモリ制御チップのページアド
レス管理を不要とし、かつ異なるページアドレスの半導
体メモリチップを簡単に制御でき、書き込み時間の短か
い半導体メモリを得ることにある。

【００１２】

【課題を解決するための手段】本発明の第１の不揮発性
半導体メモリは、ほぼマトリクス状に配列された複数の
メモリセルを有し、前記メモリセルのうちの選択した行
に並ぶもののデータをパラレルに複数のデータレジスタ
に転送し、それらのデータレジスタ内のデータをシリア
ルに外部に出力し、順次この動作を繰り返えす、ページ
読み出し可能な不揮発性半導体メモリにおいて、外部か
ら入力される読み出しスタート番地を記憶するアドレス
入力手段と、前記アドレス入力手段に記憶された内部ア
ドレスをインクリメントするアドレス制御手段と、前記
データレジスタからの１ページ分のデータ出力の終了後
に、前記メモリセルのデータを前記データレジスタに転
送する、読み出し手段と、前記読み出し手段により前記
転送が行われている間、アクセス不可を示すビジー信号
を外部に出力する、ビジー信号出力手段と、を備えるも
のとして構成される。

【００１３】本発明の第２の不揮発性半導体メモリは、
ほぼマトリクス状に配列された複数のメモリセルを有
し、前記メモリセルのうちの選択した行に並ぶメモリセ
ルのそれぞれに、外部から複数のデータレジスタのそれ
ぞれに格納した複数のデータを一度に書き込む、ページ
書き込み可能な不揮発性半導体メモリにおいて、外部か
ら入力される書き込みスタート番地を記憶するアドレス
入力手段と、前記アドレス入力手段に記憶された内部ア
ドレスをインクリメントするアドレス制御手段と、前記
データレジスタのうちの前記内部アドレスで指定される
データレジスタへ外部から書き込みデータを入力するデ
ータ入力手段と、前記書き込みデータが入力されない他
のデータレジスタの記憶データを所定の書き込みデータ
に設定するデータ設定手段と、を備えるものとして構成
される。

【００１４】本発明の第３の不揮発性半導体メモリは、
ほぼマトリクス状に配列された複数のメモリセルを有
し、前記メモリセルのうちの選択した行に並ぶもののデ
ータをパラレルに複数のデータレジスタに転送し、それ
らのデータレジスタ内のデータをシリアルに外部に出力
し、順次この動作を繰り返えし、前記メモリセルのうち
の選択した行に並ぶメモリセルのそれぞれに、外部から
複数のデータレジスタのそれぞれに格納した複数のデー
タを一度に書き込む、ページ読み出し及びページ書き込
み可能な不揮発性半導体メモリにおいて、外部から入力
される読み出しスタート番地及び書き込みスタート番地
を記憶するアドレス入力手段と、前記アドレス入力手段
に記憶された内部アドレスをインクリメントするアドレ
ス制御手段と、前記データレジスタからの１ページ分の
データ出力の終了後に、前記メモリセルのデータを前記
データレジスタに転送する、読み出し手段と、前記読み
出し手段により前記転送が行われている間、アクセス不
可を示すビジー信号を外部に出力する、ビジー信号出力
手段と、前記データレジスタのうちの前記内部アドレス
で指定されるデータレジスタへ外部から書き込みデータ
を入力するデータ入力手段と、前記書き込みデータが入
力されない他のデータレジスタの記憶データを所定の書
き込みデータに設定するデータ設定手段と、を備えるも
のとして構成される。

【００１５】本発明の第４の不揮発性半導体メモリは、
前記第１又は３のメモリにおいて、外部から入力された
前記読み出しスタート番地が前記アドレス入力手段に記
憶されると、自動的に、前記メモリセルデータの前記デ
ータレジスタへの転送が行われると共に、外部に前記ビ
ジー信号を出力するものとして構成される。

【００１６】

【作用】本発明による半導体メモリは、読み出しスター
ト番地から１ページの最終アドレスまでの連続読み出し
を行ない、ページ最終アドレスのデータの読み出し終了
後次の１ページ分のデータをメモリセルからデータレジ
スタに転送する。この転送時、チップがアクセス不可で
ある事を示す信号をチップ外部に出力し、転送終了後、
自動的に１ページ分の連続読み出しを行なう。

【００１７】また、データ書き込み時には、１ページ分
のデータをデータレジスタに取り込むが、データの入力
されないデータレジスタについてはデータを所定の値に
設定する。

【００１８】

【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明を適用した不揮発性半導体の一実施例
を示すブロック系統図で、簡単のためにカラムアドレス
（ページ内アドレス）はＡ０〜Ａ２、ロウアドレス（ペ
ージアドレス）はＡ３〜Ａ８の１５３６ビット半導体メ
モリ（５１２ビット×３ I/O）について示してある。メ
モリセルは図２６の従来回路と同様８ＮＡＮＤ構成で、
メモリセルの読み出し書き込み時のビット線電位、ワー
ド線電位、選択トランジスタのゲート電位の関係は従来
例と同じである。読み出し時及び書き込み時に外部アド
レスはＩ／Ｏバッファ回路を介して入力され、Ａ０〜Ａ
２のカラムアドレスはカラムアドレスバッファ回路に、
またＡ３〜Ａ８のロウアドレスはロウアドレスバッファ
回路にラッチされる。コマンド回路及び内部動作制御回
路には外部制御信号ＣＬＥ，ＡＬＥ，ＮＷＰ，ＮＣＥ，
ＮＷＥ，ＮＲＥがそれぞれの入力ピンから入力されチッ
プの動作モードが決定される。また、制御回路からはチ
ップがアクセス可能か、不可能かを示す信号が、Ready
／Busyピンを介して外部に出力される。図２に、上記制
御信号によって決定されるチップの動作モードを示して
ある。外部制御信号ＣＬＥはコマンド入力モードを決定
し、外部制御信号ＡＬＥはアドレス入力モードを決定す
る。さらに外部制御信号ＮＣＥはチップセレクト信号で
あり、外部制御信号ＮＷＥはコマンド入力モード、アド
レス入力モード及びデータ入力モードでそれぞれの入力
データを取り込むクロック信号の働きをする。また外部
制御信号ＮＲＥは、データ読み出し時入力されたアドレ
スから連続したアドレスを読み出す際のアドレスインク
リメントと出力バッファのイネーブル機能を持つクロッ
ク信号である。このように構成された半導体メモリで
は、入力データ信号にグリッチが発生し誤まったコマン
ドが入力されると、書き込み又は消去状態となり記憶デ
ータが破壊される可能性がある。このため、本実施例の
半導体メモリでは、外部制御信号ＮＷＰが“Ｌ”状態で
は、チップが書き込み動作及び消去動作を行なわないよ
う規定する、プログラム／消去のプロテクト機能を有し
ている。Ready ／Busy出力端子には、前述したように、
チップがアクセス不可の場合は“Ｌ”レベルのＢｕｓｙ
信号が出力され、チップがアクセス可能の場合は“Ｈ”
レベルのＲｅａｄ信号が出力される。

【００１９】次に、本実施例の不揮発性半導体メモリの
読み出し動作について説明する。図３はカラムアドレス
Ｎ番地、ページアドレスＭ番地から連続読み出しを行な
う場合の制御信号の入力波形とデータ出力タイミングを
示す図面である。

【００２０】最初に、第２図のアドレス入力モードで、
カラムアドレス番地、ページアドレス番地をアドレスバ
ッファ内に取り込むと同時に、Ｂｕｓｙ状態を示す
“Ｌ”レベルのアクセス不可信号を外部に出力する。こ
のとき図３−（ｂ）に示すように選択されたワード線に
接続されたメモリセル情報がビット線に出力されデータ
レジスタ回路にラッチされる。このラッチ動作が終了す
るとＲｅａｄ状態を示す“Ｈ”レベルのアクセス可能信
号を外部に出力し記憶データ読み出し可能であることを
チップ制御コントローラに知らせる。次に外部制御信号
ＮＲＥのクロックにより入力されたページ内アドレス
（カラムアドレス）をインクリメントしながらデータを
アクセスタイム７０nsecで外部に出力する（図３−
（ｃ））。次にページ内アドレス最終番地の読み出しが
終了すると、ページアドレスをインクリメントすると同
時に、Ｂｕｓｙ状態を示す“Ｌ”レベルのアクセス不可
信号を外部に出力し、新しいページアドレスで選択され
たワード線に接続されたメモリセル情報をデータレジス
タ回路にラッチする（図３−（ｄ））。このラッチ動作
終了とともにＲｅａｄｙ状態を示す“Ｈ”レベルのアク
セス可能信号を外部に出力し、外部制御信号ＲＥのクロ
ックに応答してページ内アドレス０番地（カラムアドレ
ス０番地）から、ページアドレスをインクリメントしな
がらデータを出力する（図３−（ｅ））。この連続動作
は、読み出したい連続データのデータ長分くり返され、
最終データ読み出し終了後、外部制御信号ＮＣＥを
“Ｈ”レベルにすることにより一連の読み出し動作が終
了する。

【００２１】図４は、前述のアドレス入力及びアドレス
インクリメント動作を行なえるよう構成されたアドレス
バッファ回路を示す回路図である。このアドレスバッフ
ァ回路は、ＣＭＯＳトランスファゲートＴＧ１〜４を使
用したバイナリカウンターとバイナリカウンタの内部を
入力アドレス信号に対応する論理レベルに設定する手段
と、バイナリカウンタの内部を所定の論理にリセットす
る手段とで構成される。Ｄn はＩ／Ｏ入力出端子に接続
され、外部からのアドレス情報を受け付ける。データラ
ッチ制御信号ＬＰn は、アドレス入力動作モードのとき
外部制御信号ＮＷＥの立ち上りに応答して所定の期間だ
け“Ｌ”レベルとなる内部制御信号であり、ＬＰn が
“Ｌ”レベルのときＩ／Ｏ入力出力端子のアドレス情報
は、ノアゲートＮＯＲ１、インバータＩＮＶ１、ナンド
ゲートＮＡＮＤ１、クロックドインバータＣＩＮＶ１、
クロックドインバータＣＩＮＶ２を介してバイナリカウ
ンタの内部ノードＮ２，Ｎ４に転送される。所定の期間
の後、ＬＰn が“Ｈ”レベルとなると、クロックドイン
バータＣＩＮＶ１、ＣＩＮＶ２が非動作状態、またクロ
ックドインバータＣＩＮＶ３、ＣＩＮＶ４が動作状態と
なるため前述のアドレス情報がバイナリカウンター内に
ラッチされ、アドレスバッファ回路の内部アドレス信号
出力端子ＡｉＳにはラッチしたアドレス情報と同相、ま
た内部アドレス信号出力端子ＡｉＳＢには、ラッチした
アドレス情報と逆相の信号が出力される。このアドレス
バッファ回路の入力端子Ａi-1 ＳとＡi-1 ＳＢには、こ
のアドレスバッファ回路の１つ前のアドレスバッファ回
路の内部アドレス信号出力端子が接続され、１つ前のア
ドレスバッファ回路の内部アドレス信号が２周期変化す
ると、このアドレスバッファ回路の内部アドレス信号が
１周期変化するよう構成されている。またそれぞれのア
ドレスバッファ回路の内部アドレス信号は、対応するデ
コーダ回路に入力されており、従来回路と同様に内部ア
ドレス信号に対応したワード線及びビット線が選択され
るよう構成される。リセット信号ＲＳＴは、内部アドレ
ス信号ＡｉＳを“Ｌ”レベル、内部アドレス信号ＡｉＳ
Ｂを論理“Ｈ”にリセットするために使用される信号
で、リセット信号ＲＳＴが“Ｌ”→“Ｈ”→“Ｌ”に変
化すると、内部アドレス信号は前述の所定の論理レベル
に設定される。

【００２２】図５にカラムアドレスＡ０〜Ａ２、ロウア
ドレスＡ３〜Ａ８で構成される１５３６ビットの半導体
メモリのアドレスバッファ回路の動作を説明するための
回路図を示す。この回路図のシンボルＡＢＵＦ０〜８の
回路は図４のアドレスバッファ回路と等しくそれぞれア
ドレスＡ０〜Ａ８に対応するアドレスバッファ回路を示
している。

【００２３】Ａ０〜Ａ２のアドレスバッファ回路ＡＢＵ
Ｆ０〜２には共通にアドレスラッチ制御信号ＬＰ１が入
力され、Ａ３〜Ａ５のアドレスバッファ回路ＡＢＵＦ３
〜５に共通にアドレスラッチ制御信号ＬＰ２が、さらに
Ａ６〜Ａ８のアドレスバッファ回路ＡＢＵＦ６〜８には
共通にアドレスラッチ制御信号ＬＰ３が入力される。ま
たアドレスバッファ回路ＡＢＵＦ０，３，６のデータ入
出力端子Ｄn は共通にＩ／Ｏ０の入力出力端子に接続さ
れ、アドレスバッファ回路ＡＢＵＦ１，４，７のデータ
入出力端子Ｄn は共通にＩ／Ｏ１の入力出力端子に接続
される。さらにアドレスバッファ回路ＡＢＵＦ２，５，
８のデータ入出力端子Ｄn は共通にＩ／Ｏ２の入力出力
端子に接続される。またＡ０〜Ａ２のアドレスバッファ
回路のリセット信号入力端子には、電源投入時チップ内
部をリセットするため“Ｈ”レベルとなる信号ＲＳＴと
後述するデータレジスタ読み出しモードの際、アドレス
レジスタの内容をクリアするために“Ｈ”レベルとなる
信号ＤＡＴＡＲＰＵＬのＯＲ論理の信号が入力される。

【００２４】図３の読み出しモード動作の場合について
以下に図５の回路動作を説明する。アドレスデータをデ
ータ入力端子より入力するため外部制御信号ＮＷＥを
“Ｈ”→“Ｌ”→“Ｈ”レベルに変化すると、“Ｈ”→
“Ｌ”→“Ｈ”レベルに変化するパルスのアドレスラッ
チ制御信号ＬＰ１が発生する。このとき他のアドレスラ
ッチ制御信号ＬＰ２，ＬＰ３は論理“Ｈ”に保持され
る。この結果前述したようにデータ入出力端子Ｉ／Ｏ
０，１，２に供給されているアドレス情報がそれぞれの
Ａ０〜Ａ２のアドレスバッファ回路にラッチされ、内部
アドレス信号は、入力されたアドレス情報に対応した論
理レベルに設定される。次にＡ３からＡ５までのアドレ
スデータを入力するため各Ｉ／Ｏ０からＩ／Ｏ２にＡ３
からＡ５までのアドレスデータを入力し、外部制御信号
ＮＷＥを“Ｈ”→“Ｌ”→“Ｈ”レベルに変化すると、
“Ｈ”→“Ｌ”→“Ｈ”レベルに変化するパルスのアド
レスラッチ制御信号ＬＰ２が発生する。このとき他のア
ドレスラッチ制御信号ＬＰ１，ＬＰ３は論理“Ｈ”に保
持される。

【００２５】この結果、データ入出力端子Ｉ／Ｏ０，
１，２に供給されているＡ３からＡ５までのアドレス情
報がそれぞれアドレスバッファ回路ＡＢＵＦ３からＡＢ
ＵＦ５にラッチされ、内部アドレス信号が入力されたア
ドレス情報に対応した論理レベルに設定される。最後
に、Ａ６からＡ８までのアドレスデータをＩ／Ｏ０から
Ｉ／Ｏ２に入力し、外部制御信号ＮＷＥを“Ｈ”→
“Ｌ”→“Ｈ”レベルに変化させると、“Ｈ”→“Ｌ”
→“Ｈ”レベルに変化するパルスのアドレスラッチ制御
信号ＬＰ３が発生し、Ａ６からＡ８までのアドレスデー
タはアドレスバッファ回路ＡＢＵＦ６からＡＢＵＦ８に
ラッチされる。このようにＮＷＥパルスの３ステップで
Ｉ／Ｏ入出力端子に供給されるＡ０〜Ａ８までのアドレ
ス情報が各アドレスバッファに入力される。

【００２６】図６は前述のアドレスラッチ制御信号ＬＰ
１〜ＬＰ３を発生する回路を示す回路図である。ここで
シンボル表記してあるシフトレジスタはそれぞれ図７、
図８に示されるシフトレジスタ回路を表わしている。こ
の回路はアドレスデータ入力時、外部制御信号ＮＷＥの
立ち上りに対応して所定の期間“Ｈ”レベルとなるＬＡ
ＴＰＵＬＡ信号を受けて負論理のデータラッタパルス信
号ＬＰ１，ＬＰ２，ＬＰ３を形成する。電源投入時及び
外部制御信号ＡＬＥが“Ｈ”→“Ｌ”レベルに変化した
時、リセット信号ＡＲＳＴが所定の期間“Ｈ”レベルと
なるため第１のシフトレジスタの出力は“Ｈ”レベル、
また第２から第４のシフトレジスタの出力は“Ｌ”レベ
ルにイニシャライズされる。次に、アドレスデータ入力
時、第１ステップのＮＷＥクロックに対応して正論理の
ＬＡＴＰＵＬＡ信号が出力されると、第１のシフトレジ
スタの出力信号が“Ｈ”レベルのため、ナンドゲートＮ
ＡＮＤ２を介して負論理のアドレスラッチ制御信号ＬＰ
１が出力される。またパルス信号ＬＡＴＰＵＬＡの立ち
下がりに対応してシフトレジスタが１段進んで、第２の
シフトレジスタの出力は“Ｈ”レベル、また第１、第
３、第４のシフトレジスタの出力は“Ｌ”レベルとな
る。次に第２ステップのＮＷＥクロックに対応して再度
ＬＡＴＰＵＬＡ信号が出力されると、第２のシフトレジ
スタ回路の出力信号が“Ｈ”レベルのため、ナンドゲー
トＮＡＮＤ３を介して負論理のアドレスラッチ制御信号
ＬＰ２が出力される。またパルス信号ＬＡＴＰＵＬＡの
立ち下がりに対応してシフトレジスタがさらに１段進
み、第３のシフトレジスタの出力信号が“Ｈ”レベル、
第１、第２、第４のシフトレジスタの出力信号が“Ｌ”
レベルとなる。同じように第３ステップＮＷＥクロック
に対応して、ナンドゲートＮＡＮＤ４を介してアドレス
ラッチ制御信号ＬＰ３が出力される。第３ステップのＮ
ＷＥクロックでアドレス入力が終了すると、第４のシフ
トレジスタの出力信号が“Ｈ”レベルとなり、ノアーゲ
ートＮＯＲ２の出力信号である各シフトレジスタのＣＬ
ＯＣＫ入力信号は、“Ｌ”レベルに保持される。またこ
のとき各シフトレジスタのＣＬＯＫＢ入力信号はナンド
ゲートＮＡＮＤ５により“Ｈ”レベルに保持される。こ
のため第４、第５ステップのＮＷＥクロック信号が入力
され、パルス信号ＬＡＴＰＵＬＡが発生しても第１、第
２、第３のシフトレジスタの出力信号は“Ｌ”レベルを
保持し、アドレスラッチ制御信号は出力されないよう構
成されている。

【００２７】このようにして、３ステップのＮＷＥクロ
ック信号でアドレス入力が終了すると、第３のラッチデ
ータ制御信号ＬＰ３のレベル変化を受けて、Busy信号が
出力され、ロウ・アドレスに対応したアドレスバッファ
回路の内部アドレス信号に対応したワード線が選択され
る。さらに所定の（１０μsec ）ディレイ時間の後、選
択されたワード線にコントロールゲートが接続された１
ページ分のメモリセルデータがビット線を介して読み出
され、データレジスタにラッチされる。

【００２８】次にこのデータレジスタの内容を読み出す
ため外部制御信号ＮＲＥを“Ｈ”→“Ｌ”→“Ｈ”に変
化させた場合の読み出し動作について図５及び図９を使
用して説明する。パルス信号ＰＵＬはシリアル読み出し
動作モードで外部制御信号ＲＥを“Ｈ”→“Ｌ”レベル
に変化させた時出力される信号で、この信号ＰＵＬ及び
その反転信号ＰＵＬＢはそれぞれアドレスバッファ回路
Ａ０の入力端子Ａi-1ＳとＡi-1 ＳＢに供給される。た
だしアドレス入力後の最初のカラム番地の読み出し時及
びページアドレスが切り換ってデータレジスタ内容が書
き換えられた後の最初のカラム番地の読み出し時は、Re
ad／Busy信号の“Ｌ”→“Ｈ”レベルへの変化に対応し
てパルス信号ＰＵＬは出力されないよう構成されてい
る。このように構成された半導体メモリでアドレス入力
（図９はカラムアドレス＝４番地を入力した場合）後に
外部制御信号ＮＲＥを“Ｈ”→“Ｌ”レベルに変化させ
ると、４番地のデータレジスタの内容がＩ／Ｏ入出力端
子に出力されＩ／Ｏ入出力端子は高インピーダンス状態
から所定のレベルに変化する。このとき前述したように
パルス信号ＰＵＬは発生しないため、アドレスバッファ
回路のバイナリ出力信号（＝内部アドレス信号）は変化
しない。次に外部制御信号ＮＲＥが“Ｌ”→“Ｈ”レベ
ルに変化するとＩ／Ｏ入出力端子は高インピーダンス状
態となる。再度外部制御信号ＮＲＥを“Ｈ”→“Ｌ”レ
ベルに変化すると、今度はパルス信号ＰＵＬが発生する
ため、アドレスバッファ回路ＡＢＵＦ０の内部アドレス
信号Ａ０Ｓは“Ｌ”→“Ｈ”レベルに変化する。その後
この内部アドレス信号で選択されるデータレジスタの内
容（カラムアドレス＝５番地）がＩ／Ｏ入出力端子に出
力される。その後外部制御信号ＮＲＥを“Ｌ”→“Ｈ”
レベルに変化するとＩ／Ｏ入出力端子に高インピーダン
ス状態となる。次に外部制御信号ＮＲＥが“Ｈ”→
“Ｌ”レベルに変化すると、パルス信号ＰＵＬにより内
部アドレスＡ０Ｓは“Ｈ”→“Ｌ”レベルへと変化する
とともに、このＡ０Ｓの変化に応答してアドレスバッフ
ァ回路ＡＢＵＦ１の出力信号である内部アドレス信号Ａ
１Ｓも“Ｌ”→“Ｈ”レベルへと変化する。このように
内部アドレス信号Ａ０Ｓ，Ａ１Ｓ，Ａ２Ｓで決定される
内部アドレスは信号ＰＵＬによりインクリメントされ
る。４ステップ目に外部制御信号ＮＲＥが“Ｈ”→
“Ｌ”レベルに変化すると内部カラムアドレス信号はす
べて“Ｈ”レベルとなるため、信号ＣＯＬＥＮＤが
“Ｌ”→“Ｈ”レベルに変化する。この信号ＣＯＬＥＮ
Ｄが“Ｈ”レベルのときに、外部制御信号ＲＥが“Ｌ”
→“Ｈ”レベルに変化すると（４ステップ目）パルス信
号ＰＵＬが出力され内部アドレスはインクリメントされ
るとともにReady ／Busy信号が“Ｈ”→“Ｌ”レベルに
変化する。このように外部制御信号ＮＲＥのクロックに
より、入力されたアドレスで指定される番地から、カラ
ムの最終番地まで連続読み出しが行なわれた後の内部カ
ラムアドレスは０番地を示しており、ロウ・アドレス
（ページアドレス）はインクリメントされる。またＢＵ
ＳＹ信号の出力に応答して、新しく選択されたワード線
にゲートが接続されたメモリセルデータが所定の読み出
し時間後（１０μsec ）にデータレジスタに転送され、
チップがアクセス可能である事を示すＲＥＡＤＹ信号が
Ready ／Busy出力端子に出力される。チップがＲｅａｄ
ｙ状態に変化した後クロック外部制御信号ＮＲＥを入力
して読み出し動作を行なうと（５ステップ目）、Ready
／Busy信号が“Ｌ”→“Ｈ”アドレスに変化した後の最
初の読み出し動作であるため信号ＰＵＬは出力されず、
カラムアドレス０番地のデータレジスタの内容が、Ｉ／
Ｏ入出力端子に出力される。

【００２９】この後カラムの最終番地まで外部制御信号
ＮＲＥのクロックにより読み出しを行なうと、前述した
ようにReady ／Busy出力端子には再度Ｂｕｓｙ信号が出
力されるとともに、次のページアドレスのメモリセルデ
ータがデータレジスタに転送される。内部アドレスが最
終番地の読み出し時は、信号ＣＯＬＥＮＤが“Ｌ”→
“Ｈ”レベルに変化するとともに、信号ＡＥＮＤも
“Ｌ”→“Ｈ”レベルに変化する。最終番地読み出し後
は次の外部制御信号ＮＲＥで読み出し動作を行なわない
ように設定される。このため、最終番地読み出し後信号
ＡＥＮＤが“Ｈ”レベルに変化すると、Ready ／Busy出
力端子にはＲＥＡＤＹ信号が保持されたままになり、外
部制御信号ＮＲＥが“Ｌ”→“Ｈ”レベルに変化しても
パルス信号ＰＵＬは出力されないよう構成される。また
ＢＵＳＹ信号が出力されないため、メモリセルデータの
データレジスタへの転送も行なわれない。このように、
１チップの最終アドレスまで読み出しが行なわれた場合
に、アドレスがインクリメントされてアドレス０番地の
メモリセルデータが読み出されないように信号ＡＥＮＤ
が制御している。

【００３０】このように構成された半導体メモリにおい
て連続データ読み出しを行なう場合のメモリ制御チップ
のプログラムのシーケンスを図１０に示す。本実施例の
半導体メモリチップでは、チップがアクセス可能状態で
あれば常に同じアクセイタイム（７０nsec）で読み出し
が可能であり、かつカラムアドレス（ページ内アドレ
ス）が最終番地かどうか判定するプログラムを必要とし
ない。このため任意のページ内アドレス長のチップを使
用してもメモリ制御チッププログラムを変更する必要が
なく、多数個のメモリを使用した場合でも簡単なメモリ
制御チッププログラムで多数個のメモリを管理できる利
点がある。図１１は、このように構成された半導体メモ
リを多数個使用する場合の連続例を示したもので、外部
制御信号ＮＣＥを最上位アドレスとして使用することに
より、このシステムを１つの半導体メモリのビット容量
以上のメモリ容量を持つ１つの半導体メモリのように管
理することが可能となる。

【００３１】図１２は、前述した半導体メモリに書き込
みを行なう場合の外部制御信号の入力波形と、データ入
力タイミングを示す図面である。まずコマンドデータ入
力モードでシリアルデータ入力コマンド８０Ｈが入力さ
れると、チップはプログラムスタート番地を入力するア
ドレス入力モードとなる。アドレス入力モードでは、前
述の読み出しモードと同様に外部制御信号ＮＷＥの３ス
テップのクロックでカラムアドレス及びページアドレス
をそれぞれのアドレスバッファ回路に取り込み、各内部
アドレス信号を入力アドレスデータに対応した所定の論
理レベルに設定する。前述の読み出しモードでは、３ス
テップ目のアドレス情報入力後、Ready／Busy出力端子
にはＢｕｓｙ信号が出力され、メモリセルデータがデー
タレジスタに転送されるが、シリアルデータ入力モード
ではReady ／Busy出力端子にＲｅａｄｙ信号が保持され
るよう構成されており、メモリセルデータがデータレジ
スタに転送される読み出し動作は行なわれない。またシ
リアルデータ入力コマンド８０Ｈが入力されるとデータ
レジスタ内のデータがすべて“Ｈ”レベルにイニシャラ
イズされる。

【００３２】この動作を図１３のデータレジスタ回路及
び図１４のタイミングチャートを使用して説明する。図
１３は各ビット線に１つづつ設けられたデータレジスタ
回路で、クロックドインバータＣＩＮＶ５及びＣＩＮＶ
６はデータラッチの働きをし、かつクロックドインバー
タＣＩＮＶ５はデータ読み出し時センスアンプの役目を
行なう。またゲートに信号ＰＲＥが供給されたＮチャネ
ルトランジスタはデータラッチ部をプリチャージする時
に使用され、この時ビット線とデータラッチ部はゲート
に信号ＢＬＣＤが供給されたＮチャネルトランジスタに
より電気的に切り離される。さらにこのデータレジスタ
回路はゲートにカラムデコーダ出力信号ＣＳＬｊが入力
されたカラムゲートトランジスタを介して各Ｉ／Ｏ毎に
１本づつ設けられた共通バスラインＩＯｉ／ＩＯｉＢに
接続されている。まずシリアルデータ入力コマンド８０
ＨがＩ／Ｏ入力出力端子より入力されると、すべてのカ
ラムゲートトランジスタが非導通状態で信号ＳＥＮＢ，
ＲＬＣＨＢが“Ｈ”レベルに、また信号ＳＥＮ，ＲＬＣ
Ｈが“Ｌ”レベルに変化するため、クロックドインバー
タＣＩＮＶ５及びＣＩＮＶ６は非活性となる。それと同
時にプリチャージ信号ＰＲＥが“Ｈ”レベルに変化する
ため、全データレジスタ内のノードＢＬｊは“Ｈ”レベ
ルにプリチャージされる。このプリチャージ動作後信号
ＳＥＮが“Ｌ”→“Ｈ”レベルへ、また信号ＲＬＣＨＢ
が“Ｈ”→“Ｌ”レベルへ変化しノードＮＢＬｊは
“Ｌ”レベルに設定される。このようにしてノードＢＬ
ｊ，ＮＢＬｊの設定が終了した後、信号ＳＥＮＢが
“Ｈ”→“Ｌ”、また信号ＲＬＣＨが“Ｌ”→“Ｈ”レ
ベルに変化して、前述の設定データがデータレジスタ回
路にラッチされる。このイニシャライズ動作によりすべ
てのデータレジスタのノードＢＬｊは“Ｈ”レベルとな
り、すべてのデータレジスタのデータは“１”に設定さ
れる。その後アドレス入力動作が終了すると、信号ＳＤ
ＩＣが“Ｌ”→“Ｈ”レベルに変化するため、共通バス
ラインＩＯｉ／ＩＯｉＢに、書き込みデータ及びその反
転データがＩ／Ｏ入出力端子より転送される。次に外部
制御信号ＮＷＥが“Ｌ”レベルとなっている間入力され
たカラムアドレス（５番地）に対応するカラムデコーダ
出力信号ＣＳＬ６が“Ｈ”レベルとなる。共通バスライ
ンを駆動するバッファインバータＢＵＦ１及びＢＵＦ２
の電流駆動能力はクロックドインバータＣＩＮＶ５及び
ＣＩＮＶ６より充分大きく設定されるため、カラムデコ
ーダ出力信号ＣＳＬ６によって選択されるデータレジス
タのラッチ内容は、共通バスライン上の書き込みデータ
に書き換えられる。このようにして５番地より７番地ま
で外部制御信号ＮＷＥのクロックによりデータ入力が行
なわれる結果、カラムアドレス０番地から４番地までの
データレジスタの内容はイニシャライズされたときのデ
ータ“１”がラッチされており、カラムアドレス５番地
から７番地まではＩ／Ｏ入出力端子から入力されたデー
タがラッチされている。このデータ入力モード後コマン
ド入力モードでプログラムコマンド１０Ｈを入力する
と、チップはメモリセルへのデータ書き込みを行なう。

【００３３】このデータ書き込み時、ラッチ回路の電源
ＶＢＩＴＨはＶ_cc電位から１０ＶのＶＤＰＩ電位に変化
する。また同時に信号ＢＬＣＤの電位は０Ｖから１２Ｖ
程度の高電位となり、ビット線とラッチ回路が電気的に
接続される結果、データレジスタのデータが“１”であ
るビット線はＶＤＰＩ電位に設定され、データレジスタ
のデータが“０”であるビット線は０Ｖに設定される。
このためデータレジスタのデータが“０”であるビット
線に接続されており、ワード線により選択されたメモリ
セルの浮游ゲートに電子が注入され、“０”データがメ
モリセルに書き込まれる。上記書き込み動作中はReady
／Busy出力端子よりＢｕｓｙ信号が出力され、所定の書
き込み時間が経過すると、自動的にＲＥＡＤＹ信号が出
力されるように設定されている。この書き込み動作が正
常に終了したかどうかは、コマンド入力モードで７０Ｈ
のフラグリードコマンドを入力することにより、内部レ
ジスタに記憶された自動ベリファイの結果をＩ／Ｏ入出
力端子より読み出すことが可能である。このようなフラ
グリード機能は、従来の半導体メモリでも実用化されて
いる機能であるので、説明は省略する。

【００３４】このように構成された半導体メモリの２番
地から７番地までデータを書き込む場合の、メモリ制御
チッププログラムシーケンスを図１５に示す。本発明の
実施例の半導体メモリを使用することにより、１ページ
内の途中のアドレスからデータを入力し、スタートカラ
ムアドレス以前のデータを自動的に所定のデータにイニ
シャライズすることが可能となるため、図３１の従来例
で示すダミーデータ入力命令を行なう必要がなく、プロ
グラム時間を短縮することが可能となる。

【００３５】次に本実施例の半導体メモリのアドレスレ
ジスタリード機能について説明する。この機能は、デー
タ読み出し時及びデータ書き込み時にアドレス入力した
後に内部アドレスが正常にラッチされているか、又は外
部制御信号ＮＷＥクロックで内部アドレスがインクリメ
ントされている途中で、アドレスレジスタ内にラッチさ
れている内部アドレス情報を読み出したい時に使用され
る。

【００３６】図１６は本実施例回路でアドレスレジスタ
の内容を読み出す場合の外部制御信号の入力タイミング
を示す図面である。図１７は、本実施例の不揮発性半導
体装置の出力バッファ回路の回路図を示しており、図１
８は図１７の信号ＡＲＥＧ１〜３及びＮＡＲＥＧ１〜３
の信号を作成するアドレスレジスタリード制御回路の回
路図を示している。図１８中のシンボル第１のシフトレ
ジスタ及び第２〜４のシフトレジスタはそれぞれ図７及
び図８のシフトレジスタ回路を表わしている。まずコマ
ンド入力モードでＥ０Ｈを入力すると、チップは、レジ
スタ読み出しモードになり、図１８の信号ＡＤＤＲが
“Ｌ”→“Ｈ”レベルに変化するとともに、所定の期間
の正論理のパルス信号ＡＲＲＳＴにより、図１８の各シ
フトレジスタの出力ノードＡＳ１，ＡＳ２，ＡＳ３，Ａ
Ｓ４はそれぞれ“Ｈ”，“Ｌ”“Ｌ”，“Ｌ”レベルに
リセットされる。レジスタ読み出しモード以前にチップ
が読み出しモードになっていると、図１７のクロックド
インバータＣＩＮＶ７の制御信号ＲＥＡＤ／ＮＲＥＡＤ
はそれぞれ“Ｈ”／“Ｌ”レベルとなっているため、ノ
ードＯＵＴにはカレントミラー回路ＣＭで検出された共
通バスラインＩＯo Ｂのデータが転送されている。次に
レジスタ読み出しモードになると、信号ＲＥＡＤは
“Ｈ”→“Ｌ”レベルに変化するためクロックドインバ
ータＣＩＮＶ７は非活性状態となるが、ノードＯＵＴに
は電流駆動能力がクロックドインバータＣＩＮＶ７〜１
０より小さく設定されたインバータで形成されるラッチ
回路ＬＡＴが接続されているため、ノードＯＵＴのレベ
ルはレジスタ読み出しモード以前のレベルに保持され
る。次にアドレスレジスタの内容を読み出すため、外部
制御信号ＮＲＥを“Ｌ”レベルに変化させると図１８の
ノードＡＤＲのレベルが“Ｌ”→“Ｈ”レベルに変化
し、信号ＡＲＥＧ１はノードＡＳ１の“Ｈ”レベルに応
答して“Ｈ”レベル変化する。このため図１７のクロッ
クドインバータＣＩＮＶ８は活性状態となり、ノードＯ
ＵＴには内部アドレス信号Ａ０Ｓの論理レベルに対応し
たデータがラッチされる。図１７の信号ＢＵＳはReady
／Busy入出力端子に出力される信号と逆位相の内部ＢＵ
ＳＹ信号でありレジスタ読み出しモードのときチップは
アクセス可能状態であるから、信号ＢＵＳは“Ｌ”レベ
ルとなっている。このため外部制御信号ＮＲＥが“Ｌ”
レベルに変化すると、ノードＯＥは“Ｌ”→“Ｈ”レベ
ルに変化し、ノードＯＵＴにラッチされている内部アド
レス信号Ａ０Ｓと同位相の信号が入出力端子Ｉ／Ｏ０に
出力される。このとき入出力端子Ｉ／Ｏ０，１，２には
それぞれ内部アドレス信号Ａ０Ｓ，Ａ１Ｓ，Ａ２Ｓと同
位相の信号が出力されるよう構成することにより、１ス
テップ目の外部制御信号ＮＲＥクロックにより、内部ア
ドレスＡ０〜Ａ２を同時に読み出すことが可能である。
次に外部制御信号ＮＲＥを“Ｌ”→“Ｈ”レベルに変化
させると、ノードＡＤＲが“Ｌ”レベルとなりクロック
ドインバータＣＩＮＶ８が非活性状態となる。さらにこ
の外部制御信号ＮＲＥの変化に応答して図１９に示すよ
うに負論理のパルス信号ＡＲＥＧＰＵＬが形成され図１
８のシフトレジスタの出力ノードＡＳ１が“Ｈ”→
“Ｌ”レベルへ、また出力ノードＡＳ２が“Ｌ”→
“Ｈ”レベルへと変化する。このため２ステップ目の外
部制御信号ＮＲＥの“Ｈ”→“Ｌ”レベルへの変化で信
号ＡＲＥＧ２が“Ｈ”レベルとなり、クロックドインバ
ータＣＩＮＶ９を介して内部アドレス信号Ａ３Ｓの論理
レベルに対応したデータがノードＯＵＴにラッチされ
る。またこのとき、ノードＯＥのレベルも“Ｌ”→
“Ｈ”に変化するため、入出力端子Ｉ／Ｏ０には、内部
アドレス信号Ａ３Ｓと同位相の信号が出力される。それ
と同時にＩ／Ｏ１，Ｉ／Ｏ２にはそれぞれ内部アドレス
Ａ４Ｓと、Ａ５Ｓと同位相の信号が出力されるよう構成
されている。２ステップ目で外部制御信号ＮＲＥが
“Ｌ”→“Ｈ”レベルに変化するとパルス信号ＡＲＥＧ
ＰＵＬにより、図１８シフトレジスタ回路の出力ノード
ＡＳ２は“Ｈ”→“Ｌ”レベルへ、また出力ノードＡＳ
３は“Ｌ”→“Ｈ”レベルへ変化する。３ステップ目で
外部制御信号ＮＲＥが“Ｈ”→“Ｌ”レベルに変化する
と、信号ＡＲＥＧ３に応答して内部アドレス信号Ａ６Ｓ
と同位相の信号が入出力端子Ｉ／Ｏ０に出力される。こ
のとき、入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２にはそれぞれ内
部アドレス信号Ａ７Ｓ，Ａ８Ｓと同位相の信号が出力さ
れるように構成される。３ステップ目で外部制御信号Ｒ
Ｅが“Ｌ”→“Ｈ”レベルに変化すると、シフトレジス
タの出力ノードＡＳ４が“Ｈ”レベルに変化するため、
信号ＡＲＥＧＰＵＬに応答してシフトレジスタの出力レ
ベルが変化しなくなる。このため第４ステップ目の外部
制御信号ＮＲＥクロックを入力しても信号ＡＲＥＧ１〜
３は“Ｈ”レベルとならず、最後にノードＯＵＴにラッ
チされている内部アドレスＡ０Ｓと同位相の信号が入出
力端子Ｉ／Ｏ０に出力されることになる。再度レジスタ
リードコマンドＥＯＨを入力すれば、パルス信号ＡＲＲ
ＳＴによりシフトレジスタの内容がリセットされ、内部
アドレスＡ０〜Ａ８を再度読み出すことができる。

【００３７】次にデータレジスタリード機能について説
明する。この機能は書き込みモードでデータ入力後にデ
ータレジスタの内容を確認するため使用される。図１６
に示すように、コマンド入力モードでレジスタリードコ
マンドＥＯＨを入力すると、図５のアドレスバッファ回
路にラッチされている内部カラムアドレスを０番地にク
リアする正論理のパルス信号ＤＡＴＡＲＰＵＬが発生さ
れる。このため、前述の読み出し動作で説明したよう
に、外部制御信号ＮＲＥをクロックで入力すると内部ア
ドレス０番地から最終カラム番地まで、データ入力モー
ドで入力したデータレジスタの内容を連続して読み出す
ことができる。ただし、前述した読み出しモードの場
合、最終のカラムアドレス番地を読み出すと自動的にRe
ady ／Busy出力端子からＢｕｓｙ信号が出力されるが、
レジスタ‐読み出しモードでは、前述の信号ＡＤＤＲの
レベル変化に応答して、Ready ／Busy出力端子にはＲｅ
ａｄｙ信号が保持され、Ｂｕｓｙ信号が出力されないよ
う構成されている。さらに、前述した読み出しモードで
最終のカラムアドレス番地を読み出すと自動的にロウ・
アドレスがインクリメントされるが、レジスタ‐読み出
しモードでは、信号ＡＤＤＲによりロウ・アドレスがイ
ンクリメントされなよう制御される。このため、データ
レジスタ読み出しモードでデータレジスタの内容を確認
した後、書き込み動作を行なっても、データレジスタ読
み出しモード以前に入力された所定のロウ・アドレスの
メモリセルに正常にデータレジスタの内容の書き込みを
行なうことができる。

【００３８】次に本実施例の半導体記憶メモリにおい
て、電源投入時に内部アドレスレジスタ及びデータレジ
スタがリセットされる動作を説明する。本実施例では電
源投入時は外部制御信号ＮＷＰを“Ｌ”レベルに設定
し、電源投入後に外部制御信号ＮＷＰを“Ｈ”レベルに
設定することにより、内部アドレスレジスタ及びデータ
レジスタがリセットされよう構成される。外部制御信号
ＮＷＰは、他の外部制御信号にノイズが発生し、チップ
が誤まってデータレジスタの内容の書き換え、メモリセ
ルへのデータ書き込み／消去を行なうことを防止するた
め、それらのモードを実行可能か否かを制御するため設
けられた外部制御信号である。図２の動作モード表に示
されるように、外部制御信号ＮＷＰが“Ｌ”レベルのと
き、データ入力、プログラム／消去、メモリセルからデ
ータレジスタへのデータ転送動作が行なわれないようチ
ップは構成される。データ入力動作を禁止するには外部
制御信号ＮＷＰが“Ｌ”レベルのとき図５の信号ＰＵＬ
を“Ｈ”レベルに保持し、内部アドレスのインクリメン
ト動作が行なわれないように構成すると、図１３のデー
タレジスタ回路のリセット動作を行なうプリチャージ信
号ＰＲＥの発生と、信号ＳＥＮ／ＳＥＮＢ，ＲＬＣＨ／
ＲＬＣＨ５，ＣＳＬｊによる共通バスラインからデータ
レジスタのデータ転送及びラッチ動作が禁止されるよう
構成すればよい。

【００３９】図２１（ａ）、（ｂ）、（ｃ）はプログラ
ム／消去のコマンド入力回路の回路図であり、信号ＣＭ
ＤＷＥＳは、コマンド入力モードのとき外部制御信号Ｎ
ＷＥに応答して“Ｈ”→“Ｌ”レベルに変化する。また
ＣＭＤＷＥＳＢはＣＭＤＷＥＳの逆相の信号である。こ
のため、コマンドモードでＩ／Ｏ入出力端子に所定のコ
マンドコードが入力されると、対応するコマンド入力回
路の制御信号が“Ｈ”レベルになる。プログラム／消去
の内部動作は、図２１に示すそれぞれのコマンド回路の
出力信号ＲＲＯＧ／ＥＲＡＳＥにより制御されているた
め、外部制御信号ＮＷＰと同相の内部信号ＷＰＳＢで信
号ＲＲＯＧ／ＥＲＡＳＥが“Ｈ”レベルになるのを禁止
することにより、外部制御信号ＮＷＰが“Ｌ”レベルの
ときプログラム／消去動作が行なわれないように構成さ
れている。さらにメモリセルからデータレジスタへのデ
ータ転送動作は、Ready ／Busy出力端子に出力される信
号と逆相の内部信号が“Ｌ”→“Ｈ”レベルへと変化す
ることを検知して行なわれるため、前述の内部信号ＷＰ
ＳＢでこの信号を“Ｌ”レベルに保持することで外部制
御信号ＮＷＰがＬレベルのときデータ転送動作が禁止さ
れる。このように外部制御信号ＮＷＰは、データレジス
タの内容の書き換え、メモリセルへのデータ書き込み／
消去動作を禁止するため使用されるとともに、電源投入
時に、内部アドレスレジスタ及びデータレジスタの内容
をイニシャライズするためにも使用される。図２１
（ｃ）は、リセットパルス発生回路を示しており、外部
制御信号ＮＷＰが“Ｌ”→“Ｈ”レベルに変化すると
き、正論理のリセットパルスＲＳＴが発生される。この
リセット信号ＲＳＴは図４のアドレスバッファ回路に入
力されるており、すべてのアドレスバッファ回路の出力
信号ＡｉＳは正論理のリセット信号ＲＳＴにより“Ｌ”
レベルにリセットされ、内部アドレスは０番地にリセッ
トされる。また図６に示すデータラッチ制御信号発生回
路に入力されるリセット信号ＡＲＳＴも、リセット信号
ＲＳＴに対応して正論理で出力されるため、データラッ
チ制御信号発生回路のシフトレジスタの出力ノードのレ
ベルも前述したように所定のレベルに設定される。また
図１８に示すアドレスレジスタリード制御回路に入力さ
れるリセット信号ＡＲＲＳＴもリセット信号ＲＳＴに対
応して出力されるため、各シフトレジスタ回路の各出力
ノードは前述した所定のレベルにリセットされる。また
各データレジスタのラッチデータは、リセット信号ＲＳ
Ｔにより“１”データにリセットされる。この信号ＲＳ
Ｔによるリセット動作は、データ入力モードでデータ入
力コマンド８０Ｈを入力した後のデータレジスタ初期設
定動作と同じてあり、カラムゲートトランジスタＣＳＬ
ｊが非導通状態で信号ＰＲＥによるプリチャージ動作
と、信号ＳＥＮ／ＳＥＮＢ及び信号ＲＬＣＨ／ＲＬＣＨ
Ｂによるラッチ動作を行なう。このように構成された不
揮発性半導体装置では電源投入時、外部制御信号ＮＣ
Ｅ，ＣＬＥ，ＡＬＥが不定状態でも外部制御信号ＮＷＰ
を“Ｌ”レベルに固定することにより書き込み／消去の
誤動作を禁止することができ、電源電圧が所定のレベル
になった後外部制御信号ＮＷＰを“Ｌ”→“Ｈ”レベル
に変化させることにより確実にチップ内部のラッチ回路
をリセットすることが可能である。

【００４０】次に、本発明のさらに異なる実施例を説明
する。図３２はアドレスバッファ回路を示し、シンボル
表記したアドレスバッファＡＢＵＦは第１の実施例のも
のと同一のものを示す。本実施例では、カラムアドレス
バッファＡ０〜Ａ２の出力側にさらにもう一段のラッチ
回路ＡＣＬｉが接続されている。このシンボル表記の内
容は図３３に示す通りである。ラッチ制御信号ＲＥＰ，
ＰＥＰＢは互いに逆相の信号である。ＲＥＰが“Ｈ”に
なると、アドレスバッファＡＢＵＦ０〜２の出力信号Ａ
０〜２をとり込み、ＲＥＰが“Ｌ”の間データを保持す
る。このようにしてラッチ回路に現在のアドレスを保存
しておき、アドレスバッファ回路自体のアドレスデータ
を前もってインクリメントすることにより、アドレスバ
ッファ回路のインクリメントに要する時間を短くするこ
とができる。

【００４１】図３５は、データレジスタにラッチされた
データを、データ出力バッファまで転送する回路であ
る。ＳＤｉＢは、データレジスタにラッチされたデータ
が、図１３のバスラインＩＯｉ，ＩＯｉＢを通じて、カ
レントミラー型のセンスアンプに入力されて増幅された
後の信号である。ＳＤｉＢは、信号ＣＥＮＡが“Ｈ”と
なることによりラッチＡに入力され、ＣＥＮＡが“Ｌ”
となるとラッチＡがデータを保持する。さらにＣＥＮＢ
Ｂが“Ｈ”となるとラッチＢにデータが転送され、ＣＥ
ＮＢＢが“Ｌ”となることによりラッチＢがデータ保持
する。このような回路を用いることにより、ラッチＢの
データをチップ外部に出力しながら、データレジスタか
ら次アドレスのデータをラッチＡにとり込むことが可能
となる。

【００４２】本発明の回路をシリアルリードに適用した
場合について説明する。図３４は、ランダムアクセスと
シリアルアクセスの１サイクル分について、主要信号の
動作を示したタイミングチャートである。信号ＰＲＥ，
ＢＬＣＤ，ＳＥＮ，ＳＥＮＢ，ＲＬＣＨ，ＲＬＣＨＢは
図１３に示した信号であり、ランダムアクセス時は図３
４に示したように変化する。アドレス３ステップ入力後
あるいはシリアルアクセスの後、ランダムリードに入
り、Ｒｅａｄｙ状態になった後、前動作で選択されてい
たワード線を非選択にし、アクセスしようとするワード
線を選択する。この後、信号ＰＲＥが“Ｈ”になり、ビ
ット線及びデータレジスタがプリチャージされる。この
とき、ＢＬＣＤは“Ｈ”となっており、ビット線とデー
タレジスタとは接続されている。その後、ＰＲＥが
“Ｌ”となり、次に信号ＳＥＮが“Ｌ”→“Ｈ”→
“Ｌ”、ＲＬＣＨＢが“Ｈ”→“Ｌ”→“Ｈ”となるこ
とにより、データレジスタ内のノードＢＬｊに“Ｈ”レ
ベルがラッチされる。その後、信号ＲＤＥＮＢＲが
“Ｈ”となり、選択した８ｎａｎｄセルのコントロール
ゲートに所定の電圧が設定される。所定時間後、信号Ｓ
ＥＮが“Ｌ”→“Ｈ”、ＳＥＮＢが“Ｈ”→“Ｌ”に変
化することにより、図１５のＣＩＮＶ５が活性化されて
読み出しデータをセンスする。その後、ＲＬＣＨが
“Ｌ”→“Ｈ”、ＲＬＣＨＢが“Ｈ”→“Ｌ”と変化す
ることにより、１ページ分のセンスデータをラッチす
る。この後、所定時間後に、カラム先頭番地のデータ
を、データレジスタから図３５の出力ラッチＡ及びＢに
転送する。すなわち、信号ＣＥＮに応答して先頭アドレ
スに対応したデータレジスタの出力ゲートＣＳＬijが開
き、前記データがカレントミラー型センスアンプに転送
される。同時に、ＣＥＮＡＢを“Ｈ”→“Ｌ”→“Ｈ”
とすることにより、このデータはラッチＡまで転送され
る。このときＣＥＮＡは“Ｌ”→“Ｈ”→“Ｌ”に変化
する。ＣＥＮＢＢは、ＮＲＥとほぼ同相の波形で動作す
る信号であり、ＣＥＮＡＢが最初に“Ｈ”→“Ｌ”→
“Ｈ”へ変化するときラッチＢの入力ゲートは開いてお
り、データはラッチＢまで転送される。これと同時に、
カラムアドレスカウンタＡＢＵＦ０〜２は、ＰＵＬ１に
よって、１回インクリメントし、その出力は次アドレス
を示す。しかしながら、ＲＥＰは“Ｌ”レベルのままで
あるため内部アドレスは先頭アドレスを示したままとな
る。以上の動作を、ランダムアクセスの時間内に行い、
Ready ／Busy信号を“Ｈ”として、ランダムリードが終
了したことをチップ外部に知らせる。続いてシリアルア
クセスを行う場合、外部制御信号ＮＲＥが“Ｌ”となる
と、先頭アドレスデータはラッチＢから、データ出力バ
ッファを通して、外部に出力される。これと同時に、チ
ップは、次アドレスのデータをラッチＡに転送する動作
を行う。すなわち、先頭アドレスのデータを出力するた
めの制御信号ＮＲＥのクロック入力に応答して、信号Ｒ
ＥＰは出力され、ＡＢＵＦ０〜２の次アドレスのデータ
をアドレス出力ラッチＡＣＬ０〜２にとり込む（このあ
と、信号ＰＵＬ１によってカラムアドレスバッファをイ
ンクリメントし、ＡＢＵＦ０〜２のデータはさらに次の
番地を示す。）。次アドレスに対応したデータレジスタ
から、信号ＣＥＮ，ＣＥＮＡＢによって、ラッチＡに次
アドレスのデータが転送される。その後、制御信号ＮＲ
Ｅが“Ｈ”となり、先頭アドレスのデータ出力が終了す
ると、ＣＥＮＢＢも“Ｈ”となり、ラッチＡの次アドレ
スのデータがラッチＢに移される。このように、制御信
号ＮＲＥのクロック入力に対してｎ番地のデータを出力
し、これと同時にｎ＋１番地のデータをデータレジスタ
から転送することにより、チップ外部から見たシリアル
アクセスタイムは、ラッチＢからデータ出力バッファを
通して出力する時間となり、データ出力のサイクルタイ
ムを短くすることができる。本実施例では、アドレスバ
ッファＡＢＵＦ０〜２のデータは、そのとき出力してい
るデータに対して２アドレス先を示し、アドレス出力ラ
ッチＡＣＬ０〜２のデータは１アドレス先を示してい
る。このため、カラム最終番地のデータを出力し終った
後に、ローアドレスＡ３Ｓ〜Ａ８Ｓをインクリメントす
るための信号が必要となる。図３２に示すように、本実
施例では、アドレスバッファＡＢＵＦ３の入力信号とし
て信号ＰＵＬ２が入力されている。図３５には信号ＰＵ
Ｌ２を出力する回路を示している。ＮＲＥクロックによ
りシリアルアクセスを行い、カラム最終番地の１つ前の
アドレスのデータを出力するとき、アドレス出力ラッチ
ＡＣＬ０〜２はカラム最終番地を示す。これに対応し
て、カラム最終番地であることを示す信号ＣＯＬＥＮＤ
が出力される。カラム最終番地のデータを出力するため
に制御信号ＮＲＥのクロックが入ると、図３６の回路に
おいて、ＮＲＥの立ち下がりに対して、ノードＮＡにパ
ルス信号が出力される。このとき、ＮＡＮＤ１のもう一
方のゲートには“Ｈ”が入力されており、このためフリ
ップフロップＦ１はセットされ、ノードＮＢは“Ｈ”レ
ベルとなる。最終番地のデータを出力し終って制御信号
ＮＲＥが“Ｈ”となると、ＮＡＮＤ２を通じてＰＵＬ２
にＨレベルが出力され、遅延回路ｄｅｌａｙ３を通して
フリップフロップＦ１がリセットされるまで、ＰＵＬ２
は“Ｈ”レベルを保つ。遅延回路ｄｅｌａｙ２の遅延時
間は、カラム最終番地の１つ前でＣＯＬＥＮＤが“Ｈ”
レベルとなるので、そのときの制御信号ＮＲＥのクロッ
クによりノードＮＡに出力されるパルスを拾わないよう
に、設定される。このように、最終番地のデータを出力
したことを検知してＰＵＬ２が出力され、アドレスバッ
ファＡ３〜Ａ８をインクリメントし、次のページに対し
てのランダムアクセスを行う。

【００４３】次に、不良ビット線が存在するときにおい
ても適正に書き込みを行えるようにした例を説明する。

【００４４】図３７は上述の本実施例のチップにおいて
データ入力コマンドを入力した後における内部プリセッ
ト動作を説明するためのフローチャートである。このシ
ーケンスで書き込みを行うと、Ａｌで配線されたビット
線がソース線にショートしているような不良ビット線が
存在する場合には、以下に述べるような問題がある。

【００４５】即ち、通常このような不良ビット線のカラ
ムアドレスは、ヒューズの切断等により、リダンダンシ
ー回路で記憶されている。この不良ビット線のアドレス
が選択された場合、この不良ビット線の代わりに、カラ
ムリダンダンシーのビット線が選択されるように構成さ
れている。しかしながら、図３７に示すプリチャージ動
作及びデータレジスタの初期データプリセット動作は、
カラムアドレスに関係なく、全てのビット線に対して行
われる。このため、図１３に示すように、リダンダンシ
ー回路により救済される前の不良ビットのデータレジス
タも、ゲートに信号ＰＲＥが入力されたトランジスタが
導通状態となるため書き込みインヒビットの“１”デー
タにプリセットされる。この場合以下に述べるような問
題が生じる。図１３のデータラッチ回路において、デー
タレジスタのラッチ回路の電源ＶＢＩＴＨは、外部電源
Ｖ_ccから、チップ内蔵の昇圧回路により供給される電源
ＶＤＰＩ（１０Ｖ）に、切り替わり、信号ＢＬＣＤも０
Ｖから内部電源の１２Ｖに変化する。このとき、前述の
不良ビット線が接続されたデータレジスタのノードＢＬ
ｊは、前述のプリセット動作によりハイレベルとなって
いるため、クロックドインバータＣＩＮＶ６のＰチャネ
ルトランジスタが導通状態となっており、電源ＶＢＩＴ
Ｈからグランド電位にリーク電流が流れる。電源ＶＤＰ
Ｉは昇圧回路の出力であるため、電流供給能力は通常１
ｍＡ以下と小さい。このため、不良ビット線を介してリ
ーク電流が流れると、電源ＶＤＰＩの電位は、１２Ｖよ
り低下する。これに伴って、他の書き込みインヒビット
のビット線電位も１２Ｖより低下することになり、誤書
き込みが生じるという問題が生じる。

【００４６】図３８は、この問題を解決した改良された
本発明の他の実施例の書き込み動作を示すフローチャー
トである。また図３９は、この実施例のセンスアンプ・
データレジスタの回路図である。本実施例では、データ
入力コマンドが入力されると、各ビット線に接続されて
いるＮチャネルトランジスタＴｒＮｌを介して、各ビッ
ト線が充電される。ビット線充電後所定の読み出し時間
をおいて信号ＢＬＣＤをハイレベルにして、ビット線の
データをデータレジスタに転送する。この所定の時間の
間、全てのセレクト線は非選択状態に設定される。この
ため、リークがあるビット線のレベルはロウレベルに低
下し、ビット線リークのない正常なビット線のレベルは
ハイレベルのままとなる。このビット線のレベルがデー
タレジスタにラッチされる。このようなビット線リーク
テストを行い、不良ビット線が接続されるデータレジス
タには、メモリセルのデータに拘わりなく、書き込みデ
ータとしての“０”データをラッチし、データレジスタ
内のノードＢＬｊのレベルをロウレベルにプリセットす
る。また、正常なビット線が接続されるデータレジスタ
には、書き込みデータとしての“１”データをラッチ
し、データレジスタ内のノードＢＬｊのレベルをハイレ
ベルにプリセットする。図３８に示すように、このビッ
ト線リークテストモードが終了すると、アドレス入力モ
ードで指定される所定アドレスから書き込みデータがデ
ータレジスタに入力され、その後書き込みが実施され
る。

【００４７】このように、本実施例では、書き込み時
に、不良ビット線が接続されるデータレジスタの内容は
“０”データとなっている。このため、このデータレジ
スタ内のクロックドインバータＣＩＮＶ６のＰチャネル
トランジスタＴｒＰｌは、非導通状態となっている。こ
のため、書き込み動作が開始されてＢＬＣＤが１２Ｖと
なっても、電源ＶＢＩＴＨからグランドにリーク電流が
流れることはなく、ＶＢＩＴＨの電圧は低下しない。

【００４８】このビット線リークテストによるデータレ
ジスタプリセット動作は、たとえば、ＦＦ等のリセット
コマンドが入力された際に行うよう構成してもよい。即
ち、この場合には、書き込み開始前、つまり、データ入
力コマンドを入力する前に、ＦＦリセットコマンドを実
行する。これにより、不良ビット線が接続されたデータ
レジスタの内容は“０”データにプリセットされ、正常
なビット線が接続されたデータレジスタの内容は“１”
データにプリセットされる。この後、データ入力コマン
ドを実行し、所定のアドレスからデータを入力した後書
き込み動作を行うようシステムを構成してもよい。

【００４９】以上説明してきたように、本発明の実施例
によれば、入力されたアドレス番地から１ページ分のデ
ータレジスタの内容を連続的に読み出した後、チップが
アクセス不可である事を示すＢＵＳＹ信号をチップ外部
に出力するとともに、自動的にロウ・アドレスをインク
リメントし、メモリセルのデータをデータレジスタに転
送することができ、チップ外部で１ページ分のアドレス
管理することなく、任意のデータ長のメモリデータを連
続読み出しすることができる。

【００５０】また、入力アドレスで指定された所定のア
ドレスから任意アドレスまでのデータを入力すると、そ
の１ページ内のアドレスのデータレジスタの内容が所定
の値に自動的に認定されるため、１ページより小さいサ
イズの書き込みを実行する際１ページ分のデータを入力
することなく書き込みを実行することができるので、書
き込みに要する時間を短縮することができる。さらに、
プログラム・消去プロテクト信号で電源投入時のチップ
内部リセット動作を行なっているため、パワーオンリセ
ット回路を使用することなく確実にチップ内容をリセッ
トすることができる。

【００５１】

【発明の効果】本発明によれば、メモリ制御チップによ
りページアドレス管理を行うことなく、動作させること
ができ、さらに書き込み時間の短縮を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の半導体メモリのブロック図。

【図２】本発明の半導体メモリの動作モードを説明する
図表。

【図３】本発明の半導体メモリの読み出し動作のタイミ
ング図。

【図４】本発明のアドレスバッファ回路の回路図。

【図５】本発明のアドレス入力手段の回路図。

【図６】本発明のアドレスラッチ制御信号発生回路の回
路図。

【図７】シフトレジスタ回路の回路図。

【図８】シフトレジスタ回路の回路図。

【図９】図５のアドレス入力手段の動作を説明するため
の内部信号タイミングチャート。

【図１０】本発明の半導体メモリを読み出し制御プログ
ラムシーケンス図。

【図１１】本発明の半導体メモリを多数個接続して使用
する場合の接続例。

【図１２】本発明の半導体メモリの書き込み動作のタイ
ミング図。

【図１３】データレジスタ回路。

【図１４】本発明の半導体メモリの書き込み動作のタイ
ミング図。

【図１５】本発明の半導体メモリを書き込み制御プログ
ラムシーケンス図。

【図１６】本発明の半導体メモリのレジスタリード動作
を説明するための動作タイミング図。

【図１７】本発明の半導体メモリの出力回路の回路図。

【図１８】本発明のアドレスレジスタリード制御回路の
回路図。

【図１９】図１７の出力回路の動作を説明するための内
部信号タイミングチャート。

【図２０】本発明の半導体メモリの電源投入時のリセッ
ト動作のタイミング図。

【図２１】本発明の半導体メモリの電源投入時のリセッ
ト動作を説明するためのコマンド回路とリセット信号発
生回路。

【図２２】メモリセル動作を説明するための図面。

【図２３】メモリセル動作を説明するための図面。

【図２４】メモリセル動作を説明するための図面。

【図２５】従来の読み出し動作を説明するための図面。

【図２６】従来の不揮発性半導体装置のブロック図。

【図２７】従来の不揮発性半導体装置の動作モードを説
明する表。

【図２８】従来の不揮発性半導体装置の読み出し動作の
タイミング図。

【図２９】従来の不揮発性半導体装置の書き込み動作の
タイミング図。

【図３０】従来の不揮発性半導体装置の読み出すための
制御プログラムシーケンス図。

【図３１】従来の不揮発性半導体装置を書き込むための
制御プログラムシーケンス図。

【図３２】アドレスバッファ回路の他の例。

【図３３】ラッチ回路の詳細図。

【図３４】ランダムアクセスとシリアルアクセスの１サ
イクル分における主要信号のタイミングチャート。

【図３５】データレジスタ中のデータをデータ出力バッ
ファに転送する回路。

【図３６】パルス信号ＰＵＬ２を出力する回路。

【図３７】従来のデータレジスタへの書き込みを示すフ
ローチャート。

【図３８】本発明の実施例のデータレジスタへのデータ
書き込みを示すフローチャート。

【図３９】本発明の実施例としてのセンスアンプ／デー
タレジスタの１例としての回路図。

【符号の説明】

１０１ ドレイン側セレクト線 １０３ ソース側セレクト線 １０５ カラムアドレスバッファ １０７ ロウアドレスバッファ １０９ コマンドデコーダ １１１ Ｉ／Ｏ端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳 重 芳 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 山 村 俊 雄 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (4)

【特許請求の範囲】
1. 【請求項１】ほぼマトリクス状に配列された複数のメモ
   リセルを有し、前記メモリセルのうちの選択した行に並
   ぶもののデータをパラレルに複数のデータレジスタに転
   送し、それらのデータレジスタ内のデータをシリアルに
   外部に出力し、順次この動作を繰り返えす、ページ読み
   出し可能な不揮発性半導体メモリにおいて、 外部から入力される読み出しスタート番地を記憶するア
   ドレス入力手段と、 前記アドレス入力手段に記憶された内部アドレスをイン
   クリメントするアドレス制御手段と、 前記データレジスタからの１ページ分のデータ出力の終
   了後に、前記メモリセルのデータを前記データレジスタ
   に転送する、読み出し手段と、 前記読み出し手段により前記転送が行われている間、ア
   クセス不可を示すビジー信号を外部に出力する、ビジー
   信号出力手段と、 を備えることを特徴とする不揮発性半導体メモリ。
2. 【請求項２】ほぼマトリクス状に配列された複数のメモ
   リセルを有し、前記メモリセルのうちの選択した行に並
   ぶメモリセルのそれぞれに、外部から複数のデータレジ
   スタのそれぞれに格納した複数のデータを一度に書き込
   む、ページ書き込み可能な不揮発性半導体メモリにおい
   て、 外部から入力される書き込みスタート番地を記憶するア
   ドレス入力手段と、 前記アドレス入力手段に記憶された内部アドレスをイン
   クリメントするアドレス制御手段と、 前記データレジスタのうちの前記内部アドレスで指定さ
   れるデータレジスタへ外部から書き込みデータを入力す
   るデータ入力手段と、 前記書き込みデータが入力されない他のデータレジスタ
   の記憶データを所定の書き込みデータに設定するデータ
   設定手段と、 を備えることを特徴とする不揮発性半導体メモリ。
3. 【請求項３】ほぼマトリクス状に配列された複数のメモ
   リセルを有し、前記メモリセルのうちの選択した行に並
   ぶもののデータをパラレルに複数のデータレジスタに転
   送し、それらのデータレジスタ内のデータをシリアルに
   外部に出力し、順次この動作を繰り返えし、前記メモリ
   セルのうちの選択した行に並ぶメモリセルのそれぞれ
   に、外部から複数のデータレジスタのそれぞれに格納し
   た複数のデータを一度に書き込む、ページ読み出し及び
   ページ書き込み可能な不揮発性半導体メモリにおいて、 外部から入力される読み出しスタート番地及び書き込み
   スタート番地を記憶するアドレス入力手段と、 前記アドレス入力手段に記憶された内部アドレスをイン
   クリメントするアドレス制御手段と、 前記データレジスタからの１ページ分のデータ出力の終
   了後に、前記メモリセルのデータを前記データレジスタ
   に転送する、読み出し手段と、 前記読み出し手段により前記転送が行われている間、ア
   クセス不可を示すビジー信号を外部に出力する、ビジー
   信号出力手段と、 前記データレジスタのうちの前記内部アドレスで指定さ
   れるデータレジスタへ外部から書き込みデータを入力す
   るデータ入力手段と、 前記書き込みデータが入力されない他のデータレジスタ
   の記憶データを所定の書き込みデータに設定するデータ
   設定手段と、 を備えることを特徴とする不揮発性半導体メモリ。
4. 【請求項４】外部から入力された前記読み出しスタート
   番地が前記アドレス入力手段に記憶されると、自動的
   に、前記メモリセルデータの前記データレジスタへの転
   送が行われると共に、外部に前記ビジー信号を出力す
   る、請求項１又は３に記載のメモリ。