JPH08255496A - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ

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JPH08255496A
JPH08255496A JP32928195A JP32928195A JPH08255496A JP H08255496 A JPH08255496 A JP H08255496A JP 32928195 A JP32928195 A JP 32928195A JP 32928195 A JP32928195 A JP 32928195A JP H08255496 A JPH08255496 A JP H08255496A
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JP
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data
page buffer
enable signal
semiconductor memory
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JP32928195A
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English (en)
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Beyng-Sun Choi
秉淳 崔
Young-Ho Lim
瀛湖 林
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 ビット線ピッチを狭めていっそうの高密度集
積化が可能で、更に高速の読出及びプログラム動作の可
能な不揮発性半導体メモリを提供する。 【解決手段】 ページ動作するようにした消去可能でプ
ログラム可能な不揮発性半導体メモリについて、メモリ
セルアレイ１２を挟んで両側にページバッファ１８，２
０を設ける。そして、ページバッファ１８に接続するビ
ット線とページバッファ２０に接続するビット線とを交
互に、或いは１対ずつ交互に配列する。これにより、ペ
ージバッファ内の各ビット線に対応接続されるラッチ及
び感知回路の形成面積に余裕をもたせられる。また、プ
ログラムでは書込エネーブル信号の周期ごとに交互にペ
ージバッファ１８，２０へデータを入力するようにし、
そして、読出では読出エネーブル信号の周期ごとに交互
にページバッファ１８，２０からデータを出力するよう
にできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に、高集積不揮発性半導体メモリに関するもので
ある。
【０００２】
【従来の技術】一般的メモリの傾向に従って不揮発性半
導体メモリでも高密度集積化の傾向にあり、同時にその
性能及び動作速度も向上している。最近の一般的不揮発
性半導体メモリは、フローティングゲート及び制御ゲー
トを有するフローティングゲート形トランジスタをメモ
リセルとして使用している。メモリセルは行と列のマト
リックス形態で配列され、そして同一の行に配列される
メモリセルの制御ゲートは対応する１本のワード線へ接
続され、同一の列に配列されるメモリセルのドレインは
対応する１本のビット線へ接続される。これら多数のメ
モリセル、ワード線、ビット線からメモリセルアレイが
構成される。
【０００３】このような不揮発性半導体メモリにおいて
動作速度を向上させるために、選択したワード線に接続
の各メモリセルに記憶されているデータを、対応する各
ビット線を通じて一度に読出を行うページ読出動作が実
行されるようになっている。この場合、各ビット線上の
読出データはページバッファと呼ばれるデータラッチ回
路に一時的に貯蔵される。一方、この場合の書込、即ち
プログラム動作は、データ入出力端子（又はパッド）を
通じて入力されるデータを前記ページバッファで順次に
貯蔵し、その後に該ページバッファに貯蔵したデータを
選択したワード線に接続の各メモリセルへ一度にプログ
ラムする、ページプログラム動作により行われる。ペー
ジ読出動作とページプログラム動作については、韓国特
許公開第９４−１８８７０号に開示されている。
【０００４】
【発明が解決しようとする課題】ページ読出及びページ
プログラム動作を行うためには、ページバッファを構成
する各データラッチ回路が多数のビット線にそれぞれ接
続されなければならない。チップサイズを抑えて高密度
集積化するためにはビット線間隔を狭くせざるをえない
が、ビット線ごとに接続すべきデータラッチ回路の形成
面積を縮小するには限界があるので、これの影響を受け
ることになる。加えて、データラッチ回路と共にビット
線データのセンスアンプが使用される場合、更にビット
線間隔を狭めることは難しくなる。従って、高密度集積
化に際しては、ページバッファとセンスアンプをうまく
配置したレイアウトを考えなければならない。
【０００５】また、例えばＮＡＮＤセル構造を有する電
気的消去可能でプログラム可能な不揮発性半導体メモリ
（ＥＥＰＲＯＭ）では、ページバッファからデータ入出
力端子へデータを出力し、またデータ入出力端子からペ
ージバッファへデータをロードするのに長時間を要して
いる。即ち、プログラム用データをデータ入出力端子か
ら連続的にページバッファへ提供するデータローディン
グサイクルタイム、そして、読出データをページバッフ
ァからデータ入出力端子へ連続的に出力する読出サイク
ルタイムは、通常、約８０ｎｓｅｃを要する。このため
現在では、約３．３Ｖの電源電圧を使用しながらデータ
ローディングサイクルタイム、読出サイクルタイムのよ
り短い高性能のＥＥＰＲＯＭが望まれている。
【０００６】従って本発明では、不揮発性半導体メモリ
について、よりいっそうの高密度集積化を容易に行える
ようにする、また、選択ワード線に接続の各メモリセル
に対するプログラム／読出をより高速に行えるようにす
ることを目的とする。更に加えて、ユーザーにとってよ
り使いやすく、バイト当りサイクルタイムのより短いデ
ータロード及び読出を実行可能にすることを目的とす
る。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明では、行と列のマトリックス形態で配列
されたフローティングゲート形の多数のメモリセルと、
同じ行に配列されたメモリセルと接続する多数のワード
線と、同じ列に配列されたメモリセルと接続し相互に平
行な多数のビット線と、をもつ不揮発性半導体メモリに
おいて、ビット線を挟んで両側に第１、第２のページバ
ッファを設け、該第１のページバッファに接続するビッ
ト線と該第２のページバッファに接続するビット線を交
互に配列することを特徴とした不揮発性半導体メモリを
提供する。
【０００８】また、行と列のマトリックス形態で配列さ
れたフローティングゲート形のメモリセルを複数直列接
続してなる多数のＮＡＮＤセルユニットと、同じ行に配
列されたメモリセルと接続する多数のワード線と、同じ
列に配列されたＮＡＮＤセルユニットと接続する多数の
ビット線と、をもつ不揮発性半導体メモリにおいて、ビ
ット線を挟んで両側に第１、第２のページバッファを設
け、該第１のページバッファに接続するビット線と該第
２のページバッファに接続するビット線を交互に配列す
ることを特徴とした不揮発性半導体メモリを提供する。
【０００９】或いは本発明によれば、行と列のマトリッ
クス形態で配列されたフローティングゲート形の多数の
メモリセルと、同じ行に配列されたメモリセルと接続す
る多数のワード線と、同じ列に配列されたメモリセルと
接続し相互に平行な多数のビット線と、をもつ不揮発性
半導体メモリにおいて、ビット線を挟んで両側に第１、
第２のページバッファを設け、該第１のページバッファ
に接続するビット線と該第２のページバッファに接続す
るビット線を１対ずつ交互に配列することを特徴とした
不揮発性半導体メモリが提供される。
【００１０】或いはまた、行と列のマトリックス形態で
配列されたフローティングゲート形のメモリセルを複数
直列接続してなる多数のＮＡＮＤセルユニットと、同じ
行に配列されたメモリセルと接続する多数のワード線
と、同じ列に配列されたＮＡＮＤセルユニットと接続す
る多数のビット線と、をもつ不揮発性半導体メモリにお
いて、ビット線を挟んで両側に第１、第２のページバッ
ファを設け、該第１のページバッファに接続するビット
線と該第２のページバッファに接続するビット線を１対
ずつ交互に配列することを特徴とした不揮発性半導体メ
モリが提供される。
【００１１】更に本発明では、選択ワード線に接続した
複数のメモリセルに記憶されたデータを、該複数のメモ
リセルに接続する複数のビット線を通じて一度に読出せ
るようにした不揮発性半導体メモリにおいて、複数のビ
ット線を第１グループと第２グループに分けたその第１
グループに接続して読出データを貯蔵する第１ページバ
ッファ及び第２グループに接続して読出データを貯蔵す
る第２ページバッファと、この第１ページバッファに貯
蔵したデータと第２ページバッファに貯蔵したデータを
読出エネーブル信号の周期ごとに交互にデータ入出力端
子へ提供する読出手段と、を備えることを特徴とした不
揮発性半導体メモリを提供する。
【００１２】更にまた本発明では、書込エネーブル信号
に応答して複数のデータ入出力端子を通じ入力されるデ
ータを貯蔵するためのページバッファを有し、該ページ
バッファにつながれた多数のビット線に接続すると共に
選択ワード線に接続した多数のメモリセルに、前記ペー
ジバッファに貯蔵したデータを一度にプログラムするよ
うにした不揮発性半導体メモリにおいて、多数のビット
線を第１グループと第２グループに分けたその第１グル
ープに接続する第１ページバッファ及び第２グループに
接続する第２ページバッファから前記ページバッファが
構成され、そして、前記書込エネーブル信号の周期ごと
に複数のデータ入出力端子を通じて入力されるデータを
交互にラッチした後、該データを前記書込エネーブル信
号の周期ごとに交互に前記第１、第２ページバッファへ
貯蔵するためのデータローディング手段を備えることを
特徴とした不揮発性半導体メモリを提供する。
【００１３】加えて本発明では、行と列のマトリックス
形態で配列されたフローティングゲート形のメモリセル
を複数直列接続してなる多数のＮＡＮＤセルユニット
と、同じ列に配列されたＮＡＮＤセルユニットの一端側
へ接続する多数のビット線と、各ＮＡＮＤセルユニット
の他端側へ接続する多数の共通ソース線と、を半導体チ
ップに形成してなる不揮発性半導体メモリにおいて、該
半導体チップにおける少なくとも２か所の領域に、前記
多数の共通ソース線と共通に接続する共通ソース線駆動
回路を形成することを特徴とした不揮発性半導体メモリ
が提供される。この場合、共通ソース線駆動回路はメモ
リセルアレイの四隅に形成するのが配線長やバランスを
考えると好ましい。
【００１４】
【発明の実施の形態】以下、本発明の実施形態につき添
付の図面を参照して詳細に説明する。図中の同じ構成要
素に対してはできるだけ同一の符号を付している。
【００１５】以下の説明において、ＮＡＮＤ構造のメモ
リセル、ビット線数、電圧値、回路構成等の特定詳細が
本発明の全般的理解のために提供されるが、これら特定
詳細に限らずとも本発明を実施可能なことは勿論であ
る。
【００１６】また説明における“メモリセル”とは、ソ
ース、ドレイン、フローティングゲート、及び制御ゲー
トを有するフローティングゲート形ＭＯＳＦＥＴのこと
で、“プログラム”とは、選択対象のメモリセルへのデ
ータの不揮発的書込のことである。また、以下における
電源供給電圧Ｖｃｃは３．３Ｖを使用するものとする
が、本発明はこの電圧値に限られるものではない。
【００１７】この例のＥＥＰＲＯＭは、１チップ上にＣ
ＭＯＳ製造技術を使用して集積され、約−１．８Ｖのし
きい値電圧を有するデプレッション形のＮチャネルＭＯ
Ｓトランジスタ（“Ｄ形トランジスタ”とする）、約
０．７Ｖのしきい値電圧を有するエンハンスメント形の
ＮチャネルＭＯＳトランジスタ（“Ｎチャネルトランジ
スタ”とする）、及び約−０．９Ｖのしきい値電圧を有
するＰチャネルＭＯＳトランジスタ（“Ｐチャネルトラ
ンジスタ”とする）を使用する。そして、４Ｍ×８ビッ
トのＮＡＮＤ形のＥＥＰＲＯＭである。
【００１８】図１に、このようなＥＥＰＲＯＭのチップ
レイアウト概略を拡大して示す。四角形の半導体チップ
１０の主表面のほぼ中央部にメモリセルアレイ１２が配
置されており、このメモリセルアレイ１２の図中左右両
側には第１行デコーダ１４と第２行デコーダ１６がそれ
ぞれ配置されている。更に、メモリセルアレイ１２の図
中上下両側には第１ページバッファ１８と第２ページバ
ッファ２０がそれぞれ配置され、メモリセルアレイ１２
の四隅には共通ソース線を駆動するための共通ソース線
駆動回路２２がそれぞれ配置されている。そして、第１
ページバッファ１８の図中上部には第１列デコーダ２４
と第１列アドレスカウンタ６８が図中横に並べて隣接配
置されており、また第２ページバッファ２０の図中下部
には第２列デコーダ２６と第２列アドレスカウンタ７０
が図中横に並べて隣接配置されている。この第２列アド
レスカウンタ７０と第２列デコーダ２６の図中下部には
周辺回路３２、即ちクロック発生回路、各種バッファ、
制御回路、データ入出力スイッチ回路等が配置されてい
る。該半導体チップ１０の四隅には、データ入出力パッ
ドＩ／Ｏ０〜Ｉ／Ｏ７と、電源電圧供給パッドＶｃｃ、
接地電圧供給パッドＶｓｓ、外部書込エネーブル信号供
給パッドバーＷＥｘ、アドレスラッチエネーブル信号供
給パッドＡＬＥｘ、命令ラッチエネーブル信号供給パッ
ドＣＬＥｘ、チップエネーブル信号供給パッドバーＣ
Ｅ、及び読出エネーブル信号供給パッドバーＲＥｘが配
置されている。
【００１９】メモリセルアレイ１２は、４，０９６本の
行と８，１９２本の列とのマトリックス形態で配列され
た３２Ｍ（４，０９６×８，１９２）ビットのメモリセ
ルを有している。１行に配列されたメモリセルの各制御
ゲートは４，０９６本のワード線のうちのいずれか１つ
と接続されており、１列に配列されたメモリセルの各ド
レインは８，１９２本のビット線のうちのいずれか１つ
と接続されている。
【００２０】図２は、メモリセルアレイ１２の一部分を
抜き出して示す等価回路図であって、２つの行ブロック
についてを代表的に示している。各ＮＡＮＤセルユニッ
トは、第１選択トランジスタＳＴ１のソースと第２選択
トランジスタＳＴ２のドレインとの間にチャネルを直列
接続した１６のメモリセルＭ１〜Ｍ１６で構成されてい
る。各ＮＡＮＤセルユニットの第１選択トランジスタＳ
Ｔ１のドレイン（一端側）は、オーミックコンタクトに
より対応ビット線、例えば高融点金属シリサイド物質や
高融点金属物質で形成された対応ビット線へ接続され
る。また各ＮＡＮＤセルユニットの第２選択トランジス
タＳＴ２のソース（他端側）は、高融点金属又はシリサ
イド物質の共通ソース線ＣＳＬへ接続される。
【００２１】ＮＡＮＤセルユニットと接続された共通ソ
ース線ＣＳＬはビット線及びワード線から絶縁され、こ
の共通ソース線ＣＳＬは図１に示すように四隅に形成の
共通ソース線駆動回路２２と接続される。即ち、各共通
ソース線ＣＳＬは共通ソース線駆動回路２２のいずれに
も接続されることになり、読出動作において各ＮＡＮＤ
セルユニットの第２選択トランジスタＳＴ２のソースを
ほぼ接地電圧レベルに確実に駆動できるという利点を有
する。
【００２２】図示の各行ブロックは同じ行に配列された
ＮＡＮＤセルユニットから構成されることになる。各行
ブロックにおいて同じ１行に配列される第１選択トラン
ジスタＳＴ１のゲート、メモリセルＭ１〜Ｍ１６の制御
ゲート、及び第２選択トランジスタＳＴ２のゲートは、
高融点金属シリサイド物質で形成された第１選択線ＳＳ
Ｌ、ワード線ＷＬ0 〜ＷＬ15、及び第２選択線ＧＳＬと
それぞれ接続される。メモリセルアレイ１２にある第１
選択線ＳＳＬは図１に示す第１行デコーダ１４へ接続さ
れ、第２選択線ＧＳＬは第２行デコーダ１６へ接続され
る。また、各行ブロックにおける奇数番目のワード線Ｗ
Ｌ0 ，ＷＬ2 ，…，ＷＬ14は第１行デコーダ１４へ、偶
数番目のワード線ＷＬ1 ，ＷＬ3 ，…，ＷＬ15は第２行
デコーダ１６へそれぞれ接続される。つまり、ワード線
ＷＬ0 〜ＷＬ15は交互に第１，第２行デコーダ１４，１
６へ接続されるので、各行デコーダ１４，１６における
隣接ワード線の間隔が増加することになり、各ワード線
を駆動するための行デコーダを十分な面積に形成し得
る。逆にいえば、そのピッチをより小さくすることが可
能になる。
【００２３】上記のようなメモリセルアレイ１２を構成
するＮＡＮＤセルユニットの構造及び平面レイアウトに
ついては、前述の韓国特許公開第９４−１８８７０号に
開示されている。
【００２４】図３Ａ及び図３Ｂに、ビット線とページバ
ッファとの間の接続関係を示す。
【００２５】図３Ａに示す例では、ビット線ＢＬ0 〜Ｂ
Ｌ4,095 は交互に第１ページバッファ１８と第２ページ
バッファ２０へ接続される。そして、第１，第２ページ
バッファ１８，２０は、平行形成のビット線ＢＬ0 〜Ｂ
Ｌ4,095 を挟んで対向配置されている。従って、第１ペ
ージバッファ１８へ接続される偶数番目のビット線ＢＬ
1 ，ＢＬ3 ，…，ＢＬ4,095 の構成する第１グループ
と、第２ページバッファ２０へ接続される奇数番目のビ
ット線ＢＬ0 ，ＢＬ2 ，…，ＢＬ4,094 の構成する第２
グループとでは、各ページバッファ１８，２０における
隣接ビット線間隔が従来の２倍に増えることになり、各
ビット線と接続されるデータラッチ回路の形成面積を十
分にとることができる利点がある。逆にいえば、そのピ
ッチをより狭めることが可能になる。
【００２６】図３Ｂに示す例では、互いに隣接したビッ
ト線ＢＬ0 −ＢＬ2 ，ＢＬ1 −ＢＬ 3 ，ＢＬ4 −ＢＬ
6 ，…，ＢＬ4,093 −ＢＬ4,095 が１対ずつ交互に第２
ページバッファ２０と第１ページバッファ１８へ接続さ
れる。即ち、ビット線２つおきに交互に異なるページバ
ッファ１８，２０へ接続し、一方のページバッファ１８
（２０）へ接続される隣接１対のビット線間に他方のペ
ージバッファ２０（１８）へ接続される隣接１対のビッ
ト線を割り込ませた状態とされる。従って、各ページバ
ッファ１８，２０におけるビット線間隔が増え、各ビッ
ト線と接続されるデータラッチ回路の形成面積を十分に
とれる。
【００２７】各ビット線ＢＬ0 〜ＢＬ4,095 は、ビット
線間のカップリングキャパシタが等しくなるように等間
隔で配置し得る。また、最も外側となるビット線ＢＬ0
とビット線ＢＬ4,095 の更に外側に、同じく等間隔でこ
れらビット線と平行にダミービット線を配置するのが好
ましい。
【００２８】第１ページバッファ１８と第２ページバッ
ファ２０は、それぞれ第１列デコーダ２４と第２列デコ
ーダ２６に接続される。この第１，第２ページバッファ
１８，２０は、読出動作で対応ビット線のデータを一時
的に貯蔵し、プログラム動作でバッファ内に一時的に貯
蔵したデータを対応ビット線へ提供する。第１，第２列
デコーダ２４，２６は、それぞれ第１，第２ページバッ
ファ１８，２０と接続されており、順次に入力される列
アドレス信号に応答して第１，第２ページバッファ１
８，２０が１バイトのデータを交互に連続的に入力ある
いは出力するようにデコーディングする。
【００２９】図４は、第１ページバッファ１８及び第１
列デコーダ２４のうち、第ｋ＋１番目の第１データ線Ｄ
Ｌａｋと関連したページバッファ及び列デコーダを示す
概略回路図である。ここにおける“ｋ”は０，１，２，
…，７である。複数のデータラッチ及び感知回路３４が
第１ページバッファ１８を構成する。即ち、第１ページ
バッファ１８は２，０４８のデータラッチ及び感知回路
３４で構成され、これらデータラッチ及び感知回路３４
の一端はビット線ＢＬ512k+1，ＢＬ512k+3，Ｂ
Ｌ512k+5，…，ＢＬ512k+511とそれぞれ接続される。
【００３０】２，０４８のデータラッチ及び感知回路３
４は８つのグループに分割され、各グループを構成する
２５６のデータラッチ及び感知回路３４が、後述する第
１データバスを構成する８本の第１データ線ＤＬａｋの
うちのいずれか１つのデータ線と関連している。各第１
データ線ＤＬａｋと関連した２５６のデータラッチ及び
感知回路３４は図示のように１６のサブグループ回路３
６に分割され、各サブグループ回路３６を構成する１６
のデータラッチ及び感知回路３４の他端は、第１選択ト
ランジスタＴＡ１〜ＴＡ１６のドレインにそれぞれ接続
される。１６の第１選択トランジスタＴＡ１〜ＴＡ１６
は、第１列デコーディング信号ＹＡa0〜ＹＡa15 に応答
してそのうちのいずれか１つが導通する第１選択回路３
８を構成している。各サブグループ回路３６と関連した
第１選択トランジスタＴＡ１〜ＴＡ１６のソースはそれ
ぞれ共通ノード４２へ接続される。第１データ線ＤＬａ
ｋと関連した１６の共通ノード４２は第２選択回路４０
を構成する第２選択トランジスタＴＢ１〜ＴＢ１６のド
レインとそれぞれ接続され、これら第２選択トランジス
タＴＢ１〜ＴＢ１６のソースが第１データ線ＤＬａｋと
接続されている。第２選択トランジスタＴＢ１〜ＴＢ１
６のゲートは第２列デコーディング信号ＹＢ a0〜ＹＢ
a15 へそれぞれつながれ、第２列デコーディング信号Ｙ
Ｂa0〜ＹＢa15に応答して第１データ線ＤＬａｋに対し
いずれか１つの第２選択トランジスタＴＢ１〜ＴＢ１６
が導通する。
【００３１】第２ページバッファ２０及び第２列デコー
ダ２６は、上記の第１ページバッファ１８及び第１列デ
コーダ２４と同様にしてデータラッチ及び感知回路３４
と第１，第２選択回路３８，４０で構成される。即ち、
第２ページバッファ２０は、２，０４８のデータラッチ
及び感知回路３４の一端がビット線ＢＬ512k，ＢＬ51
2k+2，ＢＬ512k+4，…，ＢＬ512k+510とそれぞれ接続さ
れることを除いて第１ページバッファ１８の構成と同じ
である。また、第２列デコーダ２６は、これを構成する
第１，第２選択トランジスタＴＡ１〜ＴＡ１６，ＴＢ１
〜ＴＢ１６のゲートがそれぞれ第１，第２列デコーディ
ング信号ＹＡb0〜ＹＡb15 ，ＹＢb0〜ＹＢ b15 へつなが
れることを除いて第１列デコーダ２４の構成と同じであ
る。この第２列デコーダ２６からの８つの第２データ線
ＤＬｂｋは、後述するように第２データバスを構成す
る。
【００３２】図５は、第１，第２ページバッファ１８，
２０における一部分の概略回路を示すものである。同図
には、各ページバッファ１８，２０にある１２８のサブ
グループ回路３６のうちの１つだけを代表的に示してい
る。
【００３３】サブグループ回路３６は１６のデータラッ
チ及び感知回路３４で構成され、各データラッチ及び感
知回路３４は、Ｄ形トランジスタ４４、Ｎ形トランジス
タ４５〜５０、Ｐ形トランジスタ５１、データラッチ５
４、トライステート（３ステートロジック）インバータ
５３で構成される。各ページバッファ１８，２０の一側
端部には基準部５２が提供され、この基準部５２と各デ
ータラッチ及び感知回路３４のＰ形トランジスタ５１で
構成される回路部分がカレントミラー形のデータ感知回
路を構成している。各データラッチ及び感知回路３４内
のＤ形トランジスタ４４のドレインとＮ形トランジスタ
５０のソースは、対応するビット線と第１選択回路３８
にそれぞれ接続される。Ｎ形トランジスタ５０はプログ
ラム動作中に制御信号バーφ5 により導通化され、トラ
イステートインバータ５３は、読出動作中の前記データ
感知回路によるデータ感知動作の完了時に制御信号φ4
とその反転信号バーφ4 によってエネーブルされる。こ
の図５に示すサブグループ回路３６と基準部５２の動作
については前述の韓国特許公開第９４−１８８７０号に
詳細に説明されている。
【００３４】図６に、読出及びプログラム動作を行うた
めの関連回路をブロック図で示してある。データ入出力
端子（データ入出力パッド）Ｉ／Ｏ０〜Ｉ／Ｏ７と接続
される入出力バス５６は、アドレス入力バッファ５８、
データ入出力バッファ６２、そして制御バッファ及び制
御回路６０と接続される。制御バッファ及び制御回路６
０は、外部書込エネーブル信号バーＷＥｘ、外部読出エ
ネーブル信号バーＲＥｘ、外部命令ラッチエネーブル信
号ＣＬＥｘ、外部アドレスラッチエネーブル信号ＡＬＥ
ｘ、及び外部チップエネーブル信号バーＣＥｘ等の外部
制御信号を入力し、チップ内部用ＣＭＯＳレベルの制御
信号、例えば書込エネーブル信号バーＷＥ、読出エネー
ブル信号ＲＥｃ、命令ラッチエネーブル信号バーＣＬ
Ｅ、アドレスラッチエネーブル信号バーＡＬＥ、チップ
エネーブル信号バーＣＥ等の制御信号に変換するための
各種バッファで構成された制御バッファと、データ入出
力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通じて入力される命令信号
をラッチするための命令ラッチ回路と、を有している。
また、この制御バッファ及び制御回路６０は、その命令
ラッチ回路に貯蔵した命令、例えば読出命令、プログラ
ム命令、及び消去命令等の命令と前記内部制御信号の組
合せによって発生される各種制御信号、例えば第１〜第
３アドレスラッチエネーブル信号バーＡＬＥ1 〜バーＡ
ＬＥ3 、データローディング命令フラグ信号Ｓｓｉ、デ
ータローディングエネーブル信号バーＤＬＥ、アドレス
カウントアップ信号バーＹＣＮＴｕｐ、アドレス信号Ｐ
Ａ８、読出及びプログラム制御信号とを発生する制御回
路を有している。第１〜第３アドレスラッチエネーブル
信号バーＡＬＥ1 〜ＡＬＥ3 を発生する回路は韓国特許
出願第９４−２５２４３号に記載されている。
【００３５】制御バッファ及び制御回路６０は図７に示
すようなアドレス信号発生回路７９を有している。この
アドレス信号発生回路７９は開始列指定命令フラグＳｕ
ｒｅに応答して最上位列アドレス信号ＰＡ８を発生す
る。列アドレス信号ＰＡ８は、５１２バイトのビット線
を指定できる列アドレス信号ＰＡ０〜ＰＡ８のうちの最
上位ビットなので、“Ｌ”レベルにある列アドレス信号
ＰＡ８により、２５６バイトの１番目の半分のメモリ領
域に対応するビット線ＢＬ0 〜ＢＬ2,047 （“第１ハー
フビット線”とする）を指定でき、“Ｈ”レベルにある
列アドレス信号ＰＡ８により、２５６バイトの２番目の
半分のメモリ領域に対応するビット線ＢＬ 2,048 〜ＢＬ
4,095 （“第２ハーフビット線”とする）を指定でき
る。このようなアドレス信号発生回路７９は、インバー
タ１００〜１０２とＮＡＮＤゲート１０３，１０４から
なるフリップフロップ回路で構成される。
【００３６】図８Ａ及び図８Ｂは、プログラム動作を遂
行するための命令入力と図６に示す関連信号のタイミン
グ関係を示すもので、図８Ｃ及び図８Ｄは、読出動作を
遂行するための命令入力と図６に示した関連信号のタイ
ミング関係を示すものである。
【００３７】図８Ａ及び図８Ｂに示すように、プログラ
ム動作を遂行するために時間ｔ0 〜ｔ1 の間で外部命令
ラッチエネーブル信号ＣＬＥｘと外部アドレスラッチエ
ネーブル信号ＡＬＥｘが“Ｈ”レベルと“Ｌ”レベルに
それぞれあるときに、外部書込エネーブル信号バーＷＥ
ｘを“Ｌ”レベルにトグリングしながらデータ入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ７を通じて開始ビット線命令０１Ｈ
（Hexaコード）又は００Ｈを入力することにより、列ア
ドレス信号ＰＡ８が“Ｈ”レベル又は“Ｌ”レベルに設
定される。その後、時間ｔ1 〜ｔ2 の間でデータ入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通じて８０Ｈのプログラム命
令を入力することにより、プログラム開始メモリ領域と
プログラム動作が設定される。
【００３８】図８Ａに示すように、第２ハーフビット線
が指定される０１Ｈの命令が入力されると、開始列指定
命令フラグＳｕｒｅが“Ｌ”レベルから“Ｈ”レベルに
なり、列アドレス信号ＰＡ８は“Ｈ”レベルとなる。そ
の後、８０Ｈの命令が入力されると、データローディン
グ命令フラグ信号Ｓｓｉが“Ｌ”レベルから“Ｈ”レベ
ルに設定される。従って、開始列指定命令フラグＳｕｒ
ｅが外部書込エネーブル信号バーＷＥｘの２番目のトグ
リング後に“Ｌ”レベルになっても、列アドレス信号Ｐ
Ａ８は“Ｈ”状態を維持する。一方、図８Ｂに示すよう
に、第１ハーフビット線が指定される００Ｈの命令が入
力されると、開始列指定命令フラグＳｕｒｅは“Ｌ”レ
ベルにあるので、“Ｌ”レベルにあるデータローディン
グ命令フラグ信号Ｓｓｉをもって列アドレス信号ＰＡ８
は“Ｌ”レベルを維持する。
【００３９】図８Ｃ及び図８Ｄに示すように、読出動作
を行うための命令入力と列アドレス信号ＰＡ８の設定
は、図８Ａ及び図８Ｂの時間ｔ0 〜ｔ1 の間でのタイミ
ング関係と同様である。
【００４０】図９に示すのは、図６の制御バッファ及び
制御回路６０を構成する、列アドレスカウントアップ信
号バーＹＣＮＴｕｐとデータ出力ラッチ信号φ１ｃｈを
データ読出動作中に発生する制御回路である。この制御
回路は、インバータ１０５〜１１２と、遅延回路１１
３，１１４と、ＮＡＮＤゲート１１５〜１１７と、ＮＯ
Ｒゲート１１８と、から構成される。制御信号φready
は、後述するようにデータ読出動作中のデータ感知動作
の完了後に約４００ｎｓｅｃの間“Ｈ”レベルにされ
る。当該制御回路は、その“Ｈ”レベルになる制御信号
φready に応答して遅延回路１１３の遅延により、約５
０ｎｓｅｃの“Ｌ”レベルになる列アドレスカウントア
ップ信号バーＹＣＮＴｕｐを発生する。この列アドレス
カウントアップ信号バーＹＣＮＴｕｐが“Ｌ”レベルか
ら“Ｈ”レベルとなると、読出エネーブル信号ＲＥｃは
“Ｌ”レベルにあるので、データ出力ラッチ信号φ１ｃ
ｈは遅延回路１１４の遅延により約４０ｎｓｅｃの
“Ｈ”レベルのパルスとなる。その後、読出エネーブル
信号ＲＥｃがトグリングすると、データ出力ラッチ信号
φ１ｃｈは、その読出エネーブル信号ＲＥｃの“Ｌ”レ
ベルに同期するパルス列となる。
【００４１】図６において、アドレス入力バッファ５８
は、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を通じて入力
される外部アドレス信号を第１〜第３アドレスラッチエ
ネーブル信号バーＡＬＥ１〜バーＡＬＥ３に応答してＣ
ＭＯＳレベルの信号に変換し、ラッチする。また、デー
タ入力バッファ回路とデータ出力バッファ回路で構成さ
れるデータ入出力バッファ６２において、データ入力バ
ッファ回路は、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を
通じて入力される外部データをＣＭＯＳレベルのデータ
に変換しラッチした後、第１，第２データラッチエネー
ブル信号バーＤＬＥａ，バーＤＬＥｂに応答して第１デ
ータバス７４と第２データバス７６上に前記ラッチした
データをそれぞれ提供する。そしてデータ出力バッファ
回路は、第３データバス７８上の出力データをデータ出
力ラッチ信号φ１ｃｈに応答してラッチし、その後、デ
ータ出力エネーブル信号φｏｅに同期して前記ラッチし
たデータをデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７へ提供
する。
【００４２】図１０は、アドレス入力バッファ５８とデ
ータ入出力バッファ６２の概略回路を示すものである。
同図には、８つのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７
のうちのいずれか１つと接続されるアドレス入力バッフ
ァとデータ入出力バッファを代表的に示している。
【００４３】アドレス入力バッファ５８は、ＮＯＲゲー
ト１２０、インバータ１２１，１２２、及び第１〜第３
アドレスラッチ８０〜８２で構成される。第１〜第３ア
ドレスラッチ８０〜８２は、それぞれＮＯＲゲート１２
５〜１２７とインバータ１２３，１２４で構成される。
チップエネーブル信号バーＣＥが“Ｌ”レベルにあると
き、ＮＯＲゲート１２０はデータ入出力端子Ｉ／Ｏｋを
通じて入力される外部アドレス信号又は外部データを内
部ＣＭＯＳアドレス信号又はデータに変換する。第１〜
第３アドレスラッチ８０〜８２は、第１〜第３アドレス
ラッチエネーブル信号バーＡＬＥ1 〜バーＡＬＥ3 に応
答してデータ入出力端子Ｉ／Ｏｋに入力されるアドレス
信号をＮＯＲゲート１２６，１２７で構成されるフリッ
プフロップにそれぞれラッチする。パワーオンリセット
信号ＲＳＴは、電源投入時に電源供給電圧Ｖｃｃのレベ
ルが所定レベルへ至ったときに図示せぬ一般的なパワー
オンリセット回路から発生される“Ｈ”レベルの短パル
ス信号で、これにより第１〜第３アドレスラッチ８０〜
８２が“Ｌ”レベルに初期化される。
【００４４】データ入出力バッファ６２のうちのデータ
入力バッファは、ＮＯＲゲート１２０、インバータ１２
１，１２２、及び第１，第２データ入力ラッチ８４，８
５で構成される。第１，第２データ入力ラッチ８４，８
５はそれぞれ、ＮＯＲゲート１２８〜１３０とインバー
タ１３１，１３２で構成される。この第１，第２データ
入力ラッチ８４，８５は、第１，第２データラッチエネ
ーブル信号バーＤＬＥａ，バーＤＬＥｂに応答して、デ
ータ入出力端子Ｉ／Ｏｋから入力される入力データをＮ
ＯＲゲート１２８，１２９によるフリップフロップで貯
蔵する。パワーオンリセット信号ＲＳＴは、電源投入時
に第１，第２データ入力ラッチ８４，８５を“Ｌ”レベ
ルに初期化する。
【００４５】データ入出力バッファ６２のうちのデータ
出力バッファは、第３データバス７８を構成するデータ
線ＰＬ０〜ＰＬ７と、対応するデータ入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７との間にそれぞれ接続される。図１０に示
すように、データ線ＰＬｋとデータ入出力端子Ｉ／Ｏｋ
との間に接続されるデータ出力バッファ８６は、Ｐ形ト
ランジスタ１３４，１３５及びＮ形トランジスタ１３
６，１３７によるトライステートインバータ１３８と、
インバータ１４０，１４１によるデータ出力ラッチ１４
２と、インバータ１４４〜１４９と、ＮＡＮＤゲート１
５０と、ＮＯＲゲート１５１と、Ｐ形駆動トランジスタ
１５２，１５３と、から構成されている。トライステー
トインバータ１３８は、データ出力エネーブル信号φｌ
ｃｈが“Ｈ”レベルとなる度にデータ線ＰＬｋ上のデー
タをデータ出力ラッチ１４２へ提供する。ＮＡＮＤゲー
ト１５０とＮＯＲゲート１５１は、データ出力エネーブ
ル信号φｏｅに応答して、データ出力ラッチ１４２に貯
蔵されたデータを、Ｐ形駆動トランジスタ１５２，１５
３の駆動を通じてデータ入出力端子Ｉ／Ｏｋへ提供する
ゲート手段である。
【００４６】図６を参照するとデータ入出力スイッチン
グ回路６６は、制御バッファ及び制御回路６０からの制
御信号、例えば書込エネーブル信号バーＷＥ、命令ラッ
チエネーブル信号バーＣＬＥ、アドレスラッチエネーブ
ル信号バーＡＬＥ、データローディング命令フラグ信号
Ｓｓｉ、第１，第２アドレスラッチエネーブル信号バー
ＡＬＥ1 ，バーＡＬＥ2 、及びデータローディングエネ
ーブル信号ＤＬＥと、アドレス入力バッファ５８からの
最下位列アドレス信号ＰＡ０とに応答して、第１，第２
データ入力ラッチ８４，８５を制御する第１，第２デー
タラッチエネーブル信号バーＤＬＥａ，バーＤＬＥｂ
と、第１，第２列デコーダ２４，２６をエネーブルさせ
る第１，第２列デコードエネーブル信号ＹＥａ，ＹＥｂ
を発生する。このデータ入出力スイッチング回路６６の
概略回路を図１１に示す。
【００４７】図１１に示すデータ入出力スイッチング回
路６６は、プログラム動作中に書込エネーブル信号バー
ＷＥに同期するクロックを発生する書込クロック発生回
路８８を有している。この書込クロック発生回路８８は
ＮＡＮＤゲート１４３、ＮＯＲゲート１４５〜１４７、
及びインバータ１４４で構成される。ＮＡＮＤゲート１
４３は、外部アドレス信号の入力動作後に書込エネーブ
ル信号バーＷＥがトグリングする間“Ｈ”レベルにある
信号バーＣＬＥ，バーＡＬＥにより“Ｌ”レベルを発生
するので、書込クロック発生回路８８の出力線１４０か
ら書込エネーブル信号バーＷＥに同期するクロックが提
供され、出力線１４１からはその出力線１４０上のクロ
ックの相補クロックが提供される。尚、出力線１４０は
プログラム命令の入力期間と外部アドレス信号の入力期
間で“Ｈ”レベルにあり、出力線１４１はその期間
“Ｌ”レベルにある。
【００４８】データ入出力スイッチング回路６６を構成
するカウンタ回路９０は、伝送ゲート１４９〜１５２、
ＮＡＮＤゲート１５３〜１５５、及びインバータ１５６
から構成される。ＮＡＮＤゲート１５８とインバータ１
５９は、第１アドレスラッチエネーブル信号バーＡＬＥ
1 が“Ｌ”レベルになるときにカウンタ回路９０をリセ
ットさせるもので、これによりカウンタ回路９０の出力
線１６３，１６４は“Ｌ”レベルになる。インバータ１
６０とＮＡＮＤゲート１６１は、第２アドレスラッチエ
ネーブル信号バーＡＬＥ2 が“Ｌ”レベルになるとき
に、最下位列アドレス信号ＰＡ０に応答して該アドレス
信号ＰＡ０をロードする手段である。従って、カウンタ
回路９０は、第１アドレスラッチエネーブル信号バーＡ
ＬＥ1 が“Ｌ”レベルになるときに出力線１６３，１６
４へリセット状態、例えば“Ｌ”レベルを出力し、その
後、第２アドレスラッチエネーブル信号バーＡＬＥ2 が
“Ｌ”レベルになるときに最下位アドス信号ＰＡ０の論
理レベルを出力線１６３，１６４へ出力する。即ち、ア
ドレス信号ＰＡ０が“Ｌ”レベルの場合、出力線１６
３，１６４のカウンタ出力信号ＤＬＥｃｔｌａ，ＤＬＥ
ｃｔｌｂは両方とも“Ｌ”レベルになり、アドレス信号
ＰＡ０が“Ｈ”レベルの場合、これらカウンタ出力信号
ＤＬＥｃｔｌａ，ＤＬＥｃｔｌｂは両方とも“Ｈ”レベ
ルになる。そして、アドレス信号ＰＡ０が“Ｌ”レベル
の場合は、外部アドレスの入力期間後データ入力（又は
ロード）期間中に書込エネーブル信号バーＷＥが“Ｈ”
レベルから“Ｌ”レベルになる度にカウンタ出力信号Ｄ
ＬＥｃｔｌａがトグリングし、書込エネーブル信号バー
ＷＥが“Ｌ”レベルから“Ｈ”レベルになる度にカウン
タ出力信号ＤＬＥｃｔｌｂがトグリングする。一方、ア
ドレス信号ＰＡ０が“Ｈ”レベルの場合は、データ入力
期間中に１番目の書込エネーブル信号バーＷＥが“Ｈ”
レベルから“Ｌ”レベルになる度にカウンタ出力信号Ｄ
ＬＥｃｔｌａがトグリングし、書込エネーブル信号バー
ＷＥが“Ｌ”レベルから“Ｈ”レベルになる度にカウン
タ出力信号ＤＬＥｃｔｌｂがトグリングする。
【００４９】インバータ１６６，１６９、ＮＡＮＤゲー
ト１６７、及びＮＯＲゲート１６８で構成される部分
は、カウンタ出力信号ＤＬＥｃｔｌａ，ＤＬＥｃｔｌｂ
に応答して第１データラッチエネーブル信号バーＤＬＥ
ａを発生する手段であり、インバータ１７９，１８２、
ＮＡＮＤゲート１８０、及びＮＯＲゲート１８１で構成
される部分は第２データラッチエネーブル信号バーＤＬ
Ｅｂを発生する手段である。第１データラッチエネーブ
ル信号バーＤＬＥａは、書込エネーブル信号バーＷＥが
“Ｌ”レベルのときにカウンタ出力信号ＤＬＥｃｔｌａ
が“Ｌ”レベルでカウンタ出力信号ＤＬＥｃｔｌｂが
“Ｈ”レベルになる度に“Ｌ”レベルとなるクロック信
号で、第２データラッチエネーブル信号バーＤＬＥｂ
は、書込エネーブル信号バーＷＥが“Ｌ”レベルのとき
にカウンタ出力信号ＤＬＥｃｔｌａが“Ｈ”レベルでカ
ウンタ出力信号ＤＬＥｃｔｌｂが“Ｌ”レベルになる度
に“Ｌ”レベルとなるクロック信号である。つまり、こ
れら第１，第２データラッチエネーブル信号バーＤＬＥ
ａ，ＤＬＥｂは、書込エネーブル信号バーＷＥが“Ｌ”
となる度に交互に“Ｌ”レベルとなるクロック信号であ
る。その際、最下位列アドレス信号ＰＡ０が“Ｌ”レベ
ルであれば第２データラッチエネーブル信号バーＤＬＥ
ｂが先に“Ｌ”レベルとなり、最下位列アドレス信号Ｐ
Ａ０が“Ｈ”レベルであれば第１データラッチエネーブ
ル信号バーＤＬＥａが先に“Ｌ”レベルとなる。このよ
うにして書込エネーブル信号バーＷＥが“Ｌ”レベルと
なる度に交互に第１，第２データラッチエネーブル信号
バーＤＬＥａ，バーＤＬＥｂが発生されるので、各デー
タ入出力端子Ｉ／Ｏｋに入力されるデータは、書込エネ
ーブル信号バーＷＥの周期ごとに第１，第２データ入力
ラッチ８４，８５へ交互に連続してラッチされ、第１，
第２データバス７４，７６上へ交互に出力されることに
なる。これにより、従来より高速でデータの入力を行え
るようになる。
【００５０】ＮＡＮＤゲート１７０，１７３と、ＮＯＲ
ゲート１７１，１７２，１７６と、インバータ１７４，
１７５，１７７と、遅延回路１７８と、から構成される
部分は、第１列デコーダエネーブル信号ＹＥａを発生す
るための手段であり、ＮＯＲゲート１８３，１８４，１
８８と、ＮＡＮＤゲート１８５と、インバータ１８６，
１８７，１８９と、遅延回路１９０と、から構成される
部分は、第２列デコーダエネーブル信号ＹＥｂを発生す
るための手段である。第１，第２列デコーダエネーブル
信号ＹＥａ，ＹＥｂは、データ書込期間中に書込エネー
ブル信号バーＷＥが“Ｌ”レベルから“Ｈ”レベルにな
る度に、この書込エネーブル信号バーＷＥの１周期の間
に交互に“Ｈ”レベルになるクロック信号となる。その
際、列アドレス信号ＰＡ０が“Ｌ”レベルであれば第２
列デコーダエネーブル信号ＹＥｂが先に“Ｈ”レベルと
なり、列アドレス信号ＰＡ０が“Ｈ”レベルであれば第
１列デコーダエネーブル信号ＹＥａが先に“Ｈ”レベル
となる。一方、データ読出動作中にはデータローディン
グ命令フラグ信号Ｓｓｉが“Ｌ”レベルを維持するた
め、ＮＯＲゲート１７６，１８８が“Ｌ”レベルを出力
する。従ってこのときには、第１，第２列デコーダエネ
ーブル信号ＹＥａ，ＹＥｂは両方とも“Ｈ”レベルを維
持し、それにより第１，第２列デコーダ２４，２６がエ
ネーブルされる。
【００５１】図６を参照するとクロック発生回路６４
は、制御信号、例えば書込エネーブル信号バーＷＥ、デ
ータローディングエネーブル信号バーＤＬＥ、読出エネ
ーブル信号ＲＥｃ、データローディング命令フラグ信号
Ｓｓｉ、及び列アドレスカウントアップ信号バーＹＣＮ
Ｔｕｐに応答して、第１，第２アドレスカウンタ６８，
７０のカウントクロックとして使用される第１，第２ク
ロックバーＣＬＫａ，バーＣＬＫｂを発生する。図１２
Ａ及び図１２Ｂに、このクロック発生回路６４の概略回
路を示す。
【００５２】図１２Ａに示すクロック発生回路６４は、
カウンタ回路１９２，１９３、インバータ１９６〜１９
９，２０２〜２０５，２１０〜２１６、ＮＯＲゲート１
９４，２００、伝送ゲート２０６〜２０９、及びＮＡＮ
Ｄゲート１９５，２０１，２１７で構成される。そし
て、図中のカウンタ回路１９２，１９３としては、図１
２Ｂに示す回路が使用される。この図１２Ｂに示すカウ
ンタ回路１９２，１９３は、リセット端子バーＲ、クロ
ック端子ＣＫ、出力端子Ｑを有し、リセット端子バーＲ
が“Ｌ”レベルにあるとき、出力端子Ｑが“Ｈ”レベル
にリセットされる。そしてリセット端子バーＲが“Ｈ”
レベルにあるとき、クロック端子ＣＫに入力されるクロ
ックパルス信号の各立下りエッジに応答して論理状態の
変化するカウント信号を出力端子Ｑへ出力する。
【００５３】プログラム動作中のデータ入力期間で書込
エネーブル信号バーＷＥが最初に“Ｌ”レベルから
“Ｈ”レベルに遷移するとインバータ１９６は“Ｈ”レ
ベルを出力し、それによりカウンタ回路１９２のクロッ
ク入力端子ＣＫが“Ｌ”レベルに設定され、ＮＡＮＤゲ
ート１９５は書込エネーブル信号バーＷＥを出力し始め
る。データ入力動作中に列アドレスカウントアップ信号
バーＹＣＮＴｕｐは“Ｈ”レベルにあり、データローデ
ィング命令フラグ信号Ｓｓｉも“Ｈ”レベルにあるの
で、伝送ゲート２０６，２０８が導通し、第２クロック
バーＣＬＫｂは、１番目のクロックパルスを除いた書込
エネーブル信号バーＷＥに同期するクロックとなる。同
様に、インバータ２０２は書込エネーブル信号バーＷＥ
の２番目の“Ｌ”レベルから“Ｈ”レベルへの遷移によ
り“Ｈ”レベルを出力し、それにより第１クロックバー
ＣＬＫａは、１番目と２番目のクロックパルスを除いた
書込エネーブル信号バーＷＥに同期するクロックとな
る。
【００５４】一方、データ読出動作においてデータロー
ディング命令フラグ信号Ｓｓｉは“Ｌ”レベルにあるの
で、伝送ゲート２０６，２０８はオフ状態にあり、伝送
ゲート２０７，２０９はオン状態にある。メモリセルか
ら読出されたデータの感知動作終了後、上述したように
列アドレスカウントアップ信号バーＹＣＮＴｕｐが
“Ｌ”レベルの短パルスなので、第２クロックバーＣＬ
Ｋｂは、その“Ｌ”レベルの短パルスである列アドレス
カウントアップ信号バーＹＣＮＴｕｐとなる。その後、
データの出力期間で第１，第２クロックバーＣＬＫａ，
バーＣＬＫｂはそれぞれ、読出エネーブル信号ＲＥｃの
反転信号になる。
【００５５】図６における第１，第２列アドレスカウン
タ６８，７０は、アドレス入力バッファ５８からの列ア
ドレス信号ＰＡ０〜ＰＡ７と、制御バッファ及び制御回
路６０からの最上位列アドレス信号ＰＡ８とを入力し、
第１，第２クロックバーＣＬＫａ，バーＣＬＫｂに応答
してカウントアップを行う。これら第１，第２列アドレ
スカウンタ６８，７０としては、上述の韓国特許出願第
９４−２５２４３号に記載の列アドレスカウンタを使用
できる。このような第１，第２列アドレスカウンタ６
８，７０により、第１列アドレス信号Ａa0〜Ａa8及び第
２列アドレス信号Ａb0〜Ａb8がそれぞれ発生される。第
１列アドレス信号Ａa0〜Ａa8のうちの最下位第１列アド
レス信号Ａa0と、第２列アドレス信号Ａb0〜Ａb8のうち
の最下位第２列アドレス信号Ａb0とは、第１データバス
７４上の読出データと第２データバス７６上の読出デー
タとを第３データバス７８上へマルチプレキシングする
ための制御信号となる。
【００５６】図１３は、図６のデータ出力マルチプレク
サ７２の概略回路図である。このデータ出力マルチプレ
クサ７２は、ＮＡＮＤゲート２２０〜２２２とインバー
タ２２３〜２２７で構成される。ＮＡＮＤゲート２２
０，２２１は、読出データの感知動作完了後に、図５に
示すデータラッチ５４内に貯蔵されたデータを出力する
ためにトライステートインバータ５３を導通させる制御
信号φ4 によって、エネーブルされる。エネーブルされ
ると、最下位第１列アドレス信号Ａa0の“Ｈ”レベルで
第１データ線ＤＬａｋ上のデータが第３データ線ＰＬｋ
へのデータとして選択され、最下位第２列アドレス信号
Ａb0の“Ｈ”レベルで第２データ線ＤＬｂｋ上のデータ
が第３データ線ＰＬｋへのデータとして選択される。
【００５７】図１４Ａ及び図１４Ｂは、図６の第１，第
２列デコーダ２４，２６を構成するデコーダ回路の概略
回路図である。図１４Ａは図４に示す第１選択回路３８
を駆動するための第１デコーダ９４の概略回路を示し、
図１４Ｂは図４に示す第２選択回路４０を駆動するため
の第２デコーダ９６の概略回路を示す。第１デコーダ９
４は、第１（第２）列デコーダエネーブル信号ＹＥａ
（ＹＥｂ）によってエネーブルされ、第１（第２）列ア
ドレス信号Ａａ1 ／バーＡａ1 〜Ａａ4 ／バーＡａ4
（Ａｂ1 ／バーＡｂ1 〜Ａｂ4 ／バーＡｂ4 ）をデコー
ディングして第１（第２）列デコーディング信号ＹＡａ
ｉ（ＹＡｂｉ）を発生する。第２デコーダ９６は、第１
（第２）列アドレス信号Ａａ5 ／バーＡａ5 〜Ａａ8 ／
バーＡａ8 （Ａｂ5 ／バーＡｂ5 〜Ａｂ8 ／バーＡｂ
8 ）をデコーディングして第１（第２）列デコーディン
グ信号ＹＢａｉ（ＹＢｂｉ）を発生する。尚、この場
合、ｉ＝０，１，…，１５である。
【００５８】以下、本実施形態の動作について、図１５
〜図１８のタイミング図を参照して説明する。
【００５９】プログラム動作
【００６０】図１５の波形図は、最下位列アドレス信号
ＰＡ０が“Ｌ”レベルの場合のプログラム動作のタイミ
ング図である。時間ｔ0 〜ｔ1 の間がプログラム命令入
力期間である。図８Ａ及び図８Ｂに関連して説明したよ
うに、図１５の時刻ｔ0 前に、プログラムを始める上述
のメモリ領域、第１ハーフビット線のメモリ領域又は第
２ハーフビット線のメモリ領域を指定する命令が発生可
能とされる。時間ｔ0〜ｔ1 の間には、プログラム命
令、例えば８０Ｈの命令がデータ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７へ入力され、これにより、図６の制御バッファ
及び制御回路６０が“Ｈ”レベルのデータローディング
命令フラグ信号Ｓｓｉを発生する。その後、時間ｔ1 〜
ｔ2 の間にアドレス信号の入力が行われる。
【００６１】時間ｔ1 〜ｔ2 におけるアドレス信号の入
力は、外部アドレスラッチエネーブル信号ＡＬＥｘが
“Ｈ”レベルにあるときに、外部書込エネーブル信号バ
ーＷＥｘをトグリングしながらデータ入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７に８ビットのアドレス情報を提供すること
によって行われる。即ち、外部書込エネーブル信号バー
ＷＥｘの１番目のトグリングでＡ0 〜Ａ7 の列アドレス
信号ＣＡがデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に提供
され、外部書込エネーブル信号バーＷＥｘの２番目のト
グリングでＡ9 〜Ａ16の行アドレス信号ＲＡが提供さ
れ、そして外部書込エネーブル信号バーＷＥｘの３番目
のトグリングでＡ17〜Ａ21の残りの行アドレス信号ＲＡ
が提供される。その際、外部書込エネーブル信号バーＷ
Ｅｘの各トグリングに対応する第１〜第３アドレスラッ
チエネーブル信号バーＡＬＥ1 〜バーＡＬＥ3 が、図６
の制御バッファ及び制御回路６０から発生する。する
と、図１０に示すようにアドレス入力バッファ５８を構
成する第１〜第３アドレスラッチ８０〜８２は、第１〜
第３アドレスラッチエネーブル信号バーＡＬＥ1 〜バー
ＡＬＥ3 に応答して前記列アドレス信号ＣＡと行アドレ
ス信号ＲＡをそれぞれラッチする。
【００６２】時刻ｔ2 で外部アドレス入力期間が終了す
ると、制御バッファ及び制御回路６０は“Ｌ”レベルで
データローディングエネーブル信号バーＤＬＥを発生す
る。即ち、時刻ｔ2 においてデータローディングエネー
ブル信号バーＤＬＥが“Ｌ”レベルになることでデータ
書込動作が始まる。その後、外部書込エネーブル信号バ
ーＷＥｘがトグリングし、制御バッファ及び制御回路６
０が、その外部書込エネーブル信号バーＷＥｘのトグリ
ングをバッファリングした書込エネーブル信号バーＷＥ
を発生する。上述したように、図１１に示すクロック発
生回路８８は、出力線１４０へ書込エネーブル信号バー
ＷＥに同期するクロック信号を発生する。カウンタ回路
９０は、最下位列アドレス信号ＰＡ０の“Ｌ”レベルに
応答して、書込エネーブル信号バーＷＥが“Ｌ”レベル
になる度にトグリングするカウンタ出力信号ＤＬＥｃｔ
ｌａを出力線１６３上に発生し、更に、書込エネーブル
信号バーＷＥが“Ｈ”レベルになる度にトグリングする
カウンタ出力信号ＤＬＥｃｔｌｂを出力線１６４上に発
生する。図１１に関連して説明したように、カウンタ出
力信号ＤＬＥｃｔｌａが“Ｈ”レベルで、カウンタ出力
信号ＤＬＥｃｔｌｂが“Ｌ”レベルのときに第２データ
ラッチエネーブル信号バーＤＬＥｂは“Ｌ”レベルとな
り、カウンタ出力信号ＤＬＥｃｔｌａが“Ｌ”レベル
で、カウンタ出力信号ＤＬＥｃｔｌｂ“Ｈ”レベルのと
きに第１データラッチエネーブル信号バーＤＬＥａは
“Ｌ”レベルとなる。
【００６３】従って、図１０に示すように第２データ入
力ラッチ８５は、第２データラッチエネーブル信号バー
ＤＬＥｂが“Ｌ”レベルとなる度にデータ入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ７に入力されるデータＤＩ１，ＤＩ３，
ＤＩ５，ＤＩ７，…をラッチし、第２データバス７６を
構成する対応第２データ線ＤＬｂｋへ提供する。一方、
第１データ入力ラッチ８４は、第１データラッチエネー
ブル信号バーＤＬＥａが“Ｌ”レベルとなる度にデータ
入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に入力されるデータＤＩ
２，ＤＩ４，ＤＩ６，ＤＩ８，…をラッチし、第１デー
タバス７４を構成する対応第１データ線ＤＬａｋへ提供
する。即ち、外部書込エネーブル信号バーＷＥｘが
“Ｌ”レベルにトグリングする度にデータ入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ７へ１バイトずつ入力される入力データ
ＤＩ１，ＤＩ２，ＤＩ３，…は、外部書込エネーブル信
号バーＷＥｘに同期して交互にエネーブルされる第２，
第１データラッチエネーブル信号バーＤＬＥｂ，バーＤ
ＬＥａに従って、第２，第１データ入力ラッチ８５，８
４を通じて第２データバス７６と第１データバス７４上
へ交互に提供される。
【００６４】図１１に関連して説明したように、データ
入出力スイッチング回路６６は、カウンタ出力信号ＤＬ
Ｅｃｔｌｂに同期する第２列デコーダエネーブル信号Ｙ
Ｅｂを発生し、この第２列デコーダエネーブル信号ＹＥ
ｂの１番目のトグリング後に該信号ＹＥｂと相補関係に
ある第１列デコーダエネーブル信号ＹＥａが発生され
る。従って、図１５のタイミング図から分かるように、
第２データラッチエネーブル信号バーＤＬＥｂの１番目
のトグリング後、第１データラッチエネーブル信号バー
ＤＬＥａが“Ｌ”レベルにエネーブルされるときに、第
２列デコーダエネーブル信号ＹＥｂは“Ｈ”レベルのエ
ネーブル状態になり、第２データラッチエネーブル信号
バーＤＬＥｂが“Ｌ”レベルにエネーブルされるとき
に、第１列デコーダエネーブル信号ＹＥａは“Ｈ”レベ
ルのエネーブル状態になる。
【００６５】一方、図１２Ａ及び図１２Ｂに関連して説
明したように、クロック発生回路６４は、書込エネーブ
ル信号バーＷＥの１番目と２番目のトグリングを除いた
これ以降のトグリングに同期する第２クロックバーＣＬ
Ｋｂと、書込エネーブル信号バーＷＥの１番目〜４番目
のトグリングを除いたこれ以降のトグリングに同期する
第１クロックバーＣＬＫａを発生する。図６に示す第
１，第２アドレスカウンタ６８，７０は、時間ｔ1 〜ｔ
2 の間で第１アドレスラッチエネーブル信号バーＡＬＥ
1 により第１アドレスラッチ８０に貯蔵された列アドレ
ス信号ＰＡ０〜ＰＡ７と、制御バッファ及び制御回路６
０からの列アドレス信号ＰＡ８とをラッチし出力する。
その後、第１，第２列アドレスカウンタ６８，７０は、
第１，第２クロックバーＣＬＫａ，バーＣＬＫｂが
“Ｌ”レベルになる度にカウントアップされる第１，第
２列アドレス信号Ａa0〜Ａa8，Ａb0〜Ａb8をそれぞれ発
生する。即ち、最下位列アドレス信号ＰＡ０が“Ｌ”レ
ベルなので、第１，第２列アドレスカウンタ６８，７０
からの第１，第２アドレス信号Ａa1〜Ａa8，Ａb1〜Ａb8
は、第１，第２クロックバーＣＬＫａ，バーＣＬＫｂの
各３番目のトグリング前まで初期の入力列アドレス信号
と同一で、その後には、各クロックバーＣＬＫａ，バー
ＣＬＫｂの３番目、７番目、１１番目、…のトグリング
で順次に１ずつ増加した列アドレス信号となる。
【００６６】この結果、最下位列アドレス信号ＰＡ０が
“Ｌ”レベルの場合、外部書込エネーブル信号バーＷＥ
ｘの１番目のトグリングでデータ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７に入力される１バイトの１番目のデータＤＩ１
は、データ入出力スイッチング回路６６からの第２デー
タラッチエネーブル信号バーＤＬＥｂによりデータ入力
バッファにラッチされ、第２データバス７６上へ出力さ
れる。そして、外部書込エネーブル信号バーＷＥｘの３
番目のトグリングでクロック発生回路６４が第２クロッ
クバーＣＬＫｂを発生し、それにより第２列アドレスカ
ウンタ７０は初期の列アドレス信号ＰＡ０〜ＰＡ８をカ
ウントアップし、１増加した第２列アドレス信号Ａb0〜
Ａb8を発生する。同時に第２列デコーダ２６が“Ｈ”レ
ベルになる第２列デコーダエネーブル信号ＹＥｂによっ
てエネーブルされ、前記第２列アドレス信号のうちの最
下位列アドレス信号Ａb0を除いた列アドレス信号Ａb1〜
Ａ b8が、この第２列デコーダ２６を構成する図１４Ａ及
び図１４Ｂに示す第１，第２デコーダ９４，９６によっ
てデコーディグされる。第１，第２デコーダ９４，９６
によりデコーディング出力される第２列デコーディング
信号ＹＡｂｉ，ＹＢｂｉは、図４の第１，第２選択回路
３８，４０を活性化し、第２データバス７６上のデータ
ＤＩ１を第２ページバッファ２０内の対応データラッチ
３４へ貯蔵させる。一方、外部書込エネーブル信号バー
ＷＥｘの３番目のトグリングでデータ入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７に入力される１バイトの２番目のデータＤ
Ｉ２は、上述したように第１データラッチエネーブル信
号バーＤＬＥａによって第１データバス７４上に出力さ
れ、このデータＤＩ２は、“Ｈ”レベルになる信号ＹＥ
ａにより第１ページバッファ１８へ貯蔵される。外部書
込エネーブル信号バーＷＥｘの７番目のトグリングでク
ロック発生回路６４からの第１クロックバーＣＬＫａに
より第１列アドレスカウンタ６８はカウントアップ動作
を行い、２増加した第１列アドレス信号Ａb0〜Ａb8を発
生する。
【００６７】このような方式で、データＤＩ３，ＤＩ
４，…は順次に第２，第１ページバッファ２０，１８へ
交互に貯蔵される。第１，第２ページバッファ１８，２
０に５１２バイトのデータがすべて貯蔵されると、第
２，第３アドレスラッチ８１，８２にラッチした行アド
レス信号ＰＡ９〜ＰＡ２１によって１ワード線が選択さ
れ、該ワード線に接続したメモリセルへ５１２バイトの
データが一度にプログラムされる。このようなセルに対
するページプログラム技術は前述の韓国特許公開第９４
−１８８７０号に開示されている。
【００６８】図１６は、最下位列アドレス信号ＰＡ０が
“Ｈ”レベルの場合のプログラム動作のタイミング図で
ある。同図における時間ｔ0 〜ｔ1 のプログラム命令の
入力期間は、図１５に関連して説明したのと同様であ
る。
【００６９】時間ｔ1 〜ｔ2 における外部アドレスの入
力期間中に外部書込エネーブル信号バーＷＥｘの１番目
のトグリングに応答して発生される第１アドレスラッチ
エネーブル信号バーＡＬＥ1 をもって、図１０の第１ア
ドレスラッチ８０がデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ
７を通じて入力される外部列アドレス信号Ａ0 〜Ａ7を
ラッチし、内部列アドレス信号ＰＡ０〜ＰＡ７を発生す
る。その後、“Ｈ”レベルにある列アドレス信号ＰＡ０
と“Ｌ”レベルとなる第２アドレスラッチ信号バーＡＬ
Ｅ2 により、図１１のカウンタ回路９０から“Ｈ”レベ
ルとなるカウンタ出力信号ＤＬＥｃｔｌａ，ＤＬＥｃｔ
ｌｂが発生される。
【００７０】時刻ｔ2 後に行われるデータ入力期間中に
は、外部書込エネーブル信号バーＷＥｘの各トグリング
に応答して、図１１のデータ入出力スイッチング回路６
６は上述同様にして第１，第２データラッチエネーブル
信号バーＤＬＥａ，バーＤＬＥｂ及び第１，第２列デコ
ーダエネーブル信号ＹＥａ，ＹＥｂを図１６に示すよう
に発生する（タイミング関係が図１５と逆）。また、上
述同様にしてクロック発生回路６４は、外部書込エネー
ブル信号ＷＥｘのトグリングに応答して第１，第２クロ
ックバーＣＬＫａ，バーＣＬＫｂを発生する。従って、
データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に入力されるデー
タＤＩ１，ＤＩ２，ＤＩ３，…は、外部書込エネーブル
信号バーＷＥｘのトグリングに従って第１データバス７
４と第２データバス７６へ交互に提供され、第１ページ
バッファ１８と第２ページバッファ２０へ交互に貯蔵さ
れる。その後、上述同様にメモリセルアレイ１２内の１
選択行に配列のメモリセルへ、第１，第２ページバッフ
ァ１８，２０に貯蔵されたデータが一度にプログラムさ
れる。
【００７１】以上のように、データ入力つまりデータロ
ーディング期間中に外部書込エネーブル信号バーＷＥｘ
のトグリングに従ってデータ入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ７に順次入力されるデータは、交互にデータ入力バッ
ファに入れられ、そして第１，第２ページバッファ１
８，２０に交互に貯蔵されるので、データローディング
サイクルタイムを約４０ｎｓｅｃ以下に短縮し得る。
【００７２】読出動作
【００７３】図１７及び図１８は、最下位列アドレス信
号ＰＡ０が“Ｌ”レベル及び“Ｈ”レベルの場合におけ
るデータ読出動作のタイミング図である。これらの図に
おいて、時間ｔ0 〜ｔ1 の期間は読出命令の入力期間で
ある。この期間中における読出命令の入力は図８Ｃ及び
図８Ｄに関連して既に説明した。
【００７４】時間ｔ1 〜ｔ2 の期間は外部アドレス信号
の入力期間であって、この期間における、第１〜第３ア
ドレスラッチエネーブル信号バーＡＬＥ1 〜バーＡＬＥ
3 による外部列アドレス信号ＣＡと外部行アドレス信号
ＲＡのアドレスラッチ動作は、図１５で説明したのと同
様である。そして、時間ｔ2 〜ｔ3 の期間は、アドレス
ラッチ動作完了後、アドレス入力バッファ５８にラッチ
された行アドレス信号と制御バッファ及び制御回路６０
からの読出制御信号とを使用して１ワード線を選択し、
この選択ワード線と接続したメモリセルから読出データ
を感知しラッチするのに必要な期間である。この時間ｔ
2 〜ｔ3 のデータ感知期間は約７μｓｅｃで、この期間
中に読出データは第１，第２ページバッファ１８，２０
へ貯蔵される。このようなページ感知技術は前述の韓国
特許公開第９４−１８８７０号に開示されている。
【００７５】時間ｔ3 〜ｔ4 の期間はデータ出力プリセ
ット期間である。この期間は、第１ページバッファ１８
と第２ページバッファ２０のうち選択された方にラッチ
された読出データを、図１０のデータ出力バッファ回路
８６内のデータ出力ラッチ１４２に貯蔵する期間であ
る。この期間は読出検証期間を含み、約５００ｎｓｅｃ
の時間を要する。図９に関連して説明したように、
“Ｈ”レベルになる制御信号つまりデータ感知完了信号
φready に応答して図９に示す制御回路が約５０ｎｓｅ
ｃの間に“Ｌ”レベルとなる列アドレスカウントアップ
信号バーＹＣＮＴｕｐを発生する。その後、この制御回
路は、約４０ｎｓｅｃの間に“Ｈ”レベルにあるデータ
出力ラッチ信号φｌｃｈを発生する。
【００７６】図１２に関連して説明したように、クロッ
ク発生回路６４は、列アドレスカウントアップ信号バー
ＹＣＮＴｕｐに応答して第２クロックバーＣＬＫｂを発
生し、それにより第２列アドレスカウンタ７０にラッチ
された第２列アドレス信号Ａ b0〜Ａb8をカウントアップ
する。従って、図１７に示すように最下位第２列アドレ
ス信号Ａb0は“Ｈ”レベルとなり、或いは図１８に示す
ように最下位第２列アドレス信号Ａb0は“Ｌ”レベルに
なる。
【００７７】図１１のデータ入出力スイッチング回路６
６は、データ読出動作のうちに“Ｌ”レベルにあるデー
タローディング命令フラグ信号Ｓｓｉによって“Ｈ”レ
ベルにある第１，第２列デコーダエネーブル信号ＹＥ
ａ，ＹＥｂを発生する。従って、第１，第２列デコーダ
２４，２６は読出動作中エネーブル状態にあり、第１，
第２列アドレスカウンタ６８，７０からの第１列アドレ
ス信号Ａa1〜Ａa8と第２列アドレス信号Ａb1〜Ａb8によ
って選択される１バイトの読出データを第１，第２デー
タバス７４，７６上へそれぞれ提供する。
【００７８】データ出力マルチプレクサ７２は、第１，
第２アドレスカウンタ６８，７０による相補関係の最下
位第１，第２列アドレス信号Ａa0，Ａb0の制御で、第
１，第２データバス７４，７６のうちのいずれか一方の
読出データを第３データバス７８へ選択的に提供する。
即ち、最下位第１列アドレス信号Ａa0が“Ｈ”レベルで
あれば第１データバス７４上の読出データを第３データ
バス７８へ提供し、最下位第２列アドレス信号Ａb0が
“Ｈ”レベルであれば第２データバス７６上の読出デー
タを第３データバス７８へ提供する。従って、図１７に
示す場合には、時間ｔ3 〜ｔ4 の間のデータプリセット
期間中に最下位第２列アドレス信号Ａb0が“Ｈ”レベル
にあるので、第２データバス７６上のデータが第３デー
タバス７８上へ提供され、データ出力ラッチ信号φｌｃ
ｈによりデータ出力ラッチ１４２にラッチされる。一
方、図１８に示す場合には、この期間中に最下位第１列
アドレス信号Ａa0が“Ｈ”レベルにあるので、第１デー
タバス７４上のデータが第３データバス７８上へ提供さ
れ、データ出力ラッチ信号φｌｃｈによりデータ出力ラ
ッチ１４２にラッチされる。
【００７９】時刻ｔ4 以降の期間は、データ入出力端子
Ｉ／Ｏ０〜Ｉ／Ｏ７に読出データを出力する期間であ
る。この期間中に外部読出エネーブル信号バーＲＥｘが
トグリングを行い、これにより制御バッファ及び制御回
路６０は、外部読出エネーブル信号バーＲＥｘと相補的
な読出エネーブル信号ＲＥｃとデータ出力エネーブル信
号φｏｅを発生する。図９の制御回路は、この読出エネ
ーブル信号ＲＥｃが“Ｌ”レベルにトグリングする度に
“Ｈ”レベルへトグリングするデータ出力ラッチ信号φ
ｌｃｈを発生する。一方、図１２Ａのクロック発生回路
６４は、読出エネーブル信号ＲＥｃの各トグリングに応
答して第１，第２クロックバーＣＬＫａ，バーＣＬＫｂ
を発生し、この第１，第２クロックバーＣＬＫａ，バー
ＣＬＫｂが“Ｌ”レベルになる度に第１，第２列アドレ
スカウンタ６８，７０がカウントアップ動作を行う。こ
の第１，第２列アドレスカウンタ６８，７０は、第１，
第２クロックバーＣＬＫａ，バーＣＬＫｂ が“Ｌ”レ
ベルへいく度にトグリングする最下位第１，第２列アド
レス信号Ａa0，Ａb0をそれぞれ発生する。従って、デー
タ出力期間中に外部読出エネーブル信号バーＲＥｘの周
期、即ち第１，第２クロックバーＣＬＫａ，バーＣＬＫ
ｂの周期に同期してトグリングする、相補関係にある最
下位第１，第２列アドレス信号Ａa0，Ａb0が発生され
る。
【００８０】図１７から分かるように、第３データバス
７８を通じてデータ出力ラッチ１４２に貯蔵された１番
目のデータＤＯ１は、データ出力エネーブル信号φｏｅ
の１番目の“Ｈ”レベルのクロック信号によりデータ入
出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に出力される。その後、最
下位第１列アドレス信号Ａa0が“Ｈ”レベルなので、第
１データバス７４上に出力された読出データがデータ出
力マルチプレクサ７２を通じて第３データバス７８上へ
提供され、“Ｈ”レベルのデータ出力ラッチ信号φｌｃ
ｈによりデータ出力ラッチ１４２にラッチされる。この
ラッチされたデータはデータ出力エネーブル信号φｏｅ
の２番目の“Ｈ”レベルのクロック信号によりデータ入
出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に出力される。このような
方式で、データ出力期間中に外部読出エネーブル信号バ
ーＲＥｘの周期ごとに第１データバス７４上のデータと
第２データバス７６上のデータが交互にデータ出力ラッ
チ１４２にラッチされ、外部読出エネーブル信号バーＲ
Ｅｘの１周期遅れで連続してデータ入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７を通じ出力される。即ち、図１７のように最
下位列アドレス信号ＰＡ０が“Ｌ”レベルであれば、第
２ページバッファ２０でラッチしたデータから始まって
第１ページバッファ１８に貯蔵のデータと交互にデータ
入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７へのデータ出力が行われ
る。
【００８１】これに対して図１８のタイミング図では、
図１７と同様にしてデータ出力が行われるが、この場合
には最下位列アドレス信号ＰＡ０が“Ｈ”レベルなの
で、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７へのデータ出
力は、第１ページバッファ１８でラッチしたデータから
始まって第２ページバッファ２０にラッチのデータと交
互に行われる。
【００８２】以上のように、データ出力は、第１，第２
ページバッファ１８，２０に貯蔵した読出データを第３
データバス７８へ交互にマルチプレキシングするように
して、外部読出エネーブル信号バーＲＥｘに同期して行
われるので、約４０ｎｓｅｃ以下の高速読出が可能であ
る。
【００８３】
【発明の効果】本発明によれば、ビット線を挟んで対向
する２つのページバッファへビット線を交互に接続する
ようにしたので、各ビット線と接続されるデータラッチ
及び感知回路の占有面積に余裕を与えることができるよ
うになり、いっそうの高密度集積化が可能になる。ま
た、メモリセルアレイのすべてのＮＡＮＤセルユニット
の接地側へ接続される共通ソース線が半導体チップ上の
少なくとも２箇所に提供された共通ソース線駆動回路と
共通に接続されるので、読出動作中に各ＮＡＮＤセルユ
ニットの第２選択トランジスタのソースを確実に接地さ
せ得るという利点がある。加えて、２つのページバッフ
ァにより交互にデータ読出を行うようにしたことで更な
る高速読出が可能になり、そして、２つのページバッフ
ァで交互にデータのローディングを行うようにしたこと
により、データローディングサイクルタイムを更に短縮
させらる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＥＥＰＲＯＭのチップ
レイアウト図。
【図２】図１に示すメモリセルアレイの部分等価回路
図。
【図３】本発明に係るビット線とページバッファの接続
例を示した説明図。
【図４】ページバッファ及び列デコーダの構成例を示す
回路図。
【図５】ページバッファの具体例を示す部分回路図。
【図６】図１のＥＥＰＲＯＭにおける読出及びプログラ
ム動作関連の回路を具体的に示したブロック図。
【図７】図６の制御バッファ及び制御回路で使用される
アドレス信号発生回路を示す回路図。
【図８】分図Ａ，Ｂは、プログラム動作を遂行するため
の命令入力と図６に示す信号の関係を説明するタイミン
グ図、分図Ｃ，Ｄは、読出動作を遂行するための命令入
力と図６に示す信号の関係を説明するタイミング図。
【図９】図６の制御バッファ及び制御回路で使用される
列アドレスカウントアップ信号とデータ出力ラッチ信号
を発生する制御回路を示す回路図。
【図１０】１つのデータ入出力パッド関連の図６のアド
レス入力バッファとデータ入出力バッファを示す回路
図。
【図１１】図６のデータ入出力スイッチング回路を示す
回路図。
【図１２】図６のクロック発生回路を示す回路図。
【図１３】図６のデータ出力マルチプレクサを示す回路
図。
【図１４】図６の第１，第２列デコーダを構成するデコ
ーダ回路を示す回路図。
【図１５】最下位列アドレス信号が“Ｌ”レベルの場合
のプログラム動作におけるタイミング図。
【図１６】最下位列アドレス信号が“Ｈ”レベルの場合
のプログラム動作におけるタイミング図。
【図１７】最下位列アドレス信号が“Ｌ”レベルの場合
の読出動作におけるタイミング図。
【図１８】最下位列アドレス信号が“Ｈ”レベルの場合
の読出動作におけるタイミング図。
【符号の説明】
１２ メモリセルアレイ １８ 第１ページバッファ ２０ 第２ページバッファ ２２ 共通ソース線駆動回路 ２４ 第１列デコーダ ２６ 第２列デコーダ ５８ アドレス入力バッファ ６０ 制御バッファ及び制御回路 ６２ データ入出力バッファ ６４ クロック発生回路 ６６ データ入出力スイッチング回路 ６８ 第１列アドレスカウンタ ７０ 第２列アドレスカウンタ ７２ データ出力マルチプレクサ ７４ 第１データバス ７６ 第２データバス ７８ 第３データバス

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 行と列のマトリックス形態で配列された
    フローティングゲート形の多数のメモリセルと、同じ行
    に配列されたメモリセルと接続する多数のワード線と、
    同じ列に配列されたメモリセルと接続し相互に平行な多
    数のビット線と、をもつ不揮発性半導体メモリにおい
    て、 ビット線を挟んで両側に第１、第２のページバッファを
    設け、該第１のページバッファに接続するビット線と該
    第２のページバッファに接続するビット線を交互に配列
    したことを特徴とする不揮発性半導体メモリ。
  2. 【請求項２】 相互に平行な多数のワード線を挟んで両
    側に第１、第２の行デコーダを設け、該第１の行デコー
    ダに接続するワード線と該第２の行デコーダに接続する
    ワード線を交互に配列した請求項１記載の不揮発性半導
    体メモリ。
  3. 【請求項３】 各ページバッファは、対応ビット線とそ
    れぞれ接続されるデータラッチ及び感知回路を有する請
    求項１又は請求項２記載の不揮発性半導体メモリ。
  4. 【請求項４】 行と列のマトリックス形態で配列された
    フローティングゲート形のメモリセルを複数直列接続し
    てなる多数のＮＡＮＤセルユニットと、同じ行に配列さ
    れたメモリセルと接続する多数のワード線と、同じ列に
    配列されたＮＡＮＤセルユニットと接続する多数のビッ
    ト線と、をもつ不揮発性半導体メモリにおいて、 ビット線を挟んで両側に第１、第２のページバッファを
    設け、該第１のページバッファに接続するビット線と該
    第２のページバッファに接続するビット線を交互に配列
    したことを特徴とする不揮発性半導体メモリ。
  5. 【請求項５】 多数のワード線を挟んで両側に第１、第
    ２の行デコーダを設け、該第１の行デコーダに接続する
    ワード線と該第２の行デコーダに接続するワード線を交
    互に配列した請求項４記載の不揮発性半導体メモリ。
  6. 【請求項６】 各ページバッファは、対応ビット線とそ
    れぞれ接続されるデータラッチ及び感知回路を有する請
    求項４又は請求項５記載の不揮発性半導体メモリ。
  7. 【請求項７】 行と列のマトリックス形態で配列された
    フローティングゲート形の多数のメモリセルと、同じ行
    に配列されたメモリセルと接続する多数のワード線と、
    同じ列に配列されたメモリセルと接続し相互に平行な多
    数のビット線と、をもつ不揮発性半導体メモリにおい
    て、 ビット線を挟んで両側に第１、第２のページバッファを
    設け、該第１のページバッファに接続するビット線と該
    第２のページバッファに接続するビット線を１対ずつ交
    互に配列したことを特徴とする不揮発性半導体メモリ。
  8. 【請求項８】 行と列のマトリックス形態で配列された
    フローティングゲート形のメモリセルを複数直列接続し
    てなる多数のＮＡＮＤセルユニットと、同じ行に配列さ
    れたメモリセルと接続する多数のワード線と、同じ列に
    配列されたＮＡＮＤセルユニットと接続する多数のビッ
    ト線と、をもつ不揮発性半導体メモリにおいて、 ビット線を挟んで両側に第１、第２のページバッファを
    設け、該第１のページバッファに接続するビット線と該
    第２のページバッファに接続するビット線を１対ずつ交
    互に配列したことを特徴とする不揮発性半導体メモリ。
  9. 【請求項９】 行と列のマトリックス形態で配列された
    フローティングゲート形のメモリセルを複数直列接続し
    てなる多数のＮＡＮＤセルユニットと、同じ列に配列さ
    れたＮＡＮＤセルユニットの一端側へ接続する多数のビ
    ット線と、各ＮＡＮＤセルユニットの他端側へ接続する
    多数の共通ソース線と、を半導体チップに形成してなる
    不揮発性半導体メモリにおいて、 該半導体チップにおける少なくとも２か所の領域に、前
    記多数の共通ソース線と共通に接続する共通ソース線駆
    動回路を形成したことを特徴とする不揮発性半導体メモ
    リ。
  10. 【請求項１０】 選択ワード線に接続した複数のメモリ
    セルに記憶されたデータを、該複数のメモリセルに接続
    する複数のビット線を通じて一度に読出せるようにした
    不揮発性半導体メモリにおいて、 複数のビット線を第１グループと第２グループに分けた
    その第１グループに接続して読出データを貯蔵する第１
    ページバッファ及び第２グループに接続して読出データ
    を貯蔵する第２ページバッファと、この第１ページバッ
    ファに貯蔵したデータと第２ページバッファに貯蔵した
    データを読出エネーブル信号の周期ごとに交互にデータ
    入出力端子へ提供する読出手段と、を備えたことを特徴
    とする不揮発性半導体メモリ。
  11. 【請求項１１】 読出手段は、データ読出期間中に読出
    エネーブル信号に同期する第１、第２クロック信号を発
    生するクロック発生回路と、この第１、第２クロック信
    号に従って、入力した列アドレス信号をそれぞれ連続的
    にカウントアップする第１、第２列アドレスカウンタ
    と、第１、第２ページバッファとそれぞれ接続され、前
    記第１、第２列アドレスカウンタによりカウントアップ
    される列アドレス信号のうちの最下位列アドレス信号を
    除いた列アドレス信号に応答して前記第１、第２ページ
    バッファに貯蔵された読出データを少なくとも１バイト
    ずつ第１データバスと第２データバスへ連続的に提供す
    るための第１、第２列デコーダと、前記第１、第２デー
    タバスと接続され、前記最下位列アドレス信号に応答し
    て前記第１、第２データバスのデータを前記読出エネー
    ブル信号の周期ごとに交互に第３データバスへ提供する
    マルチプレクサと、前記第３データバスのデータをデー
    タ出力端子へ前記読出エネーブル信号の周期ごとに連続
    的に出力するデータ出力バッファと、から構成される請
    求項１０記載の不揮発性半導体メモリ。
  12. 【請求項１２】 書込エネーブル信号に応答して複数の
    データ入出力端子を通じ入力されるデータを貯蔵するた
    めのページバッファを有し、該ページバッファにつなが
    れた多数のビット線に接続すると共に選択ワード線に接
    続した多数のメモリセルに、前記ページバッファに貯蔵
    したデータを一度にプログラムするようにした不揮発性
    半導体メモリにおいて、 多数のビット線を第１グループと第２グループに分けた
    その第１グループに接続する第１ページバッファ及び第
    ２グループに接続する第２ページバッファから前記ペー
    ジバッファが構成され、そして、前記書込エネーブル信
    号の周期ごとに複数のデータ入出力端子を通じて入力さ
    れるデータを交互にラッチした後、該データを前記書込
    エネーブル信号の周期ごとに交互に前記第１、第２ペー
    ジバッファへ貯蔵するためのデータローディング手段を
    備えたことを特徴とする不揮発性半導体メモリ。
  13. 【請求項１３】 第１グループのビット線と第２グルー
    プのビット線を１本ずつ交互に配列した請求項１２記載
    の不揮発性半導体メモリ。
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