JP4365911B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、例えばメモリ等のデコーダ回路を高速化するのに好適な回路に関する。
【０００２】
【従来の技術】
半導体集積回路の一例である半導体メモリでは、従来から図１６に示されるデコーダ回路が用いられている。同図においてＢＵはアドレスバッファ、ＰＤはプリデコーダ、ＤＤはデコーダドライバ、Ａ１０〜Ａ３２はアドレス入力、ＸＢ１〜ＸＢ３はバッファ出力（或いはバッファ出力線）、ＸＰＤ１〜ＸＰＤ３はプリデコーダ出力（或いはプリデコーダ出力線）、Ｗ１〜Ｗ５１２はワード線、１はインバータ、２はスタティックＮＡＮＤ論理回路、３はダイナミックＮＡＮＤ論理回路、φは内部クロックである。同図にはワード線が５１２本規模の回路構成が例示されている。また、１〜３は図１７に示される相補形電界効果トランジスタ（ｎ形トランジスタ、ｐ形トランジスタ）から成る一般的なインバータ及びＮＡＮＤ論理回路である。
【０００３】
図１６においてバッファ出力線ＸＢ１は、アドレス入力Ａ１０〜Ａ１２の電位レベル（以下、高電位=‘Ｈ’,低電位=‘Ｌ’とする）に基づいて‘Ｈ’及び‘Ｌ’にされる。そして、バッファ出力ＸＢ１より少し遅れたタイミングで内部クロックφがプリデコーダＰＤ内のＮＡＮＤ論理回路３に入力される。ここで内部クロックφが‘Ｌ’の期間はプリチャージ期間、‘Ｈ’の期間は判定期間とされる。このため内部クロックφが‘Ｌ’から‘Ｈ’に切り変わり判定期間にされる時、‘Ｈ’のバッファ出力線のみを入力とするＮＡＮＤ論理回路３の出力が‘Ｈ’から‘Ｌ’になり（１個）、インバータを介してプリデコーダ出力線ＸＰＤ１の内の１本が‘Ｌ’から‘Ｈ’になり選択される。
【０００４】
バッファ出力線ＸＢ２は、アドレス入力Ａ２０〜Ａ２２の電位レベルに基づいて‘Ｈ’及び‘Ｌ’にされる。そして、‘Ｈ’のバッファ出力線のみを入力とするＮＡＮＤ論理回路２の出力が‘Ｌ’になり（１個）、インバータを介してプリデコーダ出力線ＸＰＤ２の内の１本が‘Ｈ’になり選択される。同様にアドレス入力Ａ３０〜Ａ３２の電位レベルに基づいてプリデコーダ出力線ＸＰＤ３の内の１本が‘Ｈ’になり選択される。そして、‘Ｈ’のプリデコーダ出力線のみを入力とするデコーダドライバのＮＡＮＤ論理回路３の出力が‘Ｌ’になり（１個）、インバータを介してワード線Ｗ１〜Ｗ５１２の内の１本が‘Ｈ’になり選択される。
【０００５】
【発明が解決しようとする課題】
この従来回路では、バッファ出力線にアドレス入力の真及びその相補信号を得るために少なくとも２段のインバータが必要とされる。図１６には、アドレスバッファＢＵにインバータが４段示されている。３段目および４段目はバッファ出力線に真及びその相補信号を得るためのドライバ用、２段目はそのインバータの駆動用で、また入力整形用が初段に設けられている。一方、図中のＮＡＮＤ論理回路２及び３は、図１７に示されるように入力数が多い程、その出力をプルダウンするｎ形トランジスタＭＮ１〜ＭＮｎの縦積み段数が多くなり（オン抵抗が大きくなり）、回路動作の高速化が阻害される。
【０００６】
本発明の目的は、入力数が多い場合でも出力をプルダウンするｎ形トランジスタの縦積み段数が２段（或いは３段）以上に増加せず、且つ、ほぼ同じ遅延時間で真及びその相補出力が得られる論理回路を提供し、デコーダ回路を高速化することにある。
【０００７】
【課題を解決するための手段】
複数のバッファ回路と、複数のバッファ回路の出力信号に基づき解読される複数の第１デコーダとを備えた半導体集積回路であって、バッファ回路は、その制御端子に入力される制御信号の極性に応じてプリチャージ及び判定動作に制御され、その入力端子に入力される入力信号に基づき、その真及び相補信号が出力される第１半導体論理回路を有し、第１デコーダは、その制御端子に入力される制御信号の極性に応じてプリチャージ及び判定動作に制御され、その複数の入力端子に入力される入力信号に基づき、その出力信号が出力される第２半導体論理回路を有し、複数の第１デコーダは、第２半導体論理回路の制御端子に複数のバッファ回路のうちのいずれかのバッファ回路の真の出力信号が入力される組と相補出力信号が入力される組とから成り、他のバッファ回路の出力信号が第２半導体論理回路の入力端子に入力される。
【０００８】
【発明の実施の形態】
図１５には本発明に係る半導体集積回路の一例である半導体メモリが全体的に示される。同図に示される半導体メモリ１は、メモリセルアレイ２、ロウデコーダ及びワードドライバ３、ロウプリデコーダ４、ロウアドレスバッファ５、センス回路６、カラムデコーダ及びドライバ７、カラムプリデコーダ８、カラムアドレスバッファ９、読み出し書き込み制御回路１０、出力バッファ１１を有する。メモリセルアレイ２は、メモリセル選択端子がワード線に接続され、データ出力端子がビット線に接続された多数のメモリセルを有し、それらメモリセルはマトリクス状に配置されている。ロウアドレスバッファ５はロウアドレス信号を内部相補アドレス信号に変換し、これをロウプリデコーダ４が解読し、さらにそれをロウデコーダ及びワードドライバ３が解読し、それによって選ばれるワード線を選択レベルに駆動する。カラムアドレスバッファ９はカラムアドレス信号を内部相補アドレス信号に変換し、これをカラムプリデコーダ８が解読し、さらにそれをカラムデコーダ及びドライバ７で解読する。ビット線は、カラムデコーダ及びドライバ７による解読結果にしたがって選択される。この様にして、ロウアドレス信号およびカラムアドレス信号で指定されるメモリセルが選択されることになる。
【０００９】
図１には本発明の第１の実施例として、図１５の半導体メモリにおけるデコーダ回路（３,４,５或いは７,８,９）の詳細な一例が示される。図１において４はソース・カップル論理回路（Source-Coupled-Logic:以下では、ＳＣＬ回路と呼ぶ）、５はダイナミックＮＯＲ論理回路、φ１〜φ３は制御信号（または、クロック信号）、その他は前記図１６の従来回路と同様である。また、ＳＣＬ回路４及びダイナミックＮＯＲ論理回路５の詳細な回路図が図１３に示される。
【００１０】
同図でＳＣＬ回路４の（ａ）は入力用ｎ形トランジスタＭＮ１〜ＭＮｎと参照用ｎ形トランジスタＭＮＢのソースが接続されて、駆動用ｎ形トランジスタＭＮ１１のドレインに接続されている。ＭＮ１〜ＭＮｎのドレインはプルアップ用ｐ形トランジスタＭＰ１と帰還用ｐ形トランジスタＭＰ２のドレインに接続されている。同様にＭＮＢのドレインはプルアップ用ｐ形トランジスタＭＰ３と帰還用ｐ形トランジスタＭＰ４のドレインに接続されている。そして、ＭＮ１１,ＭＰ１,ＭＰ３の各ゲートには制御信号φが入力される。出力部はＯＲ及びＮＯＲで示され、ほぼ同じ遅延時間でＯＲ出力及びＮＯＲ出力が得られる。上記ＭＮＢのゲートはＮＯＲ出力に接続されている。図からＳＣＬ回路４の（ａ）は入力数が多い場合でも、出力部をプルダウンするためのｎ形トランジスタの縦積み段数が２段であることは明らかである。
【００１１】
一方、ＳＣＬ回路４の（ｂ）は（ａ）の構成に比べ、上記出力部ＮＯＲと上記ＭＮ１〜ＭＮｎのドレインとの間にそのソース・ドレイン経路が形成され、そのゲートが上記出力部ＯＲと接続されるｎ形トランジスタＭＮＦ１が追加され、上記出力部ＯＲと上記ＭＮＢのドレインとの間にそのソース・ドレイン経路が形成され、そのゲートが上記出力部ＮＯＲと接続されるｎ形トランジスタＭＮＦ２が追加されている。この構成では、評価期間中の出力データがラッチされること、及び低電位が高電位から約０.２〜０.３Ｖ以上低い電位で低電位に弁別される点が特徴である。従って、入力信号の振幅がフル振幅でなく低振幅でも動作が可能であり、入力信号の伝送時間の短縮が図られる。但しこの場合は、出力をプルダウンするｎ形トランジスタの縦積み段数が３段になる。
【００１２】
また、ダイナミックＮＯＲ論理回路５は従来から知られている回路であり、入力用ｎ形トランジスタＭＮ１〜ＭＮｎのドレインがプルアップ用ｐ形トランジスタＭＰ１のドレインに接続され、ＭＮ１〜ＭＮｎのソースが判定用ｎ形トランジスタＭＮ１１のドレインに接続される。ＭＰ１とＭＮ１１のゲートには制御信号φが入力される。
【００１３】
次に、図１に示されるデコーダ回路の動作を説明する。内部クロックφ１〜φ３が‘Ｌ’の期間はプリチャージ期間で、‘Ｈ’の期間は判定期間とされる。プリチャージ期間中、ＳＣＬ回路４及びダイナミックＮＯＲ論理回路５の出力は‘Ｈ’にプリチャージされる。内部クロックφ１が‘Ｌ’から‘Ｈ’に切り変わり判定期間にされると、アドレス入力Ａ１０〜Ａ１２を受けるアドレスバッファＢＵ内のＳＣＬ回路４の両出力は、アドレス入力Ａ１０〜Ａ１２の電位レベルに基づいて‘Ｈ’から‘Ｌ’及び‘Ｈ’から‘Ｈ’にされ、インバータを介してバッファ出力線ＸＢ１が‘Ｌ’から‘Ｈ’及び‘Ｌ’から‘Ｌ’にされる。そして、バッファ出力ＸＢ１より少し遅れたタイミングで内部クロックφ２がプリデコーダＰＤ内のダイナミックＮＯＲ論理回路５に入力され判定期間にされる。この時、‘Ｌ’のバッファ出力線のみを入力とするダイナミックＮＯＲ論理回路５の出力は‘Ｈ’に保持され（１個）、インバータを介してプリデコーダ出力線ＸＰＤ１の内の１本は‘Ｌ’に保持され選択される。その他のダイナミックＮＯＲ論理回路の出力は‘Ｈ’から‘Ｌ’にされ（７個）、インバータを介してプリデコーダ出力線ＸＰＤ１の内の７本が‘Ｌ’から‘Ｈ’になり非選択にされる。
【００１４】
同様にアドレス入力Ａ２０〜Ａ２２の電位レベルに基づいてプリデコーダ出力線ＸＰＤ２の内の１本が‘Ｌ’に保持され選択される。また、アドレス入力Ａ３０〜Ａ３２の電位レベルに基づいてプリデコーダ出力線ＸＰＤ３の内の１本が‘Ｌ’に保持され選択される。そして、プリデコーダ出力線ＸＰＤ１〜ＸＰＤ３より少し遅れたタイミングで内部クロックφ３がデコーダドライバＤＤ内のＳＣＬ回路４に入力され判定期間にされる。この時、‘Ｌ’のプリデコーダ出力線のみを入力とするＳＣＬ回路４のＯＲ出力が‘Ｈ’から‘Ｌ’にされ（１個）、インバータを介してワード線Ｗ１〜Ｗ５１２の内の１本が‘Ｌ’から‘Ｈ’となり選択される。
【００１５】
以上、前記従来回路の場合、アドレスバッファＢＵが４段のゲートが縦続接続で構成されているのに対し、本実施例の場合は１段少ない３段のゲートで構成される。また、前記従来回路のプリデコーダＰＤ及びデコーダドライバＤＤ内のＮＡＮＤ論理回路２及び３が、出力をプルダウンするｎ形トランジスタの縦積み段数が３段及び４段のＮＡＮＤ論理回路で構成されるのに対し、本実施例の場合は上記縦積み段数が２段（或いは３段）のダイナミックＮＯＲ論理回路およびＳＣＬ回路で構成される。以上によりデコーダ回路の高速化が達成される。尚、本実施例では内部クロックφ２が‘Ｌ’から‘Ｈ’に切り変わり判定期間にされると、ダイナミックＮＯＲ論理回路５の出力は選択の１個のみが‘Ｈ’に保持され、非選択の７個は‘Ｈ’から‘Ｌ’にされる。このため、非選択のダイナミックＮＯＲ論理回路５及びその次段のインバータが動作し電力が消費される。プリデコーダ全体では３セットあるため２１個のダイナミックＮＯＲ論理回路５及びその次段のインバータが動作し電力が消費される（プリチャージ状態に戻る場合もこの２１個が動作する）。また、内部クロックφ３が‘Ｌ’から‘Ｈ’に切り変わり判定期間にされると、ＳＣＬ回路４のＯＲ出力（次段回路へ接続されている側の出力）は選択の１個が‘Ｈ’から‘Ｌ’にされ電力が消費される。また同時に非選択の５１１個のＳＣＬ回路４のＮＯＲ出力（次段回路へ接続されていない側の出力）が‘Ｈ’から‘Ｌ’にされ電力が消費される。すなわち、５１２個全てのＳＣＬ回路が動作せられ（プリチャージ状態に戻る場合も５１２個全てが動作する）、電力が消費される。この様に本実施例は、従来回路の様にＮＡＮＤ論理回路で構成されておらず消費電力は増加する。以下では本実施例より消費電力が低減される実施例について説明する。
【００１６】
図２には本発明の第２の実施例が示される。本実施例は第１の実施例に比べ、プリデコーダＰＤがＳＣＬ回路４と、縦続接続された２段のインバータ１とで構成される点が相違する。前述の第１の実施例では、内部クロックφ２が‘Ｌ’から‘Ｈ’に切り変わり判定期間にされると、全２４個の内の２１個のダイナミックＮＯＲ論理回路５及びその次段のインバータが動作し電力が消費される。これに対し本実施例では、‘Ｌ’のバッファ出力線のみを入力とするＳＣＬ回路４のＯＲ出力（次段回路へ接続されている側の出力）が‘Ｈ’から‘Ｌ’にされ選択になる（１個）。一方、非選択のＳＣＬ回路のＮＯＲ出力（次段回路へ接続されていない側の出力）が‘Ｈ’から‘Ｌ’にされる（７個）が、ＯＲ出力は‘Ｈ’に保持され次段のインバータが動作しない。以上の結果、プリデコーダ全体では全２４個のＳＣＬ回路と６個のインバータが動作するにとどまり、消費電力が低減される。但し第１の実施例に比べ、インバータ１段分の遅延時間が増加される。
【００１７】
図３には本発明の第３の実施例が示される。本実施例は第１の実施例に比べ、内部クロックφ３の代わりにプリデコーダ出力ＸＰＤ３を利用する点が相違する。前述の第１の実施例では、内部クロックφ３が‘Ｌ’から‘Ｈ’に切り変わり判定期間にされると、５１２個全てのＳＣＬ回路４が動作せられる（プリチャージ状態に戻る場合も５１２個全てが動作する）。これに対し本実施例では、プリデコーダ出力ＸＰＤ３（８本中１本が選択され‘Ｌ’から‘Ｈ’に切り変わり判定期間が生じる）を利用するため、動作せられるＳＣＬ回路が１／８に低減され（５１２／８＝６４個）、消費電力が低減される。尚、プリデコーダ出力ＸＰＤ１及びＸＰＤ２は非選択時は‘Ｌ’から‘Ｈ’に切り変わるが、ＸＰＤ３は選択時に‘Ｌ’から‘Ｈ’に切り変わる必要がある。この様に極性が相違するため、ＸＰＤ３用のプリデコーダＰＤはＳＣＬ回路４とインバータ１で構成される。従って、‘Ｌ’のバッファ出力線のみを入力とするプリデコーダのＳＣＬ回路４のＯＲ出力が‘Ｈ’から‘Ｌ’にされ選択になり（１個）、インバータを介してプリデコーダ出力線ＸＰＤ３の内の１本が‘Ｌ’から‘Ｈ’にされ選択される。また本実施例では、内部クロックφ３が不要であるため内部クロック発生回路が簡単化される。またプリデコーダ出力ＸＰＤ３は、ＸＰＤ１及びＸＰＤ２より少し遅れたタイミングで入力される必要があるが、これはＸＰＤ３を駆動するプリデコーダの負荷駆動能力を少し弱くすることで対応できる。
【００１８】
図４には本発明の第４の実施例が示される。本実施例は第３の実施例に比べ、プリデコーダ出力ＸＰＤ１及びＸＰＤ２を発生するプリデコーダＰＤの構成のみが相違する。本実施例では、第２の実施例で説明のプリデコーダＰＤを用いており第３の実施例に比べ、さらに消費電力が低減される。
【００１９】
図５には本発明の第５の実施例が示される。本実施例は第３の実施例に比べ、プリデコーダ出力ＸＰＤ３を発生するプリデコーダＰＤの内部クロックφ２の代わりにバッファ出力ＸＢ３が利用される点が相違する。第３の実施例では、内部クロックφ２が‘Ｌ’から‘Ｈ’に切り変わり判定期間にされると、バッファ出力ＸＢ３に基づき選択されるプリデコーダ内のＳＣＬ回路４のＯＲ出力（次段回路へ接続されている側の出力）が‘Ｈ’から‘Ｌ’にされ電力が消費され、同時に非選択のＳＣＬ回路４のＮＯＲ出力（次段回路へ接続されていない側の出力）が‘Ｈ’から‘Ｌ’にされ電力が消費される（プリチャージ状態に戻る場合も全８個のＳＣＬ回路が動作する）。これに対し本実施例では、アドレス入力Ａ３２の電位に基づいて発生されるバッファ出力ＸＢ３（２本中１本が選択され‘Ｌ’から‘Ｈ’に切り変わり判定期間が生じる）を利用するため、動作せられるＳＣＬ回路が１／２に低減され（８／２＝４個）、消費電力が低減される。
【００２０】
図６には本発明の第６の実施例が示される。本実施例は第５の実施例に比べ、プリデコーダ出力ＸＰＤ１及びＸＰＤ２を発生するプリデコーダＰＤの構成が相違する。本実施例では第２の実施例で説明のプリデコーダＰＤが用いられる。従って、第２の実施例で説明の様に消費電力が低減される効果がある。さらに、アドレス入力Ａ１２及びＡ２２の電位に基づいて発生されるバッファ出力ＸＢ１及びＸＢ２（各々２本中１本が選択され‘Ｌ’から‘Ｈ’に切り変わり判定期間が生じる）が内部クロックφ２の代わりに利用される構成のため、動作せられるＳＣＬ回路が各々１／２に低減され（各々８／２＝４個）、第５の実施例よりさらに消費電力が低減される。また本実施例では、内部クロックφ２及びφ３が不要であるため内部クロック発生回路が簡単化される。但し第５の実施例に比べ、インバータ１段分の遅延時間が増加される。
【００２１】
図７には本発明の第７の実施例が示される。本実施例は第５の実施例に比べ、デコーダドライバＤＤにＳＣＬ回路４の代わりに制御信号端子を２つ有するＳＣＬ回路６が使用される点が相違する。そして該制御信号端子には、プリデコーダ出力線ＸＰＤ２及びＸＰＤ３が接続され、前述の様にＸＰＤ１用のプリデコーダと選択レベルの極性が相違する形式のプリデコーダで駆動されている。ＳＣＬ回路６の詳細な回路図が図１４に示される。同図からＳＣＬ回路６は、図１３のＳＣＬ回路４（ａ）に駆動用ｎ形トランジスタＭＮ１２とプルアップ用ｐ形トランジスタＭＰ５及びＭＰ６が追加され、制御信号φ１及びφ２の２つを有する構成であることが明らかである。この様に本実施例では、プリデコーダ出力ＸＰＤ２及びＸＰＤ３（各々８本中１本が選択され‘Ｌ’から‘Ｈ’に切り変わり判定期間が生じる）を制御信号として利用する。このため、ＸＰＤ２及びＸＰＤ３が共に‘Ｈ’である信号を受けることにより動作せられるＳＣＬ回路６の数が１／６４に低減され（５１２／６４＝８個）、消費電力が低減される。尚、ＳＣＬ回路６の様に制御信号端子を２つ（２つ以上も含む）有する構成は、図１３のＳＣＬ回路４（ｂ）の回路にも適用されることは明らかである。
【００２２】
図８には本発明の第８の実施例が示される。本実施例は第７の実施例に比べ、プリデコーダ出力ＸＰＤ１を発生するプリデコーダＰＤの構成のみが相違する。本実施例では、第２の実施例で説明のプリデコーダＰＤを用いており第７の実施例に比べ、さらに消費電力が低減される。また、内部クロックφ２及びφ３が不要であるため内部クロック発生回路が簡単化される。
【００２３】
図９には本発明の第９の実施例が示される。本実施例は、全プリデコーダがＳＣＬ回路４とインバータ１で構成されるプリデコーダＰＤで構成され、ＳＣＬ回路４の制御信号にバッファ出力が利用される。また、デコーダドライバＤＤがプリデコーダ出力を受けるＮＡＮＤ論理回路２と、その出力とプリデコーダ出力を受ける論理回路７と、論理回路７の出力を受ける複数のインバータ１で構成される。論理回路７は図１４に示される様に各々のプリデコーダ出力を受ける複数のインバータで構成され、該インバータのｎ形トランジスタのソースが共通接続され、ＮＡＮＤ論理回路２の出力に接続される。すなわち該デコーダドライバＤＤは、図１７に示されるダイナミックＮＡＮＤ論理回路３を構成するインバータ（ＭＰ１１,ＭＮ１１）を複数個有する構成である。本実施例は第６及び第８の実施例と同様、内部クロックφ２及びφ３が不要であるため内部クロック発生回路が簡単化される。また第６及び第８の実施例では、プリデコーダＰＤがＳＣＬ回路４と２段のインバータ１で構成されるのに対し、本実施例ではＳＣＬ回路４と１段のインバータ１で構成される。このため第６及び第８の実施例よりプリデコーダが高速化される。
【００２４】
図１０には本発明の第１０の実施例が示される。本実施例は第９の実施例に比べ、デコーダドライバＤＤ内のＮＡＮＤ論理回路２がＳＣＬ回路４に置き代えられている点が相違する。このＳＣＬ回路４はプリデコーダ出力ＸＰＤ３が‘Ｈ’、プリデコーダ出力ＸＰＤ２が逆極性の‘Ｌ’で選択される。このためＸＰＤ２用のプリデコーダは、ＸＰＤ３用のプリデコーダよりインバータが１段多い形で構成される。ワード線数が多い場合、デコーダドライバ内のＳＣＬ回路４の入力（ＸＰＤ２に対応する入力）数が多い構成にすることにより、ＳＣＬ回路４を用いることによる高速化の効果がより顕著に現れる。尚、ＸＰＤ２用のプリデコーダは、第１及び第５の実施例に示されるＸＰＤ２用のプリデコーダでも構成できることは明らかである。
【００２５】
図１１には本発明の第１１の実施例が示される。デコーダ回路は、高速サイクルでの動作が可能であるためには出力信号（バッファ出力、プリデコーダ出力、ワード線出力）のパルス幅が小さい必要がある。このため本実施例では第９の実施例を例に、上記出力信号のパルス幅を小さくする回路が設けられる。すなわち、アドレス信号Ａ３２用のアドレスバッファＢＵが、ＳＣＬ回路４の相補出力（ＯＲ及びＮＯＲ）と、クロック信号φ１が遅延回路ＤＬＹを経由後の信号Ｓ１とをＮＯＲ論理回路８で受ける形式で構成される。図１４に示される様に、ＮＯＲ論理回路８は一般的な回路であり、遅延回路ＤＬＹはインバータが偶数個で構成される。図１２の動作波形から所望のパルス幅は、遅延回路ＤＬＹの遅延時間ｔｄで制御されることは明らかである。同様にプリデコーダ回路ＰＤ及びデコーダドライバ回路ＤＤも、ＮＯＲ論理回路８と遅延回路ＤＬＹが追加されて構成される。尚、デコーダドライバ回路内のＤＬＹは極性の関係上、インバータが奇数個で構成される。また、図１１では上記出力信号のパルス幅を小さくする回路が、簡単化のためにアドレスバッファ回路及びプリデコーダ回路の一部に適用される例が示される。しかし、全てのアドレスバッファ回路及びプリデコーダ回路に適用される場合も問題ないことは明らかである。
【００２６】
図１８には本実施例に用いられるバッファ回路ＢＵの一例が示される。ＢＵはバッファ回路、Ａ１０はアドレス信号、１はインバータ、５は図１３に示されるダイナミックＮＯＲ論理回路、φ１はクロック信号、ＸＢ１はバッファ出力線である。この場合、例えば図１の第１の実施例に示されるバッファ回路ＢＵに比べ、縦続接続されるゲート段数が１段増加するが同じ論理結果が得られる。また、５のダイナミックＮＯＲ論理回路を用いることにより、それより後段のインバータの立上がり時間（或は立下がり時間）を優先的に高速化することが可能になる。このため従来回路に示されるバッファ回路より、遅延時間が短縮される。
【００２７】
【発明の効果】
本発明によれば、例えば半導体メモリのワード線およびビット線を選択するために用いられるデコーダ回路の消費電力が低減される。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例である半導体メモリに含まれるデコーダ回路の第１の実施例を示す論理図。
【図２】デコーダ回路の第２の実施例を示す論理図。
【図３】デコーダ回路の第３の実施例を示す論理図。
【図４】デコーダ回路の第４の実施例を示す論理図。
【図５】デコーダ回路の第５の実施例を示す論理図。
【図６】デコーダ回路の第６の実施例を示す論理図。
【図７】デコーダ回路の第７の実施例を示す論理図。
【図８】デコーダ回路の第８の実施例を示す論理図。
【図９】デコーダ回路の第９の実施例を示す論理図。
【図１０】デコーダ回路の第１０の実施例を示す論理図。
【図１１】デコーダ回路の第１１の実施例を示す論理図。
【図１２】図１１のアドレスバッファ回路の動作を示す波形図。
【図１３】実施例に用いられている論理回路の一例を示す回路図。
【図１４】実施例に用いられている論理回路の別の例を示す回路図。
【図１５】本発明に係る半導体集積回路の一例である半導体メモリを全体的に示すブロック図。
【図１６】従来のデコーダ回路の一例を示す論理図。
【図１７】従来のデコーダ回路に用いられる論理回路の一例を示す回路図。
【図１８】実施例に用いられているバッファ回路の一例を示す回路図。
【符号の説明】
ＢＵ…アドレスバッファ、ＰＤ…プリデコーダ、ＤＤ…デコーダドライバ、
φ１〜φ３…制御信号、Ｗ１〜Ｗ５１２…ワード線、４…ＳＣＬ回路、
５…ダイナミックＮＯＲ回路。

Claims (9)

1. 複数のバッファ回路と、前記複数のバッファ回路の出力信号に基づき解読される複数の第１デコーダとを備え、
   前記バッファ回路は、その制御端子に入力される制御信号の極性に応じてプリチャージ及び判定動作に制御され、その入力端子に入力される入力信号に基づき、その真及び相補信号が出力される第１半導体論理回路を有し、
   前記第１デコーダは、その制御端子に入力される制御信号の極性に応じてプリチャージ及び判定動作に制御され、その複数の入力端子に入力される入力信号に基づき、その出力信号が出力される第２半導体論理回路を有し、
   前記複数の第１デコーダは、該第２半導体論理回路の制御端子に前記複数のバッファ回路のうちのいずれかのバッファ回路の真の出力信号が入力される組と相補出力信号が入力される組とから成り、他のバッファ回路の出力信号が該第２半導体論理回路の入力端子に入力されることを特徴とする半導体集積回路。
2. 複数の第１デコーダと、複数の第１デコーダ出力線群と、前記複数の第１デコーダ出力線群に接続される複数の第２デコーダとを備え、
   前記複数の第１デコーダ出力線群の各々は、前記複数の第１デコーダのうちの対応する第１デコーダ群の出力信号により、その属するいずれかひとつの第１デコーダ出力線が選択され、
   前記第２デコーダは、その制御端子に入力される制御信号の極性に応じてプリチャージ及び判定動作に制御され、その複数の入力端子に入力される入力信号に基づき、その出力信号が出力される第３半導体論理回路を有し、
   前記複数の第２デコーダは、該第３半導体論理回路の制御端子に前記複数の第１デコーダ出力線群のうちのいずれかの第１デコーダ出力線群に属する第１デコーダ出力線が各々接続される組から成り、他の第１デコーダ出力線群に属する第１デコーダ出力線が該第３半導体論理回路の入力端子に接続されることを特徴とする半導体集積回路。
3. 請求項２において、
   複数のバッファ回路を備え、
   前記バッファ回路は、その制御端子に入力される制御信号の極性に応じてプリチャージ及び判定動作に制御され、その入力端子に入力される入力信号に基づき、その真及び相補信号が出力される第１半導体論理回路を有し、
   前記第１デコーダは、その制御端子に入力される制御信号の極性に応じてプリチャージ及び判定動作に制御され、その複数の入力端子に入力される入力信号に基づき、その出力信号が出力される第２半導体論理回路を有し、
   前記第１デコーダ出力線群に対応する第１デコーダ群は、該第２半導体論理回路の制御端子に前記複数のバッファ回路のうちのいずれかのバッファ回路の真の出力信号が入力される組と相補出力信号が入力される組とから成り、他のバッファ回路の出力信号が該第２半導体論理回路の入力端子に入力されることを特徴とする半導体集積回路。
4. 請求項１または３において、
   前記第１半導体論理回路の制御端子に入力される制御信号に基づき発生される第１リセット信号により、前記複数のバッファ回路のうち、その出力信号が前記第２半導体論理回路の制御端子に入力されるバッファ回路の出力信号のパルス幅を短縮する回路を有する半導体集積回路。
5. 請求項３において、
   上記第１乃至第３半導体論理回路のいずれかが、該入力端子に低振幅の入力信号が入力される半導体集積回路。
6. 請求項１または３において、
   前記第１半導体論理回路または前記第２半導体論理回路は、
   第１の電源端子と第１の結節点との間に設けられ、その制御端子に入力される制御信号で制御される第１の負荷と、
   前記第１の電源端子と第２の結節点との間に設けられ、その制御端子に入力される制御信号で制御される第２の負荷と、
   前記第１の結節点と第３の結節点との間に設けられ、その入力端子に入力される入力信号に応じて前記第１の結節点と前記第３の結節点とを電気的に接続する入力用論理回路と、
   ソース・ドレイン経路が前記第２の結節点と前記第３の結節点との間に設けられ、ゲートが前記第１の結節点に接続される参照用電界効果トランジスタと、
   前記第３の結節点と第２の電源端子との間に設けられ、その制御端子に入力される制御信号で制御される活性化回路とを有する半導体集積回路。
7. 請求項６において、
   上記第1半導体論理回路または前記第２半導体論理回路は、
   ソース・ドレイン経路が前記第１の結節点と前記入力用論理回路との間に設けられ、ゲートが前記第２の結節点に接続される第１の帰還用電界効果トランジスタと、
   ソース・ドレイン経路が前記第２の結節点と前記参照用電界効果トランジスタとの間に設けられ、ゲートが前記第１の結節点に接続される第２の帰還用電界効果トランジスタとを有する半導体集積回路。
8. 請求項２または３において、
   前記第３半導体論理回路は、
   第１の電源端子と第１の結節点との間に設けられ、その制御端子に入力される制御信号で制御される第１の負荷と、
   前記第１の電源端子と第２の結節点との間に設けられ、その制御端子に入力される制御信号で制御される第２の負荷と、
   前記第１の結節点と第３の結節点との間に設けられ、その入力端子に入力される入力信号に応じて前記第１の結節点と前記第３の結節点とを電気的に接続する入力用論理回路と、
   ソース・ドレイン経路が前記第２の結節点と前記第３の結節点との間に設けられ、ゲートが前記第１の結節点に接続される参照用電界効果トランジスタと、
   前記第３の結節点と第２の電源端子との間に設けられ、その制御端子に入力される制御信号で制御される活性化回路とを有する半導体集積回路。
9. 請求項８において、
   上記第３半導体論理回路は、
   ソース・ドレイン経路が前記第１の結節点と前記入力用論理回路との間に設けられ、ゲートが前記第２の結節点に接続される第１の帰還用電界効果トランジスタと、
   ソース・ドレイン経路が前記第２の結節点と前記参照用電界効果トランジスタとの間に設けられ、ゲートが前記第１の結節点に接続される第２の帰還用電界効果トランジスタとを有する半導体集積回路。

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