JP3192010B2

JP3192010B2 - デコード回路

Info

Publication number: JP3192010B2
Application number: JP31816192A
Authority: JP
Inventors: 博昭南部; 紀之本間; 一男金谷; 陽治出井; 賢一大畠; 武志楠
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-11-27
Filing date: 1992-11-27
Publication date: 2001-07-23
Anticipated expiration: 2016-07-23
Also published as: US5448527A; JPH06168592A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデコード回路に関し、特
に半導体メモリの低電源電圧化に好適なデコード回路に
関する。

【０００２】

【従来の技術】現在、中・大形計算機の高速キャッシュ
メモリには主としてバイポーラメモリまたはＢｉＣＭＯ
Ｓメモリが使用されている。バイポーラメモリまたはＢ
ｉＣＭＯＳメモリは多少消費電力が大きいものの、極め
て高速であるという特徴を持っている。一方、近年、素
子寸法の微細化に伴い、素子耐圧が低下してきているた
め、これらバイポーラメモリまたはＢｉＣＭＯＳメモリ
においても低電源電圧化が必須になってきている。従来
から、バイポーラメモリまたはＢｉＣＭＯＳメモリの高
速化に適するデコード回路として、例えば、”ＢｉＣＭ
ＯＳ技術による大容量・高速ＳＲＡＭの構成法”（電子
情報通信学会論文誌ＣＶｏｌ．Ｊ７０−ＣＮｏ．６
ｐｐ．７８３−７９０１９８７年６月）と題する論
文に記載のデコード回路がある。本デコード回路はシリ
ーズゲート回路を用いることにより回路段数を低減し高
速化を図っている。しかし、本デコード回路はシリーズ
ゲート回路を用いているため、低電源電圧化が困難であ
った。

【０００３】

【発明が解決しようとする課題】図３は本発明に先立っ
て本発明者等によって検討された回路図であり、バイポ
ーラメモリまたはＢｉＣＭＯＳメモリの高速化に適する
デコード回路を示している。この図３の回路は、入力バ
ッファＩＢ１、ＩＢ２、デコード回路ＤＥＣから構成さ
れている。また、本図でＩＮ１、ＩＮ２は入力、ＯＵＴ
１〜ＯＵＴ４は出力であり、下記の表１は入力ＩＮ１、
ＩＮ２と出力ＯＵＴ１〜ＯＵＴ４の関係を示すものであ
る。

【０００４】

【表１】

【０００５】このように図３の回路は入力ＩＮ１、ＩＮ
２に対応して、出力ＯＵＴ１〜ＯＵＴ４のいずれか一つ
をＬレベルにする。以下では、この様なデコード回路を
Ｌデコード回路と呼ぶ。本発明者らは、この図３に示し
たデコード回路を詳細に検討した結果、本デコード回路
はバイポーラトランジスタＱ１（またはＱ２）、Ｑ３を
直列に接続したシリーズゲート回路を用いているため、
低電源電圧化が困難であることを見出した。以下、この
ことを説明する。今、本デコード回路の出力の信号振幅
をＶ_OUT［Ｖ］とすると、Ｑ１のコレクタ電位のハイレ
ベル出力Ｈとローレベル出力Ｌは、それぞれ０［Ｖ］と
−Ｖ_OUT［Ｖ］となる。Ｑ１を非飽和で動作させるに
は、Ｑ１のベース電位を常にＱ１のコレクタ電位より低
くしなければならないので、Ｑ１のベース電位は−Ｖ
_OUTより低電位にしなければならない。従って、Ｑ１の
エミッタ電位は−Ｖ_OUT−Ｖ_BEより低電位にしなければ
ならない（ここで、Ｖ_BEはバイポーラトランジスタのベ
ース・エミッタ間電圧）。さらに、Ｑ３を非飽和で動作
させるには、Ｑ３のベース電位を常にＱ３のコレクタ電
位より低くしなければならないので、Ｑ３のベース電位
は−Ｖ_OUT−Ｖ_BEより低電位にしなければならない。従
って、Ｑ３のエミッタ電位は−Ｖ_OUT−２×Ｖ_BEより低
電位にしなければならない。ここで、電流源Ｉ₁の動作
電圧をＶ_Iとすると、電源電位Ｖ_EEは、−Ｖ_OUT−２×Ｖ
_BE−Ｖ_Iより低電位でなければならない。換言すると、
電源電圧｜_VEE｜は、Ｖ_OUT＋２×Ｖ_BE＋Ｖ_I以下には低
電圧化できない。従って、本デコード回路を使用したバ
イポーラメモリまたはＢｉＣＭＯＳメモリの電源電圧
も、Ｖ_OUT＋２×Ｖ_BE＋Ｖ_I以下には低電圧化できない。
従って本発明の目的とするところは、低電源電圧化が図
れるデコード回路を提案し、バイポーラメモリまたはＢ
ｉＣＭＯＳメモリの電源電圧を低電圧化することにあ
る。

【０００６】

【課題を解決するための手段】上記目的は、デコード回
路を第１の負荷素子および第２の負荷素子と、電流源
と、入力信号の肯定または否定あるいは複数の入力信号
の論理積または論理和を取った第１の論理信号に応じて
上記電流源の電流を上記第１の負荷素子または第２の負
荷素子に選択的に流す第１のスイッチと、入力信号の肯
定または否定あるいは複数の入力信号の論理積または論
理和を取った第２の論理信号に応じて、上記電流源の電
流が、第１の論理信号によらず強制的に上記第１の負荷
素子または第２の負荷素子に流れるのを禁止する第２の
スイッチとを含んで構成される回路ブロックを複数個設
け、各回路ブロックの第１の負荷素子と第１のスイッチ
との接続点及び第２の負荷素子と第１のスイッチとの接
続点から出力信号を取り出すように構成することにより
達成される。あるいは、デコード回路を、コレクタに第
１の負荷素子が接続され、ベースに入力信号の肯定また
は否定あるいは複数の入力信号の論理積または論理和を
取った第１の論理信号が入力される第１のバイポーラト
ランジスタと、コレクタに第２の負荷素子が接続され、
ベースに入力信号の肯定または否定あるいは複数の入力
信号の論理積または論理和を取った第２の論理信号が入
力され、エミッタに第１のバイポーラトランジスタのエ
ミッタが接続される第２のバイポーラトランジスタと、
コレクタに定電圧が印加され、ベースに入力信号の肯定
または否定あるいは複数の入力信号の論理積または論理
和を取った第３の論理信号が入力され、エミッタに第１
のバイポーラトランジスタのエミッタが接続される第３
のバイポーラトランジスタと、上記第１、第２及び第３
のバイポーラトランジスタのエミッタに共通に接続され
た電流源とを含んで構成される回路ブロックを複数個設
け、各回路ブロックの第１及び第２のバイポーラトラン
ジスタのコレクタから出力信号を取り出すように構成す
ることにより達成される。

【０００７】

【作用】デコード回路を上記のように構成すると、シリ
ーズゲート回路を用いることなくデコード回路を構成で
きるので、低電源電圧化を図ることができる。以下この
ことを説明する。今、本発明のデコード回路の出力の信
号振幅をＶ_OUT［Ｖ］とすると、第１（または第２）の
バイポーラトランジスタ（以下Ｑ₁）のコレクタ電位
は、出力Ｈ、Ｌに応じて、０［Ｖ］または−Ｖ
_OUT［Ｖ］となる。Ｑ₁を非飽和で動作させるには、Ｑ₁
のベース電位を常にＱ₁のコレクタ電位より低くしなけ
ればならないので、Ｑ₁のベース電位は−Ｖ_OUTより低電
位にしなければならない。従って、Ｑ₁のエミッタ電位
は−Ｖ_OUT−Ｖ_BEより低電位にしなければならない（こ
こで、Ｖ_BEはバイポーラトランジスタのベース・エミッ
タ間電圧）。さらに、第３のバイポーラトランジスタ
（以下Ｑ₃）を非飽和で動作させるには、Ｑ₃のベース電
位を常にＱ₃のコレクタ電位より低くしなければならな
いので、Ｑ₃のベース電位は上記定電圧（今、これを０
［Ｖ］とする。）より低電位にしなければならない。従
って、Ｑ₃のエミッタ電位は−Ｖ_BEより低電位にしなけ
ればならない。ここで、本デコード回路では、Ｑ₁とＱ₃
のエミッタが共通に接続されているので、Ｑ₁とＱ₃のエ
ミッタ電位を−Ｖ_OUT−Ｖ_BEより低電位にすれば十分で
あることがわかる。ここで、電流源Ｉ₁の動作電圧をＶ_I
とすると、電源電位Ｖ_EEは、−Ｖ_OUT−Ｖ_BE−Ｖ_Iより低
電位でなければならない。換言すると、電源電圧｜Ｖ_EE
｜は、Ｖ_OUT＋Ｖ_BE＋Ｖ_I以下にはできない。ここで着目
すべき点は、図３のデコード回路では、電源電圧｜Ｖ_EE
｜をＶ_OUT＋２×Ｖ_BE＋Ｖ_I以下には低電圧化できなかっ
たのに対し、本発明のデコード回路では、電源電圧｜Ｖ
_EE｜を、Ｖ_OUT＋Ｖ_BE＋Ｖ_Iまで低電圧化できる点であ
る。すなわち、本発明により、電源電圧をＶ_BE（通常
０．８Ｖ程度）だけ低電圧化できる。

【０００８】

【実施例】図１は、本発明の基本概念を示す回路図であ
る。本図でＩＮ１、ＩＮ２は入力、ＯＵＴ１〜ＯＵＴ４
は出力、また、ＩＢ１、ＩＢ２は入力バッファである。
本図では本発明に従い、デコード回路ＤＥＣを、第１の
負荷素子Ｒ₁および第２の負荷素子Ｒ₂と、電流源Ｉ
₁と、入力信号の肯定を取った第１の論理信号に応じて
上記電流源Ｉ₁の電流を上記第１の負荷素子Ｒ₁または第
２の負荷素子Ｒ₂に選択的に流す第１のスイッチＳＷ
₁と、入力信号の肯定を取った第２の論理信号に応じ
て、上記電流源Ｉ₁の電流が、第１の論理信号によらず
強制的に上記第１の負荷素子Ｒ₁または第２の負荷素子
Ｒ₂に流れるのを禁止する第２のスイッチＳＷ₂とを含ん
で構成される回路ブロックを複数個（２個）設け、各回
路ブロックの第１の負荷素子Ｒ₁と第１のスイッチＳＷ₁
との接続点及び第２の負荷素子Ｒ₁と第１のスイッチＳ
Ｗ₁との接続点から出力信号ＯＵＴ１〜ＯＵＴ４を取り
出すように構成している。本図で着目すべき点は、本図
のデコード回路では、回路ブロック内の２個のスイッチ
（ＳＷ１、ＳＷ２）を直列に接続していない点である。
このようにデコード回路を構成すると、バイポーラトラ
ンジスタを直列に接続したシリーズゲート回路を用いず
にデコード回路を構成できるので、前述したように、デ
コード回路の電源電圧を低電圧化できる。従って、バイ
ポーラメモリまたはＢｉＣＭＯＳメモリの電源電圧を低
電圧化することができる。

【０００９】図２は、本発明の第１の実施例を示す回路
図である。本図でＩＮ₁、ＩＮ₂は入力、ＯＵＴ１〜ＯＵ
Ｔ４は出力、また、ＩＢ１、ＩＢ２は入力バッファであ
る。本例では本発明に従い、デコード回路ＤＥＣを、コ
レクタに第１の負荷素子Ｒ₁が接続され、ベ−スに入力
信号ＩＮ１の否定信号が入力される第１のバイポーラト
ランジスタＱ₁と、コレクタに第２の負荷素子Ｒ₂が接続
され、ベ−スに入力信号ＩＮ₁の肯定信号が入力され、
エミッタに第１のバイポーラトランジスタＱ₁のエミッ
タが接続される第２のバイポーラトランジスタＱ₂と、
コレクタに一定の電源電圧０Ｖが印加され、ベ−スに入
力信号ＩＮ₂の肯定または否定信号が入力され、エミッ
タに第１のバイポーラトランジスタＱ₁のエミッタが接
続される第３のバイポーラトランジスタＱ₃と、上記第
１、第２及び第３のバイポーラトランジスタＱ₁、Ｑ₂、
Ｑ₃のエミッタに共通に接続された電流源Ｉ₁とで構成さ
れる回路ブロックを複数個（２個）設け、各回路ブロッ
クの第１及び第２のバイポーラトランジスタＱ₁、Ｑ₂の
コレクタから出力信号ＯＵＴ₁〜ＯＵＴ₄を取り出すよう
に構成している。図２の下にはこの回路の各部の信号レ
ベルの一例を示してあり、Ｑ₁、Ｑ₂のベースに入力する
信号Ｓ₁、Ｓ₂と、Ｑ₃のベースに入力する信号Ｓ₃のレベ
ル関係を示している。ここで、特徴的なことは、Ｓ₃の
ＨレベルがＳ₁、Ｓ₂のＨレベルより高いレベルになって
いる点である。このようにレベルを設定すると、図２の
回路の入力と出力の関係は、図３の回路の入力と出力の
関係と同様、表１のようになる。すなわち、図２の回路
は入力ＩＮ₁、ＩＮ₂に対応して、出力ＯＵＴ₁〜ＯＵＴ₄
のいずれか一つをＬレベルにするＬデコード回路であ
る。本例で着目すべき点は、本例のデコード回路が、図
３とは異なり、バイポーラトランジスタＱ₁（または
Ｑ₂）とＱ₃を直列に接続したシリーズゲート回路を用い
ていない点である。このようにデコード回路を構成する
と、前述したように、デコード回路の電源電圧を図３よ
りＶ_BE（通常０．８Ｖ程度）だけ低電圧化できる。従っ
て、バイポーラメモリまたはＢｉＣＭＯＳメモリの電源
電圧を低電圧化することができる。

【００１０】図４は、本発明の第２の実施例を示す回路
図である。本図でＩＮ₁、ＩＮ₂は入力、ＯＵＴ₁〜ＯＵ
Ｔ₄は出力、また、ＩＢ₁、ＩＢ₂は入力バッファであ
る。本例では、デコード回路ＤＥＣを、コレクタに第１
の負荷素子Ｒ₁が接続され、ベ−スに入力信号ＩＮ₁の肯
定信号が入力される第１のバイポーラトランジスタＱ₁
と、コレクタに第２の負荷素子Ｒ₂が接続され、ベ−ス
に入力信号ＩＮ₁の否定信号が入力され、エミッタに第
１のバイポーラトランジスタＱ₁のエミッタが接続され
る第２のバイポーラトランジスタＱ₂と、コレクタに一
定の電源電圧Ｖ_Eが印加され、ベ−スに入力信号ＩＮ₂の
肯定または否定信号が入力され、エミッタに第１のバイ
ポーラトランジスタＱ₁のエミッタが接続される第３の
バイポーラトランジスタＱ₃と、上記第１、第２及び第
３のバイポーラトランジスタＱ₁、Ｑ₂、Ｑ₃のエミッタ
に共通に接続された電流源Ｉ₁とで構成される回路ブロ
ックを複数個（２個）設け、各回路ブロックの第１及び
第２のバイポーラトランジスタＱ₁、Ｑ₂のコレクタから
出力信号ＯＵＴ₁〜ＯＵＴ₄を取り出すように構成してい
る。図４の下には図４の回路の各部の信号レベルの一例
を示してあり、Ｑ₁、Ｑ₂のベースに入力する信号Ｓ₁、
Ｓ₂と、Ｑ₃のベースに入力する信号Ｓ₃のレベル関係を
示している。ここで、特徴的なことは、Ｓ₃のＬレベル
がＳ₁、Ｓ₂のＬレベルより低いレベルになっている点で
ある。下記の表２は、図４の入力ＩＮ₁、ＩＮ₂と出力Ｏ
ＵＴ₁〜ＯＵＴ₄の関係を示すものである。

【００１１】

【表２】

【００１２】すなわち、図４の回路は入力ＩＮ₁、ＩＮ₂
に対応して、出力ＯＵＴ₁〜ＯＵＴ₄のいずれか一つをＨ
レベルにする。以下では、この様なデコード回路をＨデ
コード回路と呼ぶ。本例で着目すべき点は、本例のデコ
ード回路が、図３とは異なり、バイポーラトランジスタ
Ｑ₁（またはＱ₂）とＱ₃を直列に接続したシリーズゲー
ト回路を用いていない点である。このようにデコード回
路を構成すると、前述したように、デコード回路の電源
電圧を図３よりＶ_BE（通常０．８Ｖ程度）だけ低電圧化
できる。従って、バイポーラメモリまたはＢｉＣＭＯＳ
メモリの電源電圧を低電圧化することができる。

【００１３】図５は本発明の第３の実施例を示す回路図
で、ＤＥＣがデコード回路、ＩＢ₁〜ＩＢ₄は入力バッフ
ァ、ＩＮ₁〜ＩＮ₄は入力、ＯＵＴ₁〜ＯＵＴ₁₆は出力で
ある。また、ＡＧは入力信号の論理積をとるアンド・ゲ
ート、ＯＧは入力信号の論理和をとるオア・ゲートであ
る。これらゲートの代わりに、複数のｐｎｐバイポーラ
トランジスタのエミッタを共通に接続したワイアドアン
ドで論理積を、また、複数のｎｐｎバイポーラトランジ
スタのエミッタを共通に接続したワイアドオアで論理和
を行うと、上記ゲートが不要になり、その分高集積化が
図れる。また、デコード回路内のＤＲは負荷駆動回路で
あり、このようにデコード回路の出力段に負荷駆動回路
を設けると、デコード回路の負荷駆動能力を大きくする
ことができる。下記の表３は、図５の回路の入力ＩＮ₁
〜ＩＮ₄と出力ＯＵＴ₁〜ＯＵＴ₁₆の関係を示すものであ
る。

【００１４】

【表３】

【００１５】ただし、図５の本実施例では、負荷駆動回
路が負荷駆動回路への入力信号の肯定信号を出力する回
路である場合の入力と出力の関係を示しており、負荷駆
動回路が入力信号の否定信号を出力する回路である場合
は、出力ＯＵＴ１〜ＯＵＴ１６のレベルはＨとＬが入れ
替わることは明らかである。従って、図５の回路で、負
荷駆動回路が入力信号の肯定信号を出力する回路である
場合は、入力ＩＮ１〜ＩＮ４に対応して、出力ＯＵＴ１
〜ＯＵＴ１６のいずれか一つをＬレベルにするＬデコー
ド回路であり、負荷駆動回路が入力信号の否定信号を出
力する回路である場合はＨデコード回路である。本例で
着目すべき点は、本例のデコード回路がシリーズゲート
回路を用いていない点である。このようにデコード回路
を構成すると、デコード回路の電源電圧を低電圧化でき
る。従って、バイポーラメモリまたはＢｉＣＭＯＳメモ
リの電源電圧を低電圧化することができる。

【００１６】図６は本発明の第４の実施例を示す回路図
であり、ＤＥＣはデコード回路、ＩＢ₁〜ＩＢ₄は入力バ
ッファ、ＩＮ₁〜ＩＮ₄は入力、ＯＵＴ₁〜ＯＵＴ₁₆は出
力である。また、ＡＧは入力信号の論理積をとるアンド
・ゲート、ＯＧは入力信号の論理和をとるオア・ゲート
である。これらゲートの代わりに、複数のｐｎｐバイポ
ーラトランジスタのエミッタを共通に接続したワイアド
アンドで論理積を、また、複数のｎｐｎバイポーラトラ
ンジスタのエミッタを共通に接続したワイアドオアで論
理和を行うと、上記ゲートが不要になり、その分高集積
化が図れる。また、デコード回路内のＤＲは負荷駆動回
路であり、このようにデコード回路の出力段に負荷駆動
回路を設けると、デコード回路の負荷駆動能力を大きく
することができる。下記の表４は図６の回路の入力ＩＮ
₁〜ＩＮ₄と出力ＯＵＴ₁〜ＯＵＴ₁₆の関係を示すもので
ある。

【００１７】

【表４】

【００１８】ただし、本実施例では、負荷駆動回路が負
荷駆動回路への入力信号の肯定信号を出力する回路であ
る場合の入力と出力の関係を示しており、負荷駆動回路
が入力信号の否定信号を出力する回路である場合は、出
力ＯＵＴ１〜ＯＵＴ１６のレベルはＨとＬが入れ替わる
ことは明らかである。従って、図６の回路は、負荷駆動
回路が入力信号の肯定信号を出力する回路である場合
は、入力ＩＮ₁〜ＩＮ₄に対応して、出力ＯＵＴ₁〜ＯＵ
Ｔ₁₆のいずれか一つをＨレベルにするＨデコード回路で
あり、負荷駆動回路が入力信号の否定信号を出力する回
路である場合はＬデコード回路である。本例で着目すべ
き点は、本例のデコード回路がシリーズゲート回路を用
いていない点である。このようにデコード回路を構成す
ると、デコード回路の電源電圧を低電圧化できる。従っ
て、バイポーラメモリまたはＢｉＣＭＯＳメモリの電源
電圧を低電圧化することができる。

【００１９】図７は本発明の第５の実施例を示す回路図
である。本図は、図１、図２、図４、図５、図６または
後述する図２１、図２２に示した入力バッファＩＢ₁〜
ＩＢ₄の具体的回路の一例を示している。本図でＩＮは
入力バッファの入力、ＯＵＴ、／ＯＵＴは入力バッファ
の出力である。本例のように入力バッファをｎｐｎバイ
ポーラトランジスタＱＮ₁₀₀、ＱＮ₁₀₄、ＱＮ₁₀₆及びｐ
ｎｐバイポーラトランジスタＱＰ₁₀₀、ＱＰ₁₀₁、ＱＰ
₁₀₂で構成した相補形エミッタホロア回路で構成する
と、エミッタホロア回路に直流電流を流す必要が無くな
るため、入力バッファの消費電力を低減することができ
る。

【００２０】図８は本発明の第６の実施例を示す回路図
である。本図は図５、図６または後述する図２１に示し
た入力信号の論理積を取るゲート（アンド・ゲート）Ａ
Ｇの具体的回路の一例を示している。本図で、ＩＮ
（１）〜ＩＮ（ｎ）はアンド・ゲートの入力、ＯＵＴは
アンド・ゲートの出力である。本例のようにアンド・ゲ
ートをｎｐｎバイポーラトランジスタＱＮ₂₀₀及びｐｎ
ｐバイポーラトランジスタＱＰ₂₀₂で構成した相補形エ
ミッタホロア回路で構成すると、エミッタホロア回路に
直流電流を流す必要が無くなるため、アンド・ゲートの
消費電力を低減することができる。

【００２１】図９は本発明の第７の実施例を示す回路図
である。本図は図５、図６または後述する図２２に示し
た入力信号の論理和を取るゲート（オア・ゲート）ＯＧ
の具体的回路の一例を示している。本図でＩＮ（１）〜
ＩＮ（ｎ）はオア・ゲートの入力、ＯＵＴはオア・ゲー
トの出力である。本例のようにオア・ゲートをｎｐｎバ
イポーラトランジスタＱＮ₂₀₀及びｐｎｐバイポーラト
ランジスタＱＰ₂₀₂で構成した相補形エミッタホロア回
路で構成すると、エミッタホロア回路に直流電流を流す
必要が無くなるため、オア・ゲートの消費電力を低減す
ることができる。

【００２２】図１０は本発明の第８の実施例を示す回路
図である。本図は図５、図６または後述する図２１、図
２２に示した負荷駆動回路ＤＲの具体的回路の一例を示
している。本図でＩＮは負荷駆動回路の入力、ＯＵＴは
負荷駆動回路の出力である。なお、本図の負荷駆動回路
は、負荷駆動回路の入力信号の肯定信号を出力する回路
の例を示している。本例のようにエミッタホロア回路を
ｎｐｎバイポーラトランジスタＱＮ₃₀₅及びｐｎｐバイ
ポーラトランジスタＱＰ₃₀₀で構成した相補形エミッタ
ホロア回路で構成すると、エミッタホロア回路に直流電
流を流す必要が無くなる分、消費電力を低減することが
できる。

【００２３】図１１は本発明の第９の実施例を示す回路
図である。本図は図５、図６または後述する図２１、図
２２に示した負荷駆動回路ＤＲの具体的回路の一例を示
している。本図でＩＮは負荷駆動回路の入力、ＯＵＴは
負荷駆動回路の出力である。なお、本図の負荷駆動回路
は、負荷駆動回路の入力信号の肯定信号を出力する回路
の例を示している。また、本回路では入力ＩＮよりも出
力ＯＵＴの方が高いレベルの信号となるため、本回路
は、出力ＯＵＴに高いレベルの信号が必要な場合に適し
ている。また、トランジスタＱＰ３１１が正常に動作す
るように、電位ＶＰは接地電位よりも高いレベルに設定
するのが望ましい。さらに、本例のようにエミッタホロ
ア回路をｎｐｎバイポーラトランジスタＱＮ₃₀₅及びｐ
ｎｐバイポーラトランジスタＱＰ₃₀₀で構成した相補形
エミッタホロア回路で構成すると、エミッタホロア回路
に直流電流を流す必要が無くなる分、消費電力を低減す
ることができる。

【００２４】図１２は本発明の第１０の実施例を示す回
路図である。本図は図５、図６または後述する図２１、
図２２に示した負荷駆動回路ＤＲの具体的回路の一例を
示している。本図でＩＮは負荷駆動回路の入力、ＯＵＴ
は負荷駆動回路の出力である。なお、本図の負荷駆動回
路は、負荷駆動回路の入力信号の肯定信号を出力する回
路の例を示している。本例のようにエミッタホロア回路
をｎｐｎバイポーラトランジスタ及びｐｎｐバイポーラ
トランジスタで構成した相補形ダーリントン・エミッタ
ホロア回路で構成すると、エミッタホロア回路に直流電
流を流す必要が無くなる分、消費電力を低減することが
でき、さらに、負荷駆動能力を大きくすることができ
る。

【００２５】図１３は本発明の第１１の実施例を示す回
路図である。本図は図５、図６または後述する図２１、
図２２に示した負荷駆動回路ＤＲの具体的回路の一例を
示している。本図でＩＮは負荷駆動回路の入力、ＯＵＴ
は負荷駆動回路の出力である。なお、本図の負荷駆動回
路は、負荷駆動回路の入力信号の肯定信号を出力する回
路の例を示している。また、本回路では入力ＩＮよりも
出力ＯＵＴの方が高いレベルの信号となるため、本回路
は、出力ＯＵＴに高いレベルの信号が必要な場合に適し
ている。また、トランジスタＱＰ３１１が正常に動作す
るように、電位ＶＰは接地電位よりも高いレベルに設定
するのが望ましい。さらに、本例のようにエミッタホロ
ア回路をｎｐｎバイポーラトランジスタ及びｐｎｐバイ
ポーラトランジスタで構成した相補形ダーリントン・エ
ミッタホロア回路で構成すると、エミッタホロア回路に
直流電流を流す必要が無くなる分、消費電力を低減する
ことができ、さらに、負荷駆動能力を大きくすることが
できる。

【００２６】図１４は本発明の第１２の実施例を示す回
路図である。本図は図１１または図１３に示した電位Ｖ
Ｐを発生する具体的回路の一例を示している。本図の回
路は具体的には接地電位よりも高いレベルの電位を発生
する昇圧回路であり、ＯＳは発振器、ＯＵＴは昇圧回路
の出力である。本回路の出力電圧Ｖ_OUTは、本回路の梯
子段数をｎ段、発振器の出力振幅をＶ_OS、ダイオードの
オン電圧をＶ_Fとすると、Ｖ_OUT＝ｎ・（Ｖ_OS−２Ｖ_F）
／２と書き表すことができ、一般に接地電位より高いレ
ベルとなる。

【００２７】図１５は本発明の第１３の実施例を示す回
路図である。本図は図１１または図１３に示した電位Ｖ
Ｐを発生する具体的回路の他の一例を示している。本図
の回路は具体的には接地電位よりも高いレベルの電位を
発生する昇圧回路であり、ＯＳは発振器、ＯＵＴは昇圧
回路の出力である。

【００２８】図１６は本発明の第１４の実施例を示す回
路図である。本図は図１４または図１５に示した発振器
ＯＳの具体的回路の一例を示している。本図でＯＵＴは
発振器の出力である。本回路の出力振幅は負荷抵抗Ｒ
Ｌ、ＲＲの抵抗値で決定でき、発振周波数は結合容量Ｃ
Ｌ、ＣＲで決定することができる。

【００２９】図１７は本発明の第１５の実施例を示す回
路図である。本図は図５、図６または後述する図２１、
図２２に示した負荷駆動回路ＤＲの具体的回路の一例を
示している。本図でＩＮは負荷駆動回路の入力、ＯＵＴ
は負荷駆動回路の出力である。なお、本図の負荷駆動回
路は、負荷駆動回路の入力信号の否定信号を出力する回
路の例を示している。本例のように負荷駆動回路をＣＭ
ＯＳ回路で構成すると、負荷駆動回路に直流電流が流れ
ないので、負荷駆動回路の消費電力を低減することがで
きる。

【００３０】図１８は本発明の第１６の実施例を示す回
路図である。本図は図５、図６または後述する図２１、
図２２に示した負荷駆動回路ＤＲの具体的回路の一例を
示している。本図でＩＮは負荷駆動回路の入力、ＯＵＴ
は負荷駆動回路の出力である。なお、本図の負荷駆動回
路は、負荷駆動回路の入力信号の否定信号を出力する回
路の例を示している。本例のように負荷駆動回路をＢｉ
ＣＭＯＳ回路で構成すると、負荷駆動回路に直流電流が
流れないので、負荷駆動回路の消費電力を低減すること
ができ、さらに、負荷駆動能力を大きくすることができ
る。

【００３１】図１９は本発明の第１７の実施例を示す回
路図である。本図は図５、図６または後述する図２１、
図２２に示した負荷駆動回路ＤＲの具体的回路の一例を
示している。本図でＩＮは負荷駆動回路の入力、ＯＵＴ
は負荷駆動回路の出力である。なお、本図の負荷駆動回
路は、負荷駆動回路の入力信号の否定信号を出力する回
路の例を示している。本例のように負荷駆動回路をＢｉ
ＮＭＯＳ回路で構成し、さらに、ＮＭＯＳトランジスタ
ＭＮに電流源を付加すると、出力ＯＵＴをＶ_SS−Ｖ_BE1
（Ｖ_BE1＝トランジスタＱ₁のベース・エミッタ間電圧）
まで、しかも十分高速に放電できる。すなわち、図１８
の回路では、出力ＯＵＴを、Ｖ_SS＋Ｖ_BE2（Ｖ_BE2＝トラ
ンジスタＱ₂のベース・エミッタ間電圧）までは高速に
放電できるが、Ｖ_SS＋Ｖ_BEからＶ_SSまでは、Ｑ₂の駆動
能力が低下するので高速に放電できない。しかも、Ｖ_SS
以下の電位には駆動できないため、入力振幅に対し出力
振幅が小さくなってしまう。しかし、図１９の回路で
は、ＮＭＯＳトランジスタＭＮに電流源が付加されてい
るので、出力ＯＵＴを十分高速にＶ_SS−Ｖ_BE1にまで放
電でき、出力振幅は小さくならない。また、貫通電流の
大きさも電流源の電流で制限することができる。さら
に、本負荷駆動回路はデコード回路に付加されるので、
複数の負荷駆動回路のうち切り換わる回路は１個であ
る。従って、電流源を複数の負荷駆動回路に共通に１個
設けてもよく、この電流源による消費電力の増加を極め
て小さくできる。

【００３２】図２０は本発明の第１８の実施例を示す回
路図である。本図は図５、図６または後述する図２１、
図２２に示した負荷駆動回路ＤＲの具体的回路の一例を
示している。本図でＩＮは負荷駆動回路の入力、ＯＵＴ
は負荷駆動回路の出力である。なお、本図の負荷駆動回
路は、負荷駆動回路の入力信号の否定信号を出力する回
路の例を示している。本例のように負荷駆動回路をＢｉ
ＣＭＯＳ回路で構成し、さらに、バイポーラトランジス
タＱ２に電流源を付加すると、出力ＯＵＴをＶ_SS−Ｖ
_BE1（Ｖ_BE1＝トランジスタＱ₁のベース・エミッタ間電
圧）まで、しかも十分高速に放電できる。従って、出力
振幅は小さくならない。また、貫通電流の大きさも電流
源の電流で制限することができる。さらに、本負荷駆動
回路はデコード回路に付加されるので、複数の負荷駆動
回路のうち切り換わる回路は１個である。従って、電流
源を複数の負荷駆動回路に共通に１個設けてもよく、こ
の電流源による消費電力の増加を極めて小さくできる。

【００３３】図２１は本発明の第１９の実施例を示す回
路図である。本図が図２と異なる点は、図２の第３のト
ランジスタＱ３を取り除き、その代りに、第１、第２の
トランジスタの数を２倍に増加している点である。この
ようにしても、図２で述べた議論が同様に成立し、電源
電圧を低電圧化することができることは明らかである。
なお、本例で、Ｑ３を取り除いた理由は、電流源の数を
減らし、低消費電力化するためである。ただし、このよ
うにすると電流源に接続されるトランジスタの数が増加
するので、その分低速になる。従って、消費電力よりも
高速性が重要な場合は、図２の方が望ましい。

【００３４】図２２は本発明の第２０の実施例を示す回
路図である。本図が図４と異なる点は、図４の第３のト
ランジスタＱ３を取り除き、その代りに、第１、第２の
トランジスタの数を２倍に増加している点である。この
ようにしても、図４で述べた議論が同様に成立し、電源
電圧を低電圧化することができることは明らかである。
なお、本例で、Ｑ３を取り除いた理由は、電流源の数
を減らし、低消費電力化するためである。ただし、この
ようにすると電流源に接続されるトランジスタの数が増
加するので、その分低速になる。従って、消費電力より
も高速性が重要な場合は、図４の方が望ましい。

【００３５】図２３は本発明の第２１の実施例によるＢ
ｉＣＭＯＳメモリのワード線駆動回路を構成した例であ
り、ＤＥＣはデコード回路り、ＩＢ₁〜ＩＢ２_は入力バ
ッファ、ＩＮ₁〜ＩＮ₂は入力、ＯＵＴは出力である。ま
た、ＷＯ１はワイアドオアであり、ＮＯＲはノア・ゲー
トであるので、ＷＯ１とＮＯＲで入力信号の論理積をと
るアンド・ゲートと同じ働きをしている。また、ＷＯ２
もワイアドオアである。

【００３６】本例で着目すべき点は、本例のデコード回
路がシリーズゲート回路を用いていない点である。この
ようにデコード回路を構成すると、デコード回路の電源
電圧を低電圧化できる。従って、本ＢｉＣＭＯＳメモリ
の電源電圧を低電圧化することができる。

【００３７】

【発明の効果】以上述べてきたように、本発明を用いる
と、シリーズゲート回路を用いることなくデコード回路
を構成できるので、デコード回路の電源電圧をＶ_BE（通
常０．８Ｖ程度）だけ低電圧化できる。従って、バイポ
ーラメモリまたはＢｉＣＭＯＳメモリの電源電圧を低電
圧化することができる。

【図面の簡単な説明】

【図１】図１は本発明の基本概念を示す回路図である。

【図２】図２は本発明の第１の実施例を示す回路図であ
る。

【図３】図３は本発明に先立って本発明者等によって検
討された回路図である。

【図４】図４は本発明の第２の実施例を示す回路図であ
る。

【図５】図５は本発明の第３の実施例を示す回路図であ
る。

【図６】図６は本発明の第４の実施例を示す回路図であ
る。

【図７】図７は本発明の第５の実施例を示す回路図であ
る。

【図８】図８は本発明の第６の実施例を示す回路図であ
る。

【図９】図９は本発明の第７の実施例を示す回路図であ
る。

【図１０】図１０は本発明の第８の実施例を示す回路図
である。

【図１１】図１１は本発明の第９の実施例を示す回路図
である。

【図１２】図１２は本発明の第１０の実施例を示す回路
図である。

【図１３】図１３は本発明の第１１の実施例を示す回路
図である。

【図１４】図１４は本発明の第１２の実施例を示す回路
図である。

【図１５】図１５は本発明の第１３の実施例を示す回路
図である。

【図１６】図１６は本発明の第１４の実施例を示す回路
図である。

【図１７】図１７は本発明の第１５の実施例を示す回路
図である。

【図１８】図１８は本発明の第１６の実施例を示す回路
図である。

【図１９】図１９は本発明の第１７の実施例を示す回路
図である。

【図２０】図２０は本発明の第１８の実施例を示す回路
図である。

【図２１】図２１は本発明の第１９の実施例を示す回路
図である。

【図２２】図２２は本発明の第２０の実施例を示す回路
図である。

【図２３】図２３は本発明の第２１の実施例を示す回路
図である。

【符号の説明】

ＩＮ₁〜ＩＮ₄…入力、ＯＵＴ₁〜ＯＵＴ₄…出力、ＩＢ₁
〜ＩＢ₄…入力バッファ、Ｒ₁、Ｒ₂…負荷素子、Ｑ₁〜Ｑ
₃…バイポーラトランジスタ、Ｉ₁……電流源。

───────────────────────────────────────────────────── フロントページの続き (72)発明者金谷一男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者出井陽治東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者大畠賢一千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者楠武志千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (56)参考文献特開昭61−242391（ＪＰ，Ａ) 特開平２−185797（ＪＰ，Ａ) 特開昭62−125598（ＪＰ，Ａ) 特開平２−260197（ＪＰ，Ａ) 特開昭64−47130（ＪＰ，Ａ) 実開昭48−66440（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/41 - 11/419 H03K 19/00

Claims

(57)【特許請求の範囲】

【請求項１】第１の電圧源と電流源との間を結ぶｎ（ｎ
≧２）個の電流経路上に、それぞれ負荷素子、出力信号
を取り出す出力端子、第１のスイッチ、および接続ノー
ドを含み、上記第１の電圧源、上記負荷素子、上記出力端子、上記
第１のスイッチ、および上記電流源は、各電流経路でこ
の順に並び、第２の電圧源と上記接続ノードとの間を結ぶ第ｎ＋１番
目の電流経路上に、上記第１のスイッチのオンまたはオ
フによらず上記ｎ個の電流経路に電流が流れるのを阻止
する第２のスイッチを含み、上記第１の電圧源と上記電流源との間に、上記第１のス
イッチ以外のスイッチを含まないように構成された回路
ブロックをｍ（ｍ≧２）個備え、上記各回路ブロック毎にｎ個存在する第１のスイッチの
うちいずれか一のみを選択的にオンし、全体でｍ個存在
する第２のスイッチのうちいずれか一のみを選択的にオ
フするように制御されることを特徴とするデコード回
路。
【請求項２】請求項１記載のデコード回路において、上記第１の電圧源および上記第２の電圧源は同一の電圧
源であることを特徴とするデコード回路。
【請求項３】ｎ（ｎ≧２）個の負荷素子と、ｎ＋１個のバイポーラトランジスタと、１個の電流源とを有し、第１〜ｎのバイポーラトランジスタのコレクタには、そ
れぞれ第１〜ｎの負荷素子が接続され、該第１〜ｎのバ
イポーラトランジスタのベースには、それぞれ第１〜ｎ
の信号が入力され、第ｎ＋１のバイポーラトランジスタのベースには、上記
第１〜ｎのバイポーラトランジスタのオンまたはオフに
よらず上記第１〜ｎの負荷素子に上記電流源の電流が流
れるのを阻止するための制御信号が入力され、上記第１〜ｎのバイポーラトランジスタおよび上記第ｎ
＋１のバイポーラトランジスタのエミッタに共通に上記
電流源が接続された回路ブロックをｍ（ｍ≧２）個備
え、上記第１〜ｎの信号に応じて、上記回路ブロック毎に上
記第１〜ｎのバイポーラトランジスタのうちいずれか一
のみを選択的にオンし、上記制御信号に応じて、全体でｍ個存在する上記第ｎ＋
１のバイポーラトランジスタのうちいずれか一のみを選
択的にオフするように制御し、上記回路ブロックの各々の上記第１〜ｎのバイポーラト
ランジスタのコレクタから、それぞれ出力信号を取り出
し可能であり、上記第１〜ｎの負荷素子と上記電流源との間には、上記
第１〜ｎのバイポーラトランジスタ以外のトランジスタ
を含まないように構成されていることを特徴とするデコ
ード回路。
【請求項４】請求項３記載のデコード回路において、上記第１〜ｎのバイポーラトランジスタおよび上記第ｎ
＋１のバイポーラトランジスタはｎｐｎ型であり、上記
第ｎ＋１のバイポーラトランジスタのベースに入力され
る論理信号のハイレベルが、上記第１〜ｎのバイポーラ
トランジスタのベースに入力される論理信号のハイレベ
ルより高いことを特徴とするデコード回路。
【請求項５】請求項３記載のデコード回路において、上記第１〜ｎのバイポーラトランジスタおよび上記第ｎ
＋１のバイポーラトランジスタはｐｎｐ型であり、上記
第ｎ＋１のバイポーラトランジスタのベースに入力され
る論理信号のローレベルが、上記第１〜ｎのバイポーラ
トランジスタのベースに入力される論理信号のローレベ
ルより低いことを特徴とするデコード回路。
【請求項６】請求項３記載のデコード回路において、上記第１〜ｎの信号および上記制御信号は、複数のｐｎ
ｐバイポーラトランジスタまたは複数のｎｐｎバイポー
ラトランジスタのエミッタが共通に接続されたワイアド
アンドまたはワイアドオアで行われることを特徴とする
デコード回路。
【請求項７】請求項１乃至６のいずれかに記載のデコー
ド回路において、上記出力信号を入力信号とし、該入力信号の肯定または
否定信号を出力する、ＣＭＯＳ回路、ＢｉＣＭＯＳ回
路、ＢｉＮＭＯＳ回路、または、ｎｐｎ及びｐｎｐバイ
ポーラトランジスタを用いた相補形エミッタホロア回路
を有してなる負荷駆動回路を具備してなることを特徴と
するデコード回路。
【請求項８】請求項７記載のデコード回路において、上記負荷駆動回路は、ゲートに入力信号が印加され、ソ
ースが第１の電圧源に接続されるＰチャネルＭＯＳトラ
ンジスタと、ドレインが上記ＰチャネルＭＯＳトランジ
スタのドレインに接続され、ゲートに入力信号が印加さ
れ、ソースが第２の電圧源に接続される第１のＮチャネ
ルＭＯＳトランジスタと、コレクタが上記第１の電圧源
に接続され、ベースが上記ＰチャネルＭＯＳトランジス
タのドレインに接続され、エミッタから出力信号を出力
する第１のｎｐｎバイポーラトランジスタと、ドレイン
が上記第１のｎｐｎバイポーラトランジスタのエミッタ
に接続され、ゲートに入力信号が印加される第２のＮチ
ャネルＭＯＳトランジスタとを具備してなり、上記負荷駆動回路内の第２のＮチャネルＭＯＳトランジ
スタのソースが電流源に共通に接続されていることを特
徴とするデコード回路。
【請求項９】請求項７記載のデコード回路において、上記負荷駆動回路は、ゲートに入力信号が印加され、ソ
ースが第１の電圧源に接続されるＰチャネルＭＯＳトラ
ンジスタと、ドレインが上記ＰチャネルＭＯＳトランジ
スタのドレインに接続され、ゲートに入力信号が印加さ
れ、ソースが第２の電圧源に接続される第１のＮチャネ
ルＭＯＳトランジスタと、コレクタが上記第１の電圧源
に接続され、ベースが上記ＰチャネルＭＯＳトランジス
タのドレインに接続され、エミッタから出力信号を出力
する第１のｎｐｎバイポーラトランジスタと、ドレイン
が上記第１のｎｐｎバイポーラトランジスタのエミッタ
に接続され、ゲートに入力信号が印加される第２のＮチ
ャネルＭＯＳトランジスタと、コレクタが上記第１のｎ
ｐｎバイポーラトランジスタのエミッタに接続され、ベ
ースが上記第２のＮチャネルＭＯＳトランジスタのソー
スに接続された第２のｎｐｎバイポーラトランジスタと
を具備してなり、上記負荷駆動回路内の第２のｎｐｎバイポーラトランジ
スタのエミッタが電流源に共通に接続されていることを
特徴とするデコード回路。
【請求項１０】請求項１乃至６のいずれかに記載のデコ
ード回路と、該デコード回路の出力信号を入力信号とし
て受け、該入力信号の肯定または否定を出力する負荷駆
動回路と、該負荷駆動回路の出力端子に接続されたワー
ド線と、該ワード線に接続されたメモリセルと、該メモ
リセルからデータを読み出すセンス回路とを具備してな
ることを特徴とする半導体メモリ。
【請求項１１】請求項７乃至９のいずれか１項に記載の
デコード回路と、上記負荷駆動回路の出力端子に接続さ
れたワード線と、該ワード線に接続されたメモリセル
と、該メモリセルからデータを読み出すセンス回路とを
具備してなることを特徴とする半導体メモリ。