JPH0690163A - Ｃｍｏｓオフチップ・ドライバ回路 - Google Patents
Ｃｍｏｓオフチップ・ドライバ回路Info
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- JPH0690163A JPH0690163A JP5143706A JP14370693A JPH0690163A JP H0690163 A JPH0690163 A JP H0690163A JP 5143706 A JP5143706 A JP 5143706A JP 14370693 A JP14370693 A JP 14370693A JP H0690163 A JPH0690163 A JP H0690163A
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- JP
- Japan
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- output signal
- cmos
- output
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＥＣＬレベルとコンパチブルな出力電圧スィ
ングを生成可能なＣＭＯＳオフチップ・ドライバ回路を
提供する。 【構成】 このＣＭＯＳオフチップ・ドライバ回路は、
３つの部分から成る。第１部分１はＣＭＯＳインバータ
段、第２部分２はイネーブル入力とＣＭＯＳ ＡＮＤゲ
ート、第３部分３はプリドライバ段と出力ドライバ段の
２段構成より成る。プリドライバ段はＣＭＯＳ ＮＡＮ
ＤゲートとＣＭＯＳ ＮＯＲゲートとを有し、出力ドラ
イバ段は出力端子３６に接続された相補型の第１および
第２ドライブＦＥＴを有する。第１および第２ドライブ
ＦＥＴは、それぞれＮＡＮＤおよびＮＯＲゲートによっ
てドライブされる。帰還ＦＥＴは、出力信号レベルを検
出し、第１および第２ドライブＦＥＴを制御し、ＥＣＬ
コンパチブル電圧レベルを生成し、ＮＯＲおよびＮＡＮ
Ｄゲートにそれぞれ交差結合され、振幅変動をさらに安
定化する。
ングを生成可能なＣＭＯＳオフチップ・ドライバ回路を
提供する。 【構成】 このＣＭＯＳオフチップ・ドライバ回路は、
３つの部分から成る。第１部分１はＣＭＯＳインバータ
段、第２部分２はイネーブル入力とＣＭＯＳ ＡＮＤゲ
ート、第３部分３はプリドライバ段と出力ドライバ段の
２段構成より成る。プリドライバ段はＣＭＯＳ ＮＡＮ
ＤゲートとＣＭＯＳ ＮＯＲゲートとを有し、出力ドラ
イバ段は出力端子３６に接続された相補型の第１および
第２ドライブＦＥＴを有する。第１および第２ドライブ
ＦＥＴは、それぞれＮＡＮＤおよびＮＯＲゲートによっ
てドライブされる。帰還ＦＥＴは、出力信号レベルを検
出し、第１および第２ドライブＦＥＴを制御し、ＥＣＬ
コンパチブル電圧レベルを生成し、ＮＯＲおよびＮＡＮ
Ｄゲートにそれぞれ交差結合され、振幅変動をさらに安
定化する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳオフチップ・
ドライバ回路（ＯＣＤ）、より詳細にはシフト・レベル
電圧スィングを発生し、エミッタ結合論理（ＥＣＬ）と
コンパチブルな高性能ＣＭＯＳインターフェースに関す
る。
ドライバ回路（ＯＣＤ）、より詳細にはシフト・レベル
電圧スィングを発生し、エミッタ結合論理（ＥＣＬ）と
コンパチブルな高性能ＣＭＯＳインターフェースに関す
る。
【０００２】
【従来の技術】長いケーブル距離にわたって高速データ
転送を行う場合、エミッタ結合論理（ＥＣＬ）レベルを
用いるバイボーラ差動回路には制限があった。相補型金
属酸化膜半導体電界効果トランジスタ技術（ＣＭＯＳ
ＦＥＴ技術）の出現により、超高密度回路が実現でき
る。しかしながら、ＣＭＯＳ回路は、バイボーラＥＣＬ
回路が有する微小信号、高データ速度の能力を有してい
ない。ＣＭＯＳ ＥＣＬ回路の分野における刊行物は、
単一電源を使用して制限された電圧スィングを与える技
術を開示している。たとえば、米国特許第４，９９８，
０２８号明細書は標準セル論理方法に適用できない回路
を開示している。
転送を行う場合、エミッタ結合論理（ＥＣＬ）レベルを
用いるバイボーラ差動回路には制限があった。相補型金
属酸化膜半導体電界効果トランジスタ技術（ＣＭＯＳ
ＦＥＴ技術）の出現により、超高密度回路が実現でき
る。しかしながら、ＣＭＯＳ回路は、バイボーラＥＣＬ
回路が有する微小信号、高データ速度の能力を有してい
ない。ＣＭＯＳ ＥＣＬ回路の分野における刊行物は、
単一電源を使用して制限された電圧スィングを与える技
術を開示している。たとえば、米国特許第４，９９８，
０２８号明細書は標準セル論理方法に適用できない回路
を開示している。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ＥＣ
Ｌコンパチブルなシフト・レベル電圧スィングを備える
ＣＭＯＳ回路を提供することにある。
Ｌコンパチブルなシフト・レベル電圧スィングを備える
ＣＭＯＳ回路を提供することにある。
【０００４】本発明の他の目的は、終端および未終端伝
送線と、非常に長い高速差動ケーブル網のような、種々
の負荷状態をドライブすることができるＥＣＬコンパチ
ブルＣＭＯＳ回路を提供することにある。
送線と、非常に長い高速差動ケーブル網のような、種々
の負荷状態をドライブすることができるＥＣＬコンパチ
ブルＣＭＯＳ回路を提供することにある。
【０００５】本発明の目的はまた、標準セルの設計方法
に適用できる回路を提供することにある。
に適用できる回路を提供することにある。
【０００６】本発明の他の目的はまた、プロセス、電圧
および温度の変動に対する安定性と振幅制御に寄与す
る、ＥＣＬレベルとコンパチブルなＣＭＯＳ回路を提供
することにある。
および温度の変動に対する安定性と振幅制御に寄与す
る、ＥＣＬレベルとコンパチブルなＣＭＯＳ回路を提供
することにある。
【０００７】
【課題を解決するための手段】本発明によれば、高速デ
ータ伝送路において標準ＣＭＯＳ技術が使用可能なＣＭ
ＯＳオフチップ・ドライバ回路が提供される。このドラ
イバ回路は、標準バイポーラＥＣＬレベルにコンパチブ
ルなシフト・レベルを発生する。この回路は、独自の交
差結合パス・ゲート帰還構造を備えている。パス・ゲー
トは分離とスィングの両方を制御する。出力ＦＥＴゲー
トがドライブすることを検出する帰還パス・ゲートのゲ
ートによって、ダブル帰還が得られ、したがって安定性
が向上する。
ータ伝送路において標準ＣＭＯＳ技術が使用可能なＣＭ
ＯＳオフチップ・ドライバ回路が提供される。このドラ
イバ回路は、標準バイポーラＥＣＬレベルにコンパチブ
ルなシフト・レベルを発生する。この回路は、独自の交
差結合パス・ゲート帰還構造を備えている。パス・ゲー
トは分離とスィングの両方を制御する。出力ＦＥＴゲー
トがドライブすることを検出する帰還パス・ゲートのゲ
ートによって、ダブル帰還が得られ、したがって安定性
が向上する。
【０００８】
【実施例】図１には、本発明のＣＭＯＳオフ・チップ・
ドライバ回路を示す。このドライバ回路は、部分１，
２，３である３つの個別のサブ回路からなり、各サブ回
路は、各入力端子４，５，６で入力を受け取る。端子
４，５，６の入力は、それぞれインヒビット入力、イネ
ーブル入力、データ入力である。
ドライバ回路を示す。このドライバ回路は、部分１，
２，３である３つの個別のサブ回路からなり、各サブ回
路は、各入力端子４，５，６で入力を受け取る。端子
４，５，６の入力は、それぞれインヒビット入力、イネ
ーブル入力、データ入力である。
【０００９】第１部分はそれぞれ、直列に接続されたＰ
型ＦＥＴ１１とＮ型ＦＥＴ１２、および直列に接続され
たＰ型ＦＥＴ１３とＮ型ＦＥＴ１４から構成される、カ
スケード接続された２段のインバータからなる。ＦＥＴ
１１および１３のソースは正電圧電源ＶDDに接続され、
一方、ＦＥＴ１２および１４のソースは回路グランドに
接続されている。第１インバータ段を形成するＦＥＴ１
１および１２のゲートはインヒビット入力端子４に接続
され、一方、第２インバータ段を形成するＦＥＴ１３お
よび１４のドレインは、出力端子７に接続されている。
出力端子７は、チップ上の他のインヒビット端子をドラ
イブする。ＦＥＴ１１および１２のドレインは、ＦＥＴ
１３および１４のゲートに接続され、２段インバータの
カスケード接続を形成している。
型ＦＥＴ１１とＮ型ＦＥＴ１２、および直列に接続され
たＰ型ＦＥＴ１３とＮ型ＦＥＴ１４から構成される、カ
スケード接続された２段のインバータからなる。ＦＥＴ
１１および１３のソースは正電圧電源ＶDDに接続され、
一方、ＦＥＴ１２および１４のソースは回路グランドに
接続されている。第１インバータ段を形成するＦＥＴ１
１および１２のゲートはインヒビット入力端子４に接続
され、一方、第２インバータ段を形成するＦＥＴ１３お
よび１４のドレインは、出力端子７に接続されている。
出力端子７は、チップ上の他のインヒビット端子をドラ
イブする。ＦＥＴ１１および１２のドレインは、ＦＥＴ
１３および１４のゲートに接続され、２段インバータの
カスケード接続を形成している。
【００１０】第２部分は、直列に接続されたＰ型ＦＥＴ
１５とＮ型ＦＥＴ１６および１７と、Ｐ型ＦＥＴ１５と
並列に接続されたＰ型ＦＥＴ２０と、直列に接続された
Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９とから成るインバータ
段とから構成される簡単なＡＮＤゲートである。各ＦＥ
Ｔ１５，１８，２０のソースは正電圧電源ＶDDに接続さ
れ、ＦＥＴ１７および１９のソースは回路グランドに接
続されている。イネーブル入力端子５はＦＥＴ１５およ
び１６のゲートに接続され、一方、第１部分のＦＥＴ１
１および１２から成る第１インバータ段の出力はＦＥＴ
１７および２０のゲートに接続されている。ＦＥＴ１
５，１６，２０のドレインは、ＦＥＴ１８および１９の
ゲートに共通に接続されている。ＡＮＤゲートの機能
は、境界走査（ｂｏｕｎｄａｒｙ ｓｃａｎ）とユーザ
・アプリケーションを分離することである。
１５とＮ型ＦＥＴ１６および１７と、Ｐ型ＦＥＴ１５と
並列に接続されたＰ型ＦＥＴ２０と、直列に接続された
Ｐ型ＦＥＴ１８とＮ型ＦＥＴ１９とから成るインバータ
段とから構成される簡単なＡＮＤゲートである。各ＦＥ
Ｔ１５，１８，２０のソースは正電圧電源ＶDDに接続さ
れ、ＦＥＴ１７および１９のソースは回路グランドに接
続されている。イネーブル入力端子５はＦＥＴ１５およ
び１６のゲートに接続され、一方、第１部分のＦＥＴ１
１および１２から成る第１インバータ段の出力はＦＥＴ
１７および２０のゲートに接続されている。ＦＥＴ１
５，１６，２０のドレインは、ＦＥＴ１８および１９の
ゲートに共通に接続されている。ＡＮＤゲートの機能
は、境界走査（ｂｏｕｎｄａｒｙ ｓｃａｎ）とユーザ
・アプリケーションを分離することである。
【００１１】第３部分の入力は、ＮＡＮＤゲートおよび
ＮＯＲゲートから成る。ＮＡＮＤゲートは、直列に接続
されたＰ型ＦＥＴ２１とＮ型ＦＥＴ２２および２３と、
Ｐ型ＦＥＴ２１と並列に接続されたＰ型ＦＥＴ２４とか
ら成る。ＦＥＴ２１および２４のソースは正電圧電源Ｖ
DDに接続され、ＦＥＴ２３のソースは回路グランドに接
続されている。ＦＥＴ２２のソースは、ＦＥＴ２３のド
レインに接続されている。ＦＥＴ２２のドレインは、Ｐ
型ＦＥＴ３０のゲートに対するノードＡ上にドライブ信
号を生成するＦＥＴ２１および２４のドレインに接続さ
れている。ＦＥＴ２３および２４のゲートは、前述した
第２部分のＡＮＤゲートの出力に接続されている。これ
によって、ＥＣＬドライブ・ノードＡを負荷環境から分
離する能力をユーザに与える。ＦＥＴ２１および２２の
ゲートは、入力端子６によってドライブされる。入力端
子６は、内部的にドライブされる論理ゲートまたはラッ
チからＯＣＤへのデータ入力である。
ＮＯＲゲートから成る。ＮＡＮＤゲートは、直列に接続
されたＰ型ＦＥＴ２１とＮ型ＦＥＴ２２および２３と、
Ｐ型ＦＥＴ２１と並列に接続されたＰ型ＦＥＴ２４とか
ら成る。ＦＥＴ２１および２４のソースは正電圧電源Ｖ
DDに接続され、ＦＥＴ２３のソースは回路グランドに接
続されている。ＦＥＴ２２のソースは、ＦＥＴ２３のド
レインに接続されている。ＦＥＴ２２のドレインは、Ｐ
型ＦＥＴ３０のゲートに対するノードＡ上にドライブ信
号を生成するＦＥＴ２１および２４のドレインに接続さ
れている。ＦＥＴ２３および２４のゲートは、前述した
第２部分のＡＮＤゲートの出力に接続されている。これ
によって、ＥＣＬドライブ・ノードＡを負荷環境から分
離する能力をユーザに与える。ＦＥＴ２１および２２の
ゲートは、入力端子６によってドライブされる。入力端
子６は、内部的にドライブされる論理ゲートまたはラッ
チからＯＣＤへのデータ入力である。
【００１２】簡単なＮＯＲゲートは、直列に接続された
Ｐ型ＦＥＴ２６および２７とＮ型ＦＥＴ２８と、ＦＥＴ
２８と並列に接続されたＮ型ＦＥＴ２９とから成る。Ｆ
ＥＴ２６のソースは正電圧電源ＶDDに接続され、ＦＥＴ
２８および２９のソースは回路グランドに接続されてい
る。ＦＥＴ２７のソースはＦＥＴ２６のドレインに接続
され、一方、ＦＥＴ２７のドレインはＮ型ＦＥＴ３１の
ゲートに対するノードＢ上にドライブ信号を生成するＦ
ＥＴ２８および２９のドレインに接続されている。ＦＥ
Ｔ２６および２９のゲートは、前述した第２部分のＡＮ
ＤゲートのＦＥＴ１８および１９のゲートに接続されて
いる。これによって、ＥＣＬドライブ・ノードＢを負荷
環境から分離するる能力をユーザに与える。ＦＥＴ２７
および２８のゲートは、入力端子６に接続されている。
Ｐ型ＦＥＴ２６および２７とＮ型ＦＥＴ２８と、ＦＥＴ
２８と並列に接続されたＮ型ＦＥＴ２９とから成る。Ｆ
ＥＴ２６のソースは正電圧電源ＶDDに接続され、ＦＥＴ
２８および２９のソースは回路グランドに接続されてい
る。ＦＥＴ２７のソースはＦＥＴ２６のドレインに接続
され、一方、ＦＥＴ２７のドレインはＮ型ＦＥＴ３１の
ゲートに対するノードＢ上にドライブ信号を生成するＦ
ＥＴ２８および２９のドレインに接続されている。ＦＥ
Ｔ２６および２９のゲートは、前述した第２部分のＡＮ
ＤゲートのＦＥＴ１８および１９のゲートに接続されて
いる。これによって、ＥＣＬドライブ・ノードＢを負荷
環境から分離するる能力をユーザに与える。ＦＥＴ２７
および２８のゲートは、入力端子６に接続されている。
【００１３】出力端子３６からＥＣＬドライブ・ノード
Ａへのパス・ゲート帰還路は、Ｐ型ＦＥＴ３２および３
３の直列接続より成る。ＦＥＴ３２のソースは、ノード
Ａに接続されている。ＦＥＴ３３のソースはＦＥＴ３２
のドレインに接続され、一方、ＦＥＴ３３のドレインは
端子３６に接続されている。ＦＥＴ３３のゲートは、前
述した第２部分のＡＮＤゲートのＦＥＴ１８および１９
のゲートに接続されている。ＦＥＴ３２のゲートは、Ｎ
型ＦＥＴ３１のゲート上のＥＣＬドライブ電圧を検出す
るためにノードＢに交差結合されている。出力端子３６
からノードＢへの他のパス・ゲート帰還路は、Ｎ型ＦＥ
Ｔ３４および３５の直列接続より成る。ＦＥＴ３４のド
レインは、出力端子３６に接続されている。ＦＥＴ３４
のソースはＦＥＴ３５のドレインに接続され、ＦＥＴ３
５のソースはノードＢに接続されている。ＦＥＴ３４の
ゲートは、前述した第２部分のＡＮＤゲートの出力に接
続され、これによって、ＥＣＬドライブ・ノードＢを負
荷環境から分離する能力をユーザに与える。ＦＥＴ３５
のゲートは、ＦＥＴ３０のゲート上のＥＣＬドライブ電
圧を検出するためにノードＡに交差接続されている。
Ａへのパス・ゲート帰還路は、Ｐ型ＦＥＴ３２および３
３の直列接続より成る。ＦＥＴ３２のソースは、ノード
Ａに接続されている。ＦＥＴ３３のソースはＦＥＴ３２
のドレインに接続され、一方、ＦＥＴ３３のドレインは
端子３６に接続されている。ＦＥＴ３３のゲートは、前
述した第２部分のＡＮＤゲートのＦＥＴ１８および１９
のゲートに接続されている。ＦＥＴ３２のゲートは、Ｎ
型ＦＥＴ３１のゲート上のＥＣＬドライブ電圧を検出す
るためにノードＢに交差結合されている。出力端子３６
からノードＢへの他のパス・ゲート帰還路は、Ｎ型ＦＥ
Ｔ３４および３５の直列接続より成る。ＦＥＴ３４のド
レインは、出力端子３６に接続されている。ＦＥＴ３４
のソースはＦＥＴ３５のドレインに接続され、ＦＥＴ３
５のソースはノードＢに接続されている。ＦＥＴ３４の
ゲートは、前述した第２部分のＡＮＤゲートの出力に接
続され、これによって、ＥＣＬドライブ・ノードＢを負
荷環境から分離する能力をユーザに与える。ＦＥＴ３５
のゲートは、ＦＥＴ３０のゲート上のＥＣＬドライブ電
圧を検出するためにノードＡに交差接続されている。
【００１４】出力デバイスは、Ｐ型ＦＥＴ３０とＮ型Ｆ
ＥＴ３１との直列接続により構成されている。ＦＥＴ３
０のソースは正電圧電源ＶDDに接続され、ＦＥＴ３１の
ソースは回路グランドに接続されている。ＦＥＴ３０お
よび３１のドレインは、出力端子３６とＦＥＴ３３およ
び３４のドレインに接続されている。ＦＥＴ３０のゲー
トはノードＡに接続され、一方、ＦＥＴ３１のゲートは
ノードＢに接続されている。
ＥＴ３１との直列接続により構成されている。ＦＥＴ３
０のソースは正電圧電源ＶDDに接続され、ＦＥＴ３１の
ソースは回路グランドに接続されている。ＦＥＴ３０お
よび３１のドレインは、出力端子３６とＦＥＴ３３およ
び３４のドレインに接続されている。ＦＥＴ３０のゲー
トはノードＡに接続され、一方、ＦＥＴ３１のゲートは
ノードＢに接続されている。
【００１５】入力端子６の入力ドライブ信号は、第３部
分の入力であるＮＡＮＤゲートおよびＮＯＲゲートへの
完全な（ｆｕｌｌ）論理０（“０”）または論理１
（“１”）のいずれかである。入力端子５の入力イネー
ブル信号が論理“１”および入力端子４の入力インヒビ
ット信号が論理“０”のとき、ドライバは端子６の入力
ドライブ信号を出力端子３６へ受け渡すことができる。
このとき、入力端子６での標準ＣＭＯＳレベルから出力
端子３６でのＥＣＬコンパチブル・レベルへの信号スィ
ングのシフトが生じる。入力端子５の入力イネーブル信
号が論理“０”または端子４の入力インヒビット信号が
論理“１”のとき、入力端子６の信号はシフト・レベル
ＥＣＬコンパチブル信号として出力端子３６に受け渡さ
れない。そして、出力端子３６は入力端子６の論理ドラ
イブ信号から分離される。
分の入力であるＮＡＮＤゲートおよびＮＯＲゲートへの
完全な（ｆｕｌｌ）論理０（“０”）または論理１
（“１”）のいずれかである。入力端子５の入力イネー
ブル信号が論理“１”および入力端子４の入力インヒビ
ット信号が論理“０”のとき、ドライバは端子６の入力
ドライブ信号を出力端子３６へ受け渡すことができる。
このとき、入力端子６での標準ＣＭＯＳレベルから出力
端子３６でのＥＣＬコンパチブル・レベルへの信号スィ
ングのシフトが生じる。入力端子５の入力イネーブル信
号が論理“０”または端子４の入力インヒビット信号が
論理“１”のとき、入力端子６の信号はシフト・レベル
ＥＣＬコンパチブル信号として出力端子３６に受け渡さ
れない。そして、出力端子３６は入力端子６の論理ドラ
イブ信号から分離される。
【００１６】ＮＡＮＤゲートおよびＮＯＲゲートは、ノ
ードＡおよびノードＢをそれぞれドライブし、これによ
りＦＥＴ３０および３１をそれぞれドライブする。入力
端子６の論理“１”信号は、最初にノードＡおよびＢで
論理“０”信号に変わる。これは、Ｐ型ＦＥＴ３０およ
び３２をターンオンし、Ｎ型ＦＥＴ３１および３５をタ
ーンオフする。出力端子３６の出力電圧が上昇し始める
と、ノードＡの電圧も上昇し始め、ＦＥＴ３０からのド
ライブ電流を遮断し、端子３６の電圧を安定化させる。
ノードＡの電圧上昇によって、ＦＥＴ３５もターンオン
し、ノードＢの電圧を上昇させる。これは、出力ＦＥＴ
３１をターンオンし、ドライブ状態の間、出力端子３６
の電圧をさらに安定化させる。入力端子６の論理“０”
信号は、最初にノードＡおよびＢで論理“１”信号に変
わる。これは、Ｐ型ＦＥＴ３０および３２をターンオフ
し、Ｎ型ＦＥＴ３１および３５をターンオンする。端子
３６の出力電圧が降下し始めると、ノードＢの電圧も降
下し始め、ＦＥＴ３１からのドライブ電流を遮断し、出
力端子３６の電圧を安定化させる。ノードＢの電圧降下
によって、ＦＥＴ３２もターンオンし、ノードＡの電圧
を降下させる。これは、出力ＦＥＴ３０をターンオン
し、ドライブ状態の間、出力端子３６の電圧をさらに安
定化させる。
ードＡおよびノードＢをそれぞれドライブし、これによ
りＦＥＴ３０および３１をそれぞれドライブする。入力
端子６の論理“１”信号は、最初にノードＡおよびＢで
論理“０”信号に変わる。これは、Ｐ型ＦＥＴ３０およ
び３２をターンオンし、Ｎ型ＦＥＴ３１および３５をタ
ーンオフする。出力端子３６の出力電圧が上昇し始める
と、ノードＡの電圧も上昇し始め、ＦＥＴ３０からのド
ライブ電流を遮断し、端子３６の電圧を安定化させる。
ノードＡの電圧上昇によって、ＦＥＴ３５もターンオン
し、ノードＢの電圧を上昇させる。これは、出力ＦＥＴ
３１をターンオンし、ドライブ状態の間、出力端子３６
の電圧をさらに安定化させる。入力端子６の論理“０”
信号は、最初にノードＡおよびＢで論理“１”信号に変
わる。これは、Ｐ型ＦＥＴ３０および３２をターンオフ
し、Ｎ型ＦＥＴ３１および３５をターンオンする。端子
３６の出力電圧が降下し始めると、ノードＢの電圧も降
下し始め、ＦＥＴ３１からのドライブ電流を遮断し、出
力端子３６の電圧を安定化させる。ノードＢの電圧降下
によって、ＦＥＴ３２もターンオンし、ノードＡの電圧
を降下させる。これは、出力ＦＥＴ３０をターンオン
し、ドライブ状態の間、出力端子３６の電圧をさらに安
定化させる。
【００１７】本発明を、好適な実施例について説明した
が、発明の趣旨および範囲を逸脱することなく、種々の
変形を行うことができることを当業者は理解できるであ
ろう。
が、発明の趣旨および範囲を逸脱することなく、種々の
変形を行うことができることを当業者は理解できるであ
ろう。
【００１８】
【発明の効果】本発明により、ＥＣＬコンパチブルなシ
フト・レベル電圧スィングを備えるＣＭＯＳ回路が得ら
れる。
フト・レベル電圧スィングを備えるＣＭＯＳ回路が得ら
れる。
【図１】本発明のオフチップ・ドライバ回路を示す図で
ある。
ある。
１ 第１部分 ２ 第２部分 ３ 第３部分 ４ インヒビット入力 ５ イネーブル入力 ６ データ入力 ７，３６ 出力端子 １１，１３，１５，１８，２０，２１，２４，２６，２
７，３０，３２，３３ Ｐ型ＦＥＴ １２，１４，１６，１７，１９，２２，２３，２８，２
９，３１，３４，３５ Ｎ型ＦＥＴ
７，３０，３２，３３ Ｐ型ＦＥＴ １２，１４，１６，１７，１９，２２，２３，２８，２
９，３１，３４，３５ Ｎ型ＦＥＴ
Claims (5)
- 【請求項１】ＥＣＬレベルとコンパチブルな出力電圧ス
ィングを生成するＣＭＯＳオフチップ・ドライバ回路に
おいて、 イネーブル入力信号に応答して、真および相補出力を生
成するイネーブル回路手段と、 データ入力信号と前記イネーブル回路手段の前記真出力
を受け取り、ＮＡＮＤ出力信号を生成するＣＭＯＳ Ｎ
ＡＮＤゲートと、 前記データ入力信号と前記イネーブル回路手段の前記相
補出力を受け取り、ＮＯＲ出力信号を生成するＣＭＯＳ
ＮＯＲゲートと、 出力端子に接続された相補型である、前記ＮＡＮＤ出力
信号によってドライブされる第１ドライブＦＥＴと、前
記ＮＯＲ出力信号によってドライブされる第２ドライブ
ＦＥＴと、 前記出力端子の出力信号レベルを検出し、ＥＣＬコンパ
チブル電圧レベルを生成するために前記第１および前記
第２ドライブＦＥＴを制御する帰還手段と、 を有することを特徴とするＣＭＯＳオフチップ・ドライ
バ回路。 - 【請求項２】インヒビット入力信号を受け取り、相補イ
ンヒビット出力信号を生成するＣＭＯＳインバータ段
と、 イネーブル入力信号と前記相補インヒビット出力信号と
を受け取り、前記真出力信号としてＡＮＤ出力信号と、
前記相補出力信号として相補ＡＮＤ出力信号とを生成す
るＣＭＯＳ ＡＮＤゲートと、 を有することを特徴とする請求項１記載のＣＭＯＳオフ
チップ・ドライバ回路。 - 【請求項３】前記帰還手段は、前記第１ドライブＦＥＴ
と同じ導電型の第１帰還ＦＥＴと、前記第２ドライブＦ
ＥＴと同じ導電型の第２帰還ＦＥＴとを有し、前記第１
および第２帰還ＦＥＴはそれぞれ前記ＮＯＲ出力信号お
よび前記ＮＡＮＤ出力に交差結合されている、 ことを特徴とする請求項１記載のＣＭＯＳオフチップ・
ドライバ回路。 - 【請求項４】前記帰還手段は、前記第１ドライブＦＥＴ
のゲートと前記出力端子との間で前記第１帰還ＦＥＴに
直列に接続された前記第１ドライブＦＥＴと同じ導電型
である第３ＦＥＴを有し、この第３ＦＥＴは、前記ＮＯ
Ｒ出力信号によってドライブされ、前記第２ドライブＦ
ＥＴのゲートと前記出力端子との間で前記第２帰還ＦＥ
Ｔに直列に接続された前記第２ドライブＦＥＴと同じ導
電型である第４ＦＥＴを有し、この第４ＦＥＴは、前記
ＮＡＮＤ出力信号によってドライブされる、 ことを特徴とする請求項３記載のＣＭＯＳオフチップ・
ドライバ回路。 - 【請求項５】ＥＣＬレベルとコンパチブルな出力電圧ス
ィングを生成するＣＭＯＳオフチップ・ドライバ回路に
おいて、 インヒビット入力信号を受け取り、相補インヒビット出
力信号を生成するＣＭＯＳインバータ段と、 イネーブル入力信号と前記相補インヒビット入力信号を
受け取り、ＡＮＤ出力信号と相補ＡＮＤ出力信号を生成
するＣＭＯＳ ＡＮＤゲートと、 データ入力信号とＡＮＤ出力信号を受け取り、ＮＡＮＤ
出力信号を生成するＣＭＯＳ ＮＡＮＤゲートと、 前記データ入力信号と前記相補ＡＮＤ出力信号を受け取
り、ＮＯＲ出力信号を生成するＣＭＯＳ ＮＯＲゲート
と、 出力端子に接続された第１および第２ドライブＦＥＴと
を有し、前記第１ＦＥＴはＰ型ＦＥＴであり、前記ＮＡ
ＮＤ出力信号によってドライブされ、前記第２ＦＥＴは
Ｎ型ＦＥＴであり、前記ＮＯＲ出力信号によってドライ
ブされ、 前記出力端子の出力信号レベルを検出し、ＥＣＬコンパ
チブル電圧レベルを生成するために前記第１および第２
ドライブＦＥＴを制御する帰還手段を有し、前記帰還手
段は、前記第１ドライブＦＥＴのゲートと前記出力端子
との間に直列に接続された第１および第２Ｐ型帰還ＦＥ
Ｔと、前記第２ドライブＦＥＴのゲートと前記出力端子
との間に直列に接続された第３および第４Ｎ型帰還ＦＥ
Ｔとを有し、 前記第１および第３帰還ＦＥＴは前記ＮＯＲ出力信号と
前記ＮＡＮＤ出力信号とにそれぞれ交差結合され、前記
第２および第４帰還ＦＥＴは前記ＡＮＤ出力信号と前記
相補ＡＮＤ出力信号とにそれぞれ接続されている、 ことを特徴とするＣＭＯＳオフチップ・ドライバ回路。
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| US907906 | 1992-07-02 | ||
| US07/907,906 US5280204A (en) | 1992-07-02 | 1992-07-02 | ECI compatible CMOS off-chip driver using feedback to set output levels |
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| JP2878072B2 JP2878072B2 (ja) | 1999-04-05 |
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| JP (1) | JP2878072B2 (ja) |
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1993
- 1993-06-15 JP JP5143706A patent/JP2878072B2/ja not_active Expired - Lifetime
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