KR100220440B1 - Ecl 레벨용 입력 버퍼 재생 래치 회로 - Google Patents

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Abstract

BiCMOS 집적 회로에 유용한 입력 버퍼 재생 래치 회로가 제공된다. ECL 입력 신호 단자는 바이폴라 트랜지스터의 베이스에 접속된다. 상기 트랜지스터의 에미터는 MOS 트랜지스터의 소오스/드레인 경로에 의하여 CMOS 재생 래치 회로의 2개의 입/출력 노드 중 하나의 노드에 접속된다. 제2의 입/출력 노드는 유사한 방식으로 제2의 MOS 트랜지스터의 소오스/드레인 경로에 의하여 제2의 바이폴라 트랜지스터의 에미터에 접속된다. 상기 제2의 바이폴라 트랜지스터 베이스는 ECL 전압 범위에서 중간인 기준 전압으로 유지된다. 지속동작은 CMOS 래치가 활성화되는 경우에 매우 빠르게 생긴다.

Description

ECL 레벨용 입력 버퍼 재생 래치 회로
제1도는 본 발명의 한 실시예에 대한 회로 다이어그램.
제2도는 제1도에 도시된 회로의 동작을 예시하는 타이밍 다이어그램.
[발명의 배경]
본 발명은 클록형 재생 래치 회로에 관한 것으로 특히, BiCMOS 집적 회로에서 입력 버퍼로서 사용하기에 편리한 고속래치 회로에 관한 것이다.
BiCMOS 집적 회로는 바이폴라 기술이 상보형 금속-산화물-반도체(Complementary Metal Oxide Semiconductor ; CMOS) 기술과 결합된 반도체 디바이스이다. 그러한 BiCMOS 집적 회로에 있어서, 바이폴라 트랜지스터의 고유한 속도 및 구동 능력을 사용하기 위하여 속도가 매우 빠르며 전력 소모가 많은 바이폴라 트랜지스터 회로는 반도체 디바이스의 적합한 장소에 배치된다. CMOS 회로는 보다 높은 집적도가 요구도며 보다 낮은 전력 소모가 요구되는 경우에는 언제든지 사용된다.
어떤 BiCMOS 집적 회로는 바이폴라 논리 회로에 적합한 신호 레벨을 사용하여 외부 회로와 통신한다. 상기 BiCMOS 디바이스내에서는 CMOS 레벨의 신호가 사용된다. BiCMOS 디바이스에 사용되는 통상의 바이폴라 논리는 에미터-결합-논리(Emitter-Coupled Logic ; ECL)이며 상기 ECL은 -0.9 내지 -1.7볼트의 신호범위를 지닌다. 그 반면에, CMOS 신호는 5볼트 범위에서 스윙(swing)한다.
이때 목적한 바는 BiCMOS 집적 회로내로 ECL 신호를 입력시켜 이를 가능한한 빨리 CMOS 레벨로 변환시키는 것이다. 보다 일반적인 목적은 CMOS 논리 회로에 의하여 사용되도록 ECL 신호를 완충한 다음에 이를 변환시키는 것이다.
[발명의 개요]
본 발명은 입력 신호를 수신하기 위한 입력 단자를 지니는 BiCMOS 입력 버퍼 회로를 제공한다. 상기 버퍼 회로는 제1 및 제2의 입/출력 노드를 지닌 MOS 래치 회로를 지닌다. 이 래치 회로는 제어 신호에 의해 활성화됨으로써 2개의 쌍안정 상태중 한 상태로 재생한 다음에 이를 지속(latching)한다.
제1바이폴라 트랜지스터가 제1의 입/출력 노드에 접속된 에미터 전극을 지니는 반면에, 제2바이폴라 트랜지스터는 제2의 입/출력 노드에 접속된 에미터 전극을 지닌다. 제1바이폴라 트랜지스터의 콜렉터 전극은 제1의 전압 공급원에 접속되고 상기 제1바이폴라 트랜지스터의 베이스는 입력단자에 접속된다. 마찬가지로, 제2바이폴라 트랜지스터의 콜렉터 전극은 제1의 전압 공급원에 접속되고 상기 제2바이폴라 트랜지스터의 베이스 전극은 입력 단자상에 기대되는 신호 범위에서 대략 중간정도의 레벨로 기준된 제1의 기준 전압에 접속된다.
MOS 래치 회로가 활성화되고 입력 신호가 고속으로 MOS 래치 회로 내에 지속되는 경우, 제1 및 제2바이폴라 트랜지스터의 에미터 전극과 각각의 제1 및 제2의 입/출력 노드 사이에 접속되어 있는 MOS 트랜지스터는 상기 제1 및 제2바이폴라 트랜지스터의 에미터 전극으로부터 상기 입/출력 노드를 분리시킨다.
[본 발명의 특정한 실시예에 대한 설명]
제1도는 본 발명의 한 실시예에 대한 회로 다이어그램이다. 제1도의 회로는 입력 단자(31)를 지니며, 상기 입력 단자(31)는 입력 패드(도시되지 않음)로 부터 ECL 신호를 수신한다. 상시 ECL 신호는 MOS 래치 회로(40)에 의하여 재생된 다음에 지속되고, 상기 MOS 래치 회로(40)는 단자(35)상에 발생되는 클록 신호와 같은 제어 신호에 의해 활성화된다. 상기 래치 회로(40)는 교차 연결된 2개의 상보 트랜지스터쌍(21,23 및 22,24)을 지닌다. PMOS 트랜지스터(22) 및 NMOS 트랜지스터(24)의 게이트 전극은 노드(44)에 의하여, PMOS 트랜지스터(21) 및 NMOS 트랜지스터(23)의 드레인 전극에 접속된 공통 노드(41)에 연결된다. 마찬가지로, PMOS 트랜지스터(21) 및 NMOS 트랜지스터(23)의 게이트 전극은 노드(43)에 의하여 PMOS 트랜지스터(22) 및 NMOS 트랜지스터(24)의 드레인 전극에 접속된 공통 노드(42)에 연결된다. 상기 노드(41,42)는 상기 래치 회로(40)의 입/출력 노드이다.
입력 단자(31)는 NPN 바이폴라 트랜지스터(11)의 베이스 전극에 연결되며, 상기 NPN 바이폴라 트랜지스터(11)는 제1의 전압 공급원(Vcc, 여기서는 0볼트임)에 접속된 콜렉터 전극 및 PMOS 트랜지스터(15)의 소오스 전극에 접속된 에미터 전극을 지닌다. PMOS 트랜지스터(15)의 드레인 전극은 상기 래치 회로(40)의 입/출력 노드(41)에 접속된다. PMOS 트랜지스터(15)의 게이트 전극은 제2의 전압 공급원(VEE, 여기서는 -5.2볼트임)에 접속된다.
입/출력 노드(42)는 노드(41)와 마찬가지로 접속된다. 상기 노드(42)는 PMOS 트랜지스터(16)의 드레인 전극에 접속된다. PMOS 트랜지스터(16)는 VEE에 결속된 게이트 전극 및 NPN 바이폴라 트랜지스터(12)의 에미터 전극에 결속된 소오스를 지닌다. 상기 트랜지스터(12)는 제1의 기준전압(Vcc)에 접속된 콜렉터 전극 및 단자(32)에 접속된 베이스 전극을 지니며, 상기 단자는 입력 단자(31)에 인가되는 -0.9 내지 -1.7 볼트의 ECL 전압 범위에서 대략 중간정도인 기준 전압(VBB; -1.32볼트)으로 유지된다.
바이폴라 트랜지스터(11,12)는 정합되어 있으며 상기 바이폴라 트랜지스터(11,12)의 에미터 전극 모두는 각기 전류원(13,14)(실제로는, 전류싱크임)에 접속된다. 이들 전류원(13,14)은 상기 트랜지스터(11,12)를 통해 전류를 끌어내기 때문에 순간동작동안 "온(on)" 상태로 된다. 각각의 전류원(13,14)은 각각의 바이폴라 트랜지스터(11,12)의 에미터 전극에 접속된 소오스 전극을 지니는 PMOS 트랜지스터로서 이행된다. 상기 트랜지스터의 드레인 및 게이트 전극은 VEE에 결속되어 있으므로 상기 트랜지스터는 다이오드로서 동작한다. 상기 트랜지스터는 PMOS 트랜지스터(15,16)에 비하여 소형이며 상기 바이폴라 트랜지스터(11,12)가 턴온되는 것을 유지할 정도로 충분한 전류를 끌어내도록 설계되어 있다.
상기 래치 회로(40)의 지속동작은 인버터(36)의 동작하에서 단자(35)에 인가된 제어 신호가 NMOS 트랜지스터(26) 및 PMOS 트랜지스터(25)를 턴온시킬 경우에 생긴다. 상기 두 트랜지스터는 각기 PMOS 트랜지스터(21,22)의 공통 소오스 전극에 의하여 형성된 한 지속형 전력 공급 노드를 Vcc에 접속시키며 NMOS 트랜지스터(23,24)의 공통 소오스 전극에 의하여 형성된 나머지 전력 공급 노드를 VEE에 접속시킨다. 제어 신호가 고전압 레벨일 경우에는 두 전력 공급원에 전기접속에 이루어진다.
정합하는 PMOS 트랜지스터(15,16)는 각기 상기 래치 회로(40)가 활성화하는 경우 트랜지스터(11,12)의 에미터 전극을 입/출력 노드(41,42)로 부터 분리시킨다. 상기 트랜지스터(15,16)는 지속동작의 개시 단계에서 상기 트랜지스터(11,12)의 에미터 전극에 인가된 전압을 노드(41,42)에 효과적으로 전달한다. 상기 래치 회로(40)가 교차결합된 트랜지스터의 동작에 의하여 재생된 다음에 이를 지속함에 따라, 노드(41,42)에 인가된 전압은 PMOS 트랜지스터(15,16)에 의하여 각각의 트랜지스터(11,12)의 에미터 전극으로 부터 다소간 분리된다.
제2도는 제1도 회로의 동작을 예시한 것이다. 지속동작을 개시하기에 앞서 입/출력 노드(41,42) 모두는 입력 단자(31) 및 기준 단자(32 ; VBB)에 인가된 레벨보다 대략 1VBE정도 낮게 세트된 레벨에 있다는 것을 유념해야 한다.
상기 저속 동작을 개시하기 위하여는, ECL 입력 신호는 입력 단자에서 수신되고 노드(41,42)에 방출되어야 한다. 이러한 개시동작은 제1도에서 점선으로 표시되어 있으며 예시적인 동작을 위하여 상기 입력 신호는 고전압 레벨이라고 가정하기로 한다.
상기 ECL 입력 신호가 입력 단자에 존재한 직후에, 상기 래치 회로(40)는 단자(35)에 인가된 고전압 레벨의 제어 신호에 의하여 활성화된다. 그 사이에, 트랜지스터(11,12) 모두의 에미터 전극으로부터 발생된 전압은 각각의 노드(41,42)에 발생된다. 대략 -1.9 볼트의 전압은 노드(41)에 발생되는 데, 그 이유는 에미터 폴로워 구성을 이루는 트랜지스터(11)가 베이스 전극에 인가된 고전압 레벨인 ECL 신호(예를 들면 -1.1 볼트)를 1VBE만큼(-0.8볼트)만큼 강하시키기 때문이다. 상기 노드(42)는 상기 트랜지스터(12)의 베이스 단자상에 발생된 VBB(-1.32 볼트) 및 -0.8 볼트의 1VBE강하로 인해 -2.1 볼트까지 떨어진다.
제어 단자(35) 상에 발생된 제어 신호가 계속 상승함에 따라, 상기 래치 회로(40)는 활성화되고 교차연결된 트랜지스터(21-24)의 재생동작은 노드(41,42)가 강제로 완전한 CMOS 전압 레벨로 지속되게 한다.
이때, 상기 입력 신호는 상기 래치 회로(40)에 세트되는데, 이러한 신호는 출력 단자(33,34)에 인가되는 CMOS 차동 신호로서 사용하기에 편리하다.
이와는 반대로, 입력 단자(31) 상에 발생된 저전압 레벨인 ECL 신호는 상기 래치 회로(40)를 상기와는 반대 상태로 세트시키도록 한다. 예를 들면, -1.6 볼트의 저전압 레벨인 ECL 신호는 노드(41)에 -2.4 볼트의 신호를 발생시킨다. 노드(42)는 상기에 설명된 바와 같이 -2.1 볼트의 전압을 수신한다. 단자(35) 상에 발생된 제어 신호가 상기 래치 회로(40)를 활성화시킴에 따라, 노드(41)는 VEE까지 강하하는 반면에 노드(42)는 VCC까지 상승한다. 상기 ECL 입력 신호가 어떠한 상태에 있든지 간에, 지속 동작은 에미터 폴로워 트랜지스터(11,12)로 부터 발생된 전압이 노드(41,42)에 발생되는 속도 때문에 빠르다.
상기한 내용이 본 발명의 바람직한 실시예를 완전하게 설명하고 있지만, 여러 변형예, 수정예 및 등가예가 사용될 수 있다. 예를 들면, 본 발명 MOS 재생 래치 회로의 한 형태로 설명되었다. 다른 재생 MOS 래치 회로를 적절히 수정함으로써 본 발명이 실현될 수 있음을 명백히 인식하여야 한다. 그러므로, 상기한 기술 내용은 첨부된 특허청구의 범위에 의하여 한정된 본 발명의 범위를 제한하는 것으로 취해져서는 안된다.

Claims (11)

  1. 입력 신호를 수신하는 입력 단자(31)를 지니는 BiCMOS 버퍼 회로에 있어서, 제어 신호에 의해 활성화됨에 따라 2개의 쌍안정 상태중 하나의 상태로 재생한 다음에 이를 지속시키며 제1 및 제2의 입/출력 노드(41,42)를 지니는 MOS 래치 회로(40); 제1의 전압 공급원(VCC)에 접속된 콜렉터 전극, 상기 입력 단자(31)에 접속된 베이스 전극 및 상기 제1의 입/출력 노드(41)에 접속된 에미터 노드를 지니는 제1의 바이폴라 트랜지스터(11); 상기 제1의 전압 공급원(VCC)에 접속된 콜렉터 전극, 제1의 기준 전압원(VBB)에 접속된 베이스 전극 및 상기 제2의 입/출력 노드(42)에 접속된 에미터 전극을 지니는 제2의 바이폴라 트랜지스터(12); 상기 MOS 래치 회로가 활성화되는 경우 상기 제1 및 제2의 입/출력 노드(41,42)를 상기 제1 및 제2의 바이폴라 트랜지스터(11,12) 에미터 전극으로부터 분리시키도록 상기 제1 및 제2의 바이폴라 트랜지스터(11,12) 에미터 전극과 상기 각각의 제1 및 제2의 입/출력 노드(41,42) 사이에 접속된 MOS 트랜지스터 수단(15,16)을 포함하여, 상기 입력 신호가 상기 MOS 래치 회로 내로 지속되는 것을 특징으로 하는 BiCMOS 버퍼 회로.
  2. 제1항에 있어서, 상기 제1 및 제2의 바이폴라 트랜지스터(11,12)가 정합하는 것을 특징으로 하는 BiCMOS 버퍼 회로.
  3. 제1항에 있어서, 상기 MOS 트랜지스터 수단(15,16)은, 상기 제1의 바이폴라 트랜지스터(11) 에미터 전극에 접속된 제1의 소오스/드레인 전극, 상기 제1의 입/출력 노드(41)에 접속된 제2의 소오스/드레인 전극 및 제2의 기준 전압원(VEE)에 접속된 게이트 전극을 지니는 제1의 MOS 트랜지스터(15) ; 및 상기 제2의 바이폴라 트랜지스터(12) 에미터 전극에 접속된 제1의 소오스/드레인 전극, 상기 제2의 입/출력 노드(42)에 접속된 제2의 소오스/드레인 전극 및 제2의 기준 전압원(VEE)에 접속된 게이트 전극을 지니는 제2의 MOS 트랜지스터(16)을 포함하는 것을 특징으로 하는 BiCMOS 버퍼 회로.
  4. 제3항에 있어서, 상기 제1 및 제2의 MOS 트랜지스터(15,16)가 정합하는 것을 특징으로 하는 BiCMOS 버퍼 회로.
  5. 제3항에 있어서, 상기 제1 및 제2의 MOS 트랜지스터(15,16)는 PMOS 트랜지스터인 것을 특징으로 하는 BiCMOS 버퍼 회로.
  6. 제3항에 있어서, 제1 및 제2의 MOS 트랜지스터(15,16) 게이트 전극은 제2의 전압 공급원(VEE)에 접속되는 것을 특징으로 하는 BiCMOS 버퍼 회로.
  7. 제1항에 있어서, 상기 제1 및 제2의 바이폴라 트랜지스터(11,12)를 온상태로 유지하도록 상기 제1 및 제2의 바이폴라 트랜지스터(11,12) 에미터 전극에 접속된 전류원 수단(13,14)을 부가적으로 포함하는 것을 특징으로 하는 BiCMOS 버퍼 회로.
  8. 제1항에 있어서, 상기 제1의 기준 전압원은 상기 입력 단자상에 발생되는 신호 전압의 범위에서 중간인 전압 레벨에 있는 것을 특징으로 하는 BiCMOS 버퍼 회로.
  9. 제1항에 있어서, 상기 제어 신호는 클록 신호인 것을 특징으로 하는 BiCMOS 버퍼 회로.
  10. 제1항에 있어서, 상기 MOS 래치 회로(40)는 제1 및 제2의 전력 공급 노드(21,22 ; 23,24)를 포함하며, 상기 제1의 전력 공급 노드(21,22)를 상기 제1의 전력 공급원(VCC)에 연결시키고 상기 제2의 전력 공급 노드(23,24)를 제2의 전력 공급원(VEE)에 연결시킴으로써 활성화되는 것을 특징으로 하는 BiCMOS 버퍼 회로.
  11. 제10항에 있어서, 상기 MOS 래치 회로(40)는 교차연결된 상보형 트랜지스터쌍(21,23 : 22,24)을 포함하는 BiCMOS 버퍼 회로.
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