KR910019341A - Ecl 레벨용 입력 버퍼 재생 래치 회로 - Google Patents

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KR910019341A
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엘. 웬델 데니스
이. 드마러스 제임스
비. 크리쯔 제프리
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존 지. 웨브
내셔널 세미컨덕터 코포레이션
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Abstract

내용 없음

Description

ECL 레벨용 입력 버퍼 재생 래치 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시에 대한 회로 다이어그램, 제2도는 제1도에 도시된 회로의 동작을 예시하는 타이밍 다이어그램.

Claims (11)

  1. 입력 신호를 수신하는 입력단자를 지니는 BiCMOS버퍼회로에 있어서, 제어 신호에 의해 활성화됨에 따라 2개의 쌍안정 상태중 하나의 상태로 재생한 다음에 이를 지속시키며 제1 및 제2의 입/출력 노드를 지니는 MOS회로, 제1의 전압 공급원에 접속된 콜렉터 전극, 상기 입력단자에 접속된 베이스 전극 및 상기 제1의 입/출력 노드에 접속된 에미터 노드를 지니는 제1의 바이폴라 트랜지스터, 상기 제1의 전압공급원에 접속된 콜렉터 전극, 제1의 기준 전압원에 접속된 베이스 전극 및 상기 제2의 입/출력 노드에 접속된 에미터 전극을 지니는 제2의 바이폴라트랜지스터, 상기 MOS회로가 활성화되는 경우 상기 제1 및 제2의 입/출력 노드를 상기 제1 및 제2의 바이폴라트랜지스터 에미터 전극으로부터 감결합시키도록 상기 제1 및 제2의 바이폴라 트랜지스터 에미터 전극관 상기 각각의 제1 및 제2의 입/출력 노드사이에 접속된 MOS트랜지스터 수단을 포함함으로써, 상기 입력신호가 상기 MOS회로 내로 지속되는 BiCMOS버퍼회로.
  2. 제1항에 있어서, 상기 제1 및 제2의 바이폴라 트랜지스터가 정합하는 BiCMOS버퍼 회로.
  3. 제1항에 있어서, 상기 트랜지스터 수단은 상기 제1의 바이폴라 트랜지스터에 에미터 전극에 접속된 제1의 소오스/드레인 전극, 상기 제1의 입/출력 노드에 접속된 제2의 소오스/드레인 전극 및 제2의 기준 전압원에 접속된 게이트전극을 지니는 제1의 MOS트랜지스터, 및 상기 제2의 바이폴라 트랜지스터 에미터 전극에 접속된 제1의 소오스/드레인 전극, 상기 제2의 입/출력 노드에 접속된 제2의 소오스/드레인 전극 및 상기 제2의 기준 전압원에 접속된 게이트 전극을 지니는 제2의 MOS트랜지스터를 포함하는 BiCMOS버퍼회로.
  4. 제3항에 있어서, 상기 제1 및 제2의 MOS트랜지스터가 정합 하는 BiCMOS버퍼회로.
  5. 제4항에 있어서, 상기 제1 및 제2의 MOS트랜지스터는 PMOS트랜지스터인 BiCMOS버퍼회로.
  6. 제5항에 있어서, 상기 제1 및 제2의 MOS트랜지스터 게이트 전극은 상기 제2의 전압 공급원에 접속되는 BiCMOS버퍼 회로.
  7. 제1항에 있어서, 상기 제1 및 제2의 바이폴라 트랜지스터를 온상태로 유지하도록 상기 제1 및 제2의 바이폴라 트랜지스터 에미터 전극에 접속된 전류원 수단을 부가적으로 포함하는 BiCMOS버퍼 회로.
  8. 제1항에 있어서, 상기 제1의 기준 전압원은 상기 입력 단자상에 발생되는 신호 전압의 범위에서 대략 중간인 전압레벨에 있는 BiCMOS버퍼 회로.
  9. 제1항에 있어서, 상기 제어신호는 클록신호인 BiCMOS버퍼 회로.
  10. 제1항에 있어서, 상기 MOS회로는 제1 및 제2의 전력 공급 노드를 포함하며, 상기 제1의 전력 공급 노드를 상기 제1의 전력 공급원에 연결시킴으로써 활성되고 상기 제2의 전력 공급 노드를 제2의 전력 공급원에 연결시킴으로써 활성화되는 BiCMOS버퍼 회로.
  11. 제10항에 있어서, 상기 MOS회로는 교차 연결된 상보형 트랜지스터쌍을 포함하는 BiCMOS버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910005221A 1990-04-02 1991-04-01 Ecl 레벨용 입력 버퍼 재생 래치 회로 KR100220440B1 (ko)

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KR100220440B1 KR100220440B1 (ko) 1999-09-15

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