JP3079675B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP3079675B2 JP3079675B2 JP03237216A JP23721691A JP3079675B2 JP 3079675 B2 JP3079675 B2 JP 3079675B2 JP 03237216 A JP03237216 A JP 03237216A JP 23721691 A JP23721691 A JP 23721691A JP 3079675 B2 JP3079675 B2 JP 3079675B2
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- transistor
- type mos
- mos transistor
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- power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はレベル変換回路に係わ
り、特に、消費電流を増大させることなく高速動作を行
うようにするものに用いて好適なものである。
り、特に、消費電流を増大させることなく高速動作を行
うようにするものに用いて好適なものである。
【０００２】
【従来の技術】例えば、ＥＣＬレベル等のように、小さ
い電圧振幅の信号を増幅して大振幅の信号に変換するた
めに、従来よりレベル変換回路が用いられている。図８
および図９は、従来より用いられているレベル変換回路
の一例を示している。これらのレベル変換回路におい
て、図８はフリップフロップを使った例を示し、図９は
カレントミラーを使った例を示している。
い電圧振幅の信号を増幅して大振幅の信号に変換するた
めに、従来よりレベル変換回路が用いられている。図８
および図９は、従来より用いられているレベル変換回路
の一例を示している。これらのレベル変換回路におい
て、図８はフリップフロップを使った例を示し、図９は
カレントミラーを使った例を示している。
【０００３】
【発明が解決しようとする課題】図８および図９に示し
たレベル変換回路は、出力負荷の駆動能力を高めるため
には、使用している素子の電流駆動能力を大きくする必
要がある。しかしながら、これらのレベル変換回路には
ＤＣ電流が流れるので、駆動能力を高めるとＤＣ消費電
流が増加してしまう。したがって、従来のレベル変換回
路の場合には、スピードがＤＣ消費電流とのトレードオ
フによって決まってしまう問題があった。本発明は上述
の問題点に鑑み、ＤＣ電流を消費することなく高速化が
可能なレベル変換回路を提供できるようにすることを目
的とする。
たレベル変換回路は、出力負荷の駆動能力を高めるため
には、使用している素子の電流駆動能力を大きくする必
要がある。しかしながら、これらのレベル変換回路には
ＤＣ電流が流れるので、駆動能力を高めるとＤＣ消費電
流が増加してしまう。したがって、従来のレベル変換回
路の場合には、スピードがＤＣ消費電流とのトレードオ
フによって決まってしまう問題があった。本発明は上述
の問題点に鑑み、ＤＣ電流を消費することなく高速化が
可能なレベル変換回路を提供できるようにすることを目
的とする。
【０００４】
【課題を解決するための手段】本発明のレベル変換回路
は、第１の導電型ＭＯＳトランジスタと第２の導電型Ｍ
ＯＳトランジスタとからなるＣＭＯＳトランジスタによ
ってそれぞれ構成される第１のインバータおよび第２の
インバータを具備し、上記各インバータの電源側から入
力信号を供給するようになすとともに、出力を上記第１
の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトラ
ンジスタとの接続点から取り出すようにし、かつ上記入
力信号が供給される電源側に接続されるトランジスタの
電流駆動能力を大きくし、電圧固定側の電源に接続され
るトランジスタの電流駆動能力を上記信号入力側のトラ
ンジスタと比較して充分に小さくしている。また、本発
明の他の特徴とするところは、第１の導電型ＭＯＳトラ
ンジスタと第２の導電型ＭＯＳトランジスタとからなる
ＣＭＯＳトランジスタによってそれぞれ構成される第１
のインバータおよび第２のインバータを具備し、上記各
インバータの電源側から入力信号を供給するようになす
とともに、出力を上記第１の導電型ＭＯＳトランジスタ
と第２の導電型ＭＯＳトランジスタとの接続点から取り
出すようにし、かつ上記出力の取り出し点と上記固定電
源側に接続されるトランジスタとの間に、上記固定電源
側に接続されるトランジスタの電流能力を調整するため
のＭＯＳトランジスタを介設している。
は、第１の導電型ＭＯＳトランジスタと第２の導電型Ｍ
ＯＳトランジスタとからなるＣＭＯＳトランジスタによ
ってそれぞれ構成される第１のインバータおよび第２の
インバータを具備し、上記各インバータの電源側から入
力信号を供給するようになすとともに、出力を上記第１
の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトラ
ンジスタとの接続点から取り出すようにし、かつ上記入
力信号が供給される電源側に接続されるトランジスタの
電流駆動能力を大きくし、電圧固定側の電源に接続され
るトランジスタの電流駆動能力を上記信号入力側のトラ
ンジスタと比較して充分に小さくしている。また、本発
明の他の特徴とするところは、第１の導電型ＭＯＳトラ
ンジスタと第２の導電型ＭＯＳトランジスタとからなる
ＣＭＯＳトランジスタによってそれぞれ構成される第１
のインバータおよび第２のインバータを具備し、上記各
インバータの電源側から入力信号を供給するようになす
とともに、出力を上記第１の導電型ＭＯＳトランジスタ
と第２の導電型ＭＯＳトランジスタとの接続点から取り
出すようにし、かつ上記出力の取り出し点と上記固定電
源側に接続されるトランジスタとの間に、上記固定電源
側に接続されるトランジスタの電流能力を調整するため
のＭＯＳトランジスタを介設している。
【０００５】
【作用】固定電源側に接続されるＭＯＳトランジスタの
電流駆動能力を、入力信号が供給される電源側に接続さ
れるトランジスタの電流駆動能力に比べて十分に小さく
することにより、レベル変換回路の入力しきい値が上記
入力信号が供給される電源側に接続されるトランジスタ
の入力しきい値分だけ下がり、入力信号の僅かな変化で
安定点が移動することとなり、小さな入力振幅が大きな
出力振幅にレベル変換される。
電流駆動能力を、入力信号が供給される電源側に接続さ
れるトランジスタの電流駆動能力に比べて十分に小さく
することにより、レベル変換回路の入力しきい値が上記
入力信号が供給される電源側に接続されるトランジスタ
の入力しきい値分だけ下がり、入力信号の僅かな変化で
安定点が移動することとなり、小さな入力振幅が大きな
出力振幅にレベル変換される。
【０００６】
【実施例】図１は本発明のレベル変換回路の一実施例を
示し、図１の（Ａ）は回路図、図１の（Ｂ）は構成図で
ある。図１の（Ａ）から明らかなように、本実施例のレ
ベル変換回路はＣＭＯＳインバータから構成されるフリ
ップフロップを基本としている。
示し、図１の（Ａ）は回路図、図１の（Ｂ）は構成図で
ある。図１の（Ａ）から明らかなように、本実施例のレ
ベル変換回路はＣＭＯＳインバータから構成されるフリ
ップフロップを基本としている。
【０００７】すなわち、第１のＣＭＯＳインバータ１は
ｎＭＯＳトランジスタＴｒ１、ｐＭＯＳトランジスタＴ
ｒ３よりなるＣＭＯＳインバータを基本とし、これらの
ｎＭＯＳトランジスタＴｒ１とｐＭＯＳトランジスタＴ
ｒ３との間に、ｎＭＯＳトランジスタＴｒ５を介設して
構成されている。一方、第２のＣＭＯＳインバータ２
は、ｎＭＯＳトランジスタＴｒ２およびｐＭＯＳトラン
ジスタＴｒ４よりなるＣＭＯＳインバータを基本とし、
これらのｎＭＯＳトランジスタＴｒ２とｐＭＯＳトラン
ジスタＴｒ４との間に、ｎＭＯＳトランジスタＴｒ６を
介設して構成されている。
ｎＭＯＳトランジスタＴｒ１、ｐＭＯＳトランジスタＴ
ｒ３よりなるＣＭＯＳインバータを基本とし、これらの
ｎＭＯＳトランジスタＴｒ１とｐＭＯＳトランジスタＴ
ｒ３との間に、ｎＭＯＳトランジスタＴｒ５を介設して
構成されている。一方、第２のＣＭＯＳインバータ２
は、ｎＭＯＳトランジスタＴｒ２およびｐＭＯＳトラン
ジスタＴｒ４よりなるＣＭＯＳインバータを基本とし、
これらのｎＭＯＳトランジスタＴｒ２とｐＭＯＳトラン
ジスタＴｒ４との間に、ｎＭＯＳトランジスタＴｒ６を
介設して構成されている。
【０００８】これらのＣＭＯＳインバータに介設されて
いる各トランジスタＴｒ５、Ｔｒ６は、インバータを流
れる貫通電流を制限するために設けられているものであ
り、ＣＭＯＳインバータを構成する各トランジスタＴｒ
１、Ｔｒ２、Ｔｒ３、Ｔｒ４は、介設されているトラン
ジスタＴｒ５、Ｔｒ６よりも充分に大きな駆動能力を持
ったＭＯＳトランジスタが用いられている。
いる各トランジスタＴｒ５、Ｔｒ６は、インバータを流
れる貫通電流を制限するために設けられているものであ
り、ＣＭＯＳインバータを構成する各トランジスタＴｒ
１、Ｔｒ２、Ｔｒ３、Ｔｒ４は、介設されているトラン
ジスタＴｒ５、Ｔｒ６よりも充分に大きな駆動能力を持
ったＭＯＳトランジスタが用いられている。
【０００９】図２は、フリップフロップを構成するイン
バータを示しており、図２の（Ａ）は構成図、（Ｂ）は
回路図をそれぞれ示している。また、図３はインバータ
の入出力特性を示している。図２のインバータの入力し
きい値は、およそＶｉｎ−Ｖｔｈｐ（Ｖｔｈｐ＝ｐＭＯ
ＳトランジスタのＶｔｈ）となる。このインバータを用
いてフリップフロップを構成した場合、Ｖｉｎ＝Ｖｉｎ
Ｂの時のバタフライプロットは、図４の特性図に示すよ
うになる。図４から明らかなように、Ｖｉｎ＝ＶｉｎＢ
の時には安定点が二つあり、データはラッチされる。
バータを示しており、図２の（Ａ）は構成図、（Ｂ）は
回路図をそれぞれ示している。また、図３はインバータ
の入出力特性を示している。図２のインバータの入力し
きい値は、およそＶｉｎ−Ｖｔｈｐ（Ｖｔｈｐ＝ｐＭＯ
ＳトランジスタのＶｔｈ）となる。このインバータを用
いてフリップフロップを構成した場合、Ｖｉｎ＝Ｖｉｎ
Ｂの時のバタフライプロットは、図４の特性図に示すよ
うになる。図４から明らかなように、Ｖｉｎ＝ＶｉｎＢ
の時には安定点が二つあり、データはラッチされる。
【００１０】ところが、図５の特性図に示すようにＶｉ
ｎ＝ＶｉｎＢ＋Ｖｔｈｐ＋αとなると、安定点は一つに
なり、出力はその安定点に移動する。したがって、この
場合は入力振幅Ｖｔｈｐ＋αが、出力振幅Ｖｉｎ＋αに
レベル変換されたことになる。なお、データを反転させ
るときには、ＶｉｎＢ＝Ｖｉｎ＋Ｖｔｈｐ＋αとすれば
よい。
ｎ＝ＶｉｎＢ＋Ｖｔｈｐ＋αとなると、安定点は一つに
なり、出力はその安定点に移動する。したがって、この
場合は入力振幅Ｖｔｈｐ＋αが、出力振幅Ｖｉｎ＋αに
レベル変換されたことになる。なお、データを反転させ
るときには、ＶｉｎＢ＝Ｖｉｎ＋Ｖｔｈｐ＋αとすれば
よい。
【００１１】図６は、本実施例のレベル変換回路のレベ
ル変換動作を示す波形図である。図６において、実線の
特性曲線（ａ）はＶｉｎを示し、破線の特性曲線（ｂ）
はＶｏｕｔを示している。また、一点鎖線の特性曲線
（ｃ）はＶｉｎＢを示し、二点鎖線の特性曲線（ｄ）は
ＶｏｕｔＢを示している。図６から明らかなように、本
実施例のレベル変換回路は１．４Ｖ程度の入力振幅が５
Ｖの出力振幅にレベル変換されることが判る。
ル変換動作を示す波形図である。図６において、実線の
特性曲線（ａ）はＶｉｎを示し、破線の特性曲線（ｂ）
はＶｏｕｔを示している。また、一点鎖線の特性曲線
（ｃ）はＶｉｎＢを示し、二点鎖線の特性曲線（ｄ）は
ＶｏｕｔＢを示している。図６から明らかなように、本
実施例のレベル変換回路は１．４Ｖ程度の入力振幅が５
Ｖの出力振幅にレベル変換されることが判る。
【００１２】上記したようにしてレベル変換が行われる
ので、本実施例のレベル変換回路は次のような特性を有
する。すなわち、ＤＣ消費電流が流れない。各々の
トランジスタ素子の電流駆動能力を大きくすることによ
り、次段の出力駆動能力を上げることができ、ＤＣ電流
を気にせずに高速化が可能である。ただし、入力振幅
はＶｔｈｐ以上必要であり、入力感度はＶｔｈｐ以下に
はできない。出力振幅は、入力電圧レベルＶｉｎ，Ｖ
ｉｎＢからＧＮＤまでフルスイングする。
ので、本実施例のレベル変換回路は次のような特性を有
する。すなわち、ＤＣ消費電流が流れない。各々の
トランジスタ素子の電流駆動能力を大きくすることによ
り、次段の出力駆動能力を上げることができ、ＤＣ電流
を気にせずに高速化が可能である。ただし、入力振幅
はＶｔｈｐ以上必要であり、入力感度はＶｔｈｐ以下に
はできない。出力振幅は、入力電圧レベルＶｉｎ，Ｖ
ｉｎＢからＧＮＤまでフルスイングする。
【００１３】図７は、プルアップのｐＭＯＳトランジス
タＴｒ３、Ｔｒ４にバイポーラトランジスタＱ１，Ｑ２
を付加して出力駆動能力を増加させた回路を示してい
る。すなわち、図１に示した回路のようにバイポーラト
ランジスタＱ１，Ｑ２が付加されていない回路では、出
力のプルアップを高速化するためにはｐＭＯＳトランジ
スタＴｒ３、Ｔｒ４のサイズをかなり大きくする必要が
ある。しかし、図７の回路のように、バイポーラトラン
ジスタＱ１，Ｑ２を付加することによって、ｐＭＯＳト
ランジスタＴｒ３、Ｔｒ４のサイズを大きくすることな
く高速化が可能になる。
タＴｒ３、Ｔｒ４にバイポーラトランジスタＱ１，Ｑ２
を付加して出力駆動能力を増加させた回路を示してい
る。すなわち、図１に示した回路のようにバイポーラト
ランジスタＱ１，Ｑ２が付加されていない回路では、出
力のプルアップを高速化するためにはｐＭＯＳトランジ
スタＴｒ３、Ｔｒ４のサイズをかなり大きくする必要が
ある。しかし、図７の回路のように、バイポーラトラン
ジスタＱ１，Ｑ２を付加することによって、ｐＭＯＳト
ランジスタＴｒ３、Ｔｒ４のサイズを大きくすることな
く高速化が可能になる。
【００１４】
【発明の効果】本発明は上述したように、第１の導電型
ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタ
とからなるＣＭＯＳトランジスタによって構成される第
１のインバータおよび第２のインバータを用いて、フリ
ップフロップを基本形とするレベル変換回路を構成し、
上記各インバータの電源側から入力信号を供給するよう
になすとともに、出力を上記第１の導電型ＭＯＳトラン
ジスタと第２の導電型ＭＯＳトランジスタとの接続点か
ら取り出すようにし、かつ上記入力信号が供給される電
源側に接続されるトランジスタの電流駆動能力を大きく
し、電圧固定側の電源に接続されるトランジスタの電流
駆動能力を上記信号入力側のトランジスタよりも小さく
したので、上記入力信号が供給される電源側に接続され
るトランジスタの入力しきい値分だけレベル変換回路の
入力しきい値が下がり、入力信号の僅かな変化で安定点
を移動させることができる。したがって、小さな入力振
幅を大きな出力振幅に変換するためのレベルシフトを、
ＤＣ電流を消費することなく行うことができ、消費電流
を気にすることなく高速化を可能にする。
ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタ
とからなるＣＭＯＳトランジスタによって構成される第
１のインバータおよび第２のインバータを用いて、フリ
ップフロップを基本形とするレベル変換回路を構成し、
上記各インバータの電源側から入力信号を供給するよう
になすとともに、出力を上記第１の導電型ＭＯＳトラン
ジスタと第２の導電型ＭＯＳトランジスタとの接続点か
ら取り出すようにし、かつ上記入力信号が供給される電
源側に接続されるトランジスタの電流駆動能力を大きく
し、電圧固定側の電源に接続されるトランジスタの電流
駆動能力を上記信号入力側のトランジスタよりも小さく
したので、上記入力信号が供給される電源側に接続され
るトランジスタの入力しきい値分だけレベル変換回路の
入力しきい値が下がり、入力信号の僅かな変化で安定点
を移動させることができる。したがって、小さな入力振
幅を大きな出力振幅に変換するためのレベルシフトを、
ＤＣ電流を消費することなく行うことができ、消費電流
を気にすることなく高速化を可能にする。
【図１】本発明の一実施例を示すレベル変換回路の回路
図および構成図である。
図および構成図である。
【図２】インバータ構成図および回路図である。
【図３】インバータの入出力特性図である。
【図４】Ｖｉｎ＝ＶｉｎＢの時のバタフライプロットを
示す特性図である。
示す特性図である。
【図５】Ｖｉｎ＝ＶｉｎＢ＋Ｖｔｈｐ＋αの時のバタフ
ライプロットを示す特性図である。
ライプロットを示す特性図である。
【図６】図１の回路動作を示す波形図である。
【図７】本発明の応用例を示す回路図である。
【図８】従来例を示し、フリップフロップを用いたレベ
ル変換回路図である。
ル変換回路図である。
【図９】従来例を示し、カレントミラーを用いたレベル
変換回路図である。
変換回路図である。
１ 第１のＣＭＯＳインバータ ２ 第２のＣＭＯＳインバータ Ｖｉｎ 入力信号 ＶｉｎＢ 反転入力信号 Ｖｏｕｔ 出力信号 ＶｏｕｔＢ 反転出力信号 Ｖｔｈｐ ｐＭＯＳトランジスタのしきい値
Claims (2)
- 【請求項１】 第１の導電型ＭＯＳトランジスタと第２
の導電型ＭＯＳトランジスタとからなるＣＭＯＳトラン
ジスタによってそれぞれ構成される第１のインバータお
よび第２のインバータを具備し、 上記各インバータの電源側から入力信号を供給するよう
になすとともに、出力を上記第１の導電型ＭＯＳトラン
ジスタと第２の導電型ＭＯＳトランジスタとの接続点か
ら取り出すようにし、かつ上記入力信号が供給される電
源側に接続されるトランジスタの電流駆動能力を大きく
し、電圧固定側の電源に接続されるトランジスタの電流
駆動能力を上記信号入力側のトランジスタと比較して充
分に小さくしたことを特徴とするレベル変換回路。 - 【請求項２】 第１の導電型ＭＯＳトランジスタと第２
の導電型ＭＯＳトランジスタとからなるＣＭＯＳトラン
ジスタによってそれぞれ構成される第１のインバータお
よび第２のインバータを具備し、 上記各インバータの電源側から入力信号を供給するよう
になすとともに、出力を上記第１の導電型ＭＯＳトラン
ジスタと第２の導電型ＭＯＳトランジスタとの接続点か
ら取り出すようにし、かつ上記出力の取り出し点と上記
固定電源側に接続されるトランジスタとの間に、上記固
定電源側に接続されるトランジスタの電流能力を調整す
るためのＭＯＳトランジスタを介設したことを特徴とす
るレベル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03237216A JP3079675B2 (ja) | 1991-08-22 | 1991-08-22 | レベル変換回路 |
| US07/930,247 US5311075A (en) | 1991-08-22 | 1992-08-13 | Level shifting CMOS integrated circuits |
| KR1019920014949A KR930005369A (ko) | 1991-08-22 | 1992-08-20 | 레벨변환회로 |
| DE69221407T DE69221407T2 (de) | 1991-08-22 | 1992-08-21 | Integrierte CMOS-Pegelverschiebungsschaltungen |
| EP92114346A EP0529545B1 (en) | 1991-08-22 | 1992-08-21 | Level shifting CMOS integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03237216A JP3079675B2 (ja) | 1991-08-22 | 1991-08-22 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555900A JPH0555900A (ja) | 1993-03-05 |
| JP3079675B2 true JP3079675B2 (ja) | 2000-08-21 |
Family
ID=17012105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03237216A Expired - Lifetime JP3079675B2 (ja) | 1991-08-22 | 1991-08-22 | レベル変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5311075A (ja) |
| EP (1) | EP0529545B1 (ja) |
| JP (1) | JP3079675B2 (ja) |
| KR (1) | KR930005369A (ja) |
| DE (1) | DE69221407T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422523A (en) * | 1992-11-09 | 1995-06-06 | Intel Corporation | Apparatus for translating logic signal levels from 3.3 volts to 5 volts |
| US5410267A (en) * | 1993-09-24 | 1995-04-25 | Intel Corporation | 3.3 V to 5 V supply interface buffer |
| KR0158110B1 (ko) * | 1994-01-14 | 1999-02-01 | 김광호 | 반도체집적회로의 바이씨모오스 레벨변환회로 및 이를 이용한 데이타출력버퍼 |
| JP3234732B2 (ja) * | 1995-01-09 | 2001-12-04 | 株式会社東芝 | レベル変換回路 |
| JP4036923B2 (ja) * | 1997-07-17 | 2008-01-23 | 株式会社半導体エネルギー研究所 | 表示装置およびその駆動回路 |
| GB9920172D0 (en) * | 1999-08-25 | 1999-10-27 | Sgs Thomson Microelectronics | Cmos switching cicuitry |
| GB9926070D0 (en) | 1999-11-03 | 2000-01-12 | Sgs Thomson Microelectronics | Complementary logic circuit |
| JP4279620B2 (ja) | 2003-07-11 | 2009-06-17 | Ｏｋｉセミコンダクタ株式会社 | レベルシフト回路 |
| JP4923886B2 (ja) * | 2006-09-08 | 2012-04-25 | 富士電機株式会社 | レベルシフト回路及びｄｃ−ｄｃコンバータ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441039A (en) * | 1981-11-20 | 1984-04-03 | International Business Machines Corporation | Input buffer circuit for semiconductor memory |
| US4716312A (en) * | 1985-05-07 | 1987-12-29 | California Institute Of Technology | CMOS logic circuit |
| US4672243A (en) * | 1985-05-28 | 1987-06-09 | American Telephone And Telegraph Company, At&T Bell Laboratories | Zero standby current TTL to CMOS input buffer |
| US4845381A (en) * | 1987-10-01 | 1989-07-04 | Vlsi Technology, Inc. | Voltage level shifting circuit |
| US4932002A (en) * | 1988-09-30 | 1990-06-05 | Texas Instruments, Incorporated | Bit line latch sense amp |
| JPH0355914A (ja) * | 1989-07-25 | 1991-03-11 | Fujitsu Ltd | 半導体装置 |
| GB8917835D0 (en) * | 1989-08-04 | 1989-09-20 | Inmos Ltd | Current sensing amplifier for a memory |
| US5103121A (en) * | 1990-04-02 | 1992-04-07 | National Semiconductor Corporation | Input buffer regenerative latch for ecl levels |
-
1991
- 1991-08-22 JP JP03237216A patent/JP3079675B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-13 US US07/930,247 patent/US5311075A/en not_active Expired - Lifetime
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