JP2002246893A

JP2002246893A - レベルダウンコンバータ

Info

Publication number: JP2002246893A
Application number: JP2001044435A
Authority: JP
Inventors: Hideaki Iwasaki; 秀昭岩崎
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2001-02-21
Filing date: 2001-02-21
Publication date: 2002-08-30

Abstract

(57)【要約】【課題】動作速度の低下が防止されるとともに、貫通
電流の増大が抑えられて消費電力の低減化が図られたレ
ベルダウンコンバータを提供する。【解決手段】相対的に薄いゲート酸化膜を有するＰＭ
ＯＳトランジスタ１３＿１，ＮＭＯＳトランジスタ１３
＿２で構成されたインバータ１３の出力信号Ｃを、その
インバータ１３の入力にＰＭＯＳトランジスタ１５で帰
還させることにより、相対的に厚いゲート酸化膜を有す
るＰＭＯＳトランジスタ１２＿１，ＮＭＯＳトランジス
タ１２＿２で構成されたインバータ１２の出力信号Ｂ
の、ＬレベルからＨレベルへの変化を加速させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、相対的に高い電圧
を相対的に低い電圧に変換するレベルダウンコンバータ
に関する。

【０００２】

【従来の技術】従来より、半導体集積回路の消費電力を
低減させるために、外部との入出力信号の電圧レベルは
保ったまま、内部回路はより低い電源電圧で動作させる
ということが行なわれている。このような半導体集積回
路には、その入力部に相対的に厚いゲート酸化膜を有す
る厚酸化膜トランジスタで構成されたインバータからな
るレベルダウンコンバータが備えられている。

【０００３】図５は、従来のレベルダウンコンバータの
回路を示す図である。

【０００４】図５に示すレベルダウンコンバータ１００
には、所定の電源電圧ＶＤＤＨ（３．３Ｖ）とグラウン
ドＶＳＳＨとの間に配置された、内部回路を構成するト
ランジスタのゲート酸化膜より相対的に厚いゲート酸化
膜を有するＰＭＯＳトランジスタ１０１＿１とＮＭＯＳ
トランジスタ１０１＿２とからなるインバータ１０１が
備えられている。このインバータ１０１には、０Ｖから
３．３Ｖまでの電圧レベルを有する信号ＶＩＮが入力さ
れる。また、このレベルダウンコンバータ１００には、
２．５Ｖの電源電圧ＶＤＤとグラウンドＶＳＳとの間に
配置された、やはり相対的に厚いゲート酸化膜を有する
ＰＭＯＳトランジスタ１０２＿１とＮＭＯＳトランジス
タ１０２＿２とからなるインバータ１０２が備えられて
いる。ここで、インバータ１０２に相対的に厚いゲート
酸化膜を有するＰＭＯＳ及びＮＭＯＳトランジスタを用
いているのは、インバータ１０１の出力はインバータ１
０２の入力に接続されているので、インバータ１０２の
入力には０Ｖから３．３Ｖまでの電圧が印加されるた
め、長期に渡って、ゲート酸化膜の劣化を生じないよう
にするためである。

【０００５】このように構成されたレベルダウンコンバ
ータ１００において、最初の時点では、信号ＶＩＮとし
てＬレベル（０Ｖ）が入力されているものとする。この
ため、インバータ１０１を構成するＰＭＯＳトランジス
タ１０１＿１，ＮＭＯＳトランジスタ１０１＿２はオン
状態，オフ状態にあり、インバータ１０１からＨレベル
（３．３Ｖ）の信号Ａが出力されている。このＨレベル
の信号Ａはインバータ１０２に入力されているため、Ｐ
ＭＯＳトランジスタ１０２＿１，ＮＭＯＳトランジスタ
１０２＿２はオフ状態，オン状態にあり、従ってインバ
ータ１０２からはＬレベル（０Ｖ）の信号ＶＯＵＴが出
力されている。

【０００６】ここで、信号ＶＩＮがＬレベル（０Ｖ）か
らＨレベル（３．３Ｖ）に変化する。すると、ＰＭＯＳ
トランジスタ１０１＿１，ＮＭＯＳトランジスタ１０１
＿２がオフ状態，オン状態になり、インバータ１０１か
らＬレベル（０Ｖ）の信号Ａが出力される。インバータ
１０２を構成するＰＭＯＳトランジスタ１０２＿１に
は、このＬレベルの信号Ａが入力されて、ＰＭＯＳトラ
ンジスタ１０２＿１のゲート・ソース間の電圧Ｖｇｓは
２．５Ｖとなる。ここで、ＰＭＯＳトランジスタ１０２
＿１は厚酸化膜トランジスタであり、そのしきい値は例
えば０．７Ｖと比較的大きいものの、上記電圧Ｖｇｓは
２．５Ｖであるため、ＰＭＯＳトランジスタ１０２＿１
のドレイン・ソース間には十分に大きな電流Ｉｄｓが流
れることとなる。従って、ＰＭＯＳトランジスタ１０２
＿１はオフ状態からオン状態に即座に変化する。一方、
ＮＭＯＳトランジスタ１０２＿２はオン状態からオフ状
態に即座に変化する。従って、インバータ１０２の信号
ＶＯＵＴは、Ｌレベル（０Ｖ）からＨレベル（２．５
Ｖ）に即座に変化する。

【０００７】また、信号ＶＩＮがＨレベルからＬレベル
に変化すると、ＰＭＯＳトランジスタ１０１＿１，ＮＭ
ＯＳトランジスタ１０１＿２がオン状態，オフ状態にな
り、インバータ１０１からＨレベル（３．３Ｖ）の信号
Ａが出力される。インバータ１０２を構成するＮＭＯＳ
トランジスタ１０２＿２には、このＨレベルの信号Ａが
入力されて、ＮＭＯＳトランジスタ１０２＿２のゲート
・ソース間の電圧Ｖｇｓは３．３Ｖとなる。この電圧Ｖ
ｇｓは、ＮＭＯＳトランジスタ１０２＿２のしきい値
（例えば０．７Ｖ）と比較し十分に大きいため、ドレイ
ン・ソース間には十分に大きな電流Ｉｄｓが流れる。従
って、ＮＭＯＳトランジスタ１０２＿２はオフ状態から
オン状態に即座に変化する。一方、ＰＭＯＳトランジス
タ１０２＿１はオン状態からオフ状態に即座に変化す
る。従って、インバータ１０２の信号ＶＯＵＴは、Ｈレ
ベル（２．５Ｖ）からＬレベル（０Ｖ）に即座に変化す
る。このようにして、レベルダウンコンバータ１００で
は、初段のインバータ１０１，次段のインバータ１０２
に、３．３Ｖの電源電圧ＶＤＤＨ，２．５Ｖの電源電圧
ＶＤＤが印加されて、０Ｖから３．３Ｖまでの電圧レベ
ルを有する信号ＶＩＮが０Ｖから２．５Ｖまでの電圧レ
ベルを有する信号ＶＯＵＴに変換される。

【０００８】

【発明が解決しようとする課題】上述したレベルダウン
コンバータ１００において、更なる消費電力の低減化を
実現するために、２．５Ｖの電源電圧ＶＤＤに代えて、
例えば１．２Ｖの電源電圧ＶＤＤを用いた場合、信号Ｖ
ＩＮがＬレベルからＨレベルに変化すると、インバータ
１０１の信号ＡはＬレベル（０Ｖ）になる。すると、イ
ンバータ１０２を構成するＰＭＯＳトランジスタ１０２
＿１のゲート・ソース間の電圧Ｖｇｓは１．２Ｖとな
る。このように小さな電圧Ｖｇｓでは、ＰＭＯＳトラン
ジスタ１０２＿１のドレイン・ソース間に流れる電流Ｉ
ｄｓが低下して、信号ＶＯＵＴの、ＬレベルからＨレベ
ルへと変化する時間が長くなるという問題が発生する。
以下、この問題について、図６，図７を参照して説明す
る。

【０００９】図６は、図５に示すレベルダウンコンバー
タにおいて、次段のインバータに２．５Ｖの電源電圧Ｖ
ＤＤを印加した場合の入出力特性を示す図、図７は、図
５に示すレベルダウンコンバータにおいて、次段のイン
バータに１．２Ｖの電源電圧ＶＤＤを印加した場合の入
出力特性を示す図である。

【００１０】図６，図７に示す実線，破線は、それぞ
れ、信号ＶＩＮの電圧波形，信号ＶＯＵＴの電圧波形を
表している。図６に示すように、インバータ１０２に
２．５Ｖの電源電圧ＶＤＤを印加した場合は、信号ＶＩ
ＮがＬレベルからＨレベルに変化した時点からおよそ２
ｎｓ経過後に信号ＶＯＵＴがＬレベルからＨレベルに変
化している。

【００１１】一方、図７に示すように、インバータ１０
２に１．２Ｖの電源電圧ＶＤＤを印加した場合は、信号
ＶＩＮがＬレベルからＨレベルに変化した時点からおよ
そ１０ｎｓ経過後に信号ＶＯＵＴがＬレベルからＨレベ
ルに変化している。このようにＬレベルからＨレベルに
緩やかに変化したのでは、動作速度が低下するとともに
貫通電流も増大して消費電力が増加するという問題があ
る。

【００１２】本発明は、上記事情に鑑み、動作速度の低
下が防止されるとともに、貫通電流の増大が抑えられて
消費電力の低減化が図られたレベルダウンコンバータを
提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成する本発
明のレベルダウンコンバータのうちの第１のレベルダウ
ンコンバータは、相対的に高い電源電圧までの電圧レベ
ルの信号を相対的に低い電源電圧までの電圧レベルの信
号に変換するレベルダウンコンバータにおいて、（１＿１）相対的に低い電源電圧が印加された、相対的
に厚いゲート酸化膜を有する厚酸化膜トランジスタで構
成された第１のインバータ（１＿２）上記第１のインバータの出力を入力する、相
対的に低い電源電圧が印加された、相対的に薄いゲート
酸化膜を有する薄酸化膜トランジスタで構成された第２
のインバータ（１＿３）上記第１のインバータの出力の、Ｌレベルか
らＨレベルへの変化を加速させる変化加速手段を備えた
ことを特徴とする。

【００１４】ここでいう変化加速手段には、電源にプル
アップされた、拡散，ポリシリコン，ＭＯＳ，メタル等
からなる抵抗素子が含まれる。

【００１５】本発明の第１のレベルダウンコンバータ
は、第１のインバータの出力の、ＬレベルからＨレベル
への変化を加速させる変化加速手段を備えているため、
第１のインバータの出力のＨレベルが引き上げられて、
第２のインバータに入力される信号の、ＬレベルからＨ
レベルへの遷移時間が短縮される。また、第２のインバ
ータは、薄酸化膜トランジスタで構成されているため、
そのトランジスタのしきい値は比較的小さく、ドレイン
・ソース間に十分に大きな電流を流すことができる。従
って、動作速度の低下が防止されるとともに、貫通電流
の増大が抑えられて消費電力の低減化が図られる。

【００１６】ここで、上記変化加速手段は、上記第２の
インバータの出力をその第２のインバータの入力に帰還
させることにより、その第１のインバータの出力の、Ｌ
レベルからＨレベルへの変化を加速させるものであるこ
とが好ましい。

【００１７】このようにすると、第１のインバータの出
力の、ＬレベルからＨレベルへの変化を精度よく加速さ
せることができる。

【００１８】また、上記目的を達成する本発明のレベル
ダウンコンバータのうちの第２のレベルダウンコンバー
タは、相対的に高い電源電圧までの電圧レベルの信号を
相対的に低い電源電圧までの電圧レベルの信号に変換す
るレベルダウンコンバータにおいて、（２＿１）相対的に低い電源電圧が印加された、相対的
に厚いゲート酸化膜を有する厚酸化膜トランジスタで構
成された第１のインバータ（２＿２）上記第１のインバータの出力を入力する、相
対的に低い電源電圧が印加された、相対的に薄いゲート
酸化膜を有する薄酸化膜トランジスタで構成されるとと
もに、ＨレベルとＬレベルとの遷移のしきい値が電源電
圧の１／２より低い第２のインバータを備えたことを特
徴とする。

【００１９】本発明の第２のレベルダウンコンバータ
は、第２のインバータが、相対的に薄いゲート酸化膜を
有する薄酸化膜トランジスタで構成されるとともに、Ｈ
レベルとＬレベルとの遷移のしきい値が電源電圧の１／
２より低いものであるため、第１のインバータの出力
の、ＬレベルからＨレベルへの変化が比較的緩やかであ
っても、その第２のインバータの十分に低いしきい値に
より、第２のインバータの出力はＨレベルからＬレベル
に比較的短い時間で遷移する。従って、動作速度の低下
が防止されるとともに、貫通電流の増大が抑えられて消
費電力の低減化が図られる。

【００２０】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００２１】図１は、本発明の第１のレベルダウンコン
バータの第１実施形態の回路を示す図である。

【００２２】図１に示すレベルダウンコンバータ１０に
は、３．３Ｖの電源電圧ＶＤＤＨとグラウンドＶＳＳＨ
との間に配置された、相対的に厚いゲート酸化膜を有す
るＰＭＯＳトランジスタ１１＿１とＮＭＯＳトランジス
タ１１＿２とからなるインバータ１１が備えられてい
る。このインバータ１１には、０Ｖから３．３Ｖまでの
電圧レベルを有する信号ＶＩＮが入力される。

【００２３】また、レベルダウンコンバータ１０には、
１．２Ｖの電源電圧ＶＤＤとグラウンドＶＳＳとの間に
配置された、相対的に厚いゲート酸化膜を有するＰＭＯ
Ｓトランジスタ１２＿１とＮＭＯＳトランジスタ１２＿
２とからなるインバータ１２が備えられている。このイ
ンバータ１２の入力は上記インバータ１１の出力に接続
されている。このインバータ１２が本発明にいう第１の
インバータの一例に相当する。

【００２４】さらに、このレベルダウンコンバータ１０
には、１．２Ｖの電源電圧ＶＤＤとグラウンドＶＳＳと
の間に配置された、相対的に薄いゲート酸化膜を有する
ＰＭＯＳトランジスタ１３＿１とＮＭＯＳトランジスタ
１３＿２とからなるインバータ１３が備えられている。
また、１．２Ｖの電源電圧ＶＤＤとグラウンドＶＳＳと
の間に配置された、やはり相対的に薄いゲート酸化膜を
有するＰＭＯＳトランジスタ１４＿１とＮＭＯＳトラン
ジスタ１４＿２とからなるインバータ１４も備えられて
いる。インバータ１３の入力は、前述したインバータ１
２の出力に接続されるとともに、そのインバータ１３の
出力はインバータ１４の入力に接続されている。尚、イ
ンバータ１３が本発明にいう第２のインバータの一例に
相当する。

【００２５】また、このレベルダウンコンバータ１０に
は、１．２Ｖの電源電圧ＶＤＤとインバータ１２，１３
の接続点との間に配置されるとともに、ゲートがインバ
ータ１３，１４の接続点に接続された相対的に薄いゲー
ト酸化膜を有するＰＭＯＳトランジスタ１５が備えられ
ている。このＰＭＯＳトランジスタ１５が、本発明にい
う変化加速手段の一例に相当する。このＰＭＯＳトラン
ジスタ１５は、インバータ１２の出力の、Ｌレベルから
Ｈレベルへの変化を加速させるものであり、さらに詳細
には、このＰＭＯＳトランジスタ１５は、インバータ１
３の出力をそのインバータ１３の入力に帰還させること
により、インバータ１２の出力の、ＬレベルからＨレベ
ルへの変化を加速させる役割を担うものである。

【００２６】このように構成されたレベルダウンコンバ
ータ１０において、最初の時点では、信号ＶＩＮとして
Ｌレベル（０Ｖ）が入力されているものとする。このた
め、インバータ１１を構成するＰＭＯＳトランジスタ１
１＿１，ＮＭＯＳトランジスタ１１＿２はオン状態，オ
フ状態にあり、このインバータ１１からはＨレベル
（３．３Ｖ）の信号Ａが出力されている。このＨレベル
の信号Ａはインバータ１２に入力されている。ここで、
インバータ１２を構成するＰＭＯＳトランジスタ１２＿
１，ＮＭＯＳトランジスタ１２＿２は厚酸化膜トランジ
スタであるため、３．３Ｖの信号Ａが入力されても十分
に耐えることができ、これらＰＭＯＳトランジスタ１２
＿１，ＮＭＯＳトランジスタ１２＿２はオフ状態，オン
状態にある。従って、インバータ１２からはＬレベル
（０Ｖ）の信号Ｂが出力されている。さらに、このＬレ
ベルの信号Ｂはインバータ１３に入力されているため、
ＰＭＯＳトランジスタ１３＿１，ＮＭＯＳトランジスタ
１３＿２はオン状態，オフ状態にあり、従ってインバー
タ１３からはＨレベル（１．２Ｖ）の信号Ｃが出力され
ている。このＨレベルの信号ＣはＰＭＯＳトランジスタ
１５に入力されているため、そのＰＭＯＳトランジスタ
１５はオフ状態にある。また、Ｈレベルの信号Ｃはイン
バータ１４に入力されているため、ＰＭＯＳトランジス
タ１４＿１，ＮＭＯＳトランジスタ１４＿２はオフ状
態，オン状態にあり、従ってインバータ１４からはＬレ
ベル（０Ｖ）の信号ＶＯＵＴが出力されている。

【００２７】ここで、信号ＶＩＮがＬレベル（０Ｖ）か
らＨレベル（３．３Ｖ）に変化する。すると、ＰＭＯＳ
トランジスタ１１＿１，ＮＭＯＳトランジスタ１１＿２
がオフ状態，オン状態になり、インバータ１１からＬレ
ベル（０Ｖ）の信号Ａが出力される。このＬレベルの信
号Ａはインバータ１２に入力される。ここで、インバー
タ１２には、１．２Ｖの電源電圧ＶＤＤが印加されてい
るため、そのインバータ１２を構成するＰＭＯＳトラン
ジスタ１２＿１のゲート・ソース間の電圧Ｖｇｓは１．
２Ｖとなる。ＰＭＯＳトランジスタ１２＿１は厚酸化膜
トランジスタであるため、そのしきい値は例えば０．７
Ｖと比較的大きく、このためＰＭＯＳトランジスタ１２
＿１の実質的なゲート・ソース間の電圧Ｖｇｓは比較的
小さい。従って、ＰＭＯＳトランジスタ１２＿１のドレ
イン・ソース間に流れる電流Ｉｄｓは小さく、信号Ｂは
ＬレベルからＨレベルに比較的緩やかに上昇する。

【００２８】信号ＢがＬレベルからＨレベルに緩やかに
上昇し、やがてＮＭＯＳトランジスタ１３＿２がオンを
開始する。ＮＭＯＳトランジスタ１３＿２がオンを開始
した初期はまだＮＭＯＳトランジスタ１３＿２のオン抵
抗が大きいため、ＰＭＯＳトランジスタ１３＿１とＮＭ
ＯＳトランジスタ１３＿２との接続点である信号Ｃの電
位は高い。このため、ＰＭＯＳトランジスタ１５のオン
抵抗も大きい。信号ＢがＬレベルからＨレベルにさらに
上昇すると、ＮＭＯＳトランジスタ１３＿２のオン抵抗
が下がって、信号Ｃの電位が下がる。すると、ＰＭＯＳ
トランジスタ１５のオン抵抗も下がって、そのＰＭＯＳ
トランジスタ１５に電流が流れて信号Ｂの電圧レベルが
上昇する。このように、インバータ１３の出力信号Ｃ
を、ＰＭＯＳトランジスタ１５を介してそのインバータ
１３の入力信号Ｂに帰還させて信号Ｂの電圧レベルを引
き上げることにより、インバータ１２の、Ｌレベルから
Ｈレベルへの変化を加速させる。また、インバータ１３
を構成するＮＭＯＳトランジスタ１３＿２は、薄酸化膜
トランジスタであるため、そのしきい値は比較的小さ
く、ドレイン・ソース間に十分に大きな電流Ｉｄｓを流
すことができる。従って、動作速度の低下が防止される
とともに、貫通電流の増大が抑えられて消費電力の低減
化が図られる。

【００２９】図２は、本発明の第２のレベルダウンコン
バータの一実施形態の回路を示す図である。尚、図１に
示すレベルダウンコンバータ１０と同じ構成要素には同
一の符号を付し、重複説明は省く。

【００３０】図２に示すレベルダウンコンバータ２０に
は、インバータ１２の出力信号Ｂを入力する、Ｈレベル
とＬレベルとの遷移のしきい値が電源電圧ＶＤＤの１／
２より低いインバータ２３が備えられている。このイン
バータ２３は、１．２Ｖの電源電圧ＶＤＤとグラウンド
ＶＳＳとの間に配置された、相対的に薄いゲート酸化膜
を有するＰＭＯＳトランジスタ２３＿１とＮＭＯＳトラ
ンジスタ２３＿２とから構成されている。ここで、ＣＭ
ＯＳインバータの論理しきい値を電源電圧ＶＤＤの１／
２より低くするには、ＮＭＯＳトランジスタのしきい値
をＰＭＯＳトランジスタのしきい値より小さくすること
や、ＮＭＯＳトランジスタのゲート幅をＰＭＯＳトラン
ジスタのゲート幅よりも大きくすることにより実現され
る。

【００３１】本実施形態のレベルダウンコンバータ２０
は、インバータ２３が、相対的に薄いゲート酸化膜を有
する薄酸化膜トランジスタで構成されるとともに、Ｈレ
ベルとＬレベルとの遷移のしきい値が電源電圧ＶＤＤの
１／２より低いものであるため、インバータ１２の出力
信号Ｂの、ＬレベルからＨレベルへの変化が比較的緩や
かであっても、そのインバータ２３の十分に低いしきい
値により、インバータ２３の出力信号ＶＯＵＴＢはＨレ
ベルからＬレベルに比較的短い時間で遷移する。従っ
て、信号Ｂの電圧レベルを引き上げるためのＰＭＯＳト
ランジスタ１５の動作を、信号Ｂの電圧レベルがインバ
ータ２３の十分低いしきい値に達した段階でオン状態に
することができるため、動作速度の低下が防止されると
ともに、貫通電流の増大が抑えられて消費電力の低減化
が図られる。

【００３２】尚、前述した図１に示すレベルダウンコン
バータ１０では、入力信号ＶＩＮと出力信号ＶＯＵＴの
位相は互いに同相の関係にあったが、この図２に示すレ
ベルダウンコンバータ２０では、入力信号ＶＩＮと出力
信号ＶＯＵＴＢの位相は互いに逆相の関係にある。この
ような出力信号ＶＯＵＴＢを生成し、その後図示しない
レシーバ側で入力信号ＶＩＮの位相と同相の信号に変換
してもよい。

【００３３】図３は、本発明の第１のレベルダウンコン
バータの第２実施形態の回路を示す図である。

【００３４】図３に示すレベルダウンコンバータ４０に
は、前述した図１に示すＰＭＯＳトランジスタ１５に代
えてＮＭＯＳトランジスタ４５が備えられている。ＮＭ
ＯＳトランジスタ４５のゲートは、インバータ１４の出
力に接続されている。

【００３５】インバータ１２からの信号Ｂが、Ｌレベル
からＨレベルに比較的緩やかに上昇し、やがてＮＭＯＳ
トランジスタ１３＿２がオンを開始し、これに伴いＰＭ
ＯＳトランジスタ１４＿１もオンを開始する。これらＮ
ＭＯＳトランジスタ１３＿２，ＰＭＯＳトランジスタ１
４＿１がオンを開始した初期はまだＮＭＯＳトランジス
タ１３＿２，ＰＭＯＳトランジスタ１４＿１のオン抵抗
が大きいため、信号ＶＯＵＴの電位は低い。このため、
ＮＭＯＳトランジスタ４５のオン抵抗も大きい。信号Ｂ
がＬレベルからＨレベルにさらに上昇すると、ＮＭＯＳ
トランジスタ１３＿２，ＰＭＯＳトランジスタ１４＿１
のオン抵抗が下がって、信号ＶＯＵＴの電位が上昇す
る。すると、ＮＭＯＳトランジスタ４５のオン抵抗も下
がって、そのＮＭＯＳトランジスタ４５に電流が流れて
信号Ｂの電圧レベルが上昇する。このようにして、ＮＭ
ＯＳトランジスタ４５で信号Ｂの電圧レベルを引き上げ
てもよい。

【００３６】図４は、本発明の第１のレベルダウンコン
バータの第３実施形態の回路を示す図である。尚、イン
バータ１２の出力を入力する次段のインバータは図示省
略する。

【００３７】図４に示すレベルダウンコンバータ５０に
は、電源電圧ＶＤＤとインバータ１２の出力との間に抵
抗素子５１が備えられている。インバータ１２の出力
は、抵抗素子５１を介して電源電圧ＶＤＤに接続されて
いるため、そのインバータ１２の出力のＨレベルが引き
上げられて、信号Ｂの、ＬレベルからＨレベルへの遷移
時間が短縮される。このようにして、インバータ１２の
出力の、ＬレベルからＨレベルへの変化を加速させても
よい。尚、抵抗素子５１には、拡散，ポリシリコン，Ｍ
ＯＳ，メタル等により形成されたものが好適に用いられ
る。

【００３８】以上、発明の実施の形態について詳細に説
明してきたが、本発明のレベルダウンコンバータを構成
するインバータは、電源とグラウンドの間で直列に接続
されたＰＭＯＳトランジスタとＮＭＯＳトランジスタと
からなる“単なるインバータ”に限定して解釈されるべ
きではない。例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ
等の基本ゲートを用いる場合であっても、他の入力端子
を固定するか、複数の入力を１つに接続して、インバー
タとして機能するものであれば本発明のインバータに含
まれる。

【００３９】また、本発明のレベルダウンコンバータ
は、半導体集積回路の外部からの信号を入力する入力回
路部に用いられるだけではなく、１つの半導体集積回路
の中に、異なる電源電圧で動作する複数の回路ブロック
間での信号の送受信にも用いることができる。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
動作速度の低下が防止されるとともに、貫通電流の増大
が抑えられて消費電力の低減化が図られる。

【図面の簡単な説明】

【図１】本発明の第１のレベルダウンコンバータの第１
実施形態の回路を示す図である。

【図２】本発明の第２のレベルダウンコンバータの一実
施形態の回路を示す図である。

【図３】本発明の第１のレベルダウンコンバータの第２
実施形態の回路を示す図である。

【図４】本発明の第１のレベルダウンコンバータの第３
実施形態の回路を示す図である。

【図５】従来のレベルダウンコンバータの回路を示す図
である。

【図６】図５に示すレベルダウンコンバータにおいて、
次段のインバータに２．５Ｖの電源電圧ＶＤＤを印加し
た場合の入出力特性を示す図である。

【図７】図５に示すレベルダウンコンバータにおいて、
次段のインバータに１．２Ｖの電源電圧ＶＤＤを印加し
た場合の入出力特性を示す図である。

【符号の説明】

１０，２０，４０，５０レベルダウンコンバータ１１，１２，１３，１４，２３，３１インバータ１１＿１，１２＿１，１３＿１，１４＿１，１５，２３
＿１ＰＭＯＳトランジスタ１１＿２，１２＿２，１３＿２，１４＿２，２３＿２，
４５ＮＭＯＳトランジスタ５１抵抗素子

Claims

【特許請求の範囲】

【請求項１】相対的に高い電源電圧までの電圧レベル
の信号を相対的に低い電源電圧までの電圧レベルの信号
に変換するレベルダウンコンバータにおいて、相対的に低い電源電圧が印加された、相対的に厚いゲー
ト酸化膜を有する厚酸化膜トランジスタで構成された第
１のインバータと、前記第１のインバータの出力を入力する、相対的に低い
電源電圧が印加された、相対的に薄いゲート酸化膜を有
する薄酸化膜トランジスタで構成された第２のインバー
タと、前記第１のインバータの出力の、ＬレベルからＨレベル
への変化を加速させる変化加速手段とを備えたことを特
徴とするレベルダウンコンバータ。
【請求項２】前記変化加速手段は、前記第２のインバ
ータの出力を該第２のインバータの入力に帰還させるこ
とにより、該第１のインバータの出力の、Ｌレベルから
Ｈレベルへの変化を加速させるものであることを特徴と
する請求項１記載のレベルダウンコンバータ。
【請求項３】相対的に高い電源電圧までの電圧レベル
の信号を相対的に低い電源電圧までの電圧レベルの信号
に変換するレベルダウンコンバータにおいて、相対的に低い電源電圧が印加された、相対的に厚いゲー
ト酸化膜を有する厚酸化膜トランジスタで構成された第
１のインバータと、前記第１のインバータの出力を入力する、相対的に低い
電源電圧が印加された、相対的に薄いゲート酸化膜を有
する薄酸化膜トランジスタで構成されるとともに、Ｈレ
ベルとＬレベルとの遷移のしきい値が電源電圧の１／２
より低い第２のインバータとを備えたことを特徴とする
レベルダウンコンバータ。