JP2003224460A - 受信回路 - Google Patents
受信回路Info
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Abstract
(57)【要約】
【課題】 従来の電圧によるデータ伝送では、データの
伝送線路の電圧が高く、伝送速度が上がるとＥＭＩ（電
磁波妨害）が無視できなくなる。また、伝送線路は定常
電流を流さないため、高抵抗となりノイズに弱い。 【解決手段】 互いに反転した電圧信号を電流に変換す
るオープンドレインのＮ型ＭＯＳトランジスタＮ１，Ｎ
２で伝送線路Ｔ１，Ｔ２へ出力する送信回路ａ１と、そ
れぞれ、電流源Ｉ１，Ｉ２にドレインとゲートを接続
し、一方のソースを他方のゲートに接続した第１および
第２のＮ型ＭＯＳトランジスタＮ１，Ｎ２をもって受信
回路ａ２を構成し、電流を電圧に変換する。
伝送線路の電圧が高く、伝送速度が上がるとＥＭＩ（電
磁波妨害）が無視できなくなる。また、伝送線路は定常
電流を流さないため、高抵抗となりノイズに弱い。 【解決手段】 互いに反転した電圧信号を電流に変換す
るオープンドレインのＮ型ＭＯＳトランジスタＮ１，Ｎ
２で伝送線路Ｔ１，Ｔ２へ出力する送信回路ａ１と、そ
れぞれ、電流源Ｉ１，Ｉ２にドレインとゲートを接続
し、一方のソースを他方のゲートに接続した第１および
第２のＮ型ＭＯＳトランジスタＮ１，Ｎ２をもって受信
回路ａ２を構成し、電流を電圧に変換する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば液晶ドライ
バなどに用いられる受信回路にかかわり、特には、ＥＭ
Ｉ（電磁波妨害）を軽減するための技術に関する。
バなどに用いられる受信回路にかかわり、特には、ＥＭ
Ｉ（電磁波妨害）を軽減するための技術に関する。
【０００２】
【従来の技術】例えばデータを電流で伝送するような液
晶パネルを駆動する液晶ドライバに用いられる受信回路
について、従来例を図９に示す。従来のデータ受信回路
９１は２段インバータ９２，９３で構成されている。表
示コントローラ９４より伝送された信号がＨ電圧の場合
は、受信回路９１の２段インバータ９２，９３の出力Ｖ
ＯＵＴはＨ電圧となる。逆に、信号がＬ電圧の場合は、
出力ＶＯＵＴはＬ電圧となる。
晶パネルを駆動する液晶ドライバに用いられる受信回路
について、従来例を図９に示す。従来のデータ受信回路
９１は２段インバータ９２，９３で構成されている。表
示コントローラ９４より伝送された信号がＨ電圧の場合
は、受信回路９１の２段インバータ９２，９３の出力Ｖ
ＯＵＴはＨ電圧となる。逆に、信号がＬ電圧の場合は、
出力ＶＯＵＴはＬ電圧となる。
【０００３】この回路構成では、データの電圧振幅幅は
受信回路９１の電源電圧値と同等の振幅幅を必要とす
る。この場合、伝送線路９５の高負荷を電源電圧分の振
幅で動作させるため、バスの消費電力が多く、かつ大電
流の瞬時電流がバスに発生するため、電磁波妨害ＥＭＩ
（Ｅlectro-Ｍagnetic Ｉnterference）が発生する。
受信回路９１の電源電圧値と同等の振幅幅を必要とす
る。この場合、伝送線路９５の高負荷を電源電圧分の振
幅で動作させるため、バスの消費電力が多く、かつ大電
流の瞬時電流がバスに発生するため、電磁波妨害ＥＭＩ
（Ｅlectro-Ｍagnetic Ｉnterference）が発生する。
【０００４】今後、さらに液晶ドライバでのデータ伝送
速度は上がるため、ＥＭＩ削減のために低振幅でデータ
伝送する回路技術が必要となる。
速度は上がるため、ＥＭＩ削減のために低振幅でデータ
伝送する回路技術が必要となる。
【０００５】
【発明が解決しようとする課題】従来の電圧によるデー
タ伝送方式では、データ伝送線路の電圧が高く、伝送速
度が上がるとＥＭＩが無視できなくなる。
タ伝送方式では、データ伝送線路の電圧が高く、伝送速
度が上がるとＥＭＩが無視できなくなる。
【０００６】また、伝送線路は定常電流を流していない
ため、高抵抗となりノイズに弱い。
ため、高抵抗となりノイズに弱い。
【０００７】従って、この発明の目的は、電流によるデ
ータ伝送を用いることで伝送線路の電圧変動を低減し、
ＥＭＩの低減を図るとともに、ノイズに対する耐性も強
化できる受信回路を提供することである。
ータ伝送を用いることで伝送線路の電圧変動を低減し、
ＥＭＩの低減を図るとともに、ノイズに対する耐性も強
化できる受信回路を提供することである。
【０００８】
【課題を解決するための手段】本発明は、次のような手
段を講じることにより、上記の課題を解決する。
段を講じることにより、上記の課題を解決する。
【０００９】第１の解決手段として、本発明は、受信回
路を次のように構成する。まず、送信回路において、第
１および第２のスイッチング素子を設け、それぞれにお
いて、互いに反転した電圧信号を電流に変換するように
する。この第１のスイッチング素子と第２のスイッチン
グ素子とは、いずれか一方がオンのとき他方はオフとな
る。
路を次のように構成する。まず、送信回路において、第
１および第２のスイッチング素子を設け、それぞれにお
いて、互いに反転した電圧信号を電流に変換するように
する。この第１のスイッチング素子と第２のスイッチン
グ素子とは、いずれか一方がオンのとき他方はオフとな
る。
【００１０】そして、受信回路において、前記第１およ
び第２のスイッチング素子にそれぞれ第１および第２の
伝送線路を介して接続されるべき第１および第２の入力
端子を設ける。さらに、受信回路において、第３のスイ
ッチング素子と第４のスイッチング素子および第１の電
流源と第２の電流源を設ける。第１の電流源と第３のス
イッチング素子と第１の伝送線路と送信回路における第
１のスイッチング素子を直列に接続する。同様に、第２
の電流源と第４のスイッチング素子と第２の伝送線路と
送信回路における第２のスイッチング素子を直列に接続
する。第１の電流源と第３のスイッチング素子との接続
点および第２の電流源と第４のスイッチング素子との接
続点をそれぞれ第１および第２の出力端子に接続する。
第１の出力端子を第３のスイッチング素子のゲートに接
続し、さらに第４のスイッチング素子と第２の入力端子
との接続点に接続する。同様に、第２の出力端子を第４
のスイッチング素子のゲートに接続し、さらに第３のス
イッチング素子と第１の入力端子との接続点に接続す
る。
び第２のスイッチング素子にそれぞれ第１および第２の
伝送線路を介して接続されるべき第１および第２の入力
端子を設ける。さらに、受信回路において、第３のスイ
ッチング素子と第４のスイッチング素子および第１の電
流源と第２の電流源を設ける。第１の電流源と第３のス
イッチング素子と第１の伝送線路と送信回路における第
１のスイッチング素子を直列に接続する。同様に、第２
の電流源と第４のスイッチング素子と第２の伝送線路と
送信回路における第２のスイッチング素子を直列に接続
する。第１の電流源と第３のスイッチング素子との接続
点および第２の電流源と第４のスイッチング素子との接
続点をそれぞれ第１および第２の出力端子に接続する。
第１の出力端子を第３のスイッチング素子のゲートに接
続し、さらに第４のスイッチング素子と第２の入力端子
との接続点に接続する。同様に、第２の出力端子を第４
のスイッチング素子のゲートに接続し、さらに第３のス
イッチング素子と第１の入力端子との接続点に接続す
る。
【００１１】送信回路における第１のスイッチング素子
がオンのときに、第２の電流源の電流を、このオン状態
の第１のスイッチング素子が充分に引き込む結果、第２
の出力端子はＬレベルとなり、また、第３のスイッチン
グ素子は所定のレベルでオンとなり、第１の出力端子は
第２の電流源の電流を安定させる最適な電圧レベルで安
定する。送信回路における第２のスイッチング素子がオ
ンのときには、ちょうど対称的な動作となる。すなわ
ち、第１の電流源の電流を、このオン状態の第２のスイ
ッチング素子が充分に引き込む結果、第１の出力端子は
Ｌレベルとなり、また、第４のスイッチング素子は所定
のレベルでオンとなり、第２の出力端子は第１の電流源
の電流を安定させる最適な電圧レベルで安定する。
がオンのときに、第２の電流源の電流を、このオン状態
の第１のスイッチング素子が充分に引き込む結果、第２
の出力端子はＬレベルとなり、また、第３のスイッチン
グ素子は所定のレベルでオンとなり、第１の出力端子は
第２の電流源の電流を安定させる最適な電圧レベルで安
定する。送信回路における第２のスイッチング素子がオ
ンのときには、ちょうど対称的な動作となる。すなわ
ち、第１の電流源の電流を、このオン状態の第２のスイ
ッチング素子が充分に引き込む結果、第１の出力端子は
Ｌレベルとなり、また、第４のスイッチング素子は所定
のレベルでオンとなり、第２の出力端子は第１の電流源
の電流を安定させる最適な電圧レベルで安定する。
【００１２】この第１の解決手段の場合、電流を電圧に
変換する機能を有するため、電流で送る形態でデータ伝
送することができる。伝送線路の電圧変動が抑制され、
ＥＭＩを低減することができる。また、ノイズに対する
耐性を強化することができる。
変換する機能を有するため、電流で送る形態でデータ伝
送することができる。伝送線路の電圧変動が抑制され、
ＥＭＩを低減することができる。また、ノイズに対する
耐性を強化することができる。
【００１３】上記第１の解決手段において、好ましい態
様として、次のような構成を挙げることができる。すな
わち、送信回路における互いに反転した電圧信号を電流
に変換するオープンドレインの第１および第２のＮ型Ｍ
ＯＳトランジスタにそれぞれ第１および第２の伝送線路
を介して接続されるべき第１および第２の入力端子を有
している。第１の電流源にドレインとゲートが接続さ
れ、前記第１の入力端子にソースが接続された第３のＮ
型ＭＯＳトランジスタと、第２の電流源にドレインとゲ
ートが接続され、前記第２の入力端子にソースが接続さ
れた第４のＮ型ＭＯＳトランジスタと備えている。前記
第３のＮ型ＭＯＳトランジスタのゲートと前記第４のＮ
型ＭＯＳトランジスタのソースが接続され、前記第４の
Ｎ型ＭＯＳトランジスタのゲートと前記第３のＮ型ＭＯ
Ｓトランジスタのソースが接続され、前記第３のＮ型Ｍ
ＯＳトランジスタのドレインが前記第１の出力端子に接
続され、前記第４のＮ型ＭＯＳトランジスタのドレイン
が前記第２の出力端子に接続されている。
様として、次のような構成を挙げることができる。すな
わち、送信回路における互いに反転した電圧信号を電流
に変換するオープンドレインの第１および第２のＮ型Ｍ
ＯＳトランジスタにそれぞれ第１および第２の伝送線路
を介して接続されるべき第１および第２の入力端子を有
している。第１の電流源にドレインとゲートが接続さ
れ、前記第１の入力端子にソースが接続された第３のＮ
型ＭＯＳトランジスタと、第２の電流源にドレインとゲ
ートが接続され、前記第２の入力端子にソースが接続さ
れた第４のＮ型ＭＯＳトランジスタと備えている。前記
第３のＮ型ＭＯＳトランジスタのゲートと前記第４のＮ
型ＭＯＳトランジスタのソースが接続され、前記第４の
Ｎ型ＭＯＳトランジスタのゲートと前記第３のＮ型ＭＯ
Ｓトランジスタのソースが接続され、前記第３のＮ型Ｍ
ＯＳトランジスタのドレインが前記第１の出力端子に接
続され、前記第４のＮ型ＭＯＳトランジスタのドレイン
が前記第２の出力端子に接続されている。
【００１４】第２の解決手段として、本発明は、受信回
路を次のように構成する。上記第１の解決手段の受信回
路において、前記第３のスイッチング素子をカレントミ
ラーする第５のスイッチング素子と、前記第４のスイッ
チング素子をカレントミラーする第６のスイッチング素
子を設ける。さらに、前記第６のスイッチング素子と高
電位側電源との間に前記第６のスイッチング素子をカレ
ントミラーする第１の逆タイプのスイッチング素子を挿
入し、前記第５のスイッチング素子と高電位側電源との
間に第２の逆タイプのスイッチング素子を挿入し、前記
第２の逆タイプのスイッチング素子で前記第１の逆タイ
プのスイッチング素子をカレントミラーするようにそれ
ぞれのゲートどうしを接続する。そして、前記第２の逆
タイプのスイッチング素子と第５のスイッチング素子と
の接続点を出力端子とする。第１の解決手段の受信回路
における第１および第２の出力端子は用いない。
路を次のように構成する。上記第１の解決手段の受信回
路において、前記第３のスイッチング素子をカレントミ
ラーする第５のスイッチング素子と、前記第４のスイッ
チング素子をカレントミラーする第６のスイッチング素
子を設ける。さらに、前記第６のスイッチング素子と高
電位側電源との間に前記第６のスイッチング素子をカレ
ントミラーする第１の逆タイプのスイッチング素子を挿
入し、前記第５のスイッチング素子と高電位側電源との
間に第２の逆タイプのスイッチング素子を挿入し、前記
第２の逆タイプのスイッチング素子で前記第１の逆タイ
プのスイッチング素子をカレントミラーするようにそれ
ぞれのゲートどうしを接続する。そして、前記第２の逆
タイプのスイッチング素子と第５のスイッチング素子と
の接続点を出力端子とする。第１の解決手段の受信回路
における第１および第２の出力端子は用いない。
【００１５】第３のスイッチング素子をカレントミラー
するスイッチング素子と第４のスイッチング素子をカレ
ントミラーするスイッチング素子とをＣＭＯＳインバー
タ構成にするための工夫として、上記の第５および第６
のスイッチング素子と第１および第２の逆タイプのスイ
ッチング素子を設けてある。第５のスイッチング素子は
第３のスイッチング素子を直接にカレントミラーする。
第２の逆タイプのスイッチング素子は、第１の逆タイプ
のスイッチング素子および第６のスイッチング素子を介
して間接的に第４のスイッチング素子をカレントミラー
する。
するスイッチング素子と第４のスイッチング素子をカレ
ントミラーするスイッチング素子とをＣＭＯＳインバー
タ構成にするための工夫として、上記の第５および第６
のスイッチング素子と第１および第２の逆タイプのスイ
ッチング素子を設けてある。第５のスイッチング素子は
第３のスイッチング素子を直接にカレントミラーする。
第２の逆タイプのスイッチング素子は、第１の逆タイプ
のスイッチング素子および第６のスイッチング素子を介
して間接的に第４のスイッチング素子をカレントミラー
する。
【００１６】この場合、電流で送る形態でデータ伝送で
きることに加えて、出力段をＣＭＯＳインバータ構成と
してあるので、出力電圧の振れ幅をＶＳＳ（低電位側電
源電位）付近からＶＤＤ（高電位側電源電位）付近まで
ダイナミックに振ることが可能となる。したがって、第
１の解決手段では出力の後段で必要となるレベルシフト
回路を省略することができる。また、出力端子は１つで
よい。
きることに加えて、出力段をＣＭＯＳインバータ構成と
してあるので、出力電圧の振れ幅をＶＳＳ（低電位側電
源電位）付近からＶＤＤ（高電位側電源電位）付近まで
ダイナミックに振ることが可能となる。したがって、第
１の解決手段では出力の後段で必要となるレベルシフト
回路を省略することができる。また、出力端子は１つで
よい。
【００１７】上記第２の解決手段において、好ましい態
様として、次のような構成を挙げることができる。すな
わち、送信回路における互いに反転した電圧信号を電流
に変換するオープンドレインの第１および第２のＮ型Ｍ
ＯＳトランジスタにそれぞれ伝送線路を介して接続され
るべき第１および第２の入力端子と、第１の電流源にド
レインとゲートが接続され、前記第１の入力端子にソー
スが接続された第３のＮ型ＭＯＳトランジスタと、第２
の電流源にドレインとゲートが接続され、前記第２の入
力端子にソースが接続された第４のＮ型ＭＯＳトランジ
スタと備え、前記第３のＮ型ＭＯＳトランジスタのゲー
トと前記第４のＮ型ＭＯＳトランジスタのソースが接続
され、前記第４のＮ型ＭＯＳトランジスタのゲートと前
記第３のＮ型ＭＯＳトランジスタのソースが接続され、
前記第３のＮ型ＭＯＳトランジスタをカレントミラーす
る第５のＮ型ＭＯＳトランジスタと、前記第４のＮ型Ｍ
ＯＳトランジスタをカレントミラーする第６のＮ型ＭＯ
Ｓトランジスタと、前記第６のＮ型ＭＯＳトランジスタ
のドレインにゲートとドレインが接続され電源にソース
が接続された第１のＰ型ＭＯＳトランジスタと、前記第
５のＮ型ＭＯＳトランジスタのドレインにドレインが接
続され電源にソースが接続され前記第１のＰ型ＭＯＳト
ランジスタのゲートにゲートが接続された第２のＰ型Ｍ
ＯＳトランジスタとを備えている。
様として、次のような構成を挙げることができる。すな
わち、送信回路における互いに反転した電圧信号を電流
に変換するオープンドレインの第１および第２のＮ型Ｍ
ＯＳトランジスタにそれぞれ伝送線路を介して接続され
るべき第１および第２の入力端子と、第１の電流源にド
レインとゲートが接続され、前記第１の入力端子にソー
スが接続された第３のＮ型ＭＯＳトランジスタと、第２
の電流源にドレインとゲートが接続され、前記第２の入
力端子にソースが接続された第４のＮ型ＭＯＳトランジ
スタと備え、前記第３のＮ型ＭＯＳトランジスタのゲー
トと前記第４のＮ型ＭＯＳトランジスタのソースが接続
され、前記第４のＮ型ＭＯＳトランジスタのゲートと前
記第３のＮ型ＭＯＳトランジスタのソースが接続され、
前記第３のＮ型ＭＯＳトランジスタをカレントミラーす
る第５のＮ型ＭＯＳトランジスタと、前記第４のＮ型Ｍ
ＯＳトランジスタをカレントミラーする第６のＮ型ＭＯ
Ｓトランジスタと、前記第６のＮ型ＭＯＳトランジスタ
のドレインにゲートとドレインが接続され電源にソース
が接続された第１のＰ型ＭＯＳトランジスタと、前記第
５のＮ型ＭＯＳトランジスタのドレインにドレインが接
続され電源にソースが接続され前記第１のＰ型ＭＯＳト
ランジスタのゲートにゲートが接続された第２のＰ型Ｍ
ＯＳトランジスタとを備えている。
【００１８】これは、上記第１の解決手段における前記
好ましい態様に対して、さらに、第５および第６のＮ型
ＭＯＳトランジスタと第１および第２のＰ型ＭＯＳトラ
ンジスタを付加したものとなっている。
好ましい態様に対して、さらに、第５および第６のＮ型
ＭＯＳトランジスタと第１および第２のＰ型ＭＯＳトラ
ンジスタを付加したものとなっている。
【００１９】この場合、電流で送る形態でデータ伝送で
きることに加えて、出力電圧の振れ幅をＶＳＳ付近から
ＶＤＤ付近までダイナミックに振ることが可能となる。
きることに加えて、出力電圧の振れ幅をＶＳＳ付近から
ＶＤＤ付近までダイナミックに振ることが可能となる。
【００２０】第３の解決手段として、本発明は、受信回
路を次のように構成する。上記第２の解決手段の受信回
路において、前記第２の電流源と前記第４のスイッチン
グ素子との接続点と前記第３のスイッチング素子と前記
第１の入力端子との接続点との間に第７のスイッチング
素子を介挿する。この第７のスイッチング素子のゲート
は、前記第２の電流源と前記第４のスイッチング素子と
の接続点に接続する。また、前記第１の電流源と前記第
３のスイッチング素子との接続点と前記第４のスイッチ
ング素子と前記第２の入力端子との接続点との間に第８
のスイッチング素子を介挿する。この第８のスイッチン
グ素子もゲートは、前記第１の電流源と前記第３のスイ
ッチング素子との接続点に接続する。
路を次のように構成する。上記第２の解決手段の受信回
路において、前記第２の電流源と前記第４のスイッチン
グ素子との接続点と前記第３のスイッチング素子と前記
第１の入力端子との接続点との間に第７のスイッチング
素子を介挿する。この第７のスイッチング素子のゲート
は、前記第２の電流源と前記第４のスイッチング素子と
の接続点に接続する。また、前記第１の電流源と前記第
３のスイッチング素子との接続点と前記第４のスイッチ
ング素子と前記第２の入力端子との接続点との間に第８
のスイッチング素子を介挿する。この第８のスイッチン
グ素子もゲートは、前記第１の電流源と前記第３のスイ
ッチング素子との接続点に接続する。
【００２１】この場合、第２の解決手段と同様に、電流
で送る形態でデータ伝送できることに加えて、出力段を
ＣＭＯＳインバータ構成としてあるので、出力電圧の振
れ幅をＶＳＳ付近からＶＤＤ付近までダイナミックに振
ることが可能となり、また、出力端子は１つでよく、さ
らには、第７および第８のスイッチング素子により伝送
線路と受信回路内部の電位を分離し、伝送線路での電圧
振れ幅を小さくすることができ、カレントミラーしてい
る電圧の振れ幅も小さくできるため、電流電圧変換をよ
り高速に行うことができる。
で送る形態でデータ伝送できることに加えて、出力段を
ＣＭＯＳインバータ構成としてあるので、出力電圧の振
れ幅をＶＳＳ付近からＶＤＤ付近までダイナミックに振
ることが可能となり、また、出力端子は１つでよく、さ
らには、第７および第８のスイッチング素子により伝送
線路と受信回路内部の電位を分離し、伝送線路での電圧
振れ幅を小さくすることができ、カレントミラーしてい
る電圧の振れ幅も小さくできるため、電流電圧変換をよ
り高速に行うことができる。
【００２２】上記第３の解決手段において、好ましい態
様として、次のような構成を挙げることができる。すな
わち、上記第２の解決手段における前記好ましい態様の
受信回路において、前記第４のＮ型ＭＯＳトランジスタ
のゲートにドレインとゲートが接続され、かつ、前記第
３のＮ型ＭＯＳトランジスタのソースにソースが接続さ
れた第７のＮ型ＭＯＳトランジスタと、前記第３のＮ型
ＭＯＳトランジスタのゲートにドレインとゲートが接続
され、かつ、前記第４のＮ型ＭＯＳトランジスタのソー
スにソースが接続された第８のＮ型ＭＯＳトランジスタ
とを備えている。
様として、次のような構成を挙げることができる。すな
わち、上記第２の解決手段における前記好ましい態様の
受信回路において、前記第４のＮ型ＭＯＳトランジスタ
のゲートにドレインとゲートが接続され、かつ、前記第
３のＮ型ＭＯＳトランジスタのソースにソースが接続さ
れた第７のＮ型ＭＯＳトランジスタと、前記第３のＮ型
ＭＯＳトランジスタのゲートにドレインとゲートが接続
され、かつ、前記第４のＮ型ＭＯＳトランジスタのソー
スにソースが接続された第８のＮ型ＭＯＳトランジスタ
とを備えている。
【００２３】この場合、第７および第８のＮ型ＭＯＳト
ランジスタにより伝送線路での電圧振れ幅を小さくする
ことができ、カレントミラーしている電圧の振れ幅も小
さくできるため、電流電圧変換をより高速に行うことが
できる。
ランジスタにより伝送線路での電圧振れ幅を小さくする
ことができ、カレントミラーしている電圧の振れ幅も小
さくできるため、電流電圧変換をより高速に行うことが
できる。
【００２４】第４の解決手段として、本発明は、受信回
路を次のように構成する。上記第２または第３の解決手
段の受信回路において、前記第１の電流源と前記第３の
スイッチング素子との接続点および前記第２の電流源と
前記第４のスイッチング素子との接続点に接続されて、
これらの接続点の電位を所定範囲に制限する電圧制御手
段を設ける。
路を次のように構成する。上記第２または第３の解決手
段の受信回路において、前記第１の電流源と前記第３の
スイッチング素子との接続点および前記第２の電流源と
前記第４のスイッチング素子との接続点に接続されて、
これらの接続点の電位を所定範囲に制限する電圧制御手
段を設ける。
【００２５】この場合の好ましい態様としては、次のよ
うにいうことができる。上記第２または第３の解決手段
における前記の各好ましい態様において、前記第１の電
流源と前記第３のＮ型ＭＯＳトランジスタとの接続点お
よび前記第２の電流源と前記第４のＮ型ＭＯＳトランジ
スタとの接続点に接続されて、これらの接続点の電位を
所定範囲に制限する電圧制御手段を設けてある。
うにいうことができる。上記第２または第３の解決手段
における前記の各好ましい態様において、前記第１の電
流源と前記第３のＮ型ＭＯＳトランジスタとの接続点お
よび前記第２の電流源と前記第４のＮ型ＭＯＳトランジ
スタとの接続点に接続されて、これらの接続点の電位を
所定範囲に制限する電圧制御手段を設けてある。
【００２６】電圧制御手段を設けることにより、送信回
路における第１および第２のスイッチング素子がともに
オフで第１の入力端子および第２の入力端子がともにオ
ープンの場合でも、入力電圧がＶＤＤ側に上がり切るこ
とがなく、入力オープン時の大電流の貫通電流を防止す
ることができる。
路における第１および第２のスイッチング素子がともに
オフで第１の入力端子および第２の入力端子がともにオ
ープンの場合でも、入力電圧がＶＤＤ側に上がり切るこ
とがなく、入力オープン時の大電流の貫通電流を防止す
ることができる。
【００２７】第５の解決手段として、本発明は、受信回
路を次のように構成する。上記第２または第３の解決手
段の受信回路において、上記第４の解決手段の前記電圧
制御手段として、前記第３のスイッチング素子のゲート
に接続され、このゲートの電位上昇に伴ってオンする第
９のスイッチング素子と、前記第９のスイッチング素子
に直列接続され前記電位上昇に伴ってオンする第１０の
スイッチング素子と、前記第４のスイッチング素子のゲ
ートに接続され、前記第１０のスイッチング素子をカレ
ントミラーする第１１のスイッチング素子とを設ける。
路を次のように構成する。上記第２または第３の解決手
段の受信回路において、上記第４の解決手段の前記電圧
制御手段として、前記第３のスイッチング素子のゲート
に接続され、このゲートの電位上昇に伴ってオンする第
９のスイッチング素子と、前記第９のスイッチング素子
に直列接続され前記電位上昇に伴ってオンする第１０の
スイッチング素子と、前記第４のスイッチング素子のゲ
ートに接続され、前記第１０のスイッチング素子をカレ
ントミラーする第１１のスイッチング素子とを設ける。
【００２８】この場合の好ましい態様としては、次のよ
うにいうことができる。上記第４の解決手段における前
記好ましい態様の前記電圧制御手段として、前記第３の
Ｎ型ＭＯＳトランジスタのゲートにゲートとドレインを
接続した第９のＮ型ＭＯＳトランジスタと、前記第９の
Ｎ型ＭＯＳトランジスタのソースにゲートとドレインを
接続した第１０のＮ型ＭＯＳトランジスタと、前記第１
０のＮ型ＭＯＳトランジスタのゲートにゲートを接続
し、前記第４のＮ型ＭＯＳトランジスタのゲートにドレ
インを接続した第１１のＮ型ＭＯＳトランジスタとを設
ける。
うにいうことができる。上記第４の解決手段における前
記好ましい態様の前記電圧制御手段として、前記第３の
Ｎ型ＭＯＳトランジスタのゲートにゲートとドレインを
接続した第９のＮ型ＭＯＳトランジスタと、前記第９の
Ｎ型ＭＯＳトランジスタのソースにゲートとドレインを
接続した第１０のＮ型ＭＯＳトランジスタと、前記第１
０のＮ型ＭＯＳトランジスタのゲートにゲートを接続
し、前記第４のＮ型ＭＯＳトランジスタのゲートにドレ
インを接続した第１１のＮ型ＭＯＳトランジスタとを設
ける。
【００２９】送信回路における第１および第２のスイッ
チング素子がともにオフで第１の入力端子および第２の
入力端子がともにオープンの場合でも、第９および第１
０のスイッチング素子のオンならびに第１１のスイッチ
ング素子のオンにより、入力電圧がＶＤＤ側に上がり切
ることがなく、入力オープン時の大電流の貫通電流を防
止することができる。
チング素子がともにオフで第１の入力端子および第２の
入力端子がともにオープンの場合でも、第９および第１
０のスイッチング素子のオンならびに第１１のスイッチ
ング素子のオンにより、入力電圧がＶＤＤ側に上がり切
ることがなく、入力オープン時の大電流の貫通電流を防
止することができる。
【００３０】さらに、第９および第１０のスイッチング
素子に流れる電流を第１１のスイッチング素子に流れる
電流より抑えるので、第３のスイッチング素子のゲート
電位は第４のスイッチング素子のゲート電位より高い状
態で安定する。第３のスイッチング素子をカレントミラ
ーする出力段の第５のスイッチング素子に流れる電流
を、第４のスイッチング素子をカレントミラーする第６
のスイッチング素子に流れる電流より多くすることがで
き、出力電圧をより低く抑えるため、次段の回路での貫
通電流発生を確実に抑制することができる。
素子に流れる電流を第１１のスイッチング素子に流れる
電流より抑えるので、第３のスイッチング素子のゲート
電位は第４のスイッチング素子のゲート電位より高い状
態で安定する。第３のスイッチング素子をカレントミラ
ーする出力段の第５のスイッチング素子に流れる電流
を、第４のスイッチング素子をカレントミラーする第６
のスイッチング素子に流れる電流より多くすることがで
き、出力電圧をより低く抑えるため、次段の回路での貫
通電流発生を確実に抑制することができる。
【００３１】第６の解決手段として、本発明は、受信回
路を次のように構成する。上記第２または第３の解決手
段の受信回路において、前記第１の電流源と前記第３の
スイッチング素子との間に介挿された第３の逆タイプの
トランジスタと、前記第２の電流源と前記第４のスイッ
チング素子との間に介挿された第４の逆タイプのトラン
ジスタと、前記第３のスイッチング素子と低電位側電源
との間に介挿された第１の抵抗と、前記第４のスイッチ
ング素子と低電位側電源との間に介挿された第２の抵抗
とを設ける。
路を次のように構成する。上記第２または第３の解決手
段の受信回路において、前記第１の電流源と前記第３の
スイッチング素子との間に介挿された第３の逆タイプの
トランジスタと、前記第２の電流源と前記第４のスイッ
チング素子との間に介挿された第４の逆タイプのトラン
ジスタと、前記第３のスイッチング素子と低電位側電源
との間に介挿された第１の抵抗と、前記第４のスイッチ
ング素子と低電位側電源との間に介挿された第２の抵抗
とを設ける。
【００３２】この場合の好ましい態様として、次のよう
にいうことができる。前記第１の電流源と前記第３のＮ
型ＭＯＳトランジスタのドレインとの間に介挿された第
３のＰ型ＭＯＳトランジスタと、前記第２の電流源と前
記第４のＮ型ＭＯＳトランジスタのドレインとの間に介
挿された第４のＰ型ＭＯＳトランジスタと、前記第３の
ＭＯＳトランジスタと低電位側電源との間に介挿された
第１の抵抗と、前記第４のＭＯＳトランジスタと低電位
側電源との間に介挿された第２の抵抗とを設ける。
にいうことができる。前記第１の電流源と前記第３のＮ
型ＭＯＳトランジスタのドレインとの間に介挿された第
３のＰ型ＭＯＳトランジスタと、前記第２の電流源と前
記第４のＮ型ＭＯＳトランジスタのドレインとの間に介
挿された第４のＰ型ＭＯＳトランジスタと、前記第３の
ＭＯＳトランジスタと低電位側電源との間に介挿された
第１の抵抗と、前記第４のＭＯＳトランジスタと低電位
側電源との間に介挿された第２の抵抗とを設ける。
【００３３】この場合、データを受信する必要がないと
きには、受信回路の動作を止め、消費電流を削減するこ
とができる。なお、この受信回路は、集積回路化される
場合、一つの半導体基板に多数個が並設される。
きには、受信回路の動作を止め、消費電流を削減するこ
とができる。なお、この受信回路は、集積回路化される
場合、一つの半導体基板に多数個が並設される。
【００３４】
【発明の実施の形態】以下、本発明にかかわる受信回路
の実施の形態について図面に基づいて詳細に説明する。
の実施の形態について図面に基づいて詳細に説明する。
【００３５】（実施の形態１）図１は本発明の実施の形
態１の受信回路を含む送受信インターフェースの構成を
示す回路図である。送受信インターフェースは、送信回
路ａ１と受信回路ａ２との組み合わせである。
態１の受信回路を含む送受信インターフェースの構成を
示す回路図である。送受信インターフェースは、送信回
路ａ１と受信回路ａ２との組み合わせである。
【００３６】図１に示すように、送信回路ａ１は、互い
に反転した信号を電流に変換するオープンドレインの第
１のＮ型ＭＯＳトランジスタＮ１と第２のＮ型ＭＯＳト
ランジスタＮ２を備えている。第１のＮ型ＭＯＳトラン
ジスタＮ１のドレインが接続されている送信回路ａ１の
第１の出力端子ＯＵＴ１は第１の伝送線路Ｔ１を介して
受信回路ａ２の第１の入力端子ＩＮ１に接続されてい
る。また、第２のＮ型ＭＯＳトランジスタＮ２のドレイ
ンが接続されている送信回路ａ１の第２の出力端子ＯＵ
Ｔ２は第２の伝送線路Ｔ２を介して受信回路ａ２の第２
の入力端子ＩＮ２に接続されている。
に反転した信号を電流に変換するオープンドレインの第
１のＮ型ＭＯＳトランジスタＮ１と第２のＮ型ＭＯＳト
ランジスタＮ２を備えている。第１のＮ型ＭＯＳトラン
ジスタＮ１のドレインが接続されている送信回路ａ１の
第１の出力端子ＯＵＴ１は第１の伝送線路Ｔ１を介して
受信回路ａ２の第１の入力端子ＩＮ１に接続されてい
る。また、第２のＮ型ＭＯＳトランジスタＮ２のドレイ
ンが接続されている送信回路ａ１の第２の出力端子ＯＵ
Ｔ２は第２の伝送線路Ｔ２を介して受信回路ａ２の第２
の入力端子ＩＮ２に接続されている。
【００３７】受信回路ａ２は、第１の電流源Ｉ１と第２
の電流源Ｉ２と第３のＮ型ＭＯＳトランジスタＮ３と第
４のＮ型ＭＯＳトランジスタＮ４とを備えている。第３
のＮ型ＭＯＳトランジスタＮ３は、ドレインとゲートを
第１の電流源Ｉ１に接続し、ソースを送信回路ａ１の第
１のＮ型ＭＯＳトランジスタＮ１のドレインに接続の第
１の入力端子ＩＮ１に接続している。第４のＮ型ＭＯＳ
トランジスタＮ４は、ドレインとゲートを第２の電流源
Ｉ２に接続し、ソースを送信回路ａ１の第２のＮ型ＭＯ
ＳトランジスタＮ２のドレインに接続の第２の入力端子
ＩＮ２に接続している。第３のＮ型ＭＯＳトランジスタ
Ｎ３のゲートを第４のＮ型ＭＯＳトランジスタＮ４のソ
ースに接続し、第４のＮ型ＭＯＳトランジスタＮ４のゲ
ートを第３のＮ型ＭＯＳトランジスタＮ３のソースに接
続し、第３のＮ型ＭＯＳトランジスタＮ３のゲートを第
１の出力端子Ｖ１と、第４のＮ型ＭＯＳトランジスタＮ
４のゲートを第２の出力端子Ｖ２としている。
の電流源Ｉ２と第３のＮ型ＭＯＳトランジスタＮ３と第
４のＮ型ＭＯＳトランジスタＮ４とを備えている。第３
のＮ型ＭＯＳトランジスタＮ３は、ドレインとゲートを
第１の電流源Ｉ１に接続し、ソースを送信回路ａ１の第
１のＮ型ＭＯＳトランジスタＮ１のドレインに接続の第
１の入力端子ＩＮ１に接続している。第４のＮ型ＭＯＳ
トランジスタＮ４は、ドレインとゲートを第２の電流源
Ｉ２に接続し、ソースを送信回路ａ１の第２のＮ型ＭＯ
ＳトランジスタＮ２のドレインに接続の第２の入力端子
ＩＮ２に接続している。第３のＮ型ＭＯＳトランジスタ
Ｎ３のゲートを第４のＮ型ＭＯＳトランジスタＮ４のソ
ースに接続し、第４のＮ型ＭＯＳトランジスタＮ４のゲ
ートを第３のＮ型ＭＯＳトランジスタＮ３のソースに接
続し、第３のＮ型ＭＯＳトランジスタＮ３のゲートを第
１の出力端子Ｖ１と、第４のＮ型ＭＯＳトランジスタＮ
４のゲートを第２の出力端子Ｖ２としている。
【００３８】受信回路ａ２は、送信回路ａ１に流れる電
流を電圧に変換するものである。第１の電流源Ｉ１およ
び第２の電流源Ｉ２は定電流電源である。
流を電圧に変換するものである。第１の電流源Ｉ１およ
び第２の電流源Ｉ２は定電流電源である。
【００３９】以上のように構成された受信回路ａ２を含
む送受信インターフェースについて、以下にその動作を
説明する。
む送受信インターフェースについて、以下にその動作を
説明する。
【００４０】まず、最適な第１の電流源Ｉ１および第２
の電流源Ｉ２が与えられているとする。
の電流源Ｉ２が与えられているとする。
【００４１】そこで、送信回路ａ１において、第１のＮ
型ＭＯＳトランジスタＮ１にＨ電圧、第２のＮ型ＭＯＳ
トランジスタＮ２にＬ電圧が与えられると、第１のＮ型
ＭＯＳトランジスタＮ１がオンし、第２のＮ型ＭＯＳト
ランジスタＮ２がオフする。第１のＮ型ＭＯＳトランジ
スタＮ１がオンして、第２の電流源Ｉ２の電流を十分引
き込むと、出力Ｖ２はＬレベルとなる。このとき、第４
のＮ型ＭＯＳトランジスタＮ４はオフする。第３のＮ型
ＭＯＳトランジスタＮ３のゲート電位は、第１のＮ型Ｍ
ＯＳトランジスタＮ１に第１の電流源Ｉ１の電流が引き
込まれ、第１の電流源Ｉ１の電流を流す最適な電圧レベ
ルで安定する。
型ＭＯＳトランジスタＮ１にＨ電圧、第２のＮ型ＭＯＳ
トランジスタＮ２にＬ電圧が与えられると、第１のＮ型
ＭＯＳトランジスタＮ１がオンし、第２のＮ型ＭＯＳト
ランジスタＮ２がオフする。第１のＮ型ＭＯＳトランジ
スタＮ１がオンして、第２の電流源Ｉ２の電流を十分引
き込むと、出力Ｖ２はＬレベルとなる。このとき、第４
のＮ型ＭＯＳトランジスタＮ４はオフする。第３のＮ型
ＭＯＳトランジスタＮ３のゲート電位は、第１のＮ型Ｍ
ＯＳトランジスタＮ１に第１の電流源Ｉ１の電流が引き
込まれ、第１の電流源Ｉ１の電流を流す最適な電圧レベ
ルで安定する。
【００４２】逆に、送信回路ａ１において、第１のＮ型
ＭＯＳトランジスタＮ１にＬ電圧、第２のＮ型ＭＯＳト
ランジスタＮ２にＨ電圧が与えられると、第１のＮ型Ｍ
ＯＳトランジスタＮ１がオフし、第２のＮ型ＭＯＳトラ
ンジスタＮ２がオンする。第２のＮ型ＭＯＳトランジス
タＮ２がオンして、第１の電流源Ｉ１の電流を十分引き
込むと、出力Ｖ１はＬレベルとなる。このとき、第３の
Ｎ型ＭＯＳトランジスタＮ３はオンからオフへと遷移す
る。第４のＮ型ＭＯＳトランジスタＮ４のゲート電位
は、第２のＮ型ＭＯＳトランジスタＮ２に第２の電流源
Ｉ２の電流が引き込まれ、第２の電流源Ｉ２の電流を流
す最適な電圧レベルで安定する。
ＭＯＳトランジスタＮ１にＬ電圧、第２のＮ型ＭＯＳト
ランジスタＮ２にＨ電圧が与えられると、第１のＮ型Ｍ
ＯＳトランジスタＮ１がオフし、第２のＮ型ＭＯＳトラ
ンジスタＮ２がオンする。第２のＮ型ＭＯＳトランジス
タＮ２がオンして、第１の電流源Ｉ１の電流を十分引き
込むと、出力Ｖ１はＬレベルとなる。このとき、第３の
Ｎ型ＭＯＳトランジスタＮ３はオンからオフへと遷移す
る。第４のＮ型ＭＯＳトランジスタＮ４のゲート電位
は、第２のＮ型ＭＯＳトランジスタＮ２に第２の電流源
Ｉ２の電流が引き込まれ、第２の電流源Ｉ２の電流を流
す最適な電圧レベルで安定する。
【００４３】以上のように、受信側からみると、送信側
の電流の引き込みに応じて出力Ｖ１、出力Ｖ２の電圧を
発生させる電流電圧変換回路の機能を有する。電流で送
る形態でデータ伝送するので、伝送線路の電圧変動が抑
制され、ＥＭＩを低減することができる。また、ノイズ
に対する耐性を強化することができる。
の電流の引き込みに応じて出力Ｖ１、出力Ｖ２の電圧を
発生させる電流電圧変換回路の機能を有する。電流で送
る形態でデータ伝送するので、伝送線路の電圧変動が抑
制され、ＥＭＩを低減することができる。また、ノイズ
に対する耐性を強化することができる。
【００４４】（実施の形態２）図２は本発明の実施の形
態２の受信回路を含む送受信インターフェースの構成を
示す回路図である。
態２の受信回路を含む送受信インターフェースの構成を
示す回路図である。
【００４５】本実施の形態の受信回路ａ２が図１に示す
実施の形態１の受信回路と異なる点は、第５のＮ型ＭＯ
ＳトランジスタＮ５、第６のＮ型ＭＯＳトランジスタＮ
６、第１のＰ型ＭＯＳトランジスタＰ１および第２のＰ
型ＭＯＳトランジスタＰ２を付加している点である。
実施の形態１の受信回路と異なる点は、第５のＮ型ＭＯ
ＳトランジスタＮ５、第６のＮ型ＭＯＳトランジスタＮ
６、第１のＰ型ＭＯＳトランジスタＰ１および第２のＰ
型ＭＯＳトランジスタＰ２を付加している点である。
【００４６】第５のＮ型ＭＯＳトランジスタＮ５は第３
のＮ型ＭＯＳトランジスタＮ３をカレントミラーし、第
６のＮ型ＭＯＳトランジスタＮ６は第４のＮ型ＭＯＳト
ランジスタＮ４をカレントミラーし、第１のＰ型ＭＯＳ
トランジスタＰ１は第６のＮ型ＭＯＳトランジスタＮ６
をカレントミラーし、第２のＰ型ＭＯＳトランジスタＰ
２は第１のＰ型ＭＯＳトランジスタＰ１をカレントミラ
ーし、第１のＰ型ＭＯＳトランジスタＰ１と第５のＮ型
ＭＯＳトランジスタＮ５のドレインどうしを接続し、こ
の共通接続のドレインを電圧の出力端子ＶＯＵＴとして
いる。
のＮ型ＭＯＳトランジスタＮ３をカレントミラーし、第
６のＮ型ＭＯＳトランジスタＮ６は第４のＮ型ＭＯＳト
ランジスタＮ４をカレントミラーし、第１のＰ型ＭＯＳ
トランジスタＰ１は第６のＮ型ＭＯＳトランジスタＮ６
をカレントミラーし、第２のＰ型ＭＯＳトランジスタＰ
２は第１のＰ型ＭＯＳトランジスタＰ１をカレントミラ
ーし、第１のＰ型ＭＯＳトランジスタＰ１と第５のＮ型
ＭＯＳトランジスタＮ５のドレインどうしを接続し、こ
の共通接続のドレインを電圧の出力端子ＶＯＵＴとして
いる。
【００４７】第５のＮ型ＭＯＳトランジスタＮ５は、そ
のゲートが第３のＮ型ＭＯＳトランジスタＮ３のゲート
に接続され、そのソースは接地されている。第６のＮ型
ＭＯＳトランジスタＮ６は、そのゲートが第４のＮ型Ｍ
ＯＳトランジスタＮ４のゲートに接続され、そのソース
は接地され、そのドレインは第１のＰ型ＭＯＳトランジ
スタＰ１および第２のＰ型ＭＯＳトランジスタＰ２のゲ
ートに接続されている。第１のＰ型ＭＯＳトランジスタ
Ｐ１および第２のＰ型ＭＯＳトランジスタＰ２のソース
は高電位側電源のＶＤＤに接続され、ゲートどうしが接
続されている。その他の構成については、実施の形態１
と同様であるので同一部分に同一符号を付すにとどめ、
説明を省略する。
のゲートが第３のＮ型ＭＯＳトランジスタＮ３のゲート
に接続され、そのソースは接地されている。第６のＮ型
ＭＯＳトランジスタＮ６は、そのゲートが第４のＮ型Ｍ
ＯＳトランジスタＮ４のゲートに接続され、そのソース
は接地され、そのドレインは第１のＰ型ＭＯＳトランジ
スタＰ１および第２のＰ型ＭＯＳトランジスタＰ２のゲ
ートに接続されている。第１のＰ型ＭＯＳトランジスタ
Ｐ１および第２のＰ型ＭＯＳトランジスタＰ２のソース
は高電位側電源のＶＤＤに接続され、ゲートどうしが接
続されている。その他の構成については、実施の形態１
と同様であるので同一部分に同一符号を付すにとどめ、
説明を省略する。
【００４８】以上のように構成された受信回路ａ２を含
む送受信インターフェースについて、以下にその動作を
説明する。
む送受信インターフェースについて、以下にその動作を
説明する。
【００４９】まず、第３のＮ型ＭＯＳトランジスタＮ３
および第４のＮ型ＭＯＳトランジスタＮ４には最適な電
流値の電流が第１の電流源Ｉ１および第２の電流源Ｉ２
より与えられているとする。
および第４のＮ型ＭＯＳトランジスタＮ４には最適な電
流値の電流が第１の電流源Ｉ１および第２の電流源Ｉ２
より与えられているとする。
【００５０】そこで、送信回路ａ１において、第１のＮ
型ＭＯＳトランジスタＮ１にＨ電圧、第２のＮ型ＭＯＳ
トランジスタＮ２にＬ電圧が与えられると、第１のＮ型
ＭＯＳトランジスタＮ１がオンし、第２のＮ型ＭＯＳト
ランジスタＮ２がオフする。第１のＮ型ＭＯＳトランジ
スタＮ１がオンして、第２の電流源Ｉ２の電流を十分引
き込むと、ノードＶ２はＬレベルになる。このとき、第
４のＮ型ＭＯＳトランジスタＮ４はオフし、電流を流さ
ない。第３のＮ型ＭＯＳトランジスタＮ３のゲート電位
は、第１のＮ型ＭＯＳトランジスタＮ１に第１の電流源
Ｉ１の電流が引き込まれ、第１の電流源Ｉ１の電流を流
す最適な電圧レベルで安定する。
型ＭＯＳトランジスタＮ１にＨ電圧、第２のＮ型ＭＯＳ
トランジスタＮ２にＬ電圧が与えられると、第１のＮ型
ＭＯＳトランジスタＮ１がオンし、第２のＮ型ＭＯＳト
ランジスタＮ２がオフする。第１のＮ型ＭＯＳトランジ
スタＮ１がオンして、第２の電流源Ｉ２の電流を十分引
き込むと、ノードＶ２はＬレベルになる。このとき、第
４のＮ型ＭＯＳトランジスタＮ４はオフし、電流を流さ
ない。第３のＮ型ＭＯＳトランジスタＮ３のゲート電位
は、第１のＮ型ＭＯＳトランジスタＮ１に第１の電流源
Ｉ１の電流が引き込まれ、第１の電流源Ｉ１の電流を流
す最適な電圧レベルで安定する。
【００５１】第２のＰ型ＭＯＳトランジスタＰ２は第１
のＰ型ＭＯＳトランジスタＰ１の電流をカレントミラー
し、第１のＰ型ＭＯＳトランジスタＰ１は第６のＮ型Ｍ
ＯＳトランジスタＮ６の電流をカレントミラーし、第６
のＮ型ＭＯＳトランジスタＮ６は第４のＮ型ＭＯＳトラ
ンジスタＮ４の電流をカレントミラーすることから、第
２のＰ型ＭＯＳトランジスタＰ２は電流を流さない。第
５のＮ型ＭＯＳトランジスタＮ５は第３のＮ型ＭＯＳト
ランジスタＮ３の電流をカレントミラーし、第１の電流
源Ｉ１の電流を流す。結果として、出力端子ＶＯＵＴは
Ｌレベルとなる。
のＰ型ＭＯＳトランジスタＰ１の電流をカレントミラー
し、第１のＰ型ＭＯＳトランジスタＰ１は第６のＮ型Ｍ
ＯＳトランジスタＮ６の電流をカレントミラーし、第６
のＮ型ＭＯＳトランジスタＮ６は第４のＮ型ＭＯＳトラ
ンジスタＮ４の電流をカレントミラーすることから、第
２のＰ型ＭＯＳトランジスタＰ２は電流を流さない。第
５のＮ型ＭＯＳトランジスタＮ５は第３のＮ型ＭＯＳト
ランジスタＮ３の電流をカレントミラーし、第１の電流
源Ｉ１の電流を流す。結果として、出力端子ＶＯＵＴは
Ｌレベルとなる。
【００５２】逆に、送信回路ａ１において、第１のＮ型
ＭＯＳトランジスタＮ１にＬ電圧、第２のＮ型ＭＯＳト
ランジスタＮ２にＨ電圧が与えられると、第１のＮ型Ｍ
ＯＳトランジスタＮ１はオフし、第２のＮ型ＭＯＳトラ
ンジスタＮ２がオンする。第２のＮ型ＭＯＳトランジス
タＮ２がオンして、第１の電流源Ｉ１の電流を十分引き
込むと、ノードＶ１はＬレベルになる。このとき、第３
のＮ型ＭＯＳトランジスタＮ３はオフし、電流を流さな
い。第４のＮ型ＭＯＳトランジスタＮ４のゲート電位
は、第２のＮ型ＭＯＳトランジスタＮ２に第２の電流源
Ｉ２の電流が引き込まれ、第２の電流源Ｉ２の電流を流
す最適な電圧レベルで安定する。
ＭＯＳトランジスタＮ１にＬ電圧、第２のＮ型ＭＯＳト
ランジスタＮ２にＨ電圧が与えられると、第１のＮ型Ｍ
ＯＳトランジスタＮ１はオフし、第２のＮ型ＭＯＳトラ
ンジスタＮ２がオンする。第２のＮ型ＭＯＳトランジス
タＮ２がオンして、第１の電流源Ｉ１の電流を十分引き
込むと、ノードＶ１はＬレベルになる。このとき、第３
のＮ型ＭＯＳトランジスタＮ３はオフし、電流を流さな
い。第４のＮ型ＭＯＳトランジスタＮ４のゲート電位
は、第２のＮ型ＭＯＳトランジスタＮ２に第２の電流源
Ｉ２の電流が引き込まれ、第２の電流源Ｉ２の電流を流
す最適な電圧レベルで安定する。
【００５３】上記同様に、第２のＰ型ＭＯＳトランジス
タＰ２は結果的に第４のＮ型ＭＯＳトランジスタＮ４の
電流をカレントミラーすることから、第２のＰ型ＭＯＳ
トランジスタＰ２には第２の電流源Ｉ２の電流が流れ
る。第５のＮ型ＭＯＳトランジスタＮ５は第３のＮ型Ｍ
ＯＳトランジスタＮ３の電流をカレントミラーすること
から、電流は流れない。結果として、出力端子ＶＯＵＴ
はＨレベルとなる。
タＰ２は結果的に第４のＮ型ＭＯＳトランジスタＮ４の
電流をカレントミラーすることから、第２のＰ型ＭＯＳ
トランジスタＰ２には第２の電流源Ｉ２の電流が流れ
る。第５のＮ型ＭＯＳトランジスタＮ５は第３のＮ型Ｍ
ＯＳトランジスタＮ３の電流をカレントミラーすること
から、電流は流れない。結果として、出力端子ＶＯＵＴ
はＨレベルとなる。
【００５４】以上のように、受信側からみると送信側の
電流の引き込みに応じて出力端子ＶＯＵＴにＨまたはＬ
の電圧を発生させる電流電圧変換回路の機能を有する。
さらに、出力端子ＶＯＵＴの電圧はＧＮＤからＶＤＤま
でダイナミックに振ることができる。
電流の引き込みに応じて出力端子ＶＯＵＴにＨまたはＬ
の電圧を発生させる電流電圧変換回路の機能を有する。
さらに、出力端子ＶＯＵＴの電圧はＧＮＤからＶＤＤま
でダイナミックに振ることができる。
【００５５】（実施の形態３）図３は本発明の実施の形
態３の受信回路を含む送受信インターフェースの構成を
示す回路図である。
態３の受信回路を含む送受信インターフェースの構成を
示す回路図である。
【００５６】本実施の形態の受信回路ａ２が図２に示す
実施の形態２の受信回路と異なる点は、第７のＮ型ＭＯ
ＳトランジスタＮ７および第８のＮ型ＭＯＳトランジス
タＮ８を付加している点である。
実施の形態２の受信回路と異なる点は、第７のＮ型ＭＯ
ＳトランジスタＮ７および第８のＮ型ＭＯＳトランジス
タＮ８を付加している点である。
【００５７】第７のＮ型ＭＯＳトランジスタＮ７は、そ
のソースを第３のＮ型ＭＯＳトランジスタＮ３のソース
に接続し、そのドレインとゲートを第４のＮ型ＭＯＳト
ランジスタＮ４のドレインに接続している。第８のＮ型
ＭＯＳトランジスタＮ８は、そのソースを第４のＮ型Ｍ
ＯＳトランジスタＮ４のソースに接続し、そのドレイン
とゲートを第３のＮ型ＭＯＳトランジスタＮ３のドレイ
ンに接続している。その他の構成については、実施の形
態２と同様であるので同一部分に同一符号を付すにとど
め、説明を省略する。
のソースを第３のＮ型ＭＯＳトランジスタＮ３のソース
に接続し、そのドレインとゲートを第４のＮ型ＭＯＳト
ランジスタＮ４のドレインに接続している。第８のＮ型
ＭＯＳトランジスタＮ８は、そのソースを第４のＮ型Ｍ
ＯＳトランジスタＮ４のソースに接続し、そのドレイン
とゲートを第３のＮ型ＭＯＳトランジスタＮ３のドレイ
ンに接続している。その他の構成については、実施の形
態２と同様であるので同一部分に同一符号を付すにとど
め、説明を省略する。
【００５８】以上のように構成された送受信インターフ
ェースについて、以下にその動作を説明する。
ェースについて、以下にその動作を説明する。
【００５９】まず、最適な電流値が第１の電流源Ｉ１お
よび第２の電流源Ｉ２より与えられているとする。この
とき、第１の電流源Ｉ１による電流値と第２の電流源Ｉ
２の電流値は同等とする。
よび第２の電流源Ｉ２より与えられているとする。この
とき、第１の電流源Ｉ１による電流値と第２の電流源Ｉ
２の電流値は同等とする。
【００６０】そこで、送信回路ａ１において、第１のＮ
型ＭＯＳトランジスタＮ１にＨ電圧、第２のＮ型ＭＯＳ
トランジスタＮ２にＬ電圧が与えられると、第１のＮ型
ＭＯＳトランジスタＮ１はオンし、第２のＮ型ＭＯＳト
ランジスタＮ２がオフする。第１のＮ型ＭＯＳトランジ
スタＮ１がオンすることで、第３のＮ型ＭＯＳトランジ
スタＮ３のゲート電位は第１の電流源Ｉ１の電流を引き
込み、ノードＶ１は第１の電流源Ｉ１の電流を流す最適
な電圧レベルで安定する。また、第７のＮ型ＭＯＳトラ
ンジスタＮ７のゲート電位は第２の電流源Ｉ２の電流を
引き込み、ノードＶ２は第２の電流源Ｉ２の電流を流す
最適な電圧レベルで安定する。
型ＭＯＳトランジスタＮ１にＨ電圧、第２のＮ型ＭＯＳ
トランジスタＮ２にＬ電圧が与えられると、第１のＮ型
ＭＯＳトランジスタＮ１はオンし、第２のＮ型ＭＯＳト
ランジスタＮ２がオフする。第１のＮ型ＭＯＳトランジ
スタＮ１がオンすることで、第３のＮ型ＭＯＳトランジ
スタＮ３のゲート電位は第１の電流源Ｉ１の電流を引き
込み、ノードＶ１は第１の電流源Ｉ１の電流を流す最適
な電圧レベルで安定する。また、第７のＮ型ＭＯＳトラ
ンジスタＮ７のゲート電位は第２の電流源Ｉ２の電流を
引き込み、ノードＶ２は第２の電流源Ｉ２の電流を流す
最適な電圧レベルで安定する。
【００６１】第８のＮ型ＭＯＳトランジスタＮ８は、第
２のＮ型ＭＯＳトランジスタＮ２がオフしていることか
ら電流を流さない。
２のＮ型ＭＯＳトランジスタＮ２がオフしていることか
ら電流を流さない。
【００６２】ここで、第７のＮ型ＭＯＳトランジスタＮ
７のトランジスタサイズのＷ／Ｌ比を第３、第５、第６
のＮ型ＭＯＳトランジスタＮ３，Ｎ５，Ｎ６のＷ／Ｌ比
のｎ倍になるように設計することで、第６のＮ型ＭＯＳ
トランジスタＮ６に流れる電流は１／ｎ倍される。第６
のＮ型ＭＯＳトランジスタＮ６の電流を第１のＰ型ＭＯ
ＳトランジスタＰ１がカレントミラーし、さらに第１の
Ｐ型ＭＯＳトランジスタＰ１の電流を第２のＰ型ＭＯＳ
トランジスタＰ２がカレントミラーする。また、第５の
Ｎ型ＭＯＳトランジスタＮ５は第３のＮ型ＭＯＳトラン
ジスタＮ３の電流をカレントミラーする。その結果、第
２のＰ型ＭＯＳトランジスタＰ２の電流値は、第５のＮ
型ＭＯＳトランジスタＮ５の１／ｎ倍となり、出力端子
ＶＯＵＴはＶＳＳへと下降する。
７のトランジスタサイズのＷ／Ｌ比を第３、第５、第６
のＮ型ＭＯＳトランジスタＮ３，Ｎ５，Ｎ６のＷ／Ｌ比
のｎ倍になるように設計することで、第６のＮ型ＭＯＳ
トランジスタＮ６に流れる電流は１／ｎ倍される。第６
のＮ型ＭＯＳトランジスタＮ６の電流を第１のＰ型ＭＯ
ＳトランジスタＰ１がカレントミラーし、さらに第１の
Ｐ型ＭＯＳトランジスタＰ１の電流を第２のＰ型ＭＯＳ
トランジスタＰ２がカレントミラーする。また、第５の
Ｎ型ＭＯＳトランジスタＮ５は第３のＮ型ＭＯＳトラン
ジスタＮ３の電流をカレントミラーする。その結果、第
２のＰ型ＭＯＳトランジスタＰ２の電流値は、第５のＮ
型ＭＯＳトランジスタＮ５の１／ｎ倍となり、出力端子
ＶＯＵＴはＶＳＳへと下降する。
【００６３】逆に、第１のＮ型ＭＯＳトランジスタＮ１
にＬ電圧、第２のＮ型ＭＯＳトランジスタＮ２にＨ電圧
が与えられると、第１のＮ型ＭＯＳトランジスタＮ１は
オフし、第２のＮ型ＭＯＳトランジスタＮ２がオンす
る。第２のＮ型ＭＯＳトランジスタＮ２がオンすること
で、第４のＮ型ＭＯＳトランジスタＮ４のゲート電位は
第２の電流源Ｉ２の電流を引き込み、ノードＶ２は第２
の電流源Ｉ２の電流を流す最適な電圧レベルで安定す
る。また、第８のＮ型ＭＯＳトランジスタＮ８のゲート
電位は第１の電流源Ｉ１の電流を引き込み、ノードＶ１
は第１の電流源Ｉ１の電流を流す最適な電圧レベルで安
定する。第７のＮ型ＭＯＳトランジスタＮ７は第１のＮ
型ＭＯＳトランジスタＮ１がオフしていることから電流
を流さない。
にＬ電圧、第２のＮ型ＭＯＳトランジスタＮ２にＨ電圧
が与えられると、第１のＮ型ＭＯＳトランジスタＮ１は
オフし、第２のＮ型ＭＯＳトランジスタＮ２がオンす
る。第２のＮ型ＭＯＳトランジスタＮ２がオンすること
で、第４のＮ型ＭＯＳトランジスタＮ４のゲート電位は
第２の電流源Ｉ２の電流を引き込み、ノードＶ２は第２
の電流源Ｉ２の電流を流す最適な電圧レベルで安定す
る。また、第８のＮ型ＭＯＳトランジスタＮ８のゲート
電位は第１の電流源Ｉ１の電流を引き込み、ノードＶ１
は第１の電流源Ｉ１の電流を流す最適な電圧レベルで安
定する。第７のＮ型ＭＯＳトランジスタＮ７は第１のＮ
型ＭＯＳトランジスタＮ１がオフしていることから電流
を流さない。
【００６４】ここで、第８のＮ型ＭＯＳトランジスタＮ
８のトランジスタサイズのＷ／Ｌ比を第４、第５、第６
のＮ型ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６のトランジ
スタのＷ／Ｌ比のｎ倍になるように設計することで、第
５のＮ型ＭＯＳトランジスタＮ５に流れる電流は１／ｎ
倍される。また、第４のＮ型ＭＯＳトランジスタＮ４の
電流を第６のＮ型ＭＯＳトランジスタＮ６がカレントミ
ラーし、第６のＮ型ＭＯＳトランジスタＮ６の電流を第
１のＰ型ＭＯＳトランジスタＰ１がカレントミラーし、
第１のＰ型ＭＯＳトランジスタＰ１の電流を第２のＰ型
ＭＯＳトランジスタＰ２がカレントミラーする。その結
果、第５のＮ型ＭＯＳトランジスタＮ５の電流は第２の
Ｐ型ＭＯＳトランジスタＰ２の１／ｎ倍となり、出力端
子ＶＯＵＴはＶＤＤへと上昇する。
８のトランジスタサイズのＷ／Ｌ比を第４、第５、第６
のＮ型ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６のトランジ
スタのＷ／Ｌ比のｎ倍になるように設計することで、第
５のＮ型ＭＯＳトランジスタＮ５に流れる電流は１／ｎ
倍される。また、第４のＮ型ＭＯＳトランジスタＮ４の
電流を第６のＮ型ＭＯＳトランジスタＮ６がカレントミ
ラーし、第６のＮ型ＭＯＳトランジスタＮ６の電流を第
１のＰ型ＭＯＳトランジスタＰ１がカレントミラーし、
第１のＰ型ＭＯＳトランジスタＰ１の電流を第２のＰ型
ＭＯＳトランジスタＰ２がカレントミラーする。その結
果、第５のＮ型ＭＯＳトランジスタＮ５の電流は第２の
Ｐ型ＭＯＳトランジスタＰ２の１／ｎ倍となり、出力端
子ＶＯＵＴはＶＤＤへと上昇する。
【００６５】以上のように、受信側からみると送信側の
電流の引き込みに応じて出力端子ＶＯＵＴにＨまたはＬ
の電圧を発生させる電流電圧変換回路の機能を有する。
また、第７および第８のＮ型ＭＯＳトランジスタＮ７，
Ｎ８により伝送線路Ｔ１，Ｔ２と受信回路内部の電位を
分離し、伝送線路での電圧振れ幅を小さくすることがで
き、ノードＶ１，Ｖ２の電圧変動は少ないため、電流電
圧変換をより高速に行うことができる。
電流の引き込みに応じて出力端子ＶＯＵＴにＨまたはＬ
の電圧を発生させる電流電圧変換回路の機能を有する。
また、第７および第８のＮ型ＭＯＳトランジスタＮ７，
Ｎ８により伝送線路Ｔ１，Ｔ２と受信回路内部の電位を
分離し、伝送線路での電圧振れ幅を小さくすることがで
き、ノードＶ１，Ｖ２の電圧変動は少ないため、電流電
圧変換をより高速に行うことができる。
【００６６】（実施の形態４）図４は本発明の実施の形
態４の受信回路を含む送受信インターフェースの構成を
示す回路図である。
態４の受信回路を含む送受信インターフェースの構成を
示す回路図である。
【００６７】実施の形態２の図２の回路構成では、もし
第１のＮ型ＭＯＳトランジスタＮ１および第２のＮ型Ｍ
ＯＳトランジスタＮ２のゲート信号がともにＬレベルと
なって、第１の入力端子ＩＮ１および第２の入力端子Ｉ
Ｎ２がともにオープンとなった場合には、ノードＶ１，
Ｖ２の電位がともに上昇し、次段のカレントミラーで大
きな貫通電流が流れるおそれがある。
第１のＮ型ＭＯＳトランジスタＮ１および第２のＮ型Ｍ
ＯＳトランジスタＮ２のゲート信号がともにＬレベルと
なって、第１の入力端子ＩＮ１および第２の入力端子Ｉ
Ｎ２がともにオープンとなった場合には、ノードＶ１，
Ｖ２の電位がともに上昇し、次段のカレントミラーで大
きな貫通電流が流れるおそれがある。
【００６８】本実施の形態は、このような不都合を防止
する電圧制御回路４１をノードＶ１，Ｖ２に追加した回
路構成である。その他の構成については図２の場合と同
様であるので、同一部分に同一符号を付すにとどめ、説
明を省略する。
する電圧制御回路４１をノードＶ１，Ｖ２に追加した回
路構成である。その他の構成については図２の場合と同
様であるので、同一部分に同一符号を付すにとどめ、説
明を省略する。
【００６９】以上のように構成された受信回路ａ２を含
む送受信インターフェースについて、以下にその動作を
説明する。
む送受信インターフェースについて、以下にその動作を
説明する。
【００７０】電圧制御回路４１がない場合には、第１の
Ｎ型ＭＯＳトランジスタＮ１および第２のＮ型ＭＯＳト
ランジスタＮ２のゲート信号がともにＬレベルになる
と、第１の入力端子ＩＮ１および第２の入力端子ＩＮ２
がともにオープンとなり、第１の電流源Ｉ１および第２
の電流源Ｉ２の電流供給によりノードＶ１，Ｖ２の電位
がともに上昇する。よって、次段の第５のＮ型ＭＯＳト
ランジスタＮ５および第６のＮ型ＭＯＳトランジスタＮ
６のゲート電位が上昇することにより、大電流を発生し
た状態で安定する。
Ｎ型ＭＯＳトランジスタＮ１および第２のＮ型ＭＯＳト
ランジスタＮ２のゲート信号がともにＬレベルになる
と、第１の入力端子ＩＮ１および第２の入力端子ＩＮ２
がともにオープンとなり、第１の電流源Ｉ１および第２
の電流源Ｉ２の電流供給によりノードＶ１，Ｖ２の電位
がともに上昇する。よって、次段の第５のＮ型ＭＯＳト
ランジスタＮ５および第６のＮ型ＭＯＳトランジスタＮ
６のゲート電位が上昇することにより、大電流を発生し
た状態で安定する。
【００７１】しかし、電圧制御回路４１を有する本実施
の形態の場合には、ノードＶ１，Ｖ２の電位がある一定
以上にならないように制限することにより、次段の第５
のＮ型ＭＯＳトランジスタＮ５および第６のＮ型ＭＯＳ
トランジスタＮ６が大電流を流すのを抑制する働きを持
つ。
の形態の場合には、ノードＶ１，Ｖ２の電位がある一定
以上にならないように制限することにより、次段の第５
のＮ型ＭＯＳトランジスタＮ５および第６のＮ型ＭＯＳ
トランジスタＮ６が大電流を流すのを抑制する働きを持
つ。
【００７２】（実施の形態５）図５は本発明の実施の形
態５の受信回路を含む送受信インターフェースの構成を
示す回路図である。
態５の受信回路を含む送受信インターフェースの構成を
示す回路図である。
【００７３】本実施の形態は、図４で示した電圧制御回
路４１の具体的な一例を示すものである。すなわち、実
施の形態２の図２に示す回路において、ノードＶ１とノ
ードＶ２とに対して電圧制御回路４１を接続している。
電圧制御回路４１は、ノードＶ１にゲートとドレインを
接続した第９のＮ型ＭＯＳトランジスタＮ９と、第９の
Ｎ型ＭＯＳトランジスタＮ９のソースにゲートとドレイ
ンを接続した第１０のＮ型ＭＯＳトランジスタＮ１０
と、ノードＶ２にドレインを接続した第１１のＮ型ＭＯ
ＳトランジスタＮ１１とを備え、第１０のＮ型ＭＯＳト
ランジスタＮ１０と第１１のＮ型ＭＯＳトランジスタＮ
１１のゲートどうしを接続した構成となっている。その
他の構成については図４の場合と同様であるので、同一
部分に同一符号を付すにとどめ、説明を省略する。
路４１の具体的な一例を示すものである。すなわち、実
施の形態２の図２に示す回路において、ノードＶ１とノ
ードＶ２とに対して電圧制御回路４１を接続している。
電圧制御回路４１は、ノードＶ１にゲートとドレインを
接続した第９のＮ型ＭＯＳトランジスタＮ９と、第９の
Ｎ型ＭＯＳトランジスタＮ９のソースにゲートとドレイ
ンを接続した第１０のＮ型ＭＯＳトランジスタＮ１０
と、ノードＶ２にドレインを接続した第１１のＮ型ＭＯ
ＳトランジスタＮ１１とを備え、第１０のＮ型ＭＯＳト
ランジスタＮ１０と第１１のＮ型ＭＯＳトランジスタＮ
１１のゲートどうしを接続した構成となっている。その
他の構成については図４の場合と同様であるので、同一
部分に同一符号を付すにとどめ、説明を省略する。
【００７４】以上のように構成された受信回路ａ２を含
む送受信インターフェースについて、以下にその動作を
説明する。
む送受信インターフェースについて、以下にその動作を
説明する。
【００７５】送信回路ａ１において、第１のＮ型ＭＯＳ
トランジスタＮ１および第２のＮ型ＭＯＳトランジスタ
Ｎ２にともにＬ電圧が与えられたとすると、第１のＮ型
ＭＯＳトランジスタＮ１および第２のＮ型ＭＯＳトラン
ジスタＮ２はともにオフし、電流を流さない。この場合
には、ノードＶ１，Ｖ２の電位が第１および第２の電流
源Ｉ１，Ｉ２からの電流供給により上昇する。よって、
ノードＶ１の電圧が第９および第１０のＮ型ＭＯＳトラ
ンジスタＮ９，Ｎ１０のしきい値Ｖtを超えると、第９
および第１０のＮ型ＭＯＳトランジスタＮ９，Ｎ１０が
オンし、その結果、第９および第１０のＮ型ＭＯＳトラ
ンジスタＮ９，Ｎ１０を介して第１の電流源Ｉ１の電流
を流し、ノードＶ１の電位上昇を抑制する。さらに、第
１１のＮ型ＭＯＳトランジスタＮ１１が第１０のＮ型Ｍ
ＯＳトランジスタＮ１０の電流をカレントミラーし、ノ
ードＶ２の電位上昇も抑制する。
トランジスタＮ１および第２のＮ型ＭＯＳトランジスタ
Ｎ２にともにＬ電圧が与えられたとすると、第１のＮ型
ＭＯＳトランジスタＮ１および第２のＮ型ＭＯＳトラン
ジスタＮ２はともにオフし、電流を流さない。この場合
には、ノードＶ１，Ｖ２の電位が第１および第２の電流
源Ｉ１，Ｉ２からの電流供給により上昇する。よって、
ノードＶ１の電圧が第９および第１０のＮ型ＭＯＳトラ
ンジスタＮ９，Ｎ１０のしきい値Ｖtを超えると、第９
および第１０のＮ型ＭＯＳトランジスタＮ９，Ｎ１０が
オンし、その結果、第９および第１０のＮ型ＭＯＳトラ
ンジスタＮ９，Ｎ１０を介して第１の電流源Ｉ１の電流
を流し、ノードＶ１の電位上昇を抑制する。さらに、第
１１のＮ型ＭＯＳトランジスタＮ１１が第１０のＮ型Ｍ
ＯＳトランジスタＮ１０の電流をカレントミラーし、ノ
ードＶ２の電位上昇も抑制する。
【００７６】しかも、トランジスタ数の相違により、ノ
ードＶ１，Ｖ２の電位上昇を抑制した状態の安定点でノ
ードＶ１の電位の方がノードＶ２の電位より高いため、
次段の第５のＮ型ＭＯＳトランジスタＮ５と第６のＮ型
ＭＯＳトランジスタＮ６では、第５のＮ型ＭＯＳトラン
ジスタＮ５の方がより多くの電流を流す。よって、出力
端子ＶＯＵＴはより強くＶＳＳレベルとなり、出力端子
ＶＯＵＴより次段の回路で貫通電流が発生するのを抑制
する。
ードＶ１，Ｖ２の電位上昇を抑制した状態の安定点でノ
ードＶ１の電位の方がノードＶ２の電位より高いため、
次段の第５のＮ型ＭＯＳトランジスタＮ５と第６のＮ型
ＭＯＳトランジスタＮ６では、第５のＮ型ＭＯＳトラン
ジスタＮ５の方がより多くの電流を流す。よって、出力
端子ＶＯＵＴはより強くＶＳＳレベルとなり、出力端子
ＶＯＵＴより次段の回路で貫通電流が発生するのを抑制
する。
【００７７】また、第１のＮ型ＭＯＳトランジスタＮ１
にＨ電圧、第２のＮ型ＭＯＳトランジスタＮ２にＬ電圧
が与えられた場合は、ノードＶ１の電位は、追加した第
９および第１０のＮ型ＭＯＳトランジスタＮ９，Ｎ１０
のＮチャンネルカスケードのしきい値Ｖtを超えるに至
らず、電圧制御回路４１は動作しない。よって、図２で
説明した動作と同様である。第１のＮ型ＭＯＳトランジ
スタＮ１がＬ電圧、第２のＮ型ＭＯＳトランジスタＮ２
がＨ電圧の場合も同様である。
にＨ電圧、第２のＮ型ＭＯＳトランジスタＮ２にＬ電圧
が与えられた場合は、ノードＶ１の電位は、追加した第
９および第１０のＮ型ＭＯＳトランジスタＮ９，Ｎ１０
のＮチャンネルカスケードのしきい値Ｖtを超えるに至
らず、電圧制御回路４１は動作しない。よって、図２で
説明した動作と同様である。第１のＮ型ＭＯＳトランジ
スタＮ１がＬ電圧、第２のＮ型ＭＯＳトランジスタＮ２
がＨ電圧の場合も同様である。
【００７８】（実施の形態６）図６は本発明の実施の形
態６の受信回路を含む送受信インターフェースの構成を
示す回路図である。
態６の受信回路を含む送受信インターフェースの構成を
示す回路図である。
【００７９】本実施の形態は、実施の形態３の図３に示
す回路において、ノードＶ１とノードＶ２とに対して電
圧制御回路４１を接続している。電圧制御回路４１は、
実施の形態５の場合の図５と同じである。その他の構成
についても図３の場合と同様であるので、同一部分に同
一符号を付すにとどめ、説明を省略する。
す回路において、ノードＶ１とノードＶ２とに対して電
圧制御回路４１を接続している。電圧制御回路４１は、
実施の形態５の場合の図５と同じである。その他の構成
についても図３の場合と同様であるので、同一部分に同
一符号を付すにとどめ、説明を省略する。
【００８０】以上のように構成された受信回路ａ２を含
む送受信インターフェースについて、以下にその動作を
説明する。
む送受信インターフェースについて、以下にその動作を
説明する。
【００８１】送信回路ａ１において、第１のＮ型ＭＯＳ
トランジスタＮ１および第２のＮ型ＭＯＳトランジスタ
Ｎ２にともにＬ電圧が与えられたとすると、第１のＮ型
ＭＯＳトランジスタＮ１および第２のＮ型ＭＯＳトラン
ジスタＮ２はともにオフし、電流を流さない。この場合
には、ノードＶ１，Ｖ２の電位が第１および第２の電流
源Ｉ１，Ｉ２からの電流供給により上昇する。よって、
ノードＶ１の電圧が第９および第１０のＮ型ＭＯＳトラ
ンジスタＮ９,Ｎ１０のしきい値Ｖtを超えると、第９お
よび第１０のＮ型ＭＯＳトランジスタＮ９，Ｎ１０がオ
ンし、その結果、第９および第１０のＮ型ＭＯＳトラン
ジスタＮ９，Ｎ１０を介して第１の電流源Ｉ１の電流を
流し、ノードＶ１の電位上昇を抑制する。さらに、第１
１のＮ型ＭＯＳトランジスタＮ１１が第１０のＮ型ＭＯ
ＳトランジスタＮ１０の電流をカレントミラーし、ノー
ドＶ２の電位上昇も抑制する。
トランジスタＮ１および第２のＮ型ＭＯＳトランジスタ
Ｎ２にともにＬ電圧が与えられたとすると、第１のＮ型
ＭＯＳトランジスタＮ１および第２のＮ型ＭＯＳトラン
ジスタＮ２はともにオフし、電流を流さない。この場合
には、ノードＶ１，Ｖ２の電位が第１および第２の電流
源Ｉ１，Ｉ２からの電流供給により上昇する。よって、
ノードＶ１の電圧が第９および第１０のＮ型ＭＯＳトラ
ンジスタＮ９,Ｎ１０のしきい値Ｖtを超えると、第９お
よび第１０のＮ型ＭＯＳトランジスタＮ９，Ｎ１０がオ
ンし、その結果、第９および第１０のＮ型ＭＯＳトラン
ジスタＮ９，Ｎ１０を介して第１の電流源Ｉ１の電流を
流し、ノードＶ１の電位上昇を抑制する。さらに、第１
１のＮ型ＭＯＳトランジスタＮ１１が第１０のＮ型ＭＯ
ＳトランジスタＮ１０の電流をカレントミラーし、ノー
ドＶ２の電位上昇も抑制する。
【００８２】しかも、トランジスタ数の相違からノード
Ｖ１，Ｖ２の電位上昇を抑制した状態の安定点でノード
Ｖ１の電位の方がノードＶ２の電位より高いため、次段
の第５のＮ型ＭＯＳトランジスタＮ５と第６のＮ型ＭＯ
ＳトランジスタＮ６では、第５のＮ型ＭＯＳトランジス
タＮ５の方がより多くの電流を流す。よって、出力端子
ＶＯＵＴはより強くＶＳＳレベルとなり、出力端子ＶＯ
ＵＴより次段の回路で貫通電流が発生するのも抑制す
る。
Ｖ１，Ｖ２の電位上昇を抑制した状態の安定点でノード
Ｖ１の電位の方がノードＶ２の電位より高いため、次段
の第５のＮ型ＭＯＳトランジスタＮ５と第６のＮ型ＭＯ
ＳトランジスタＮ６では、第５のＮ型ＭＯＳトランジス
タＮ５の方がより多くの電流を流す。よって、出力端子
ＶＯＵＴはより強くＶＳＳレベルとなり、出力端子ＶＯ
ＵＴより次段の回路で貫通電流が発生するのも抑制す
る。
【００８３】また、第１のＮ型ＭＯＳトランジスタＮ１
にＨ電圧、第２のＮ型ＭＯＳトランジスタＮ２にＬ電圧
が与えられた場合は、ノードＶ１の電位は、追加した第
９および第１０のＮ型ＭＯＳトランジスタＮ９，Ｎ１０
のＮチャンネルカスケードのしきい値Ｖtを超えるに至
らず、電圧制御回路４１は動作しない。よって、図３で
説明した動作と同様である。第１のＮ型ＭＯＳトランジ
スタＮ１がＬ電圧、第２のＮ型ＭＯＳトランジスタＮ２
がＨ電圧の場合も同様である。
にＨ電圧、第２のＮ型ＭＯＳトランジスタＮ２にＬ電圧
が与えられた場合は、ノードＶ１の電位は、追加した第
９および第１０のＮ型ＭＯＳトランジスタＮ９，Ｎ１０
のＮチャンネルカスケードのしきい値Ｖtを超えるに至
らず、電圧制御回路４１は動作しない。よって、図３で
説明した動作と同様である。第１のＮ型ＭＯＳトランジ
スタＮ１がＬ電圧、第２のＮ型ＭＯＳトランジスタＮ２
がＨ電圧の場合も同様である。
【００８４】（実施の形態７）図７は本発明の実施の形
態７の受信回路を含む送受信インターフェースの構成を
示す回路図である。
態７の受信回路を含む送受信インターフェースの構成を
示す回路図である。
【００８５】本実施の形態は、実施の形態２の図２に示
す回路において、第１の電流源Ｉ１と第３のＮ型ＭＯＳ
トランジスタＮ３の間に新たに制御信号ＶＳをゲートに
接続した定電流遮断用の第３のＰ型ＭＯＳトランジスタ
Ｐ３を接続し、同様に第２の電流源Ｉ２と第４のＮ型Ｍ
ＯＳトランジスタＮ４の間に新たに制御信号ＶＳをゲー
トに接続した定電流遮断用の第４のＰ型ＭＯＳトランジ
スタＰ４を接続し、第３のＮ型ＭＯＳトランジスタＮ３
のソースとＶＳＳの間に第１の高抵抗７１を接続し、第
４のＮ型ＭＯＳトランジスタＮ４のソースとＶＳＳの間
に第２の高抵抗７２を接続した回路構成としている。そ
の他の構成については図２の場合と同様であるので、同
一部分に同一符号を付すにとどめ、説明を省略する。
す回路において、第１の電流源Ｉ１と第３のＮ型ＭＯＳ
トランジスタＮ３の間に新たに制御信号ＶＳをゲートに
接続した定電流遮断用の第３のＰ型ＭＯＳトランジスタ
Ｐ３を接続し、同様に第２の電流源Ｉ２と第４のＮ型Ｍ
ＯＳトランジスタＮ４の間に新たに制御信号ＶＳをゲー
トに接続した定電流遮断用の第４のＰ型ＭＯＳトランジ
スタＰ４を接続し、第３のＮ型ＭＯＳトランジスタＮ３
のソースとＶＳＳの間に第１の高抵抗７１を接続し、第
４のＮ型ＭＯＳトランジスタＮ４のソースとＶＳＳの間
に第２の高抵抗７２を接続した回路構成としている。そ
の他の構成については図２の場合と同様であるので、同
一部分に同一符号を付すにとどめ、説明を省略する。
【００８６】以上のように構成された受信回路ａ２を含
む送受信インターフェースについて、以下にその動作を
説明する。
む送受信インターフェースについて、以下にその動作を
説明する。
【００８７】通常の動作時には、制御信号ＶＳをＬレベ
ルとすることにより定電流遮断用の第３のＰ型ＭＯＳト
ランジスタＰ３および第４のＰ型ＭＯＳトランジスタＰ
４をともにオン状態とする。その場合は、実施の形態２
の図２で説明したのと同様の動作となる。
ルとすることにより定電流遮断用の第３のＰ型ＭＯＳト
ランジスタＰ３および第４のＰ型ＭＯＳトランジスタＰ
４をともにオン状態とする。その場合は、実施の形態２
の図２で説明したのと同様の動作となる。
【００８８】次に、制御信号ＶＳをＨレベルとすること
により定電流遮断用の第３のＰ型ＭＯＳトランジスタＰ
３および第４のＰ型ＭＯＳトランジスタＰ４をともにオ
フ状態にすると、第１および第２の電流源Ｉ１，Ｉ２が
遮断され、動作不要時の電流を削減することができる。
このとき、第１および第２の高抵抗７１，７２を介して
ノードＶ１，Ｖ２の電位が下げられるため、次段の回路
で貫通電流が発生するのも防止する。
により定電流遮断用の第３のＰ型ＭＯＳトランジスタＰ
３および第４のＰ型ＭＯＳトランジスタＰ４をともにオ
フ状態にすると、第１および第２の電流源Ｉ１，Ｉ２が
遮断され、動作不要時の電流を削減することができる。
このとき、第１および第２の高抵抗７１，７２を介して
ノードＶ１，Ｖ２の電位が下げられるため、次段の回路
で貫通電流が発生するのも防止する。
【００８９】特に、液晶ドライバでは、パネル上に液晶
ドライバが複数個並べられ、必要なデータを受信する
と、次段のドライバがデータを受信する。そのとき、受
信し終わった液晶ドライバはデータを受信する必要がな
いため、消費電流削減のため電流を止める必要がある。
図７の回路は、受信し終わった後に電流を遮断し、無駄
な電流を削減することが可能となる。
ドライバが複数個並べられ、必要なデータを受信する
と、次段のドライバがデータを受信する。そのとき、受
信し終わった液晶ドライバはデータを受信する必要がな
いため、消費電流削減のため電流を止める必要がある。
図７の回路は、受信し終わった後に電流を遮断し、無駄
な電流を削減することが可能となる。
【００９０】（実施の形態８）図８は本発明の実施の形
態８の受信回路を含む送受信インターフェースの構成を
示す回路図である。
態８の受信回路を含む送受信インターフェースの構成を
示す回路図である。
【００９１】本実施の形態は、実施の形態３の図３に示
す回路において、第１の電流源Ｉ１と第３のＮ型ＭＯＳ
トランジスタＮ３の間に新たに制御信号ＶＳをゲートに
接続した定電流遮断用の第３のＰ型ＭＯＳトランジスタ
Ｐ３を接続し、同様に第２の電流源Ｉ２と第４のＮ型Ｍ
ＯＳトランジスタＮ４の間に新たに制御信号ＶＳをゲー
トに接続した定電流遮断用の第４のＰ型ＭＯＳトランジ
スタＰ４を接続し、第３のＮ型ＭＯＳトランジスタＮ３
のソースとＶＳＳの間に第１の高抵抗７１を接続し、第
４のＮ型ＭＯＳトランジスタＮ４のソースとＶＳＳの間
に第２の高抵抗７２を接続した回路構成としている。そ
の他の構成については図３の場合と同様であるので、同
一部分に同一符号を付すにとどめ、説明を省略する。
す回路において、第１の電流源Ｉ１と第３のＮ型ＭＯＳ
トランジスタＮ３の間に新たに制御信号ＶＳをゲートに
接続した定電流遮断用の第３のＰ型ＭＯＳトランジスタ
Ｐ３を接続し、同様に第２の電流源Ｉ２と第４のＮ型Ｍ
ＯＳトランジスタＮ４の間に新たに制御信号ＶＳをゲー
トに接続した定電流遮断用の第４のＰ型ＭＯＳトランジ
スタＰ４を接続し、第３のＮ型ＭＯＳトランジスタＮ３
のソースとＶＳＳの間に第１の高抵抗７１を接続し、第
４のＮ型ＭＯＳトランジスタＮ４のソースとＶＳＳの間
に第２の高抵抗７２を接続した回路構成としている。そ
の他の構成については図３の場合と同様であるので、同
一部分に同一符号を付すにとどめ、説明を省略する。
【００９２】以上のように構成された受信回路ａ２を含
む送受信インターフェースについて、以下にその動作を
説明する。
む送受信インターフェースについて、以下にその動作を
説明する。
【００９３】通常の動作時には、制御信号ＶＳをＬレベ
ルとすることにより定電流遮断用の第３のＰ型ＭＯＳト
ランジスタＰ３および第４のＰ型ＭＯＳトランジスタＰ
４をともにオン状態とする。その場合は、実施の形態３
の図３で説明したのと同様の動作となる。
ルとすることにより定電流遮断用の第３のＰ型ＭＯＳト
ランジスタＰ３および第４のＰ型ＭＯＳトランジスタＰ
４をともにオン状態とする。その場合は、実施の形態３
の図３で説明したのと同様の動作となる。
【００９４】次に、制御信号ＶＳをＨレベルとすること
により定電流遮断用の第３のＰ型ＭＯＳトランジスタＰ
３および第４のＰ型ＭＯＳトランジスタＰ４をともにオ
フ状態にすると、第１および第２の流電源Ｉ１，Ｉ２が
遮断され、動作不要時の電流を削減することができる。
このとき、第１および第２の高抵抗７１，７２を介して
ノードＶ１，Ｖ２の電位が下げられるため、次段の回路
で貫通電流が発生するのも防止する。また、実施の形態
７の場合と同様に、液晶ドライバにおいて、受信し終わ
った後に電流を遮断し、無駄な電流を削減することが可
能となる。
により定電流遮断用の第３のＰ型ＭＯＳトランジスタＰ
３および第４のＰ型ＭＯＳトランジスタＰ４をともにオ
フ状態にすると、第１および第２の流電源Ｉ１，Ｉ２が
遮断され、動作不要時の電流を削減することができる。
このとき、第１および第２の高抵抗７１，７２を介して
ノードＶ１，Ｖ２の電位が下げられるため、次段の回路
で貫通電流が発生するのも防止する。また、実施の形態
７の場合と同様に、液晶ドライバにおいて、受信し終わ
った後に電流を遮断し、無駄な電流を削減することが可
能となる。
【００９５】
【発明の効果】本発明の受信回路によれば、入力した電
流を電圧に変換する機能を有するため、電流で送る形態
でデータ伝送を行うことができ、したがって、伝送線路
の電圧変動が抑制され、ＥＭＩ（電磁波妨害）を低減す
ることができる。また、ノイズに対する耐性を強化する
ことができる。
流を電圧に変換する機能を有するため、電流で送る形態
でデータ伝送を行うことができ、したがって、伝送線路
の電圧変動が抑制され、ＥＭＩ（電磁波妨害）を低減す
ることができる。また、ノイズに対する耐性を強化する
ことができる。
【００９６】また、電流で伝送されたデータを電圧に変
換することができ、変換された電圧は低電位側電源と高
電位側電源との電源電圧間でダイナミックに振幅させる
ことができ、出力の後段ではレベルシフト回路が不要と
なる。
換することができ、変換された電圧は低電位側電源と高
電位側電源との電源電圧間でダイナミックに振幅させる
ことができ、出力の後段ではレベルシフト回路が不要と
なる。
【００９７】また、伝送線路と受信回路内部の電位を分
離しているため、電圧変動が少ない。よって、高速化が
容易となる。
離しているため、電圧変動が少ない。よって、高速化が
容易となる。
【００９８】また、入力がオープンになる場合があって
も大電流を流すことがない。
も大電流を流すことがない。
【００９９】また、動作不要時の電流を遮断し、消費電
力を削減することができる。
力を削減することができる。
【図１】 本発明の実施の形態１の受信回路を含む送受
信インタフェースの構成を示す回路図
信インタフェースの構成を示す回路図
【図２】 本発明の実施の形態２の受信回路を含む送受
信インタフェースの構成を示す回路図
信インタフェースの構成を示す回路図
【図３】 本発明の実施の形態３の受信回路を含む送受
信インタフェースの構成を示す回路図
信インタフェースの構成を示す回路図
【図４】 本発明の実施の形態４の受信回路を含む送受
信インタフェースの構成を示す回路図
信インタフェースの構成を示す回路図
【図５】 本発明の実施の形態５の受信回路を含む送受
信インタフェースの構成を示す回路図
信インタフェースの構成を示す回路図
【図６】 本発明の実施の形態６の受信回路を含む送受
信インタフェースの構成を示す回路図
信インタフェースの構成を示す回路図
【図７】 本発明の実施の形態７の受信回路を含む送受
信インタフェースの構成を示す回路図
信インタフェースの構成を示す回路図
【図８】 本発明の実施の形態８の受信回路を含む送受
信インタフェースの構成を示す回路図
信インタフェースの構成を示す回路図
【図９】 従来の受信回路を示す回路図
ａ１ 送信回路
ａ２ 受信回路
Ｎ１〜Ｎ１１ Ｎ型ＭＯＳトランジスタ
Ｐ１〜Ｐ４ Ｐ型ＭＯＳトランジスタ
Ｉ１，Ｉ２ 電流源
ＶＯＵＴ 受信回路の出力端子
Ｔ１，Ｔ２ 伝送線路
４１ 電圧制御回路
７１，７２ 高抵抗
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/36 Ｈ０４Ｂ 15/02 ５Ｋ０５２
Ｈ０４Ｂ 15/02 Ｈ０４Ｌ 25/02 Ｒ
Ｈ０４Ｌ 25/02 Ｈ０４Ｎ 5/66 １０２Ｂ
Ｈ０４Ｎ 5/66 １０２ Ｈ０３Ｋ 19/00 １０１Ｋ
Ｆターム(参考） 5C006 AF69 BB11 BC24 BF16 BF25
BF27 BF33 BF34 BF46 EB05
FA13 FA32 FA43 FA46 FA47
5C058 AA06 BA01 BA33 BB25
5C080 AA10 BB05 DD08 DD12 DD24
DD26 JJ02 JJ03
5J056 AA01 AA11 BB02 BB17 BB26
CC00 CC01 CC02 DD13 DD28
EE03 EE07 FF09
5K029 AA02 AA11 BB03 CC01 DD02
EE02 HH01
5K052 AA02 BB15 DD07 GG03 GG55
Claims (12)
- 【請求項１】 送信回路における互いに反転した電圧信
号を電流に変換する第１および第２のスイッチング素子
にそれぞれ第１および第２の伝送線路を介して接続され
るべき第１および第２の入力端子と、 第１および第２の電流源と、 前記第１の電流源と前記第１の入力端子との間に介挿さ
れた第３のスイッチング素子と、 前記第２の電流源と前記第２の入力端子との間に介挿さ
れた第４のスイッチング素子と、 前記第１の電流源と前記第３のスイッチング素子との接
続点に接続された第１の出力端子と、 前記第２の電流源と前記第４のスイッチング素子との接
続点に接続された第２の出力端子とを備え、 前記第１の出力端子が前記第３のスイッチング素子のゲ
ートに接続され、さらに前記第４のスイッチング素子と
前記第２の入力端子との接続点に接続され、 前記第２の出力端子が前記第４のスイッチング素子のゲ
ートに接続され、さらに前記第３のスイッチング素子と
前記第１の入力端子との接続点に接続されている受信回
路。 - 【請求項２】 送信回路における互いに反転した電圧信
号を電流に変換するオープンドレインの第１および第２
のＮ型ＭＯＳトランジスタにそれぞれ第１および第２の
伝送線路を介して接続されるべき第１および第２の入力
端子と、 第１の電流源にドレインとゲートが接続され、前記第１
の入力端子にソースが接続された第３のＮ型ＭＯＳトラ
ンジスタと、 第２の電流源にドレインとゲートが接続され、前記第２
の入力端子にソースが接続された第４のＮ型ＭＯＳトラ
ンジスタと備え、 前記第３のＮ型ＭＯＳトランジスタのゲートと前記第４
のＮ型ＭＯＳトランジスタのソースが接続され、前記第
４のＮ型ＭＯＳトランジスタのゲートと前記第３のＮ型
ＭＯＳトランジスタのソースが接続され、前記第３のＮ
型ＭＯＳトランジスタのドレインが前記第１の出力端子
に接続され、前記第４のＮ型ＭＯＳトランジスタのドレ
インが前記第２の出力端子に接続されている受信回路。 - 【請求項３】 請求項１に記載の受信回路において、 前記第３のスイッチング素子をカレントミラーする第５
のスイッチング素子と、 前記第４のスイッチング素子をカレントミラーする第６
のスイッチング素子と、 前記第６のスイッチング素子と高電位側電源との間に介
挿され前記第６のスイッチング素子をカレントミラーす
る第１の逆タイプのスイッチング素子と、 前記第５のスイッチング素子と高電位側電源との間に介
挿された第２の逆タイプのスイッチング素子と、 前記第２の逆タイプのスイッチング素子と前記第５のス
イッチング素子との接続点に接続された出力端子とを備
え、 前記第２の逆タイプのスイッチング素子で前記第１の逆
タイプのスイッチング素子をカレントミラーするように
それぞれのゲートどうしを接続してある受信回路。 - 【請求項４】 請求項２に記載の受信回路において、 前記第３のＮ型ＭＯＳトランジスタをカレントミラーす
る第５のＮ型ＭＯＳトランジスタと、 前記第４のＮ型ＭＯＳトランジスタをカレントミラーす
る第６のＮ型ＭＯＳトランジスタと、 前記第６のＮ型ＭＯＳトランジスタのドレインにゲート
とドレインが接続され電源にソースが接続された第１の
Ｐ型ＭＯＳトランジスタと、 前記第５のＮ型ＭＯＳトランジスタのドレインにドレイ
ンが接続され電源にソースが接続され前記第１のＰ型Ｍ
ＯＳトランジスタのゲートにゲートが接続された第２の
Ｐ型ＭＯＳトランジスタと、 前記第２のＰ型ＭＯＳトランジスタと前記第５のＮ型Ｍ
ＯＳトランジスタとの接続点に接続された出力端子とを
備えている受信回路。 - 【請求項５】 請求項３に記載の受信回路において、 前記第２の電流源と前記第４のスイッチング素子との接
続点と前記第３のスイッチング素子と前記第１の入力端
子との接続点との間に介挿され、ゲートが前記第２の電
流源と前記第４のスイッチング素子との接続点に接続さ
れた第７のスイッチング素子と、 前記第１の電流源と前記第３のスイッチング素子との接
続点と前記第４のスイッチング素子と前記第２の入力端
子との接続点との間に介挿され、ゲートが前記第１の電
流源と前記第３のスイッチング素子との接続点に接続さ
れた第８のスイッチング素子とを備えている受信回路。 - 【請求項６】 請求項４に記載の受信回路において、 前記第４のＮ型ＭＯＳトランジスタのゲートにドレイン
とゲートが接続され、かつ、前記第３のＮ型ＭＯＳトラ
ンジスタのソースにソースが接続された第７のＮ型ＭＯ
Ｓトランジスタと、 前記第３のＮ型ＭＯＳトランジスタのゲートにドレイン
とゲートが接続され、かつ、前記第４のＮ型ＭＯＳトラ
ンジスタのソースにソースが接続された第８のＮ型ＭＯ
Ｓトランジスタとを備えている受信回路。 - 【請求項７】 請求項３または請求項５に記載の受信回
路において、 前記第１の電流源と前記第３のスイッチング素子との接
続点および前記第２の電流源と前記第４のスイッチング
素子との接続点に接続されて、これらの接続点の電位を
所定範囲に制限する電圧制御手段を備えている受信回
路。 - 【請求項８】 請求項４または請求項６に記載の受信回
路において、 前記第１の電流源と前記第３のＮ型ＭＯＳトランジスタ
との接続点および前記第２の電流源と前記第４のＮ型Ｍ
ＯＳトランジスタとの接続点に接続されて、これらの接
続点の電位を所定範囲に制限する電圧制御手段を備えて
いる受信回路。 - 【請求項９】 請求項３または請求項５に記載の受信回
路において、請求項７に記載の前記電圧制御手段とし
て、 前記第３のスイッチング素子のゲートに接続され、この
ゲートの電位上昇に伴ってオンする第９のスイッチング
素子と、 前記第９のスイッチング素子に直列接続され前記電位上
昇に伴ってオンする第１０のスイッチング素子と、 前記第４のスイッチング素子のゲートに接続され、前記
第１０のスイッチング素子をカレントミラーする第１１
のスイッチング素子とを備えている受信回路。 - 【請求項１０】 請求項４または請求項６に記載の受信
回路において、請求項８に記載の前記電圧制御手段とし
て、 前記第３のＮ型ＭＯＳトランジスタのゲートにゲートと
ドレインを接続した第９のＮ型ＭＯＳトランジスタと、 前記第９のＮ型ＭＯＳトランジスタのソースにゲートと
ドレインを接続した第１０のＮ型ＭＯＳトランジスタ
と、 前記第１０のＮ型ＭＯＳトランジスタのゲートにゲート
を接続し、前記第４のＮ型ＭＯＳトランジスタのゲート
にドレインを接続した第１１のＮ型ＭＯＳトランジスタ
とを備えている受信回路。 - 【請求項１１】 請求項３または請求項５に記載の受信
回路において、 前記第１の電流源と前記第３のスイッチング素子との間
に介挿された第３の逆タイプのトランジスタと、 前記第２の電流源と前記第４のスイッチング素子との間
に介挿された第４の逆タイプのトランジスタと、 前記第３のスイッチング素子と低電位側電源との間に介
挿された第１の抵抗と、 前記第４のスイッチング素子と低電位側電源との間に介
挿された第２の抵抗とを備えている受信回路。 - 【請求項１２】 請求項４または請求項６に記載の受信
回路において、 前記第１の電流源と前記第３のＮ型ＭＯＳトランジスタ
のドレインとの間に介挿された第３のＰ型ＭＯＳトラン
ジスタと、 前記第２の電流源と前記第４のＮ型ＭＯＳトランジスタ
のドレインとの間に介挿された第４のＰ型ＭＯＳトラン
ジスタと、 前記第３のＭＯＳトランジスタと低電位側電源との間に
介挿された第１の抵抗と、 前記第４のＭＯＳトランジスタと低電位側電源との間に
介挿された第２の抵抗とを備えている受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002019763A JP2003224460A (ja) | 2002-01-29 | 2002-01-29 | 受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002019763A JP2003224460A (ja) | 2002-01-29 | 2002-01-29 | 受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003224460A true JP2003224460A (ja) | 2003-08-08 |
Family
ID=27743482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002019763A Pending JP2003224460A (ja) | 2002-01-29 | 2002-01-29 | 受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003224460A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014268A (ja) * | 2004-05-28 | 2006-01-12 | Nec Electronics Corp | データ伝送装置、及び受信装置 |
| JP2010518749A (ja) * | 2007-02-12 | 2010-05-27 | ラムバス・インコーポレーテッド | 高速低電力差動受信機ＲｏｂｅｒｔＥ．ＰａｌｍｅｒＪｏｈｎＷ．Ｐｏｕｌｔｏｎ |
| CN103595395A (zh) * | 2013-11-20 | 2014-02-19 | 绵阳市维博电子有限责任公司 | 应用于cpci总线的电流环串口转换子系统及系统 |
| WO2017162269A1 (en) * | 2016-03-22 | 2017-09-28 | Telefonaktiebolaget Lm Ericsson (Publ) | Low power high speed interface |
-
2002
- 2002-01-29 JP JP2002019763A patent/JP2003224460A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010518749A (ja) * | 2007-02-12 | 2010-05-27 | ラムバス・インコーポレーテッド | 高速低電力差動受信機ＲｏｂｅｒｔＥ．ＰａｌｍｅｒＪｏｈｎＷ．Ｐｏｕｌｔｏｎ |
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| WO2017162269A1 (en) * | 2016-03-22 | 2017-09-28 | Telefonaktiebolaget Lm Ericsson (Publ) | Low power high speed interface |
| US9979188B2 (en) | 2016-03-22 | 2018-05-22 | Telefonaktiebolaget Lm Ericsson (Publ) | Low power high speed interface |
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