JP2010518749A

JP2010518749A - 高速低電力差動受信機ＲｏｂｅｒｔＥ．ＰａｌｍｅｒＪｏｈｎＷ．Ｐｏｕｌｔｏｎ

Info

Publication number: JP2010518749A
Application number: JP2009549137A
Authority: JP
Inventors: パルマー，ロバート，イー．; ポールトン，ジョン，ダブリュー．
Original assignee: ラムバス・インコーポレーテッド
Priority date: 2007-02-12
Filing date: 2008-02-11
Publication date: 2010-05-27
Also published as: WO2008100843A2; WO2008100843A3; WO2008100843A4; WO2008100494A3; WO2008100523A3; EP2111710A2; WO2008100523A4; EP2111709A2; US20100085100A1; US8310294B2; US8199866B2; CN101606365A; US20100066450A1; WO2008100494A2; WO2008100494A4; US20100220828A1; WO2008100523A2

Abstract

低電圧差動通信システムには、差動チャネルを介して低電圧差動信号を受信機に伝達するプログラム可能な低振幅電圧モード送信機が含まれる。受信機は、２つの入力トランジスタ（それぞれは共通ゲート構成である）を用いて、低電圧差動信号を回復する。受信機における電流源は、入力トランジスタをバイアスし、それらのソース電圧が、差動信号の共通モード電圧において公称上バイアスされ、かつそれらのゲート−ソース電圧が、共通モード電圧変動に対してほぼ一定のままであるようにする。

Description

本明細書で開示される主題は、一般に、通信分野に関し、特に、集積回路装置内および集積回路装置間における高速電子シグナリングに関する。

今日のコンピューティングシステムは、非常に高いオフチップ通信帯域幅を必要とし、チップ対チップ相互接続用の高速シリアルリンクは、今や、どこにでもある。これらのリンクの多くは、適度な減衰、漏話および反射を示すチャネルを有する。しかしながら、チップ対チップシリアルリンクは、一般に、比較的厄介なチャネルに対処しなければならないバックプレーントランシーバから発展したので、短距離のチップ対チップリンク用に必要であるよりもずっと多くの電力を消費することが多い。したがって、かかるチャネルは、比較的電力効率が悪い。

多くのシステムが、高データレートで情報を移動させるためにそれほどの電力を必要としないリンクから利益を得るであろう。例えば、ラップトップコンピュータは高価な電池を急速に消耗させ、熱として放散される電力は、不快な場合があり、騒々しいファンおよび／または複雑な電力管理方式を必要とすることが多い。恐らくより重要なことだが、電力要件は、携帯機器の使用時間および性能に著しく影響する。したがって、最小限の電力を用いて高速でデータを通信するためのシステムおよび方法に対する需要がある。用語「比電力」は、高速でデータを移動させるために必要とされる電力を考慮した有用な性能測定基準であり、典型的には、ワット／ギガビット／秒（Ｗ／Ｇｂ／ｓ）の単位で表現される。したがって、効率的な高速シグナリングの需要は、非常に低い比電力要件を備えたシステムの必要性として表現することができる。

開示される主題は、添付の図面において、限定としてではなく例として示され、同様の参照数字は、類似の要素を指す。

一実施形態による差動低電圧システム１００を示す。

図１の電流源１９０の実施形態として用いることができる電流源２００を詳細に示す。

一実施形態において用いるための送信機３００を詳細に示す。

一実施形態において用いるための受信機４００の実施形態を詳細に示す。

図１は、一実施形態に従って、差動低電圧システム１００を示す。システム１００には、差動通信チャネル１１５によって相互接続された送信機１０５および受信機１１０が含まれる。送信機１０５は、低電圧差動信号を受信機１１０に効率的に伝達する。受信機１１０は、差動信号を増幅し、一方で優れた共通モードノイズ除去を提供する。送信機および受信機の両方とも、非常に低い比電力要件を有し、したがって、電力効率および速度性能の両方を要求する用途において有利になるように用いることができる。

送信機１０５には、一対の電圧調整器１２０および１２２、相補プリドライバ１２５、差動積層型ｎＭＯＳ送信段階１３０、ならびに一対の相補出力パッド１３５／１４０が含まれる。出力ドライバ１３０は、調整器１２２およびグランド電位によって電力を供給される。調整器１２２は、出力信号ＴＸ［Ｐ，Ｎ］が、５０および３００ｍＶｐｐｄ（ミリボルト・ピークツーピーク・ディファレンシャル）間のどこにでもあるように、振幅電圧Ｖｏを調整することができる。

プリドライバ１２５は、出力ドライバ１３０内におけるｎＭＯＳトランジスタゲートへの相補ビットストリームＤＰ／ＤＮへと、着信データストリームＤｉｎを分割する。信号ＤＰがハイで、ＤＮがローの場合には、左上および右下のｎＭＯＳトランジスタがターンオンされる。その場合には、電流は、チャネル１１５および受信機１１０を介して、電源ノードＶｏからグランドに流れる。逆に、信号ＤＰがローで、ＤＮがハイの場合には、右上および左下のｎＭＯＳトランジスタがターンオンされる。受信機１１０を通して反対方向であるとはいえ、電流は、もう一度、チャネル１１５および受信機１１０を介して電源ノードＶｏからグランドに流れる。このシグナリング方式の電力効率は、電源ノードＶｏとグランドとの間のほぼ全ての電流が、受信機１１０に信号を伝達するために用いられるという事実から明らかである。

プリドライバ１２５が、調整器１２０およびグランド電位によって電力を供給されるので、ｎＭＯＳゲートに適用される信号ＤＰ／ＤＮは、調整電圧Ｖｒとグランドとの間で交番する。調整器１２０は、電圧Ｖｒを調整して、チャネル１１５の差動インピーダンスとほぼ等しい、段階１３０のプルアップおよびプルダウンインピーダンス合計を設定する。プルアップおよびプルダウントランジスタの相対的なサイズは、想定される動作点において等しいインピーダンスを与えるように、設計時に固定してもよい。

送信機出力端子１３５／１４０に入る差動インピーダンスは、信号ＴＸ［Ｐ，Ｎ］の共通モード電圧Ｖｃｍからかなり独立している。なぜなら、プルアップトランジスタが、ソースフォロワとして動作し、一方でプルダウントランジスタが、共通ソースであるからである。共通モード電圧Ｖｃｍが増加するにつれて、プルダウンの小信号インピーダンスが増加し、一方でプルアップの小信号インピーダンスが減少する。

高品質の終端を提供するために、終端を分路するキャパシタンスは、小さくするべきである。送信機および受信機の両方において、分路キャパシタンスは、一般に、配線およびＥＳＤクランプ１４５／１５０によって左右される。低電圧Ｖｏを用い、かつ出力信号ＴＸ［Ｐ，Ｎ］をグランドに基準づけることによって、ＥＳＤクランプ１４５／１５０は、順方向バイアスダイオードを含むことが可能になる。全体的なＥＳＤ保護戦略は、後で図３に関連して詳述する。調整器１２２は、電圧Ｖｏを十分に低く維持して（すなわち、Ｖｏ＜Ｖｔｄ）、順方向バイアスダイオードがターンオンするのを防ぎ、かつ一実施形態において、５０および３００ｍＶｐｐｄ間で調整することができる。すなわち、共通モード電圧Ｖｃｍは、２５および１５０ｍＶ間で調整することができる。次に、調整器１２０は、電圧Ｖｒを調整して、出力ドライバ１３０のｎＭＯＳトランジスタが、バイアスされた場合に、所望の抵抗を示し、かつ三極管領域に留まるようにする。一実施形態では、ｎＭＯＳトランジスタ用の望ましいオン抵抗は、５０オームである。

典型的な例において、送信機１０５が、約２００ｍＶｐｐｄの出力振幅電圧を有し、かつ１００オームの差動出力インピーダンスを示す差動信号ＴＸ［Ｐ，Ｎ］を伝達することが望ましいと仮定する。出力電圧Ｖｏが約２００ｍＶであるように、調整器１２２を設定してもよい。差動出力ドライバ１３０における各半部の出力振幅は、調整供給電圧Ｖｏの半分に等しい共通モード電圧を中心にして、調整供給電圧Ｖｏの半分に等しい。次に、調整器１２０は、望ましい５０オームの出力インピーダンスを相補送信機出力部のそれぞれに提供するレベルに、電圧Ｖｒを設定してもよい。Ｖｒを制御して所望のインピーダンスを得るための多くの方法および回路があるが、これらのいくつかは、下記で論じる。多くの点で送信機に類似したシングルエンド送信機が、"Self Terminating Low Voltage Swing CMOS Output Driver," by Tom Knight and Alex Krymm (CICC 1987)に詳述されている。

出力ドライバ１３０内のトランジスタは、終端インピーダンスを兼ねる。かかるものとして、各トランジスタの「オン」インピーダンスは、チャネルに整合すべきであり、かつ出力電圧の範囲にわたって（抵抗器のように）線形的に動作すべきである。これを達成するために、各トランジスタは、導通の場合に「線形」領域（「三極管」領域とも呼ばれる）に留まるようにバイアスされる。トランジスタが、線形領域にある場合には、トランジスタを通る電流は、ドレイン−ソース電圧Ｖｄｓにおける変化と共に線形的に変化する。換言すれば、トランジスタは、抵抗器のように動作する。

周知のように、トランジスタのゲート／ソース電圧Ｖｇｓがトランジスタの閾値電圧Ｖｔより大きく（Ｖｇｓ＞Ｖｔ）、かつそのドレイン−ソース電圧Ｖｄｓが、Ｖｇｓ−Ｖｔより小さいかまたは等しい場合には、トランジスタは線形領域にある。数学的に言うと、トランジスタは、
Ｖｇｓ＞Ｖｔ＆Ｖｄｓ≦Ｖｇｓ−Ｖｔ（１）
の場合に、線形領域にある。

図１において、出力ドライバ１３０は、グランドまたはゼロボルトを基準とする。したがって、所与のトランジスタ用の電圧Ｖｇｓは、ゼロボルト（トランジスタオフ）またはＶｒ（トランジスタオン）のどちらかであり、Ｖｄｓは、多くても０．７５×Ｖｏである。トランジスタがオフの場合は、無視することができる。なぜなら、オフにバイアスされたトランジスタのインピーダンスは、オンにバイアスされたトランジスタのインピーダンスに比べて非常に大きいからである。したがって、式（１）は、
０．７５^＊Ｖｏ≦Ｖｒ−Ｖｔ（２）
と簡単になるが、これは、活性化された場合に、出力ドライバ１３０のトランジスタを三極管領域に維持する電圧Ｖｒを導き出すように書き換えることができる。すなわち、
Ｖｒ≧０．７５^＊Ｖｏ＋Ｖｔ（３）
ドライバ１３０におけるトランジスタは、調整器１２０が、出力電圧振幅の予想される範囲にわたって所望の出力インピーダンスを生成する電圧Ｖｒを提供できるように、選択される。式１〜３における電圧Ｖｔは、ドライバ１３０内のトランジスタに関連し、かつこの例における各ｎＭＯＳトランジスタに対して同じかまたは類似していると仮定される。電圧Ｖｔは、ダイオード閾値Ｖｔｄと同じかまたは異なってもよい。

図１においてチャネル１１５上に挿入された波形図１５５は、出力電圧Ｖｏとグランドとの間の差動信号として出力信号ＴＸ［Ｐ，Ｎ］を示し、かつ出力電圧ＶｏがＶｔｄをかなり下回り、調整電圧ＶｒがＶｔｄを上回ることを示す。典型的な例において、電圧Ｖｏは２００ｍＶであり、Ｖｃｍは１００ｍＶであり、信号ＴＸ［Ｐ，Ｎ］は、電圧Ｖｃｍ付近を中心として、ピークツーピークで１００ｍＶ（２００ｍＶｐｐｄ）であり、閾値電圧ＶｔおよびＶｔｄは、それぞれ、約４００ｍＶおよび６００ｍｖであり、調整電圧Ｖｒは、７００ｍＶを超えるどこかにあり、かつドライバ１３０におけるｎＭＯＳトランジスタの出力インピーダンスが、オンにバイアスされたときに５０オームになるように選択される。

受信機１１０は、相補入力パッド１６５／１７０において、差動低共通モード信号ＲＸ［Ｐ，Ｎ］として低電圧差動信号ＴＸ［Ｐ，Ｎ］を受信する。クランプ１４５および１５０に類似したＥＳＤクランプ１７５／１８０は、受信機１１０のこれらの差動入力ノードおよび入力装置を静電放電による損傷から保護する。パッド１６５および１７０は、着信差動信号ＲＸ［Ｐ，Ｎ］用に利得およびレベル変換の両方を提供する共通ゲート増幅器１８５を駆動する。この例において、増幅器１８５の入力部は、差動モードだけのために終端され、終端インピーダンスの約２５％は、増幅器の入力インピーダンスによって表わされる。

２つの等価な抵抗器Ｒ１およびＲ２（例えば、それぞれ７５オーム）からなる分圧器が、入力ノードＲＸＰおよびＲＸＮ間に延びている。抵抗器Ｒ１およびＲ２に共通なノードは、増幅器１８５が、着信信号の共通モード電圧Ｖｃｍを抽出するタップである。第１のｎＭＯＳトランジスタＴ１は、そのソースを入力ノード１６５に、かつ抵抗器Ｒ３を介してグランドに結合し、そのドレインを、抵抗器Ｒ４を介して供給電圧Ｖｄｄに結合し、そのゲートを、（「電圧共通ゲート」用の）バイアス電圧Ｖｃｇに結合する。第２のｎＭＯＳトランジスタＴ２は、そのソースを入力ノード１７０に、かつ抵抗器Ｒ５を介してグランドに結合し、そのドレインを、抵抗器Ｒ６を介して供給電圧Ｖｄｄに結合し、そのゲートを、バイアス電圧Ｖｃｇに結合する。第３のｎＭＯＳトランジスタＴ３は、そのソースを、共通モード電圧タップＶｃｍに結合し、そのドレインを、バイアス電流Ｉｂｉａｓを供給する電流源１９０に結合し、そのゲートを、そのドレインおよびバイアス電圧Ｖｃｇの両方に結合する。

共通ゲート増幅器１８５は、比較的低い入力電圧に対してうまく働き、電流源１９０およびトランジスタＴ３によって提供されるバイアス方式は、増幅器帯域幅を損なうことのなく、かなりの共通モード除去をもたらす。

共通モード電圧変動は、トランジスタＴ１およびＴ２のソース、ならびに抵抗器Ｒ１およびＲ２間の共通モード電圧タップＶｃｍに現れる。トランジスタＴ３のゲート−ソース電圧Ｖｇｓ３は、バイアス電流Ｉｂｉａｓの値に依存する。バイアス電流Ｉｂｉａｓが一定であるので、電圧Ｖｇｓ３も同様である。共通ゲート電圧Ｖｃｇが、ＶｃｍおよびＶｃｇ３の合計なので、共通ゲート電圧Ｖｃｇは、電圧Ｖｃｍと共に上昇および下降する。したがって、共通モード電圧変動は、トランジスタＴ１およびＴ２のソースおよびゲートの両方に現れる。結果として、入力トランジスタＴ１およびＴ２のゲート−ソース電圧Ｖｇｓ１およびＶｇｓ２は、共通モードノイズにもかかわらず一定のままである。抵抗器Ｒ４およびＲ６を通る電流ならびにそれぞれの出力電圧ＤｉｎＰおよびＤｉｎＮもまた、一定のままであるということになる。したがって、共通ゲート増幅器１８５は、効果的な共通モードノイズ除去を提供する。さらに、本実施形態では電流源１９０およびトランジスタＴ３を含む共通モード除去回路は、ノード１６５／１７０と、それぞれのトランジスタＴ１およびＴ２のソースとの間の差動信号経路の外側にある。トランジスタＴ３は、本実施形態ではダイオード接続され、バイアス電流Ｉｂｉａｓを安定したゲート−ソース電圧Ｖｇｓに変換するように機能する。他の実施形態において、トランジスタＴ３は、例えばダイオードまたは抵抗器と取り替えてもよい。

いくつかの実施形態において、共通ゲート増幅器１８５の入力部であるトランジスタＴ１およびＴ２のソース電圧Ｖｓ１およびＶｓ２は、公称共通モード電圧にバイアスされる。この例において、電圧Ｖｃｍは、二分割された出力電圧Ｖｏ（Ｖｃｍ＝Ｖｏ／２）であるかまたはその非常に近くであるべきである。したがって、トランジスタＴ１およびＴ２のソース電圧Ｖｓ１およびＶｓ２を公称共通モード電圧Ｖｏ／２にバイアスするレベルに、トランジスタＴ３のゲート−ソース電圧Ｖｇｓ３が電圧Ｖｃｇを設定するように、バイアス電流Ｉｂｉａｓは、注意深く制御される。

図２は、図１における電流源１９０の実施形態として用いることができる電流源２００を詳細に示す。電流源２００には、電圧基準２０２、複製共通ゲート増幅器２０５、レベル変換器２１０、演算増幅器２１５、ならびに変換器２１０および演算増幅器２１５用の適切なバイアスレベルを生成するためのあるバイアス回路２２０が含まれる。図１の電流源１９０に関連して上記したように、電流源２００の目的は、電流Ｉｂｉａｓをあるレベルに設定することであるが、このレベルは、トランジスタＴ１およびＴ２（図１）が、それらのソース電圧Ｖｓ１およびＶｓ２が公称共通モード電圧Ｖｏ／２に設定されるように、バイアスされることを保証するレベルである。

この例において、電圧基準２０２は、出力電圧Ｖｏを二分割する単純な分圧器である。電圧ＶｏまたはＶｏ／２は、オンチップまたはオフチップで供給することができ、固定するかまたは調整可能にすることができる。受信機１１０が、図１の送信機１０５のような１つまたは複数の隣接する送信機を有する実施形態において、電圧Ｖｏは、これらの送信機の１つから取り出すことができる。代替として、電圧Ｖｏ／２は、受信機における共通モード電圧Ｖｃｍから引き出すことができる。当業者には明らかであろうが、適切な基準共通モード電圧を供給する他の多くの方法を用いることができる。

複製増幅器２０５には、トランジスタＴ１’およびＴ３’ならびに抵抗器Ｒ３’およびＲ４’が含まれ、これらのそれぞれは、図１の類似の名前を付けられた要素と同じ方法で動作するように作製される。したがって、トランジスタＴ１’およびＴ３ならびに抵抗器Ｒ３’およびＲ４’は、それぞれ、トランジスタＴ１ならびに抵抗器Ｒ３およびＲ４と同じ方法で動作すると予想することができる。

レベル変換器２１０は、電圧Ｖｏ／２およびＶｃｍ’をＶｏｌおよびＶｃｍｌにそれぞれ上昇させる。次に、演算増幅器２１５は、信号ＶｏｌおよびＶｃｍｌ間の差を増幅し、結果としての出力電圧をｎＭＯＳトランジスタＴ４のゲートに供給し、結果としてバイアス電流Ｉｂｉａｓ’を制御する。ＰＭＯＳトランジスタＴ５、Ｔ６およびＴ７で構成された電流ミラーは、バイアス電圧Ｐｂｉａｓを分配することによって電流Ｉｂｉａｓ’を複製し、図１の電流Ｉｂｉａｓおよび複製増幅器２０５におけるＩｂｉａｓ’’を生成する。（トランジスタＴ６の下にあるトランジスタＴ８は、受信機が動作可能な場合はオフである。）

演算増幅器２１５の出力部からトランジスタＴ７へのフィードバックは、トランジスタＴ１’および抵抗器Ｒ３’を通る電流が、トランジスタＴ１’のソース電圧である電圧Ｖｃｍ’を公称共通モード電圧Ｖｏ／２と整合させるまで、電圧Ｖｃｇを変化させる。電流Ｉｂｉａｓ’’が電圧Ｖｃｇ’を決定するので、同一のバイアス電流Ｉｂｉａｓは、Ｖｃｇ’に等しい図１の電圧Ｖｃｇを設定する。トランジスタＴ１’ならびに抵抗器Ｒ３’およびＲ４’が、トランジスタＴ１ならびに抵抗器Ｒ３およびＲ４を複製するので、複製制御電圧Ｖｃｇ’と整合するゲート電圧Ｖｃｇを印加することによって、トランジスタＴ１のソースは、公称共通モード電圧Ｖｏ／２に設定される。同じことは、トランジスタＴ２に当てはまる。したがって、電流源２００は、トランジスタＴ１およびＴ２のソース電圧が、公称上、電圧Ｖｏ／２にバイアスされることを保証する。

図２に戻ると、一対のインバータ２５０および２５５が、電源オン信号Ｐｏｎから信号ｐｏｎＬおよびｐｏｎＨを生成する。信号Ｐｏｎをアサートすることによって、電流源２００は動作モードに置かれるのに対して、信号Ｐｏｎをデアサートすることによって、電流源２００は、低電力状態に置かれる。電圧Ｖｏは、パワーダウンでグランドに落としてもよく、またはさもなければ、基準電圧２０２は、電流源２００がディスエーブルされた場合に、電流フローを低減または除去する方法でディスエーブルすることができる。

図３は、一実施形態において用いるための送信機３００を詳細に示す。送信機３００は、いろいろな意味で図１の送信機１０５に似ており、同様のラベル付けをされた要素は、同じかまたは類似している。出力端子ＴＸ［Ｐ，Ｎ］は、グランドＧＮＤと調整供給電圧Ｖｏとの間で動作するＮ−ｏｖｅｒ−Ｎ出力ドライバ１３０によって駆動されるが、調整供給電圧Ｖｏは、本実施形態ではオンチップ調整器３０５によって生成される。グランドＧＮＤと第２の調整電圧Ｖｒとの間で動作するプリドライバ１２５は、ドライバ１３０におけるｎＭＯＳトランジスタのゲートを駆動する。第２の調整電圧Ｖｒは、出力ドライバ１３０の出力インピーダンスを決定し、本実施形態ではオンチップ調整器３１０によって生成される。出力電圧Ｖｏおよびしたがって出力振幅は、調整器３０５および３１０の両方における電流を設定するＤＡＣ３１５を介してデジタル的に調整される。多くの送信機を備えたシステムにおいて、調整器３０５および３１０の１つまたは両方は、送信機間で共有してもよい。しかしながら、専用の調整器（単数または複数）を各送信機に設けることによって、出力インピーダンスおよび／または出力振幅を送信機ごとに調整することが可能になる。

電圧調整器３１０は、スケール抵抗器と同じインピーダンスを複製送信機３２０に持たせる複製バイアス回路である。この方法によって、ドライバ１３０のプルアップおよびプルダウンインピーダンスの合計は、関連チャネル（例えば、図１のチャネル１１５）の配線インピーダンスとほぼ等しく設定される。プルアップおよびプルダウントランジスタの相対的なサイズは、想定される動作点において等しいインピーダンスを与えるように、設計時に固定される。

送信機出力端子（例えば、ノードＴＸ［Ｐ，Ｎ］）に入る差動インピーダンスは、共通モード電圧Ｖｃｍからかなり独立している。なぜなら、活性プルアップトランジスタがソースフォロワとして形成され、一方で、活性プルダウントランジスタが、共通ソース構成にあるからである。共通モード電圧Ｖｃｍが増加するにつれて、プルダウントランジスタの小信号インピーダンスは増加し、一方で、プルアップトランジスタのインピーダンスは減少する。データ遷移中、出力インピーダンスは、出力トランジスタのゲートにおける駆動電圧の軌跡の詳細に依存する。シミュレーションは、小信号差動出力インピーダンスが、遷移中に１５％未満だけ変化することを示している。

キャパシタンスＣｂｙｐは、ノイズを除去し、終端インピーダンスに寄与する。端子ＴＸ［Ｐ，Ｎ］への線電流は、調整器３０５出力部インピーダンスと直列のプルアップ／プルダウンインピーダンスを通って流れるが、このプルアップ／プルダウンインピーダンスは、高周波においてキャパシタンスＣｂｙｐのリアクタンスＸＣｂｙｐによって左右される。一例において約３６ｐＦのキャパシタンスＣｂｙｐは、２．５Ｖ「ネイティブ」ｎＭＯＳ装置に実現されて、約８４００ｕｍ^２を占めてもよい。キャパシタンスＣｂｙｐは、信頼性の改善のために厚い酸化物の装置として実現できるが、しかしこのキャパシタは、３００ｍＶ未満に充電されるので、酸化物は、いずれにせよ、大きな応力を受けることはない。１−Ｖネイティブ装置の使用によって、同じエリアに２．５倍のキャパシタンスが提供されることになろう。

前述のように、プリドライバ１２５は、調整された終端制御電圧Ｖｒから電力を供給される。一対のインバータは、両方のデータエッジ極性に対する遷移時間が等しいことを保証する。プリドライバは、プリドライバ１２５の入力部における２：１マルチプレクサ３２５を非常に小さくできるファンアウトを提供し、それによって、ハーフビットレート分配クロックＣｌｋ［Ｐ，Ｎ］における負荷を最小限にする。プリドライバ１２５が、調整された電源から電力を供給されるので、それは、電源ノイズにはかなり免疫があり、タイミングジッタをほとんど導入しない。複数の事例にわたる調整電圧Ｖｒの変動は、出力段階を駆動するゲート制御信号のエッジレートを、ＰＶＴ変動にわたってほぼ一定にする傾向があり、送信機出力のエッジレートもまた、ほぼ一定である。

両方の電圧調整器に関し、調整器回路内で比較しなければならない電圧がＧＮＤに近いので、共通ゲート（ＣＧ）ｎＭＯＳ増幅器は、利得ブロックに対するよい選択である。Ｖｔ基準電流源３３０が、ｐＭＯＳＤＡＣ３１５用にバイアス電圧Ｖｂを生成する。基準の電流は、Ｖｔｎ／Ｒに比例するので、ＤＡＣにおける抵抗器負荷の両端にわたる電圧は、Ｒとは無関係に、Ｖｒｅｆ＝ＫＶｔｎであり、ここでＫは、Ｖｓ＿ｓｅｔを介してデジタル的に調整することができる。ＤＡＣ３１５においてダイオード接続されたｎＭＯＳは、調整器３０５および３１０におけるｎＭＯＳ共通ゲート装置と同じサイズにされ、高ループ利得を仮定すると、電圧は、ＣＧ増幅器の４つの全ての入力端子に現れる。

調整器３０５は、出力電圧Ｖｏを基準電圧Ｖｒｅｆと等しくし（Ｖｏ＝Ｖｒｅｆ）、それによって、Ｖｏ＿ｓｅｔによりＶｏを直接設定できるようにする簡単な直列調整器である。調整器３０５は、そのループ伝達関数に２つの極を有する。ＣＧ増幅器の出力インピーダンスおよびｐＭＯＳ直列調整器の入力キャパシタンスによって設定される１つの極と、出力ドライバ１３０における負荷インピーダンスおよびバイパスキャパシタＣｂｙｐによる第２の極である。追加の補償キャパシタＣｃｏｍｐによって、増幅器の極が支配的な極にされる。キャパシタＣｃｏｍｐの追加によって、調整器３０５のＣＧ誤差増幅器における電力が節約され、非常に大きなバイパスキャパシタが回避されるが、しかし調整器３０５用の電源除去が損なわれ、１０−１００ＭＨｚ間で電源ノイズの半分が調整器を通過可能にされる。このリンクの製造バージョンは、出力極を支配的にしてもよいが、これは、調整器３０５のＣＧ増幅器におけるより大きなバイパスキャパシタンスおよびより高い電力消費を必要とする可能性がある。例えば、キャパシタＣｂｙｐが、同じ８２００ｕｍ^２のエリアで薄い酸化物のネイティブｎＭＯＳに実現されると、約１ｍＷの追加電力消費で、非常に改善された調整器を構築することが可能に思われる。

調整器３１０は、二段階設計である。第一段階は、Ｖｒ制御電圧の「マスタ」コピーＶｍを生成する。ｐＭＯＳ段階用の負荷電流がほぼゼロなので、この２極調整器用の出力極を支配的な極にすることは簡単であり、電源除去は、極めてよい。第二段階は、１の利得を備えた簡単な直列調整器であり、これは、送信機のプリドライバインバータの時変負荷から「マスタ」電圧Ｖｍを分離する役割をする。インピーダンスを設定するために用いられる送信機複製３２０は、非常に小さくされる（１／１６の規模）。複製装置と主送信機との間の不整合が、出力インピーダンスにおける約５％の変動に寄与する。

Ｐ＋／ポリ非サリサイド化抵抗器の全ては、プロセス変動に対処するために、±２０％だけデジタル的にトリム可能である。いくつかの実施形態において、トリムは、ベンチ測定を用いて実行される。製造リンクが、例えば、抵抗器トリムセルおよび外部基準抵抗器を用いてもよい。

ハーフビットレート分配クロックＣｌｋ［Ｐ，Ｎ］が、２つのＣＭＯＳインバータ段階において受信およびバッファされ、最後の２：１マルチプレクサ（ｍｕｘ）３２５と、１６：２ｍｕｘ段階３４０用に４分の１、８分の１および１６分の１レートクロックを生成するクロック分割器段階３３５とを駆動する。クロック負荷が比較的小さいので、２段階クロックバッファのファンアウトは、２に設定されて、電源ノイズからのジッタの導入を回避し、一方ではやはり、クロックバッファにおいて比較的わずかな電力しか消費しない。

ＥＳＤクランプ１４５／１５０の実施形態が、図３の右下隅に詳細に示されている。類似のＥＳＤクレームは、受信機１１０において用いることができる。この例において、たすきがけのダイオード対４４５が、出力パッド（例えば１４０）とグランドとの間に延びている。最も左のダイオードは、順方向にバイアスされる。すなわち、その陽極は出力端子に接続され、その陰極はグランドに接続される。したがって、ＥＳＤクレームは、ノード１４０における電圧がダイオード閾値電圧Ｖｔｄを超えて上昇する場合には、電流をグランドに分路する。直列接続されたｎＭＯＳトランジスタおよび抵抗器は、ドライバ１３０の１つの脚からの出力を表わす。追加のダイオード４５０が、グランドと供給線Ｖｄｄとの間の分路経路を確立する。他の適切な低電圧ＥＳＤクランプが、公開された米国出願第２００６０１３２９９６号においてJohn Poultonによって詳述されている。

図４は、一実施形態において用いるための受信機４００の実施形態を詳細に示す。入力ノードＲＸ［Ｐ，Ｎ］は、第二段階の増幅器／イコライザ４０５用に利得およびレベル変換の両方を提供する共通ゲート増幅器を駆動する。入力部は、差動モードだけのために終端され、終端インピーダンスの約２５％は、共通ゲート増幅器の入力部によって表わされる。共通ゲート増幅器において共通モードを正確に終端するには、適切な入力共通モードバイアスを維持するために、５倍の電力の消耗を必要とすることになったであろう。代りに、本実施形態は、受信機の共通モード除去と共に送信機の共通モード終端に依存する。

制御信号ｄｇａｔｅによりイネーブルされる大きなｎＦＥＴスイッチ４１０によって、受信機は、オフセットトリム用に配線から切断することが可能になる。バイアス電圧Ｖｃｇは、図２に関連して前に詳述したように、複製バイアス構成において展開してもよい。電圧Ｖｃｇは、受信機の入力共通モード電圧を、送信機の公称出力共通モード電圧に設定する。代替として、電圧Ｖｃｇは、外部的にプログラムすることができる。

第二段階増幅器４０５は、かなり従来的なソース縮退差動増幅器である。縮退の量は、デコーダ４１２へのｅｑ＿ｓｅｔ入力を介してデジタル的に制御される。９０ｎｍＣＭＯＳにおける６．２５Ｇｂ／ｓ動作用に設計された実施形態において、この増幅器における最大ＥＱ設定は、３ｄＢ／オクターブの勾配を備えた、ｄｃ利得に対してナイキスト周波数でピークに達する約８．７ｄＢを提供する。２つの入力増幅器段階のオフセットは、ＤＡＣ４１５へのトリム信号ｅｑｔｒｉｍを調整することによって、サンプラとは別個にトリムすることができる。ＥＱ増幅器は、例えば、J. Montanaro et al., "A 160-MHz, 32-b, 0.5-W CMOS RISC microprocessor," IEEE J. Solid-State Circuits, vol. 31, no. 11, pp. 1703-1714, Nov. 1996に説明されたタイプのStrongARM flip-flopsに由来する２つのデータおよび２つのエッジの４サンプラのバンクを駆動する。

各サンプラは、入力オフセットを約１ｍＶ内までキャンセルする関連の８ビットＤＡＣ４２０を有する。各サンプラペア（データおよびエッジ）は、１：２段階の２分木から構成された同一の２：１６デマルチプレクサ４２５を駆動する。サンプラは、イネーブル入力部を装備しているが、このイネーブル入力部は、信号ｅｎａｂ＿ｅｄｇｅがデアサートされると、サンプラがトグルするのを防ぐ。エッジサンプラは、ソフトウェアＣＤＲおよび適応ＥＱアルゴリズムによってたまにイネーブルされるが、ソフトウェアＣＤＲおよび適応ＥＱアルゴリズムのどちらもここでは詳述しない。エッジサンプラおよびそれらの関連する２：１６デマルチプレクサは、ディスエーブルされると、実質的に電力を消費しない。一実施形態においてＰＬＬとして実現される、７ビットのデジタル的にプログラム可能な位相回転子４３０は、分配されたハーフビットレートクロックｃｌｋ［Ｐ，Ｎ］を入力として受信し、４つの直交ハーフビットレートクロックｅｃｌｋＮ、ｅｃｌｋＰ、ｄｃｌｋＮおよびｄｃｌｋＰを生成して、４つのサンプラを駆動する。

受信機４００の入力オフセットは、繰り返しトリムしてもよい。第１に、両方の入力増幅器は、パワーダウンされ、各サンプラを、Ｖｄｄにおけるその入力でトリムできるようにする。次に、入力増幅器はパワーオンされ、入力部ＲＸ［Ｐ，Ｎ］は、ｄｇａｔｅをデアサートすることによって、共通ゲート増幅器の入力部から切断される。次に、サンプラにわたって平均された、結果としてのオフセットは、ＤＡＣ４１５への信号ｅｑｔｒｉｍを調整することによって、トリムされる。最後に、どんな残余のオフセットも、各サンプラにおいて除去される。３２の受信機（１２８のサンプラ）にわたる最大の必要オフセットトリムは、一例において、サンプラに対して約４５ｍＶ、および入力増幅器に対して２５ｍＶであった。

上記の送信機および受信機は、単一の速度で動作するように設計されているが、さまざまな速度にわたって動作するように修正可能である。けれども広範囲のデータレートにわたって働くシリアルリンクを提供するには、典型的には、より多くの電力消費を必要とする。固定であろうと調整可であろうと、動作周波数は、装置を作製するために用いられる処理技術を最も良く利用するように選択することができる。

前述の説明および添付の図面において、本発明の完全な理解を提供するために、特定の専門用語および図面符号が示されている。いくつかの例において、専門用語および符号は、本発明を実施するために必要とされない特定の詳細を意味する場合がある。例えば、回路要素または回路ブロック間の相互接続は、多導体または単一導体信号線として図示または説明してもよい。多導体信号線のそれぞれは、代替として、単一導体信号線であってもよく、単一導体信号線のそれぞれは、代替として、多導体信号線であってもよい。シングルエンドとして図示または説明されている信号およびシグナリング経路はまた、差動であってもよく、逆も同様である。同様にアクティブハイまたはアクティブロー論理レベルを有すると説明または図示されている信号は、代替実施形態において、反対の論理レベルを有してもよい。

図１に関連して、出力ドライバ１３０および増幅器１８５は、ｎＭＯＳトランジスタを用いたが、これらのｎＭＯＳトランジスタは、図示のように構成された場合には、低電圧動作によく適している。しかしながら、他のタイプのｎおよびｐ型トランジスタもまた、用いてもよい。例えば、トランジスタＴ１、Ｔ２およびＴ３は、ｎ型バイポーラ接合トランジスタ（ＢＪＴ）を用いて実現してもよい。トランジスタＴ１のように構成されたＢＪＴは、共通ベース構成であり、電流処理端子は、ドレインおよびソースの代わりにコレクタおよびエミッタと呼ばれ、ＢＪＴ制御端子は、ゲートの代わりにベースと呼ばれることになろう。

本明細書で説明する回路の１つまたは複数を含む集積回路または集積回路の一部を設計するプロセスの出力部は、例えば、磁気テープまたは光もしくは磁気ディスクなどのコンピュータ可読媒体であってもよい。コンピュータ可読媒体は、集積回路または集積回路の一部として物理的にインスタンス化可能な回路を記述するデータ構造または他の情報で符号化してもよい。かかる符号化には様々な形式を用いてもよいが、これらのデータ構造は、通常、カルテック中間形式（ＣＩＦ）、カルマＧＤＳＩＩストリーム形式（ＧＤＳＩＩ）または電子設計交換形式（ＥＤＩＦ）で書かれている。集積回路設計の熟練者は、上記で詳述したタイプの概略図および対応する説明からかかるデータ構造を開発し、これらのデータ構造をコンピュータ可読媒体上に符号化することができる。集積回路製造の熟練者は、かかる符号化されたデータを用いて、本明細書で説明する回路の１つまたは複数を含む集積回路を作製することができる。

特定の実施形態に関連して本発明を説明したが、これらの実施形態の変形が、当業者には明らかになろう。例えばメモリシステムに必要とされるであろう上記のリンクは、例えば、双方向とすることができ、ほとんど漏話および反射のないチャネルでは、非終端受信機と動作してもよい。さらに、互いに直接接続されたいくつかの構成要素が示され、一方で中間構成要素を介して接続された他の構成要素が示されている。各例において、相互接続または「カップリング」の方法によって、２以上の回路ノードまたは端子間で、いくらかの望ましい電気通信が確立される。当業者には理解されるであろうが、かかるカップリングは、多数の回路構成を用いて達成してもよい。したがって、添付の特許請求の範囲の趣旨および範囲は、前述の説明に限定されるべきではない。「〜のための手段」または「〜のためのステップ」を特に挙げる請求項だけが、合衆国第３５法典第１１２条第６パラグラフ下で要求される方法で解釈されるべきである。

Claims

共通モード電圧を示す差動信号を受信する相補的な第１および第２の入力ノードと、
前記第１および第２の入力ノード間に延び、かつ共通モード電圧タップを含む分圧器と、
前記第１の入力ノードに結合された第１の電流処理端子、第２の電流処理端子、および第１の制御端子を有する第１のトランジスタと、
前記第２の入力ノードに結合された第３の電流処理端子、第４の電流処理端子、および前記第１の制御端子に結合された第２の制御端子を有する第２のトランジスタと、
前記共通モード電圧タップに結合された第５の電流処理端子、第６の電流処理端子、ならびに前記第１および第２の制御端子と前記第６の電流処理端子とに結合された第３の制御端子を有する第３のトランジスタと、
バイアス電流出力ノードを前記第６の電流処理端子に結合し、前記第６の電流処理端子を通してバイアス電流を供給する電流源と、
を含む増幅器。
前記第１、第２および第３のトランジスタがｎＭＯＳトランジスタである、請求項１に記載の増幅器。
前記第３のトランジスタの前記第６の電流処理端子を通る前記バイアス電流が、前記共通モード電圧タップと前記第１および第２の制御端子との間の電圧を固定する、請求項１に記載の増幅器。
前記電流源が、複製制御端子および複製電流処理端子を有する複製トランジスタを含む、請求項１に記載の増幅器。
前記電流源が、前記複製電流処理端子を基準電圧に保持することになる、請求項４に記載の増幅器。
前記基準電圧が、前記共通モード電圧に近似する、請求項５に記載の増幅器。
陽極を前記第１の入力ノードに接続し、かつ陰極をグランド電位でグランド端子に接続したダイオードをさらに含み、前記ダイオードが閾値電圧を示す、請求項１に記載の増幅器。
前記共通モード電圧が、前記グランド電位を基準とし、前記共通モード電圧が、前記閾値電圧の半分未満である、請求項８に記載の増幅器。
グランド電位においてグランド端子を基準とする差動信号を伝達する第１および第２の送信機出力ノードを有する差動送信機と、
第１および第２の導体を前記第１および第２の送信機出力ノードのそれぞれのノードに接続して、前記差動信号を伝達する差動チャネルと、
それぞれが前記差動チャネルの前記第１および第２の導体の１つに陽極を接続し、かつ前記グランド端子に陰極を接続した第１および第２のダイオードであって、前記第１および第２のダイオードのそれぞれが、陽極−陰極電圧がダイオード閾値電圧を超える場合に、前記陽極から前記陰極に電流を導通させ、前記差動信号が、前記ダイオード閾値電圧の半分未満の、グランド電位を基準にした共通モード電圧を示す第１および第２のダイオードと、
差動受信機であって、
前記チャネルの前記第１および第２導体にそれぞれ結合されて、前記差動信号を受信する相補的な第１および第２の入力ノードと、
前記第１および第２の入力ノード間に延び、かつ前記共通モード電圧を回復する共通モード電圧タップを含む分圧器と、
前記第１の入力ノードに結合された第１の電流処理端子、第２の電流処理端子、および第１の制御端子を有する第１のトランジスタであって、前記第１の制御端子と前記第１の電流処理端子との間の電圧がトランジスタ閾値電圧である場合に、前記第１および第２の電流処理端子間に電流を導通させる第１のトランジスタと、
前記第２の入力ノードに結合された第３の電流処理端子、第４の電流処理端子、および前記第１の制御端子に結合された第２の制御端子を有する第２のトランジスタと、
前記共通モード電圧タップに結合された第５の電流処理端子、第６の電流処理端子、ならびに前記第１および第２の制御端子と前記第６の電流処理端子とに結合された第３の制御端子を有する第３のトランジスタと、
バイアス電流出力ノードを前記第６の電流処理端子に結合して、前記第５の電流処理端子を通るバイアス電流を供給する電流源と、を含む差動受信機と、
を含む通信システム。
前記第１、第２および第３のトランジスタがｎＭＯＳトランジスタであり、前記第１および第２の電流処理端子がそれぞれソースおよびドレイン端子であり、前記第１の制御端子がゲート端子である、請求項９に記載のシステム。
前記第３のトランジスタの前記第５の電流処理端子を通る前記バイアス電流が、前記共通モード電圧タップと前記第１および第２の制御端子との間の第２の電圧を固定する、請求項９に記載のシステム。
前記電流源が、前記第１のトランジスタに類似し、かつ複製制御端子および複製電流処理端子を有する複製トランジスタを含む、請求項９に記載のシステム。
前記電流源が、前記複製電流処理端子を基準電圧に保持することになる、請求項１２に記載の増幅器。
前記基準電圧が、前記共通モード電圧に近似する、請求項１３に記載の増幅器。
第１および第２の相補信号として供給された差動信号をそれぞれの相補入力パッドにおいて受信するための方法であって、前記相補入力パッドのそれぞれが、電源ノードに結合されて、ダイオード閾値電圧を示し、前記方法が、
第１のｎ型トランジスタのソースまたはエミッタを、ダイオード閾値電圧の半分未満の基準電圧にバイアスし、かつ前記第１のｎ型トランジスタのゲートまたはベースを、前記基準電圧を超えるゲートバイアス電圧にバイアスすることと、
第２のｎ型トランジスタのソースまたはエミッタを、前記基準電圧レベルにバイアスし、かつ前記第２のｎ型トランジスタのゲートまたはベースを、前記ゲートバイアス電圧にバイアスすることと、
第１および第２の相補信号として差動信号を受信し、かつ前記基準電圧に公称上等しい共通モード電圧を示すことと、
前記第１の相補信号を前記第１のｎ型トランジスタのソースまたはエミッタに適用することと、
前記第２の相補信号を前記第２のｎ型トランジスタのソースまたはエミッタに適用することと、
前記第１および第２の相補信号から前記共通モード電圧を抽出することと、
前記抽出された共通モード電圧における変化と共に前記ゲートバイアス電圧を変化させることであって、前記ゲートバイアス電圧が、前記抽出された前記共通モード電圧と共に上昇および下降することと、
を含む方法。
前記第１のｎ型トランジスタのゲートまたはベースにゲートまたはベースを接続させた第３のトランジスタにバイアス電流を通すことによって、前記ゲートバイアス電圧を生成することをさらに含む、請求項１５に記載の方法。
前記第１のトランジスタの複製に電流を通して前記バイアス電流を確立することをさらに含む、請求項１６に記載の方法。
共通モード電圧を示す差動信号を受信する相補的な第１および第２の入力ノードと、
前記第１の入力ノードに結合された第１の電流処理端子、第２の電流処理端子、および第１の制御端子を有する第１のトランジスタと、
前記第２に結合された第３の電流処理端子を有する第２のトランジスタと、
前記共通モード電圧タップに結合された第５の電流処理端子、第６の電流処理端子、ならびに前記第１および第２の制御端子と前記第６の電流処理端子とに結合された第３の制御端子を有する第３のトランジスタを表す第５のデータと、
バイアス電流出力ノードを前記第６の電流処理端子に結合して、前記第６の電流処理端子を通るバイアス電流を供給する電流源を表す第６のデータと、
を含む増幅器。