JPH0969770A - バスホールド回路 - Google Patents
バスホールド回路Info
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- JPH0969770A JPH0969770A JP7224218A JP22421895A JPH0969770A JP H0969770 A JPH0969770 A JP H0969770A JP 7224218 A JP7224218 A JP 7224218A JP 22421895 A JP22421895 A JP 22421895A JP H0969770 A JPH0969770 A JP H0969770A
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- channel
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Abstract
(57)【要約】
【課題】 従来は、バスホールド回路と異なる電源電圧
を供給される出力回路がバスラインに接続されている
と、バスホールド回路内の寄生ダイオードが原因となっ
て不要な電流が電源端子へ流れていた。 【解決手段】 バスラインに入力側を接続されたインバ
ータＩＮ１と、電源端子と接地端子との間に接続された
トランジスタＰ３、Ｐ４、Ｐ２、Ｎ２を有し、入力側が
インバータＩＮ１の出力側に接続され出力側がバスライ
ンに接続されたインバータＩＮ２とを備え、トランジス
タＰ３、Ｐ４、Ｐ２のバックゲートはトランジスタＰ２
のソースに接続されている。
を供給される出力回路がバスラインに接続されている
と、バスホールド回路内の寄生ダイオードが原因となっ
て不要な電流が電源端子へ流れていた。 【解決手段】 バスラインに入力側を接続されたインバ
ータＩＮ１と、電源端子と接地端子との間に接続された
トランジスタＰ３、Ｐ４、Ｐ２、Ｎ２を有し、入力側が
インバータＩＮ１の出力側に接続され出力側がバスライ
ンに接続されたインバータＩＮ２とを備え、トランジス
タＰ３、Ｐ４、Ｐ２のバックゲートはトランジスタＰ２
のソースに接続されている。
Description
【０００１】
【発明の属する技術分野】本発明はバスホールド回路に
係わり、特にバスラインにバスホールド回路とは異なる
電源電圧を用いて動作する出力回路が接続されている場
合に好適なものに関する。
係わり、特にバスラインにバスホールド回路とは異なる
電源電圧を用いて動作する出力回路が接続されている場
合に好適なものに関する。
【０００２】
【従来の技術】コンピュータ等の電子機器では、信号は
共通のバスラインによって転送される。図５に、バスラ
イン１０１上に出力回路が設けられた例を示す。バスラ
イン１０１に、出力回路としてトライステートバッファ
ＴＢ１及びＴＢ２の出力端子がそれぞれ接続されてい
る。トライステートバッファＴＢ１及びＴＢ２は共にＣ
ＭＯＳ構成であり、それぞれ異なる電源電圧Ｖcc１、Ｖ
cc２を供給される。
共通のバスラインによって転送される。図５に、バスラ
イン１０１上に出力回路が設けられた例を示す。バスラ
イン１０１に、出力回路としてトライステートバッファ
ＴＢ１及びＴＢ２の出力端子がそれぞれ接続されてい
る。トライステートバッファＴＢ１及びＴＢ２は共にＣ
ＭＯＳ構成であり、それぞれ異なる電源電圧Ｖcc１、Ｖ
cc２を供給される。
【０００３】トライステートバッファＴＢ１は、ロウレ
ベルのイネーブル／ＥＮ１信号が入力されるとアクティ
ブになり、データ信号ＩＮ１に応じた信号をバスライン
１０１上に出力する。トライステートバッファＴＢ２
は、ロウレベルのイネーブル信号／ＥＮ２が入力される
とアクティブになり、データ信号ＩＮ２に応じた信号を
バスライン１０１上に出力する。イネーブル信号／ＥＮ
１、／ＥＮ２がハイレベルになると、それぞれトライス
テートバッファＴＢ１、ＴＢ２はインアクティブにな
り、出力がハイインピーダンス状態になる。
ベルのイネーブル／ＥＮ１信号が入力されるとアクティ
ブになり、データ信号ＩＮ１に応じた信号をバスライン
１０１上に出力する。トライステートバッファＴＢ２
は、ロウレベルのイネーブル信号／ＥＮ２が入力される
とアクティブになり、データ信号ＩＮ２に応じた信号を
バスライン１０１上に出力する。イネーブル信号／ＥＮ
１、／ＥＮ２がハイレベルになると、それぞれトライス
テートバッファＴＢ１、ＴＢ２はインアクティブにな
り、出力がハイインピーダンス状態になる。
【０００４】さらに、バスライン１０１にはバスホール
ド回路１０２が設けられている。このバスホールド回路
１０２は、バスライン１０１上の信号レベルをフリップ
フロップ機構によって、電源電圧Ｖcc又は接地電圧Ｖss
のいずれか一方のレベルを保持する。バスホールド回路
１０２は、直列に接続された２段のインバータＩＮ１０
１及びＩＮ１０２を有し、インバータＩＮ１０１の出力
端子とインバータＩＮ１０２の入力端子とが共通にバス
ライン１０１に接続されている。インバータＩＮ１０１
及びＩＮ１０２は、電源電圧Ｖcc１及びＶcc２とは異な
る電源電圧Ｖccを供給されて動作する。
ド回路１０２が設けられている。このバスホールド回路
１０２は、バスライン１０１上の信号レベルをフリップ
フロップ機構によって、電源電圧Ｖcc又は接地電圧Ｖss
のいずれか一方のレベルを保持する。バスホールド回路
１０２は、直列に接続された２段のインバータＩＮ１０
１及びＩＮ１０２を有し、インバータＩＮ１０１の出力
端子とインバータＩＮ１０２の入力端子とが共通にバス
ライン１０１に接続されている。インバータＩＮ１０１
及びＩＮ１０２は、電源電圧Ｖcc１及びＶcc２とは異な
る電源電圧Ｖccを供給されて動作する。
【０００５】トライステートバッファＴＢ１又はＴＢ２
のいずれか一方から信号が出力されてバスライン１０１
の電位が論理「１」又は「０」のいずれかのレベルにな
り、このレベルをバスホールド回路１０２が保持する。
トライステートバッファＴＢ１及びＴＢ２がハイインピ
ーダンス状態になった後も、バスホールド回路１０２に
よってバスライン１０１のレベルが保持される。これに
より、トライステートバッファＴＢ１及びＴＢ２がハイ
インピーダンス状態になった後に、雑音やリーク電流等
によってバスライン１０１のレベルが変動することが防
止される。
のいずれか一方から信号が出力されてバスライン１０１
の電位が論理「１」又は「０」のいずれかのレベルにな
り、このレベルをバスホールド回路１０２が保持する。
トライステートバッファＴＢ１及びＴＢ２がハイインピ
ーダンス状態になった後も、バスホールド回路１０２に
よってバスライン１０１のレベルが保持される。これに
より、トライステートバッファＴＢ１及びＴＢ２がハイ
インピーダンス状態になった後に、雑音やリーク電流等
によってバスライン１０１のレベルが変動することが防
止される。
【０００６】このように、バスホールド回路１０２は、
バスライン１０１の論理レベルを保持することを目的と
して設けられたもので、バスライン１０１を駆動するト
ライステートバッファＴＢ１及びＴＢ２等の回路の動作
に支障を与えないように、駆動力は小さく抑えられてい
る。
バスライン１０１の論理レベルを保持することを目的と
して設けられたもので、バスライン１０１を駆動するト
ライステートバッファＴＢ１及びＴＢ２等の回路の動作
に支障を与えないように、駆動力は小さく抑えられてい
る。
【０００７】ところで、トライステートバッファをＣＭ
ＯＳ構成とした場合、出力段にはＰチャネルＭＯＳ型ト
ランジスタとＮチャネルＭＯＳ型トランジスタとが設け
られることになる。このため、トライステートバッファ
の出力端子にはＰチャネルトランジスタのＰ型ドレイン
拡散層が接続され、出力端子とＰチャネルトランジスタ
のバックゲートとの間には寄生ｐｎ接合ダイオードが形
成されることになる。
ＯＳ構成とした場合、出力段にはＰチャネルＭＯＳ型ト
ランジスタとＮチャネルＭＯＳ型トランジスタとが設け
られることになる。このため、トライステートバッファ
の出力端子にはＰチャネルトランジスタのＰ型ドレイン
拡散層が接続され、出力端子とＰチャネルトランジスタ
のバックゲートとの間には寄生ｐｎ接合ダイオードが形
成されることになる。
【０００８】いま、トライステートバッファＴＢ１、Ｔ
Ｂ２にそれぞれ供給される電源電圧Ｖcc１、Ｖcc２の間
に、Ｖcc１＜Ｖcc２という関係があるとする。さらに、
トライステートバッファＴＢ２が電源電圧Ｖcc２と等し
いレベルの信号をバスライン１０１に出力した場合に、
電源電圧Ｖcc１、Ｖcc２と、トライステートバッファＴ
Ｂ２の出力端子と出力段のＰチャネルトランジスタのド
レイン拡散層との間の寄生ｐｎ接合のビルトイン電圧Ｖ
ｆとの間に、Ｖcc１＋Ｖｆ＜Ｖcc２の関係が成立すると
する。この場合には、寄生ダイオードが順方向にバイア
スされる。この結果、寄生ダイオードを介して電源電圧
Ｖcc２端子から電源電圧Ｖcc１端子へ不要な電流が流れ
ることになる。
Ｂ２にそれぞれ供給される電源電圧Ｖcc１、Ｖcc２の間
に、Ｖcc１＜Ｖcc２という関係があるとする。さらに、
トライステートバッファＴＢ２が電源電圧Ｖcc２と等し
いレベルの信号をバスライン１０１に出力した場合に、
電源電圧Ｖcc１、Ｖcc２と、トライステートバッファＴ
Ｂ２の出力端子と出力段のＰチャネルトランジスタのド
レイン拡散層との間の寄生ｐｎ接合のビルトイン電圧Ｖ
ｆとの間に、Ｖcc１＋Ｖｆ＜Ｖcc２の関係が成立すると
する。この場合には、寄生ダイオードが順方向にバイア
スされる。この結果、寄生ダイオードを介して電源電圧
Ｖcc２端子から電源電圧Ｖcc１端子へ不要な電流が流れ
ることになる。
【０００９】そこで、出願人はこのような問題を解決す
るトライステートバッファとして、図７及び図８にそれ
ぞれ示されるような回路を特願平６−１９４３２におい
て提案した。
るトライステートバッファとして、図７及び図８にそれ
ぞれ示されるような回路を特願平６−１９４３２におい
て提案した。
【００１０】しかし、バスホールド回路においても、上
述したトライステートバッファと同様な問題が生じてい
た。
述したトライステートバッファと同様な問題が生じてい
た。
【００１１】図６に、従来のバスホールド回路の構成を
示す。電源電圧Ｖcc端子と接地電圧Ｖss端子との間にＰ
チャネルトランジスタＰ１０１、Ｎチャネルトランジス
タＮ１０１が直列に接続されたインバータＩＮ１０２
と、これとは並列に電源電圧Ｖcc端子と接地電圧Ｖss端
子との間にＰチャネルトランジスタＰ１０２、Ｎチャネ
ルトランジスタＮ１０２が直列に接続されたインバータ
ＩＮ１０１とが直列に接続され、インバータＩＮ１０２
の入力端子とインバータＩＮ１０１の出力端子とが共通
にバスライン１０１への出力端子Ｌout に接続されてい
る。
示す。電源電圧Ｖcc端子と接地電圧Ｖss端子との間にＰ
チャネルトランジスタＰ１０１、Ｎチャネルトランジス
タＮ１０１が直列に接続されたインバータＩＮ１０２
と、これとは並列に電源電圧Ｖcc端子と接地電圧Ｖss端
子との間にＰチャネルトランジスタＰ１０２、Ｎチャネ
ルトランジスタＮ１０２が直列に接続されたインバータ
ＩＮ１０１とが直列に接続され、インバータＩＮ１０２
の入力端子とインバータＩＮ１０１の出力端子とが共通
にバスライン１０１への出力端子Ｌout に接続されてい
る。
【００１２】いま、トライステートバッファＴＢ１及び
ＴＢ２に供給される電源電圧Ｖcc１及びＶcc２と、この
バスホールド回路に供給されるＶccとの間に、Ｖcc＜Ｖ
cc１＜Ｖcc２の関係が成立するものとする。そして、バ
スライン１０１のレベルが電源電圧Ｖcc１又はＶcc２の
いずれか一方と同一のレベルになったとする。上記バス
ホールド回路の出力端子Ｌout に接続された出力段イン
バータＩＮ１０１の有するＰチャネルトランジスタＰ１
０２のドレイン拡散層とバックゲートとの間に寄生する
ｐｎ接合ダイオードＰＮＤ１０１のビルトイン電位Ｖｆ
との間に、Ｖcc＋Ｖｆ＜Ｖcc１＜Ｖcc２の関係が成立す
ると、寄生ｐｎ接合ダイオードＰＮＤ１０１には順方向
にバイアスされる状態になる。この結果、このダイオー
ドＰＮＤ１０１を介して、電源電圧Ｖcc１又はＶcc２の
レベルにある出力端子Ｌout から電源電圧Ｖcc端子へ、
不要な電流が流れ込むことになる。
ＴＢ２に供給される電源電圧Ｖcc１及びＶcc２と、この
バスホールド回路に供給されるＶccとの間に、Ｖcc＜Ｖ
cc１＜Ｖcc２の関係が成立するものとする。そして、バ
スライン１０１のレベルが電源電圧Ｖcc１又はＶcc２の
いずれか一方と同一のレベルになったとする。上記バス
ホールド回路の出力端子Ｌout に接続された出力段イン
バータＩＮ１０１の有するＰチャネルトランジスタＰ１
０２のドレイン拡散層とバックゲートとの間に寄生する
ｐｎ接合ダイオードＰＮＤ１０１のビルトイン電位Ｖｆ
との間に、Ｖcc＋Ｖｆ＜Ｖcc１＜Ｖcc２の関係が成立す
ると、寄生ｐｎ接合ダイオードＰＮＤ１０１には順方向
にバイアスされる状態になる。この結果、このダイオー
ドＰＮＤ１０１を介して、電源電圧Ｖcc１又はＶcc２の
レベルにある出力端子Ｌout から電源電圧Ｖcc端子へ、
不要な電流が流れ込むことになる。
【００１３】
【発明が解決しようとする課題】上述したように、従来
のバスホールド回路には、バスホールド回路と異なる電
源電圧を供給される出力回路がバスラインに接続されて
いる場合、バスホールド回路内の寄生ダイオードが原因
となって不要な電流が電源端子へ流れるという問題があ
った。
のバスホールド回路には、バスホールド回路と異なる電
源電圧を供給される出力回路がバスラインに接続されて
いる場合、バスホールド回路内の寄生ダイオードが原因
となって不要な電流が電源端子へ流れるという問題があ
った。
【００１４】本発明は上記事情に鑑みてなされたもの
で、バスラインにバスホールド回路と異なる電源電圧を
供給される出力回路が接続されている場合にも、バスホ
ールド回路において不要な電流が電源端子へ流れるのを
防止することが可能なバスホールド回路を提供すること
を目的とする。
で、バスラインにバスホールド回路と異なる電源電圧を
供給される出力回路が接続されている場合にも、バスホ
ールド回路において不要な電流が電源端子へ流れるのを
防止することが可能なバスホールド回路を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】本発明のバスホールド回
路は、第１の電源電圧端子と第２の電源電圧端子との間
に第１のＰチャネルトランジスタの両端と第１のＮチャ
ネルトランジスタの両端とが直列に接続され、前記第１
のＰチャネルトランジスタのゲート及び前記第１のＮチ
ャネルトランジスタのゲートがバスラインに共通接続さ
れた入力段インバータと、前記第１の電源電圧端子と前
記第２の電源電圧端子との間に第２、第３のＰチャネル
トランジスタの両端と第２のＮチャネルトランジスタの
両端とが直列に接続され、前記第２のＰチャネルトラン
ジスタのゲートが前記バスラインに接続され、前記第３
のＰチャネルトランジスタのゲート及び前記第２のＮチ
ャネルトランジスタのゲートが前記第１のＰチャネルト
ランジスタのドレイン及び前記第１のＮチャネルトラン
ジスタのドレインに共通接続され、前記第３のＰチャネ
ルトランジスタのドレイン及び前記第２のＮチャネルト
ランジスタのドレインが前記バスラインに共通接続され
た出力段インバータとを備えており、さらに前記第１、
第２、第３のＰチャネルトランジスタのバックゲートは
前記第３のＰチャネルトランジスタのソースに接続され
ている。
路は、第１の電源電圧端子と第２の電源電圧端子との間
に第１のＰチャネルトランジスタの両端と第１のＮチャ
ネルトランジスタの両端とが直列に接続され、前記第１
のＰチャネルトランジスタのゲート及び前記第１のＮチ
ャネルトランジスタのゲートがバスラインに共通接続さ
れた入力段インバータと、前記第１の電源電圧端子と前
記第２の電源電圧端子との間に第２、第３のＰチャネル
トランジスタの両端と第２のＮチャネルトランジスタの
両端とが直列に接続され、前記第２のＰチャネルトラン
ジスタのゲートが前記バスラインに接続され、前記第３
のＰチャネルトランジスタのゲート及び前記第２のＮチ
ャネルトランジスタのゲートが前記第１のＰチャネルト
ランジスタのドレイン及び前記第１のＮチャネルトラン
ジスタのドレインに共通接続され、前記第３のＰチャネ
ルトランジスタのドレイン及び前記第２のＮチャネルト
ランジスタのドレインが前記バスラインに共通接続され
た出力段インバータとを備えており、さらに前記第１、
第２、第３のＰチャネルトランジスタのバックゲートは
前記第３のＰチャネルトランジスタのソースに接続され
ている。
【００１６】ここで、第１の電源電圧端子と第３のＰチ
ャネルトランジスタのソースとの間に、ゲートがドレイ
ンに接続された第４のＰチャネルトランジスタが接続さ
れていてもよい。
ャネルトランジスタのソースとの間に、ゲートがドレイ
ンに接続された第４のＰチャネルトランジスタが接続さ
れていてもよい。
【００１７】入力段インバータの出力側に接続された出
力端子を有する場合は、バスラインに接続された他の回
路の入力側にこの出力端子を接続することができる。
力端子を有する場合は、バスラインに接続された他の回
路の入力側にこの出力端子を接続することができる。
【００１８】そして、これらのバスホールド回路におい
て、第１のＰチャネルトランジスタのバックゲートは第
１の電源電圧端子に接続されていてもよい。
て、第１のＰチャネルトランジスタのバックゲートは第
１の電源電圧端子に接続されていてもよい。
【００１９】さらには、入力段インバータの閾値電圧が
バスラインから信号を受信する他の回路の閾値電圧以下
に設定されていてもよい。また、第２及び第３のＰチャ
ネルトランジスタを、バスラインに接続された他の回路
の有するＰチャネルトランジスタとは異なるＮ型ウエル
内に形成してもよく、あるいは第１、第２及び第３のＰ
チャネルトランジスタは、Ｐ型半導体基板の表面部分に
形成されたＮ型ウエル内に形成されてもよい。
バスラインから信号を受信する他の回路の閾値電圧以下
に設定されていてもよい。また、第２及び第３のＰチャ
ネルトランジスタを、バスラインに接続された他の回路
の有するＰチャネルトランジスタとは異なるＮ型ウエル
内に形成してもよく、あるいは第１、第２及び第３のＰ
チャネルトランジスタは、Ｐ型半導体基板の表面部分に
形成されたＮ型ウエル内に形成されてもよい。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２１】図１に、本発明の第１の実施の形態による
バスホールド回路の構成を示す。電源電圧Ｖcc端子と接
地電圧Ｖss端子との間にＰチャネルトランジスタＰ１及
びＮチャネルトランジスタＮ１が直列に接続され、イン
バータＩＮ１を構成している。このインバータＩＮ１の
入力端子は、バスラインに接続される出力端子Ｌoutに
接続されている。インバータＩＮ１の出力端子Ｌ１は、
ＰチャネルトランジスタＰ２及びＮチャネルトランジス
タＮ２から成るインバータＩＮ２の入力端子に接続さ
れ、インバータＩＮ２の出力端子は出力端子Ｌout に接
続されている。
バスホールド回路の構成を示す。電源電圧Ｖcc端子と接
地電圧Ｖss端子との間にＰチャネルトランジスタＰ１及
びＮチャネルトランジスタＮ１が直列に接続され、イン
バータＩＮ１を構成している。このインバータＩＮ１の
入力端子は、バスラインに接続される出力端子Ｌoutに
接続されている。インバータＩＮ１の出力端子Ｌ１は、
ＰチャネルトランジスタＰ２及びＮチャネルトランジス
タＮ２から成るインバータＩＮ２の入力端子に接続さ
れ、インバータＩＮ２の出力端子は出力端子Ｌout に接
続されている。
【００２２】本実施の形態ではさらに、インバータＩＮ
２のＰチャネルトランジスタＰ２のソースと電源電圧Ｖ
cc端子との間に、ゲートがドレインに接続されたＰチャ
ネルトランジスタＰ３が接続され、このＰチャネルトラ
ンジスタＰ３と並列に、電源電圧Ｖcc端子とＰチャネル
トランジスタＰ２のソースとの間にＰチャネルトランジ
スタＰ４が接続されている。ＰチャネルトランジスタＰ
４のゲートは、出力端子Ｌout に接続されている。
２のＰチャネルトランジスタＰ２のソースと電源電圧Ｖ
cc端子との間に、ゲートがドレインに接続されたＰチャ
ネルトランジスタＰ３が接続され、このＰチャネルトラ
ンジスタＰ３と並列に、電源電圧Ｖcc端子とＰチャネル
トランジスタＰ２のソースとの間にＰチャネルトランジ
スタＰ４が接続されている。ＰチャネルトランジスタＰ
４のゲートは、出力端子Ｌout に接続されている。
【００２３】そして、ＰチャネルトランジスタＰ１〜Ｐ
４のバックゲート、即ちトランジスタＰ１〜Ｐ４が形成
されているＮ型ウエルは、全てＰチャネルトランジスタ
Ｐ２のソースに接続されている。Ｎチャネルトランジス
タＮ１及びＮ２のバックゲートは、共通に接地電位Ｖss
に設定される。
４のバックゲート、即ちトランジスタＰ１〜Ｐ４が形成
されているＮ型ウエルは、全てＰチャネルトランジスタ
Ｐ２のソースに接続されている。Ｎチャネルトランジス
タＮ１及びＮ２のバックゲートは、共通に接地電位Ｖss
に設定される。
【００２４】このような構成を備えた本実施の形態の動
作は、以下のようである。 （１） 出力端子Ｌout に接続されたバスラインに接続
されている出力回路が接地電圧Ｖssを出力し、その後、
出力回路の出力がハイインピーダンス状態になった場
合。
作は、以下のようである。 （１） 出力端子Ｌout に接続されたバスラインに接続
されている出力回路が接地電圧Ｖssを出力し、その後、
出力回路の出力がハイインピーダンス状態になった場
合。
【００２５】出力端子Ｌout が接地電圧Ｖssであると、
インバータＩＮ１から電源電圧Ｖccが出力され、インバ
ータＩＮ２のＰチャネルトランジスタＰ２はオフし、Ｎ
チャネルトランジスタＮ２はオンする。これにより、イ
ンバータＩＮ２の出力端子に接続された出力端子Ｌout
の電位は、接地電圧Ｖssに保持される。そして、接地電
圧Ｖssをゲートに入力されるＰチャネルトランジスタＰ
４はオンし、ＰチャネルトランジスタＰ４およびＰ３の
ドレインとＰチャネルトランジスタＰ２のソースは、電
源電圧Ｖccになる。このため、この回路内部でインピー
ダンスが高いノードは存在しない。 （２） 出力端子Ｌout に接続されたバスラインに接続
されている出力回路が電源電圧Ｖccよりも高いＶcc１又
はＶcc２を出力し、その後、出力回路の出力がハイイン
ピーダンス状態になった場合。
インバータＩＮ１から電源電圧Ｖccが出力され、インバ
ータＩＮ２のＰチャネルトランジスタＰ２はオフし、Ｎ
チャネルトランジスタＮ２はオンする。これにより、イ
ンバータＩＮ２の出力端子に接続された出力端子Ｌout
の電位は、接地電圧Ｖssに保持される。そして、接地電
圧Ｖssをゲートに入力されるＰチャネルトランジスタＰ
４はオンし、ＰチャネルトランジスタＰ４およびＰ３の
ドレインとＰチャネルトランジスタＰ２のソースは、電
源電圧Ｖccになる。このため、この回路内部でインピー
ダンスが高いノードは存在しない。 （２） 出力端子Ｌout に接続されたバスラインに接続
されている出力回路が電源電圧Ｖccよりも高いＶcc１又
はＶcc２を出力し、その後、出力回路の出力がハイイン
ピーダンス状態になった場合。
【００２６】出力端子Ｌout の電位Ｖcc１又はＶcc２が
インバータＩＮ１に入力され、接地電位Ｖssが出力され
てインバータＩＮ２に与えられる。インバータＩＮ２に
おいて、ＰチャネルトランジスタＰ２はオンし、Ｎチャ
ネルトランジスタＮ２はオフする。これにより、出力端
子Ｌout の電位Ｖcc１又はＶcc２がＰチャネルトランジ
スタＰ２により伝達され、インバータＩＮ２の出力端子
の電位はＶcc１又はＶcc２となるが、後述するようにこ
の電位は静的には保持されない。
インバータＩＮ１に入力され、接地電位Ｖssが出力され
てインバータＩＮ２に与えられる。インバータＩＮ２に
おいて、ＰチャネルトランジスタＰ２はオンし、Ｎチャ
ネルトランジスタＮ２はオフする。これにより、出力端
子Ｌout の電位Ｖcc１又はＶcc２がＰチャネルトランジ
スタＰ２により伝達され、インバータＩＮ２の出力端子
の電位はＶcc１又はＶcc２となるが、後述するようにこ
の電位は静的には保持されない。
【００２７】また、ＰチャネルトランジスタＰ２がオン
することで、このトランジスタＰ２のソースに接続され
たＮ型ウエルＮＷ１は、動的にはドレインと同じ電位Ｖ
cc１又はＶcc２になる。尚、ＰチャネルトランジスタＰ
３及びＰ４は、ゲート及びソースの電位が等しいのでオ
フする。
することで、このトランジスタＰ２のソースに接続され
たＮ型ウエルＮＷ１は、動的にはドレインと同じ電位Ｖ
cc１又はＶcc２になる。尚、ＰチャネルトランジスタＰ
３及びＰ４は、ゲート及びソースの電位が等しいのでオ
フする。
【００２８】ＰチャネルトランジスタＰ３のソースと、
ＮウエルＮＷ１との間には、寄生ｐｎ接合ダイオードＰ
ＮＤ１が存在する。ＰチャネルトランジスタＰ３のソー
スの電位Ｖccよりも、ＮウエルＮＷ１の電位Ｖcc１又は
Ｖcc２の方が高いので、ダイオードＰＮＤ１には逆バイ
アス電圧が印加されることとなる。従って、出力端子Ｌ
out に電源電圧Ｖccよりも高い電位が印加されても、電
源電圧Ｖcc端子へ不要な電流が流れることが防止され
る。 （３） 出力端子Ｌout の電位Ｖcc１又はＶcc２がリー
ク電流によって低下していき、電源電圧Ｖccよりも低く
なった場合。
ＮウエルＮＷ１との間には、寄生ｐｎ接合ダイオードＰ
ＮＤ１が存在する。ＰチャネルトランジスタＰ３のソー
スの電位Ｖccよりも、ＮウエルＮＷ１の電位Ｖcc１又は
Ｖcc２の方が高いので、ダイオードＰＮＤ１には逆バイ
アス電圧が印加されることとなる。従って、出力端子Ｌ
out に電源電圧Ｖccよりも高い電位が印加されても、電
源電圧Ｖcc端子へ不要な電流が流れることが防止され
る。 （３） 出力端子Ｌout の電位Ｖcc１又はＶcc２がリー
ク電流によって低下していき、電源電圧Ｖccよりも低く
なった場合。
【００２９】ＰチャネルトランジスタＰ３及びＰ４の閾
値電圧をＶtp（負の値）とし、ダイオードＰＮＤ１のｐ
ｎ接合部におけるビルトイン電位をＶｆとする。さら
に、出力端子Ｖout の電位をＶout とする。電源電圧Ｖ
ccと電位Ｖout との間に、次の（１）式が成立する場
合、ＰチャネルトランジスタＰ４はオフ状態にある。ま
た、ＰチャネルトランジスタＰ３も、オフ状態にある。
値電圧をＶtp（負の値）とし、ダイオードＰＮＤ１のｐ
ｎ接合部におけるビルトイン電位をＶｆとする。さら
に、出力端子Ｖout の電位をＶout とする。電源電圧Ｖ
ccと電位Ｖout との間に、次の（１）式が成立する場
合、ＰチャネルトランジスタＰ４はオフ状態にある。ま
た、ＰチャネルトランジスタＰ３も、オフ状態にある。
【００３０】 Ｖcc−｜Ｖtp｜＜Ｖout ≦Ｖcc （１） このような場合に、出力端子Ｌout の電位を電源電圧Ｖ
ccへプルアップさせるのは、寄生ｐｎ接合ダイオードＰ
ＮＤ１である。このため、出力端子Ｌout の電位Ｖout
は以下の（２）式のようである。
ccへプルアップさせるのは、寄生ｐｎ接合ダイオードＰ
ＮＤ１である。このため、出力端子Ｌout の電位Ｖout
は以下の（２）式のようである。
【００３１】 Ｖout ＝Ｖcc−Ｖｆ （２） 接地電圧Ｖcc端子へのリーク電流が大きく、電位Ｖout
がＶcc−｜Ｖtp｜に到達すると、Ｐチャネルトランジス
タＰ３及びＰ４がオンする。これにより、電位Ｖout を
プルアップする力は増大する。電源ノイズ等の影響で、
一時的に電位Ｖout がＶcc−｜Ｖtp｜よりも低下したと
しても、寄生ｐｎ接合ダイオードＰＮＤ１、Ｐチャネル
トランジスタＰ３及びＰ４によってプルアップされる。
がＶcc−｜Ｖtp｜に到達すると、Ｐチャネルトランジス
タＰ３及びＰ４がオンする。これにより、電位Ｖout を
プルアップする力は増大する。電源ノイズ等の影響で、
一時的に電位Ｖout がＶcc−｜Ｖtp｜よりも低下したと
しても、寄生ｐｎ接合ダイオードＰＮＤ１、Ｐチャネル
トランジスタＰ３及びＰ４によってプルアップされる。
【００３２】従って、ダイオードＰＮＤ１、Ｐチャネル
トランジスタＰ３及びＰ４の駆動力を所望の大きさに設
定することで、適切な大きさのプルアップ電流を得るこ
とができ、Ｖcc−｜Ｖtp｜＜Ｖout という関係を実現す
ることができる。
トランジスタＰ３及びＰ４の駆動力を所望の大きさに設
定することで、適切な大きさのプルアップ電流を得るこ
とができ、Ｖcc−｜Ｖtp｜＜Ｖout という関係を実現す
ることができる。
【００３３】このように、本実施の形態によれば、出力
端子Ｖout の電圧Ｖout を、上記（１）式の範囲内で保
持することができる。このような保持電位Ｖout が、バ
スラインに接続された入力回路において、ハイレベルと
して認識される必要がある。入力回路の閾値をＶthc と
した場合、この閾値Ｖthc がＶthc ＜Ｖcc−｜Ｖtp｜の
関係をみたす場合、支障なくハイレベルとして認識する
ことができる。
端子Ｖout の電圧Ｖout を、上記（１）式の範囲内で保
持することができる。このような保持電位Ｖout が、バ
スラインに接続された入力回路において、ハイレベルと
して認識される必要がある。入力回路の閾値をＶthc と
した場合、この閾値Ｖthc がＶthc ＜Ｖcc−｜Ｖtp｜の
関係をみたす場合、支障なくハイレベルとして認識する
ことができる。
【００３４】次に、本発明の第２の実施の形態につい
て、図２を用いて説明する。第１の実施の形態と比較
し、インバータＩＮ１の出力ノードＬ１をバスホールド
回路ＩＮ１から引き出して、図示されていない他の入力
回路への入力信号ＩＮＡとして用いる点と、Ｐチャネル
トランジスタＰ１のバックゲートが電源電圧Ｖcc端子へ
接続されている点とが相違する。他の構成は第１の実施
の形態と同様であり、上述した第１の実施の場合と同様
に動作して出力端子Ｌout の電位を保持する。
て、図２を用いて説明する。第１の実施の形態と比較
し、インバータＩＮ１の出力ノードＬ１をバスホールド
回路ＩＮ１から引き出して、図示されていない他の入力
回路への入力信号ＩＮＡとして用いる点と、Ｐチャネル
トランジスタＰ１のバックゲートが電源電圧Ｖcc端子へ
接続されている点とが相違する。他の構成は第１の実施
の形態と同様であり、上述した第１の実施の場合と同様
に動作して出力端子Ｌout の電位を保持する。
【００３５】本実施の形態の特徴は、インバータＩＮ１
が、本来のバスホールド回路における初段インバータと
しての機能と、バスラインに出力された電位を受け取る
他の入力回路における入力段インバータとしての機能と
を、合わせ持つ点に特徴がある。これにより、次のよう
な効果が得られる。 （１） 集積回路全体におけるインバータの占める割合
を減少させることができる。 （２） バスホールド回路の初段インバータＩＮ１の閾
値と、バスラインに出力された電位を受け取る入力回路
のインバータの閾値とが完全に一致する。従って、これ
らのインバータを別々に設けた場合と比較し、バスライ
ン上の信号レベルが電源ノイズ等で変動した場合に対す
る許容度が高い。よりノイズに対する許容度を高めるた
めには、初段インバータＩＮ１の回路閾値電圧を、バス
ライン上の信号を受信する他の入力回路の回路閾値のう
ち最も低い値以下にするとよい。
が、本来のバスホールド回路における初段インバータと
しての機能と、バスラインに出力された電位を受け取る
他の入力回路における入力段インバータとしての機能と
を、合わせ持つ点に特徴がある。これにより、次のよう
な効果が得られる。 （１） 集積回路全体におけるインバータの占める割合
を減少させることができる。 （２） バスホールド回路の初段インバータＩＮ１の閾
値と、バスラインに出力された電位を受け取る入力回路
のインバータの閾値とが完全に一致する。従って、これ
らのインバータを別々に設けた場合と比較し、バスライ
ン上の信号レベルが電源ノイズ等で変動した場合に対す
る許容度が高い。よりノイズに対する許容度を高めるた
めには、初段インバータＩＮ１の回路閾値電圧を、バス
ライン上の信号を受信する他の入力回路の回路閾値のう
ち最も低い値以下にするとよい。
【００３６】これらのインバータを別々に設けた場合に
も、項目（２）に述べたようなノイズに対する許容度を
高めようとする場合には、図１における初段インバータ
ＩＮ１のＰチャネルトランジスタＰ１及びＮチャネルト
ランジスタＮ１の駆動比と、このバスホールド回路でホ
ールドされたバスライン上の信号を受信する図示されて
いない入力回路のインバータの駆動比とを一致させれ
ば、項目（２）の効果を得ることができる。
も、項目（２）に述べたようなノイズに対する許容度を
高めようとする場合には、図１における初段インバータ
ＩＮ１のＰチャネルトランジスタＰ１及びＮチャネルト
ランジスタＮ１の駆動比と、このバスホールド回路でホ
ールドされたバスライン上の信号を受信する図示されて
いない入力回路のインバータの駆動比とを一致させれ
ば、項目（２）の効果を得ることができる。
【００３７】本発明の第３の実施の形態は、図３に示さ
れるような構成を備えている。この実施の形態は、図１
におけるＰチャネルトランジスタＰ３を取り除いて、替
わりに寄生ではないｐｎ接合ダイオードＤ１を形成して
付加した点に特徴がある。他の要素で図１に示されたも
のと同一の要素には、同一の番号を付して説明を省略す
る。この第３の実施の形態によっても第１、第２の実施
の形態と同様に、出力端子Ｌout に電源電圧Ｖccより高
い電圧が印加された場合に電源電圧Ｖcc端子へ不要な電
流が流れ込むのを防止することができる。第１の実施の
形態と比較すると、本実施の形態ではＰチャネルトラン
ジスタＰ３を削除したため、Ｎ型ウエルＮＷ１をプルア
ップする能力は低いが、新たに付加したダイオードＤ１
の他に、ＰチャネルトランジスタＰ４と、このトランジ
スタＰ４のソース・バックゲート間に寄生する寄生ｐｎ
接合ダイオードによってＮ型ウエルＮＷ１はプルアップ
される。
れるような構成を備えている。この実施の形態は、図１
におけるＰチャネルトランジスタＰ３を取り除いて、替
わりに寄生ではないｐｎ接合ダイオードＤ１を形成して
付加した点に特徴がある。他の要素で図１に示されたも
のと同一の要素には、同一の番号を付して説明を省略す
る。この第３の実施の形態によっても第１、第２の実施
の形態と同様に、出力端子Ｌout に電源電圧Ｖccより高
い電圧が印加された場合に電源電圧Ｖcc端子へ不要な電
流が流れ込むのを防止することができる。第１の実施の
形態と比較すると、本実施の形態ではＰチャネルトラン
ジスタＰ３を削除したため、Ｎ型ウエルＮＷ１をプルア
ップする能力は低いが、新たに付加したダイオードＤ１
の他に、ＰチャネルトランジスタＰ４と、このトランジ
スタＰ４のソース・バックゲート間に寄生する寄生ｐｎ
接合ダイオードによってＮ型ウエルＮＷ１はプルアップ
される。
【００３８】図４に、本発明の第４の実施の形態の構成
を示す。この実施の形態は、図１の第１の実施の形態か
らＰチャネルトランジスタＰ３を削除したものに相当す
る。ＮウエルＮＷ１のプルアップは、Ｐチャネルトラン
ジスタＰ４と、このトランジスタＰ４のソース・バック
ゲート間に寄生するｐｎ接合ダイオードＰＮＤ２によっ
て行われる。Ｎ型ウエルＮＷ１をプルアップする駆動能
力という点では、ＰチャネルトランジスタＰ３を有する
第１の実施の形態や、ダイオードＤ１を有する第２の実
施の形態の方が高い。
を示す。この実施の形態は、図１の第１の実施の形態か
らＰチャネルトランジスタＰ３を削除したものに相当す
る。ＮウエルＮＷ１のプルアップは、Ｐチャネルトラン
ジスタＰ４と、このトランジスタＰ４のソース・バック
ゲート間に寄生するｐｎ接合ダイオードＰＮＤ２によっ
て行われる。Ｎ型ウエルＮＷ１をプルアップする駆動能
力という点では、ＰチャネルトランジスタＰ３を有する
第１の実施の形態や、ダイオードＤ１を有する第２の実
施の形態の方が高い。
【００３９】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、図１〜図
４にそれぞれ示された第１〜第４の実施の形態におい
て、ＰチャネルトランジスタＰ１のバックゲートをＮ型
ウエルＮＷ１に接続する替わりに電源電圧Ｖcc端子に接
続してもよい。但し、この場合にはＰチャネルトランジ
スタＰ１のハックゲート電位とＰチャネルトランジスタ
Ｐ２〜Ｐ４のバックゲート電位とは異なるように、形成
するＮ型ウエルを電気的に分離する必要がある。従っ
て、上述した実施の形態のようにＰチャネルトランジス
タを全て同一のＮ型ウエルに形成する方が、回路基板上
に占める面積を小さくすることができる。
て、本発明を限定するものではない。例えば、図１〜図
４にそれぞれ示された第１〜第４の実施の形態におい
て、ＰチャネルトランジスタＰ１のバックゲートをＮ型
ウエルＮＷ１に接続する替わりに電源電圧Ｖcc端子に接
続してもよい。但し、この場合にはＰチャネルトランジ
スタＰ１のハックゲート電位とＰチャネルトランジスタ
Ｐ２〜Ｐ４のバックゲート電位とは異なるように、形成
するＮ型ウエルを電気的に分離する必要がある。従っ
て、上述した実施の形態のようにＰチャネルトランジス
タを全て同一のＮ型ウエルに形成する方が、回路基板上
に占める面積を小さくすることができる。
【００４０】図１に示された第１の実施の形態におい
て、ＰチャネルトランジスタＰ４を取り除くこともでき
る。しかし、ＰチャネルトランジスタＰ４はＰチャネル
トランジスタＰ３と異なり、ゲートに出力端子Ｌout の
電位を直接入力しているため、端子Ｌout の電位変化に
対する感度が高い。よって、出力端子Ｌout の電位変化
に対する応答性を高めるためには、Ｐチャネルトランジ
スタＰ４を設けた方がよい。
て、ＰチャネルトランジスタＰ４を取り除くこともでき
る。しかし、ＰチャネルトランジスタＰ４はＰチャネル
トランジスタＰ３と異なり、ゲートに出力端子Ｌout の
電位を直接入力しているため、端子Ｌout の電位変化に
対する感度が高い。よって、出力端子Ｌout の電位変化
に対する応答性を高めるためには、Ｐチャネルトランジ
スタＰ４を設けた方がよい。
【００４１】ところで、バスラインに接続されたトライ
ステートバッファ等の出力回路の出力段のＰチャネルト
ランジスタ（例えば、図７のＰチャネルトランジスタＰ
２０１、図８のＰチャネルトランジスタＰ３０１）のバ
ックゲート電位は、本発明のバスホール回路におけるＰ
チャネルトランジスタのバックゲート電位と同じになら
ないように、異なるＮ型ウエルに形成する方が望まし
い。出力回路によって、バスラインの電位が接地電位Ｖ
ssから電源電位Ｖccへ上昇していく過程で、例えば図１
の出力端子Ｌout の電位が電源電位Ｖccへ上昇を開始
し、初段インバータＩＮの出力ノードＬ１は接地電位Ｖ
ssへ低下し始める。Ｐチャネルトランジスタｐ２がオン
し、ＮチャネルトランジスタＮ２がオフする。これによ
り、出力端子Ｌout の電位がＰチャネルトランジスタＰ
２のソースを介してＮ型ウエルＮＷ１に伝達され、Ｖcc
−Ｖｆ近傍にあったＮ型ウエルＮＷ１の電位が一時的に
引き下げられるという現象が起こる。
ステートバッファ等の出力回路の出力段のＰチャネルト
ランジスタ（例えば、図７のＰチャネルトランジスタＰ
２０１、図８のＰチャネルトランジスタＰ３０１）のバ
ックゲート電位は、本発明のバスホール回路におけるＰ
チャネルトランジスタのバックゲート電位と同じになら
ないように、異なるＮ型ウエルに形成する方が望まし
い。出力回路によって、バスラインの電位が接地電位Ｖ
ssから電源電位Ｖccへ上昇していく過程で、例えば図１
の出力端子Ｌout の電位が電源電位Ｖccへ上昇を開始
し、初段インバータＩＮの出力ノードＬ１は接地電位Ｖ
ssへ低下し始める。Ｐチャネルトランジスタｐ２がオン
し、ＮチャネルトランジスタＮ２がオフする。これによ
り、出力端子Ｌout の電位がＰチャネルトランジスタＰ
２のソースを介してＮ型ウエルＮＷ１に伝達され、Ｖcc
−Ｖｆ近傍にあったＮ型ウエルＮＷ１の電位が一時的に
引き下げられるという現象が起こる。
【００４２】この場合に、バスラインを駆動していない
他の出力回路の出力段のＰチャネルトランジスタ（例え
ば、図７のＰチャネルトランジスタＰ２０１、図８のＰ
チャネルトランジスタＰ３０１）が、本発明のＰチャネ
ルトランジスタが形成されているＮ型ウエルと同一のＮ
型ウエル内に形成されていると、他の出力回路の出力段
のＰチャネルトランジスタのバックゲート電位をも同時
に引き下げることになる。この結果、本来アクティブ状
態にはない他の出力回路における出力段のＰチャネルト
ランジスタがオンし、このトランジスタを介して電源電
圧端子へ不要な電流が流れる虞がある。従って、出力回
路における出力段のＰチャネルトランジスタのバックゲ
ートと、バスホールド回路におけるＰチャネルトランジ
スタのバックゲートとは電位が異なるように、電気的に
分離されたＮ型ウエルに別々に形成した方が望ましい。
他の出力回路の出力段のＰチャネルトランジスタ（例え
ば、図７のＰチャネルトランジスタＰ２０１、図８のＰ
チャネルトランジスタＰ３０１）が、本発明のＰチャネ
ルトランジスタが形成されているＮ型ウエルと同一のＮ
型ウエル内に形成されていると、他の出力回路の出力段
のＰチャネルトランジスタのバックゲート電位をも同時
に引き下げることになる。この結果、本来アクティブ状
態にはない他の出力回路における出力段のＰチャネルト
ランジスタがオンし、このトランジスタを介して電源電
圧端子へ不要な電流が流れる虞がある。従って、出力回
路における出力段のＰチャネルトランジスタのバックゲ
ートと、バスホールド回路におけるＰチャネルトランジ
スタのバックゲートとは電位が異なるように、電気的に
分離されたＮ型ウエルに別々に形成した方が望ましい。
【００４３】また、本発明におけるＰチャネルトランジ
スタは、Ｐ型半導体基板の表面部分に形成したＮ型ウエ
ル内の表面部分に形成してもよく、あるいはＮ型半導体
基板の表面部分に深くＰ型ウエルを形成し、この中にＮ
型ウエルを形成してこのＮ型ウエル内の表面部分にＰチ
ャネルトランジスタを形成することもできる。
スタは、Ｐ型半導体基板の表面部分に形成したＮ型ウエ
ル内の表面部分に形成してもよく、あるいはＮ型半導体
基板の表面部分に深くＰ型ウエルを形成し、この中にＮ
型ウエルを形成してこのＮ型ウエル内の表面部分にＰチ
ャネルトランジスタを形成することもできる。
【００４４】
【発明の効果】以上説明したように、本発明のバスホー
ルド回路によれば、バスラインに接続された入力段イン
バータと、この入力段インバータの出力側とバスライン
との間に接続された出力段インバータであって、第１の
電源電圧端子と第２の電源電圧端子との間に第２、第３
のＰチャネルトランジスタ、第２のＮチャネルトランジ
スタが直列に接続され、少なくとも第２、第３のＰチャ
ネルトランジスタのバックゲートが第３のＰチャネルト
ランジスタのソースに接続されていることで、バスライ
ンに電源電圧よりも高い電位が印加された場合にも、第
２のＰチャネルトランジスタのソースとバックゲートと
の間に寄生するダイオードの両端に逆バイアス電圧が印
加されるため、第１の電源電圧端子へ不要な電流が流れ
るのを防止することができる。
ルド回路によれば、バスラインに接続された入力段イン
バータと、この入力段インバータの出力側とバスライン
との間に接続された出力段インバータであって、第１の
電源電圧端子と第２の電源電圧端子との間に第２、第３
のＰチャネルトランジスタ、第２のＮチャネルトランジ
スタが直列に接続され、少なくとも第２、第３のＰチャ
ネルトランジスタのバックゲートが第３のＰチャネルト
ランジスタのソースに接続されていることで、バスライ
ンに電源電圧よりも高い電位が印加された場合にも、第
２のＰチャネルトランジスタのソースとバックゲートと
の間に寄生するダイオードの両端に逆バイアス電圧が印
加されるため、第１の電源電圧端子へ不要な電流が流れ
るのを防止することができる。
【図１】本発明の第１の実施の形態によるバスホールド
回路の構成を示した回路図。
回路の構成を示した回路図。
【図２】本発明の第２の実施の形態によるバスホールド
回路の構成を示した回路図。
回路の構成を示した回路図。
【図３】本発明の第３の実施の形態によるバスホールド
回路の構成を示した回路図。
回路の構成を示した回路図。
【図４】本発明の第４の実施の形態によるバスホールド
回路の構成を示した回路図。
回路の構成を示した回路図。
【図５】本発明のバスホールド回路を適用することが可
能なバスホールド回路と、出力回路を接続したバスライ
ンを示したブロック図。
能なバスホールド回路と、出力回路を接続したバスライ
ンを示したブロック図。
【図６】従来のバスホールド回路の構成を示した回路
図。
図。
【図７】従来の出力回路の構成を示した回路図。
【図８】従来の他の出力回路の構成を示した回路図。
Ｐ１、Ｐ２、Ｐ３、Ｐ４ Ｐチャネルトランジスタ Ｎ１、Ｎ２、Ｎ３ Ｎチャネルトランジスタ ＩＮ１、ＩＮ２ インバータ Ｌout 出力端子 ＮＷ１ Ｎ型ウエル ＰＮＤ１、ＰＮＤ２ 寄生ｐｎ接合ダイオード Ｄ１ ｐｎ接合ダイオード ＴＢ１、ＴＢ２ トライステートバッファ １０１ バスライン
Claims (11)
- 【請求項１】第１の電源電圧端子と第２の電源電圧端子
との間に第１のＰチャネルトランジスタの両端と第１の
Ｎチャネルトランジスタの両端とが直列に接続され、前
記第１のＰチャネルトランジスタのゲート及び前記第１
のＮチャネルトランジスタのゲートがバスラインに共通
接続された入力段インバータと、 前記第１の電源電圧端子と前記第２の電源電圧端子との
間に第２、第３のＰチャネルトランジスタの両端と第２
のＮチャネルトランジスタの両端とが直列に接続され、
前記第２のＰチャネルトランジスタのゲートが前記バス
ラインに接続され、前記第３のＰチャネルトランジスタ
のゲート及び前記第２のＮチャネルトランジスタのゲー
トが前記第１のＰチャネルトランジスタのドレイン及び
前記第１のＮチャネルトランジスタのドレインに共通接
続され、前記第３のＰチャネルトランジスタのドレイン
及び前記第２のＮチャネルトランジスタのドレインが前
記バスラインに共通接続された出力段インバータとを備
え、 前記第１、第２、第３のＰチャネルトランジスタのバッ
クゲートは前記第３のＰチャネルトランジスタのソース
に接続されていることを特徴とするバスホールド回路。 - 【請求項２】第１の電源電圧端子と第２の電源電圧端子
との間に第１のＰチャネルトランジスタの両端と第１の
Ｎチャネルトランジスタの両端とが直列に接続され、前
記第１のＰチャネルトランジスタのゲート及び前記第１
のＮチャネルトランジスタのゲートがバスラインに共通
接続された入力段インバータと、 前記第１の電源電圧端子と前記第２の電源電圧端子との
間に第２、第３のＰチャネルトランジスタの両端と第２
のＮチャネルトランジスタの両端とが直列に接続され、
前記第２のＰチャネルトランジスタのゲートが前記バス
ラインに接続され、前記第３のＰチャネルトランジスタ
のゲート及び前記第２のＮチャネルトランジスタのゲー
トが前記第１のＰチャネルトランジスタのドレイン及び
前記第１のＮチャネルトランジスタのドレインに共通接
続され、前記第３のＰチャネルトランジスタのドレイン
及び前記第２のＮチャネルトランジスタのドレインが前
記バスラインに共通接続された出力段インバータとを備
え、 前記第１のＰチャネルトランジスタのバックゲートは前
記第１の電源電圧端子に接続され、前記第２、第３のＰ
チャネルトランジスタのバックゲートは前記第３のＰチ
ャネルトランジスタのソースに接続されていることを特
徴とするバスホールド回路。 - 【請求項３】第１の電源電圧端子と第２の電源電圧端子
との間に第１のＰチャネルトランジスタの両端と第１の
Ｎチャネルトランジスタの両端とが直列に接続され、前
記第１のＰチャネルトランジスタのゲート及び前記第１
のＮチャネルトランジスタのゲートがバスラインに接続
された入力段インバータと、 前記第１の電源電圧端子と前記第２の電源電圧端子との
間に第２、第３のＰチャネルトランジスタの両端と第２
のＮチャネルトランジスタの両端とが直列に接続され、
前記第１の電源電圧端子と前記第３のＰチャネルトラン
ジスタのソースとの間に、ゲートがドレインに接続され
た第４のＰチャネルトランジスタが接続され、前記第２
のＰチャネルトランジスタのゲートが前記バスラインに
接続され、前記第３のＰチャネルトランジスタのゲート
及び第２のＮチャネルトランジスタのゲートが前記第１
のＰチャネルトランジスタのドレインと前記第１のＮチ
ャネルトランジスタのドレインに共通接続され、前記第
３のＰチャネルトランジスタのドレイン及び前記第２の
Ｎチャネルトランジスタのドレインが前記バスラインに
共通接続された出力段インバータとを備え、 前記第１、第２、第３及び第４のＰチャネルトランジス
タのバックゲートは前記第３のＰチャネルトランジスタ
のソースに接続されていることを特徴とするバスホール
ド回路。 - 【請求項４】第１の電源電圧端子と第２の電源電圧端子
との間に第１のＰチャネルトランジスタの両端と第１の
Ｎチャネルトランジスタの両端とが直列に接続され、前
記第１のＰチャネルトランジスタのゲート及び前記第１
のＮチャネルトランジスタのゲートがバスラインに接続
された入力段インバータと、 前記第１の電源電圧端子と前記第２の電源電圧端子との
間に第２、第３のＰチャネルトランジスタの両端と第２
のＮチャネルトランジスタの両端とが直列に接続され、
前記第１の電源電圧端子と前記第３のＰチャネルトラン
ジスタのソースとの間に、ゲートがドレインに接続され
た第４のＰチャネルトランジスタが接続され、前記第２
のＰチャネルトランジスタのゲートが前記バスラインに
接続され、前記第３のＰチャネルトランジスタのゲート
及び第２のＮチャネルトランジスタのゲートが前記第１
のＰチャネルトランジスタのドレインと前記第１のＮチ
ャネルトランジスタのドレインに共通接続され、前記第
３のＰチャネルトランジスタのドレイン及び前記第２の
Ｎチャネルトランジスタのドレインが前記バスラインに
共通接続された出力段インバータとを備え、 前記第１のＰチャネルトランジスタのバックゲートは前
記第１の電源電圧端子に接続され、前記第２、第３及び
第４のＰチャネルトランジスタのバックゲートは前記第
３のＰチャネルトランジスタのソースに接続されている
ことを特徴とするバスホールド回路。 - 【請求項５】第１の電源電圧端子と第２の電源電圧端子
との間に第１のＰチャネルトランジスタの両端と第１の
Ｎチャネルトランジスタの両端とが直列に接続され、前
記第１のＰチャネルトランジスタのゲート及び前記第１
のＮチャネルトランジスタのゲートがバスラインに接続
された入力段インバータと、 前記第１の電源電圧端子と前記第２の電源電圧端子との
間に第２、第３のＰチャネルトランジスタのそれぞれの
両端と第２のＮチャネルトランジスタの両端とが直列に
接続され、前記第１の電源電圧端子と前記第３のＰチャ
ネルトランジスタのソースとの間にダイオードの両端が
接続され、前記第２のＰチャネルトランジスタのゲート
が前記バスラインに接続され、前記第３のＰチャネルト
ランジスタのゲート及び前記第２のＮチャネルトランジ
スタのゲートが前記第１のＰチャネルトランジスタのド
レインと前記第１のＮチャネルトランジスタのドレイン
に共通接続され、前記第３のＰチャネルトランジスタの
ドレイン及び前記第２のＮチャネルトランジスタのドレ
インが前記バスラインに共通接続された出力段インバー
タとを備え、 前記第１、第２、及び第３のＰチャネルトランジスタの
バックゲートが前記第３のＰチャネルトランジスタのソ
ースに接続されていることを特徴とするバスホールド回
路。 - 【請求項６】第１の電源電圧端子と第２の電源電圧端子
との間に第１のＰチャネルトランジスタの両端と第１の
Ｎチャネルトランジスタの両端とが直列に接続され、前
記第１のＰチャネルトランジスタのゲート及び前記第１
のＮチャネルトランジスタのゲートがバスラインに接続
された入力段インバータと、 前記第１の電源電圧端子と前記第２の電源電圧端子との
間に第２、第３のＰチャネルトランジスタのそれぞれの
両端と第２のＮチャネルトランジスタの両端とが直列に
接続され、前記第１の電源電圧端子と前記第３のＰチャ
ネルトランジスタのソースとの間にダイオードの両端が
接続され、前記第２のＰチャネルトランジスタのゲート
が前記バスラインに接続され、前記第３のＰチャネルト
ランジスタのゲート及び前記第２のＮチャネルトランジ
スタのゲートが前記第１のＰチャネルトランジスタのド
レインと前記第１のＮチャネルトランジスタのドレイン
に共通接続され、前記第３のＰチャネルトランジスタの
ドレイン及び前記第２のＮチャネルトランジスタのドレ
インが前記バスラインに共通接続された出力段インバー
タとを備え、 前記第１のＰチャネルトランジスタのバックゲートは前
記第１の電源電圧端子に接続され、前記第２及び第３の
Ｐチャネルトランジスタのバックゲートが前記第３のＰ
チャネルトランジスタのソースに接続されていることを
特徴とするバスホールド回路。 - 【請求項７】第１の電源電圧端子と第２の電源電圧端子
との間に第１のＰチャネルトランジスタの両端と第１の
Ｎチャネルトランジスタの両端とが直列に接続され、前
記第１のＰチャネルトランジスタのゲート及び前記第１
のＮチャネルトランジスタのゲートがバスラインに共通
接続された入力段インバータと、 前記第１の電源電圧端子と前記第２の電源電圧端子との
間に第２、第３のＰチャネルトランジスタのそれぞれの
両端と第２のＮチャネルトランジスタの両端とが直列に
接続され、前記第２のＰチャネルトランジスタのゲート
が前記バスラインに接続され、前記第３のＰチャネルト
ランジスタのゲート及び前記第２のＮチャネルトランジ
スタのゲートが前記第１のＰチャネルトランジスタのド
レインと前記第１のＮチャネルトランジスタのドレイン
に共通接続され、前記第３のＰチャネルトランジスタの
ドレイン及び前記第２のＮチャネルトランジスタのドレ
インが前記バスラインに共通接続された出力段インバー
タと、 前記第１のＰチャネルトランジスタのドレイン及び前記
第１のＮチャネルトランジスタのドレインに共通接続さ
れた出力端子とを備え、 前記第１、第２、第３のＰチャネルトランジスタのバッ
クゲートが前記第３のＰチャネルトランジスタのソース
に接続されていることを特徴とするバスホールド回路。 - 【請求項８】第１の電源電圧端子と第２の電源電圧端子
との間に第１のＰチャネルトランジスタの両端と第１の
Ｎチャネルトランジスタの両端とが直列に接続され、前
記第１のＰチャネルトランジスタのゲート及び前記第１
のＮチャネルトランジスタのゲートがバスラインに共通
接続された入力段インバータと、 前記第１の電源電圧端子と前記第２の電源電圧端子との
間に第２、第３のＰチャネルトランジスタのそれぞれの
両端と第２のＮチャネルトランジスタの両端とが直列に
接続され、前記第２のＰチャネルトランジスタのゲート
が前記バスラインに接続され、前記第３のＰチャネルト
ランジスタのゲート及び前記第２のＮチャネルトランジ
スタのゲートが前記第１のＰチャネルトランジスタのド
レインと前記第１のＮチャネルトランジスタのドレイン
に共通接続され、前記第３のＰチャネルトランジスタの
ドレイン及び前記第２のＮチャネルトランジスタのドレ
インが前記バスラインに共通接続された出力段インバー
タと、 前記第１のＰチャネルトランジスタのドレイン及び前記
第１のＮチャネルトランジスタのドレインに共通接続さ
れた出力端子とを備え、 前記第１のＰチャネルトランジスタのバックゲートは前
記第１の電源電圧端子に接続され、前記第２および第３
のＰチャネルトランジスタのバックゲートが前記第３の
Ｐチャネルトランジスタのソースに接続されていること
を特徴とするバスホールド回路。 - 【請求項９】前記入力段インバータの閾値電圧は、前記
バスラインから信号を受信する他の回路の閾値電圧以下
に設定されることを特徴とする請求項１ないし８のいず
れかに記載のバスホールド回路。 - 【請求項１０】前記第２及び第３のＰチャネルトランジ
スタを、前記バスラインに接続された他の回路の有する
Ｐチャネルトランジスタとは異なるＮ型ウエル内に形成
することを特徴とする請求項１ないし９記載のバスホー
ルド回路。 - 【請求項１１】前記第１、第２及び第３のＰチャネルト
ランジスタは、Ｐ型半導体基板の表面部分に形成された
Ｎ型ウエル内に形成されることを特徴とする請求項１な
いし１０記載のバスホールド回路。
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