JP4119062B2 - 終端回路 - Google Patents
終端回路 Download PDFInfo
- Publication number
- JP4119062B2 JP4119062B2 JP30237099A JP30237099A JP4119062B2 JP 4119062 B2 JP4119062 B2 JP 4119062B2 JP 30237099 A JP30237099 A JP 30237099A JP 30237099 A JP30237099 A JP 30237099A JP 4119062 B2 JP4119062 B2 JP 4119062B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- voltage
- transmission line
- circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dc Digital Transmission (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、終端回路に係り、特に、伝送路を用いて信号を伝送する際に、伝送路の終端での反射を防止する終端回路に関する。
【０００２】
【従来の技術】
一般に、伝送路を介してディジタル信号の送受信を行う際には、伝送路のインピーダンスが受信側の入力インピータンスと一致していないと、伝送路の終端で信号が反射し、波形歪みが生じる。そこで、伝送路のインピーダンスに等しい抵抗値を有する抵抗を伝送路の終端と接地電位との間に接続している。これにより、伝送路の終端での反射が防止され、波形歪みのないディジタル信号の送受信が可能になる。
【０００３】
しかしながら、伝送路終端と接地電位との間に抵抗を接続した場合には、伝送路にハイレベルの信号が出力されているときに、抵抗を介して接地電位へと電流が流れてしまい、消費電力のロスが大きくなってしまうという問題があった。
【０００４】
その対策として、抵抗に代えてＭＯＳＦＥＴを用いた終端回路が提案されている。
図１０の符号１０１に、従来のディジタル伝送回路の一例を示す。このディジタル伝送回路は、ドライバ１０２と、レシーバ１０３と、伝送路１０４とを有しており、ドライバ１０２から出力された信号電圧は、伝送路１０４を介してレシーバ１０３に受信されるように構成されている。
【０００５】
この伝送回路１０１には、終端回路１１１が設けられている。終端回路１１１は、ＣＭＯＳインバータ１１６，１１７を有している。
ＣＭＯＳインバータ１１６は、ｐチャネルＭＯＳトランジスタ１１４とｎチャネルＭＯＳトランジスタ１１５とからなり、その入力端子が伝送路の終端１０５に接続されており、伝送路の終端１０５の信号電圧のレベルに応じた信号を出力端子から出力する。
【０００６】
ＣＭＯＳインバータ１１７は、ｐチャネルＭＯＳトランジスタ１１２、ｎチャネルＭＯＳトランジスタ１１３からなり、ｐチャネルＭＯＳトランジスタ１１２が電源電圧Ｖcc側に、ｎチャネルＭＯＳトランジスタ１１３が接地電位側に、それぞれ配置され、出力端子が伝送路の終端１０５に接続されており、ＣＭＯＳインバータ１１６の出力信号がハイレベルのときには、伝送路の終端１０５をｎチャネルＭＯＳトランジスタ１１３を介して接地電位に接続し、出力信号がローレベルのときには、伝送路の終端１０５をｐチャネルＭＯＳトランジスタ１１２を介して電源電圧Ｖccに接続する。
【０００７】
上記回路１０１で、ドライバ１０２の出力がローレベルで一定の状態では、ＣＭＯＳインバータ１１６の出力はハイレベルであり、伝送路の終端１０５は、ｎチャネルＭＯＳトランジスタ１１３を介して接地電位に接続された状態にある。
【０００８】
この状態から、ドライバ１０２が出力信号をローレベルからハイレベルに立ち上げると、伝送路１０４における遅延時間の経過後、伝送路の終端１０５の電圧がローレベルから立ち上がる。伝送路の終端１０５の電位がハイレベルのしきい値を超えると、これに対応してＣＭＯＳインバータ１１６の出力信号がハイレベルからローレベルに切り換わり、伝送路１０４の終端１０５はｐチャネルＭＯＳトランジスタ１１２を介して電源電圧Ｖccに接続され、伝送路の終端１０５の電位は電源電圧Ｖccによって引き上げられる。
【０００９】
このとき、電源電圧ＶccからｐチャネルＭＯＳトランジスタ１１２を介して伝送路の終端１０５へと一時的に電流が流れるが、伝送路の終端１０５の電位がハイレベルに達すると、それ以降は流れなくなる。
【００１０】
伝送路の終端１０５の電位がハイレベルで安定している状態では、伝送路の終端１０５は、ｐチャネルＭＯＳトランジスタ１１２を介して電源電圧Ｖccに接続された状態にある。
【００１１】
その後、ドライバ１０２が出力信号をハイレベルからローレベルに立ち下げると、上述の動作と逆の動作がなされる。すなわち、ＣＭＯＳインバータ１１６の出力信号がローレベルからハイレベルに切り換わり、伝送路１０４の終端１０５はｎチャネルＭＯＳトランジスタ１１３を介して接地電位に接続され、伝送路の終端１０５の電位が引き下げられる。この引き下げの際に、伝送路の終端１０５からｎチャネルＭＯＳトランジスタ１１３を介して接地電位側に電流が流れるが、伝送路の終端１０５の電位がローレベルに達すると、それ以降電流はほとんど流れなくなる。
【００１２】
このように、上述した終端回路１１１では、伝送路の終端１０５の電位がハイレベルのときには終端１０５を電源電圧Ｖccに終端させ、ローレベルのときには終端１０５を接地電位に終端させる。論理レベルの切り換え時には、上述したように伝送路の終端１０５に電流がわずかに流れるが、伝送路の終端１０５の論理レベルが一定であるときには電流は流れないので、伝送路終端に抵抗を常時接続した場合に比して、消費電力のロスを大きく低減することができる。
【００１３】
また、電源電圧Ｖcc側のｐチャネルＭＯＳトランジスタ１１２のオン抵抗と、接地電位側のｎチャネルＭＯＳトランジスタ１１３のオン抵抗とは、ともに伝送路１０４のラインインピーダンスとマッチングするように予め設定されているので、伝送路の終端１０５での反射はなく、波形歪みが生じない。
【００１４】
しかしながら、上記の終端回路１１１においては、論理レベルが切り換わるときに、レシーバ１０３の入力電圧に、大きなオーバーシュートやアンダーシュートが生じてしまうという問題が生じていた。
【００１５】
図１１の曲線(Ｘ)、(Ｙ)に、上記のドライバ１０２の出力電圧と、レシーバ１０３の入力電圧の電圧波形図をそれぞれ示す。
曲線(Ｘ)に示すように、ドライバ１０２の出力電圧がローレベルに対応する基準電圧(０Ｖ)から、ハイレベルに対応する基準電圧(３．３Ｖ)へと立ち上がると、レシーバ１０３の入力電圧もローレベルに対応する基準電圧(０Ｖ)からハイレベルへと立ち上がる。レシーバ１０３の入力電圧は曲線(Ｙ)に示すように立ち上がり時にハイレベルに対応する基準電圧(３．３Ｖ)以上に上昇して、ほぼ４．５Ｖまで達してしまい、大きなオーバーシュートが生じていることがわかる。
【００１６】
同様に、ドライバ１０２の出力電圧が、ハイレベルに対応する基準電圧(３．３Ｖ)からローレベルに対応する基準電圧(０Ｖ)へと立ち下がると、曲線(Ｙ)に示すようにレシーバ１０３の入力電圧が立ち下がり、ローレベルに対応する基準電圧(０Ｖ)以下に下降して、ほぼ−１．２Ｖまで達してしまい、大きなアンダーシュートが生じていることがわかる。
【００１７】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、伝送路の終端に生じていたオーバーシュートやアンダーシュートをなくすか、又は低減させ、伝送路を終端させることができる終端回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の終端回路は、第１の電圧レベル又は第２の電圧レベルに駆動される信号線と第１の電圧供給端子との間に接続された第１のスイッチ手段と、上記信号線と第２の電圧供給端子との間に接続された第２のスイッチ手段と、上記信号線が第１の電圧レベルにあるときに上記第１のスイッチ手段を導通状態とし、上記信号線が第２の電圧レベルにあるときに上記第２のスイッチ手段を導通状態とする第１の制御手段と、上記信号線と第１の電圧供給端子との間に接続された第３のスイッチ手段と、上記信号線と第２の電圧供給端子との間に接続された第４のスイッチ手段と、上記信号線が第１の電圧レベルから第２の電圧レベルに遷移する際に上記第３のスイッチ手段を一時的に導通状態とし、上記信号線が第２の電圧レベルから第１の電圧レベルに遷移する際に上記第４のスイッチ手段を一時的に導通状態とする第２の制御手段とを有する。
また、請求項２に記載の終端回路は、請求項１記載の終端回路であって、上記第１及び第２のスイッチ手段はそれぞれ第１及び第２のトランジスタで構成され、上記第１の制御手段は上記信号線の電圧レベルと逆相の信号を第１の遅延時間をもって上記第１及び第２のトランジスタの制御端子に供給し、上記第３のスイッチ手段は上記信号線と第１の電圧供給端子との間に直列に接続された第３及び第４のトランジスタを含み、上記第４のスイッチ手段は上記信号線と第２の電圧供給端子との間に直列接続された第５及び第６のトランジスタを含み、上記第４及び第６のトランジスタの制御端子は上記信号線に接続され、上記第２の制御手段は上記信号線と逆相の信号を第２の遅延時間をもって上記第３及び第５のトランジスタの制御端子に供給する。
更に、請求項３に記載の終端回路は、請求項２に記載の終端回路であって、上記第１の制御手段は第１のインバータで構成され、上記第２の制御手段は直列に接続された第２、第３及び第４のインバータで構成される。
【００１９】
本発明の終端回路は、第３のスイッチ手段、第４のスイッチ手段及び第２の制御手段で構成される補助切換回路を備えており、電圧レベルの切り換え時には、第１のスイッチ手段、第２のスイッチ手段及び第１の制御手段で構成される終端切換回路が伝送路（信号線）の終端を切換え後の電圧レベルに対応する電圧源に接続する前に、補助切換回路が伝送路の終端を、切換え前の電圧レベルに対応する電圧源に所定時間接続する。これにより、終端回路のインピーダンスを一時的に低下させることができ、電圧レベルの切換え時に従来生じていた伝送路終端でのオーバーシュートやアンダーシュートを防止することができる。
【００２０】
第４、第６のトランジスタ（第１、第２の初動スイッチ）と、第３、第５のトランジスタ（第１、第２の次動スイッチ）のうち、第１、第２の初動スイッチは、伝送路終端の電圧レベルに応じて状態を切り換えるが、第１、第２の次動スイッチは、第２の制御手段の出力に応じて状態を切り換えるようにされている。
【００２１】
第２の制御手段に、伝送路の終端の電圧レベルが入力されると、第２の遅延時間だけ遅延された後にその反転信号が出力されるので、伝送路の電圧レベルが切り換わると、第１、第２の初動スイッチの状態が切り換わっても、第１、第２の次動スイッチの状態は切り換え前の状態を保持しており、第２の遅延時間が経過した後に、第１、第２の次動スイッチは切り換え後の状態に切り換わる。
【００２２】
このように、第２の制御手段により、第１、第２の次動スイッチの状態の切換えを、第１、第２の初動スイッチの状態の切り換えより遅らせることにより、定常状態では同時にオン状態にならない第１の初動スイッチと第１の次動スイッチとを共にオン状態にさせたり、第２の初動スイッチと第２の次動スイッチとを共にオン状態にさせることができ、伝送路の終端を、切り換え前の電圧レベルに対応する電圧源と一時的に接続することができる。
【００２３】
こうして伝送路の終端を、切換え前の電圧レベルに対応する電圧源に所定時間接続することにより、終端回路のインピーダンスを一時的に所定抵抗値より低下させることができるので、伝送路終端でのオーバーシュート又はアンダーシュートを防止することができる。
【００２４】
【発明の実施の形態】
以下で図面を参照し、本発明の実施形態について説明する。図１の符号１に、本実施形態のディジタル信号伝送回路の一例を示す。このディジタル伝送回路１は、ドライバ２と、レシーバ３と、伝送路４とを有しており、ドライバ２から送信されたディジタル信号が、伝送路４を介してレシーバ３に受信される。
【００２５】
この伝送回路１には、終端回路１１が設けられている。この終端回路１１は、終端切換回路４０と補助切換回路４１とを有している。
終端切換回路４０は、ＣＭＯＳインバータ１６，１７を有している。このうちＣＭＯＳインバータ１６は、ｐチャンネルＭＯＳトランジスタ１４とｎチャンネルＭＯＳトランジスタ１５とからなり、その入力端子が伝送路の終端５に接続されており、伝送路の終端５の電圧レベルを反転させて出力端子から出力する。
【００２６】
ＣＭＯＳインバータ１７は、ｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３からなり、ｐチャネルＭＯＳトランジスタ１２が電源電圧Ｖcc側に、ｎチャネルＭＯＳトランジスタ１３が接地電位側に、それぞれ配置されている。
【００２７】
ＣＭＯＳインバータ１７の入力端子はＣＭＯＳインバータ１６の出力に接続され、ＣＭＯＳインバータ１７の出力端子は伝送路の終端５に接続されており、ＣＭＯＳインバータ１６の出力信号がハイレベルのときには、ｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３がそれぞれオフ状態、オン状態になり、伝送路の終端５を、ｎチャネルＭＯＳトランジスタ１３を介して接地電位に接続し、他方、出力信号がローレベルのときには、ｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３がそれぞれオン状態、オフ状態になり、伝送路の終端５を、ｐチャネルＭＯＳトランジスタ１２を介して電源電圧Ｖccに接続する。
【００２８】
補助切換回路４１は、遅延回路２０と、スイッチ回路３０とを有している。
遅延回路２０は、三段のインバータ２１、２２、２３で構成され、その入力が伝送路の終端５に接続されており、伝送路の終端５の電圧レベルを反転させて所定時間遅延した後に、スイッチ回路３０に出力する。
【００２９】
スイッチ回路３０は、第１、第２の初動スイッチ３１、３４と、第１、第２の次動スイッチ３２、３３とを有している。このうち、第１の初動スイッチ３１と、第１の次動スイッチ３２とは、ともにｐチャネルＭＯＳトランジスタで構成され、 第２の初動スイッチ３２と、第２の次動スイッチ３３とは、ともにｎチャネルＭＯＳトランジスタで構成されている。
【００３０】
第１、第２の初動スイッチ３１、３４と、第１、第２の次動スイッチ３２、３３とは、それぞれ直列接続され、直列接続回路を構成している。
第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路の一端と、第２の初動スイッチ３４及び第２の次動スイッチ３３の直列接続回路の一端とは、電源電圧Ｖcc、接地電位にそれぞれ接続されており、第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路の他端と、第２の初動スイッチ３４及び第２の次動スイッチ３３の直列接続回路の他端とは、ともに伝送路の終端５に接続されている。
【００３１】
第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路では、電源電圧Ｖcc側に第１の初動スイッチ３１が接続され、終端５側に第１の次動スイッチ３２が配置されている。他方、第２の初動スイッチ３４及び第２の次動スイッチ３３の直列接続回路においては、接地電位側に第２の初動スイッチ３４が接続され、終端５側に第２の次動スイッチ３３が配置されている。
【００３２】
第１、第２の初動スイッチ３１、３４のゲート端子は、伝送路の終端５に接続され、伝送路の終端５の電圧が入力される。他方、第１、第２の次動スイッチ３２、３３の各ゲート端子は、遅延回路２０の出力端子に接続されており、遅延回路２０で反転された伝送路の終端５の電圧が入力される。
【００３３】
上述のスイッチ回路３０では、伝送路の終端５の電圧レベルがローレベルで安定した状態(以下でローレベルの定常状態と称する。)では、第１、第２の初動スイッチ３１、３４のゲート端子にはローレベルが入力され、第１、第２の次動スイッチ３２、３３のゲート端子にはハイレベルが入力されるので、それぞれがｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタからなる第１、第２の初動トランジスタ３１、３４は、それぞれオン状態、オフ状態になり、それぞれがｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタからなる第１、第２の次動トランジスタ３２、３３は、それぞれオフ状態、オン状態になる。
【００３４】
こうして第１の初動スイッチ３１と第１の次動スイッチ３２とがそれぞれオン状態、オフ状態になり、第２の初動スイッチ３４と第２の次動スイッチ３３とはそれぞれオフ状態、オン状態になることにより、ローレベルの定常状態において、伝送路の終端５は、第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路を介して電源電圧Ｖccに接続されておらず、また第２の初動スイッチ３４及び第２の次動スイッチ３３の直列接続回路を介して接地電位にも接続されない。
【００３５】
以上と同様に、伝送路の終端５の電圧レベルがハイレベルで安定した状態(以下でハイレベルの定常状態と称する。)では、第１の初動スイッチ３１と第１の次動スイッチ３２とはそれぞれオフ状態、オン状態になり、第２の初動スイッチ３４と第２の次動スイッチ３３とはそれぞれオン状態、オフ状態になるので、伝送路の終端５は、第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路を介して電源電圧Ｖccには接続されず、また第２の初動スイッチ３４及び第２の次動スイッチ３３の直列接続回路を介して接地電位にも接続されない。
【００３６】
上述したように、第１の初動スイッチ３１と第１の次動スイッチ３２とは同じｐチャネルＭＯＳトランジスタで構成され、第１の初動スイッチ３１、第１の次動スイッチ３２の各ゲート端子には互いに逆論理レベルの電圧が入力されるので、定常状態で第１の初動スイッチ３１と第１の次動スイッチ３２とがともにオン状態になることはない。同様に、第２の初動スイッチ３４、第２の次動スイッチ３３はともに同じｎチャネルＭＯＳトランジスタで構成され、第２の初動スイッチ３４、第２の次動スイッチ３３の各ゲート端子には互いに逆論理レベルの電圧が入力されているので、定常状態で第２の初動スイッチ３４と第２の次動スイッチ３３とがともにオン状態になることはない。
【００３７】
従って、ローレベル、ハイレベルのいずれの定常状態においても、伝送路の終端５は、第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路を介して電源電圧Ｖccにも接続されず、第２の初動スイッチ３４、第２の次動スイッチ３３の直列接続回路を介して接地電位にも接続されない。
【００３８】
上述した構成の伝送回路１においては、ドライバ２の出力がローレベルで一定であるローレベルの定常状態では、上述したように、第１、第２の初動スイッチ３１、３４は、それぞれオン状態、オフ状態であり、第１、第２の次動スイッチ３２、３３は、それぞれオフ状態、オン状態になっており、かつｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３はそれぞれオフ状態、オン状態になっている。
【００３９】
従って、伝送路の終端５はｎチャネルＭＯＳトランジスタ１３を介して、ｎチャネルＭＯＳトランジスタ１３のオン抵抗の抵抗値Ｒ13で接地電位に接続されており、その等価回路は図２に示すようになっている。
【００４０】
かかるローレベルの定常状態から、ドライバ２がローレベルの出力をハイレベルに立ち上げると、伝送路４における遅延時間が経過した後に、伝送路の終端５の電圧レベルがローレベルからハイレベルへと立ち上がる。これにより、ローレベルの定常状態でそれぞれオン状態、オフ状態にあった第１、第２の初動スイッチ３１、３４は、それぞれオフ状態、オン状態に切り換わる。
【００４１】
第１、第２の初動スイッチ３１、３４の状態が切り換わった時点では、第１、第２の次動スイッチ３２、３３はそれぞれオフ状態、オン状態を保持しているので、第１の初動スイッチ３１と、第１の次動スイッチ３２とはともにオフ状態になり、第２の初動スイッチ３４と第２の次動スイッチ３３とは、ともにオン状態になる。
【００４２】
こうして第２の初動スイッチ３４と第２の次動スイッチ３３とがともにオン状態になることにより、伝送路の終端５は、第２の次動スイッチ３３及び第２の初動スイッチ３４との直列接続回路を介して接地電位に接続される。これにより伝送路の終端５の電位はさらに接地電位側へ引き下げられ、伝送路の終端５はｎチャネルＭＯＳトランジスタ１３を介して、ｎチャネルＭＯＳトランジスタ１３のオン抵抗の抵抗値Ｒ13で接地電位に接続されるとともに、第２の次動スイッチ３３、第２の初動スイッチ３４を介して、各スイッチ３３、３４のオン抵抗の抵抗値Ｒ33、Ｒ34の和(Ｒ33＋Ｒ34)で接地電位に接続されるので、その等価回路は図３に示すようになる。
【００４３】
この状態では、ｎチャネルＭＯＳトランジスタ１２のオン抵抗Ｒ12と、直列接続されたスイッチ３３、３４のオン抵抗(Ｒ33＋Ｒ34)とが並列接続されるため、終端回路１１のインピーダンスは、伝送路の終端５の電圧レベルがローレベルで安定しているときのインピーダンスＲ13より低下する。このように終端回路１１のインピーダンスが低下することにより、立ち上げ時に生じていたオーバーシュートが低減される。
【００４４】
ハイレベルに立ち上がった終端５の電圧は、ＣＭＯＳインバータ１６にも入力され、ＣＭＯＳインバータ１６で反転された後にＣＭＯＳインバータ１７へと出力される。ＣＭＯＳインバータ１６の出力信号がハイレベルからローレベルへと切り換わると、切り換わった後のローレベルがｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３の共通のゲート端子に出力される。
【００４５】
これにより、伝送路の終端５の電圧がローレベルである定常状態ではそれぞれオフ状態、オン状態にあったｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３は、ＣＭＯＳインバータ１６の動作時間だけ遅れてそれぞれオン状態、オフ状態に切り換わり、伝送路の終端５は、接地電位から切断されるとともに、ｐチャネルＭＯＳトランジスタ１２を介して電源電圧Ｖccに接続される。
【００４６】
この時点で、伝送路の終端５は、ｐチャネルＭＯＳトランジスタ１２を介して、ｐチャネルＭＯＳトランジスタ１２のオン抵抗の抵抗値Ｒ12で電源電圧Ｖccに接続されるとともに、第２の次動スイッチ３３及び第２の初動スイッチ３４を介して、各スイッチ３３、３４のオン抵抗の抵抗値Ｒ33、Ｒ34の和(Ｒ33＋Ｒ34)で接地電位に接続され、その等価回路は図４に示すようになる。
【００４７】
ハイレベルに立ち上がった終端５の電圧は遅延回路２０にも入力される。遅延回路２０は、ハイレベルに切り換わった伝送路の終端５の電圧をローレベルに反転させ、そのローレベルを所定時間遅延し、ＣＭＯＳインバータ１６の出力がローレベルに切り換わった後に第１、第２の次動スイッチ３２、３３のゲート端子へ出力する。
【００４８】
遅延回路２０からローレベルが出力されると、第１、第２の次動スイッチ３２、３３はそれぞれオン状態、オフ状態に切り換わり、第２の次動スイッチ３３、第２の初動スイッチ３４を介して接地電位に接続されていた伝送路の終端５は、接地電位から切り離され、ハイレベルの定常状態に移行する。伝送路の終端５の電圧がハイレベルである定常状態における等価回路を図５に示す。その後は各スイッチ３１〜３４と、ｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタ１２、１３は、伝送路の終端５の電圧レベルが再びローレベルに切り換わるまで、ハイレベルの定常状態を保持する。
【００４９】
以上説明したように、本実施形態の終端回路１１では、ドライバ２が出力をローレベルからハイレベルへ立ち上げるときには、遅延回路２０で、第１、第２の次動スイッチ３２、３３のオン／オフ状態の切換を、第１、第２の初動スイッチ３１、３４のオン／オフ状態の切換より遅らせることにより、第２の次動スイッチ３３と、第２の初動スイッチ３４とをともにオン状態にさせ、スイッチ３３、３４を介して伝送路終端５を一時的に接地電位に接続することができるので、終端回路１１のインピーダンスを一時的に低下させ、オーバーシュートを低減することができる。
【００５０】
以上まではドライバ２の出力をローレベルからハイレベルに立ち上げた場合について説明したが、出力をハイレベルからローレベルに立ち下げる場合には、以上と逆方向の動作が行われる。
【００５１】
ハイレベルの定常状態では、上述したように第１の初動スイッチ３１と、第１の次動スイッチ３２とはそれぞれオフ状態、オン状態にあり、第２の次動スイッチ３３と、第２の初動スイッチ３４とはそれぞれオフ状態、オン状態にあり、かつｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３がそれぞれオン状態、オフ状態にあり、伝送路の終端５はｐチャネルＭＯＳトランジスタ１２を介して電源電圧Ｖccに接続された状態にある。
【００５２】
この状態から、ドライバ２が出力をローレベルへ切り換えると、伝送路の終端５の電圧レベルがローレベルに切り換わり、第１、第２の初動スイッチ３１、３４はそれぞれオン状態、オフ状態に切り換わる。
【００５３】
第１、第２の初動スイッチ３１、３４の状態が切り換わった時点では、遅延回路２０の出力はまだローレベルを保持しているので、第１、第２の次動スイッチ３２、３３はそれぞれオン状態、オフ状態を保持している。従って、第１の初動スイッチ３１と、第１の次動スイッチ３２とはともにオン状態になり、第２の初動スイッチ３４と第２の次動スイッチ３３とは、ともにオフ状態になる。
【００５４】
こうして第１の初動スイッチ３１と第１の次動スイッチ３２とがともにオン状態になることにより、伝送路の終端５は、第１の次動スイッチ３２及び第１の初動スイッチ３１との直列接続回路を介して電源電圧Ｖccに接続され、伝送路の終端５の電位は電源電圧Ｖcc側へ引き上げられる。
【００５５】
従って、終端回路１１のインピーダンスが、ハイレベルで安定した状態におけるインピーダンスより低下するので、ハイレベルからローレベルへの切り換え時に生じていたアンダーシュートを低減することができる。
【００５６】
伝送路の終端５の電圧は、ＣＭＯＳインバータ１６にも入力されており、伝送路の終端５の電圧がハイレベルからローレベルへ切り換わった後に、ＣＭＯＳインバータ１６の出力がローレベルからハイレベルへと切り換わり、ハイレベルの定常状態ではそれぞれオン状態、オフ状態にあったｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３は、それぞれオフ状態、オン状態に切り換わり、電源電圧Ｖccから切断されるとともに、ｎチャネルＭＯＳトランジスタ１３を介して接地電位に接続される。
【００５７】
ＣＭＯＳインバータの出力がハイレベルからローレベルに切り換わった後に、遅延回路２０の出力がハイレベルに反転すると、第１、第２の次動スイッチ３２、３３はそれぞれオフ状態、オン状態に切り換わり、第１の初動スイッチ３１、第１の次動スイッチ３２を介して電源電圧Ｖccに接続されていた伝送路の終端５は、電源電圧Ｖccから切り離され、ｎチャネルＭＯＳトランジスタ１３を介して接地電位に接続された状態、すなわちローレベルの定常状態になる。
【００５８】
図６に、上記伝送回路１の各部における電圧波形図を示す。図６において曲線(Ａ)はドライバ２の出力電圧を示し、曲線(Ｂ)はレシーバ３の入力電圧を示している。
【００５９】
曲線(Ａ)に示すようにドライバ２の出力電圧が、ローレベルに対応する基準電圧(０Ｖ)から、ハイレベルに対応する基準電圧(３．３Ｖ)へと立ち上がると、レシーバ３の入力電圧もローレベルに対応する基準電圧(０Ｖ)からハイレベルへと立ち上がる。レシーバ３の入力電圧は曲線(Ｂ)に示すように立ち上がり時にハイレベルに対応する基準電圧(３．３Ｖ)以上に上昇するものの、その上昇はわずかであって、約３．５Ｖ程度にまでしか上昇せず、その後減衰して、ハイレベルに対応する基準電圧(３．３Ｖ)で安定する。従って、立ち上がり時にレシーバ１０３の入力電圧が４．５Ｖ程度まで上昇していた従来に比して、オーバーシュートが大幅に低減されていることがわかる。
【００６０】
同様に、ドライバ２の出力電圧が、ハイレベルに対応する基準電圧(３．３Ｖ)からローレベルに対応する基準電圧(０Ｖ)へと立ち下がると、レシーバ３の入力電圧が立ち下がり、０Ｖ以下に下降するが、−０．２Ｖ程度までしか下降せず、その後減衰して０Ｖで安定する。従って、立ち下がり時にレシーバ１０３の入力電圧が−１．２Ｖ程度まで下降していた従来に比して、アンダーシュートが大幅に低減されていることがわかる。
【００６１】
なお、上記の実施形態では、遅延回路２０が三段のインバータ２１、２２、２３を有し、伝送路の終端５の電圧を反転させるとともに所定時間遅延させてスイッチ回路３０に出力しているが、本発明はこれに限らず、例えば図７に示すように、遅延回路２０の最前段のインバータ２１を、ＣＭＯＳインバータ１６と共用する構成としてもよい。
【００６２】
図８の符号５１に、本発明の他の実施形態の終端回路を示す。この終端回路５１は、遅延回路２０に代えて、プログラマブルディレイ回路５０が設けられた点で、図１の終端回路１１と異なる。
【００６３】
このプログラマブルディレイ回路５０は、その入力端子がＣＭＯＳインバータ１６の出力端子に、出力端子が第１、第２の次動スイッチ３２、３３の共通のゲート端子に、それぞれ接続されており、ＣＭＯＳインバータ１６の出力信号を、所定時間遅延させた後に第１、第２の次動スイッチ３２、３３の共通のゲート端子に出力する点では、図７に示した遅延回路２０と同様である。
【００６４】
しかしながら、プログラマブルディレイ回路５０はｎ個の制御端子４５1〜４５nを有しており、これらの制御端子４５1〜４５nに入力される制御信号に応じて、遅延時間を任意に設定することができる。従って、二段のインバータ２１、２２で構成され、遅延時間が固定されていた図７の遅延回路２０と異なり、適当な遅延時間を容易に設定することができ、様々な長さの伝送路４に対応することができるという利点がある。
【００６５】
図９の符号６１に、本発明のその他の実施形態の終端回路の一例を示す。この終端回路６１は、第１の次動スイッチ３２として、並列接続されたｎ個のｐチャネルＭＯＳトランジスタ３２1〜３２nを設け、第２の次動スイッチ３３として、並列接続されたｎ個のｎチャネルＭＯＳトランジスタ３３1〜３３nを設けた点と、プログラマブルインピーダンス制御回路６０を新たに設けた点とで、図１の終端回路１１と異なる。
【００６６】
プログラマブルインピーダンス制御回路６０は、１個の入力端子と、２ｎ個の出力端子と、ｎ個の制御端子６５1〜６５nとを有している。このプログラマブルインピーダンス制御回路６０は、制御端子６５1〜６５nから入力される制御信号によって所定個数の第１又は第２の次動スイッチ３２1〜３２n、３３1〜３３nを選択し、遅延回路２０で反転され、遅延されたＣＭＯＳインバータ１６の出力信号を、選択されたスイッチのゲート端子に出力して、所定個数のスイッチをオン状態にさせることができる。
【００６７】
例えば、第１の初動スイッチ３１と、第１の次動スイッチ３２とがともにオン状態になる場合には、第１の次動スイッチ３２1〜３２nのうち所定個数を選択して、選択された第１の次動スイッチをオン状態にすることができるので、制御信号に応じて、第１の初動スイッチ３１のオン抵抗と、第１の次動スイッチ３２のオン抵抗で構成される合成インピーダンスを調整することができる。
【００６８】
従って、ドライバ２のドライブ能力に応じて、適当な合成インピーダンスを容易に設定することができる。以上は第１の初動スイッチ３１と第１の次動スイッチ３２とがともにオン状態にある場合について説明したが、第２の初動スイッチ３４と第２の次動スイッチ３３とがともにオン状態にある場合でも同様である。
【００６９】
なお、上述の実施形態では、ｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３の前段にＣＭＯＳインバータ１６を配置しており、ＣＭＯＳインバータ１６の出力信号でｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３のオン状態、オフ状態を切り換えることができるようにされているが、本発明はこれに限らず、伝送路の終端５の電圧レベルに応じてｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３のオン状態、オフ状態を切り換えることが可能な構成にされていればよい。
【００７０】
また、上述の実施形態では、第１の初動スイッチ３１と第１の次動スイッチ３２をｐチャネルＭＯＳトランジスタで構成し、第２の初動スイッチ３４と第２の次動スイッチ３３をｎチャネルＭＯＳトランジスタで構成しているが、第１、第２の初動スイッチ３１、３４が、伝送路の終端５の電圧に応じて動作し、定常状態では互いに逆相の動作をし、かつ第１、第２の次動スイッチ３２、３３が伝送路の終端５の電圧と逆相の電圧に応じて動作し、互いに逆相の動作をするように構成されていれば、他の構成としていてもよい。
【００７１】
【発明の効果】
電圧レベルの切換時に生じていた、オーバーシュートやアンダーシュートを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の伝送回路を説明する第１の回路図
【図２】本発明の終端回路のインピーダンスが変化する状態を説明する第１の図
【図３】本発明の終端回路のインピーダンスが変化する状態を説明する第２の図
【図４】本発明の終端回路のインピーダンスが変化する状態を説明する第３の図
【図５】本発明の終端回路のインピーダンスが変化する状態を説明する第４の図
【図６】本発明の伝送回路における、ドライバの出力電圧とレシーバの入力電圧の電圧波形図
【図７】本発明の一実施形態の伝送回路を説明する第２の回路図
【図８】本発明の他の実施形態の終端回路を説明する回路図
【図９】本発明のその他の実施形態の終端回路を説明する回路図
【図１０】従来の伝送回路を説明する回路図
【図１１】従来の伝送回路における、ドライバの出力電圧とレシーバの入力電圧の電圧波形図
【符号の説明】
１１……終端回路 １２……ｐチャネルＭＯＳトランジスタ １３……ｎチャネルＭＯＳトランジスタ １６……ＣＭＯＳインバータ ２０……遅延回路 ３０……スイッチ回路 ３１……第１の初動スイッチ ３２……第１の次動スイッチ ３３……第２の次動スイッチ ３４……第２の初動スイッチ ４０……終端切換回路 ４１……補助切換回路
【発明の属する技術分野】
本発明は、終端回路に係り、特に、伝送路を用いて信号を伝送する際に、伝送路の終端での反射を防止する終端回路に関する。
【０００２】
【従来の技術】
一般に、伝送路を介してディジタル信号の送受信を行う際には、伝送路のインピーダンスが受信側の入力インピータンスと一致していないと、伝送路の終端で信号が反射し、波形歪みが生じる。そこで、伝送路のインピーダンスに等しい抵抗値を有する抵抗を伝送路の終端と接地電位との間に接続している。これにより、伝送路の終端での反射が防止され、波形歪みのないディジタル信号の送受信が可能になる。
【０００３】
しかしながら、伝送路終端と接地電位との間に抵抗を接続した場合には、伝送路にハイレベルの信号が出力されているときに、抵抗を介して接地電位へと電流が流れてしまい、消費電力のロスが大きくなってしまうという問題があった。
【０００４】
その対策として、抵抗に代えてＭＯＳＦＥＴを用いた終端回路が提案されている。
図１０の符号１０１に、従来のディジタル伝送回路の一例を示す。このディジタル伝送回路は、ドライバ１０２と、レシーバ１０３と、伝送路１０４とを有しており、ドライバ１０２から出力された信号電圧は、伝送路１０４を介してレシーバ１０３に受信されるように構成されている。
【０００５】
この伝送回路１０１には、終端回路１１１が設けられている。終端回路１１１は、ＣＭＯＳインバータ１１６，１１７を有している。
ＣＭＯＳインバータ１１６は、ｐチャネルＭＯＳトランジスタ１１４とｎチャネルＭＯＳトランジスタ１１５とからなり、その入力端子が伝送路の終端１０５に接続されており、伝送路の終端１０５の信号電圧のレベルに応じた信号を出力端子から出力する。
【０００６】
ＣＭＯＳインバータ１１７は、ｐチャネルＭＯＳトランジスタ１１２、ｎチャネルＭＯＳトランジスタ１１３からなり、ｐチャネルＭＯＳトランジスタ１１２が電源電圧Ｖcc側に、ｎチャネルＭＯＳトランジスタ１１３が接地電位側に、それぞれ配置され、出力端子が伝送路の終端１０５に接続されており、ＣＭＯＳインバータ１１６の出力信号がハイレベルのときには、伝送路の終端１０５をｎチャネルＭＯＳトランジスタ１１３を介して接地電位に接続し、出力信号がローレベルのときには、伝送路の終端１０５をｐチャネルＭＯＳトランジスタ１１２を介して電源電圧Ｖccに接続する。
【０００７】
上記回路１０１で、ドライバ１０２の出力がローレベルで一定の状態では、ＣＭＯＳインバータ１１６の出力はハイレベルであり、伝送路の終端１０５は、ｎチャネルＭＯＳトランジスタ１１３を介して接地電位に接続された状態にある。
【０００８】
この状態から、ドライバ１０２が出力信号をローレベルからハイレベルに立ち上げると、伝送路１０４における遅延時間の経過後、伝送路の終端１０５の電圧がローレベルから立ち上がる。伝送路の終端１０５の電位がハイレベルのしきい値を超えると、これに対応してＣＭＯＳインバータ１１６の出力信号がハイレベルからローレベルに切り換わり、伝送路１０４の終端１０５はｐチャネルＭＯＳトランジスタ１１２を介して電源電圧Ｖccに接続され、伝送路の終端１０５の電位は電源電圧Ｖccによって引き上げられる。
【０００９】
このとき、電源電圧ＶccからｐチャネルＭＯＳトランジスタ１１２を介して伝送路の終端１０５へと一時的に電流が流れるが、伝送路の終端１０５の電位がハイレベルに達すると、それ以降は流れなくなる。
【００１０】
伝送路の終端１０５の電位がハイレベルで安定している状態では、伝送路の終端１０５は、ｐチャネルＭＯＳトランジスタ１１２を介して電源電圧Ｖccに接続された状態にある。
【００１１】
その後、ドライバ１０２が出力信号をハイレベルからローレベルに立ち下げると、上述の動作と逆の動作がなされる。すなわち、ＣＭＯＳインバータ１１６の出力信号がローレベルからハイレベルに切り換わり、伝送路１０４の終端１０５はｎチャネルＭＯＳトランジスタ１１３を介して接地電位に接続され、伝送路の終端１０５の電位が引き下げられる。この引き下げの際に、伝送路の終端１０５からｎチャネルＭＯＳトランジスタ１１３を介して接地電位側に電流が流れるが、伝送路の終端１０５の電位がローレベルに達すると、それ以降電流はほとんど流れなくなる。
【００１２】
このように、上述した終端回路１１１では、伝送路の終端１０５の電位がハイレベルのときには終端１０５を電源電圧Ｖccに終端させ、ローレベルのときには終端１０５を接地電位に終端させる。論理レベルの切り換え時には、上述したように伝送路の終端１０５に電流がわずかに流れるが、伝送路の終端１０５の論理レベルが一定であるときには電流は流れないので、伝送路終端に抵抗を常時接続した場合に比して、消費電力のロスを大きく低減することができる。
【００１３】
また、電源電圧Ｖcc側のｐチャネルＭＯＳトランジスタ１１２のオン抵抗と、接地電位側のｎチャネルＭＯＳトランジスタ１１３のオン抵抗とは、ともに伝送路１０４のラインインピーダンスとマッチングするように予め設定されているので、伝送路の終端１０５での反射はなく、波形歪みが生じない。
【００１４】
しかしながら、上記の終端回路１１１においては、論理レベルが切り換わるときに、レシーバ１０３の入力電圧に、大きなオーバーシュートやアンダーシュートが生じてしまうという問題が生じていた。
【００１５】
図１１の曲線(Ｘ)、(Ｙ)に、上記のドライバ１０２の出力電圧と、レシーバ１０３の入力電圧の電圧波形図をそれぞれ示す。
曲線(Ｘ)に示すように、ドライバ１０２の出力電圧がローレベルに対応する基準電圧(０Ｖ)から、ハイレベルに対応する基準電圧(３．３Ｖ)へと立ち上がると、レシーバ１０３の入力電圧もローレベルに対応する基準電圧(０Ｖ)からハイレベルへと立ち上がる。レシーバ１０３の入力電圧は曲線(Ｙ)に示すように立ち上がり時にハイレベルに対応する基準電圧(３．３Ｖ)以上に上昇して、ほぼ４．５Ｖまで達してしまい、大きなオーバーシュートが生じていることがわかる。
【００１６】
同様に、ドライバ１０２の出力電圧が、ハイレベルに対応する基準電圧(３．３Ｖ)からローレベルに対応する基準電圧(０Ｖ)へと立ち下がると、曲線(Ｙ)に示すようにレシーバ１０３の入力電圧が立ち下がり、ローレベルに対応する基準電圧(０Ｖ)以下に下降して、ほぼ−１．２Ｖまで達してしまい、大きなアンダーシュートが生じていることがわかる。
【００１７】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、伝送路の終端に生じていたオーバーシュートやアンダーシュートをなくすか、又は低減させ、伝送路を終端させることができる終端回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の終端回路は、第１の電圧レベル又は第２の電圧レベルに駆動される信号線と第１の電圧供給端子との間に接続された第１のスイッチ手段と、上記信号線と第２の電圧供給端子との間に接続された第２のスイッチ手段と、上記信号線が第１の電圧レベルにあるときに上記第１のスイッチ手段を導通状態とし、上記信号線が第２の電圧レベルにあるときに上記第２のスイッチ手段を導通状態とする第１の制御手段と、上記信号線と第１の電圧供給端子との間に接続された第３のスイッチ手段と、上記信号線と第２の電圧供給端子との間に接続された第４のスイッチ手段と、上記信号線が第１の電圧レベルから第２の電圧レベルに遷移する際に上記第３のスイッチ手段を一時的に導通状態とし、上記信号線が第２の電圧レベルから第１の電圧レベルに遷移する際に上記第４のスイッチ手段を一時的に導通状態とする第２の制御手段とを有する。
また、請求項２に記載の終端回路は、請求項１記載の終端回路であって、上記第１及び第２のスイッチ手段はそれぞれ第１及び第２のトランジスタで構成され、上記第１の制御手段は上記信号線の電圧レベルと逆相の信号を第１の遅延時間をもって上記第１及び第２のトランジスタの制御端子に供給し、上記第３のスイッチ手段は上記信号線と第１の電圧供給端子との間に直列に接続された第３及び第４のトランジスタを含み、上記第４のスイッチ手段は上記信号線と第２の電圧供給端子との間に直列接続された第５及び第６のトランジスタを含み、上記第４及び第６のトランジスタの制御端子は上記信号線に接続され、上記第２の制御手段は上記信号線と逆相の信号を第２の遅延時間をもって上記第３及び第５のトランジスタの制御端子に供給する。
更に、請求項３に記載の終端回路は、請求項２に記載の終端回路であって、上記第１の制御手段は第１のインバータで構成され、上記第２の制御手段は直列に接続された第２、第３及び第４のインバータで構成される。
【００１９】
本発明の終端回路は、第３のスイッチ手段、第４のスイッチ手段及び第２の制御手段で構成される補助切換回路を備えており、電圧レベルの切り換え時には、第１のスイッチ手段、第２のスイッチ手段及び第１の制御手段で構成される終端切換回路が伝送路（信号線）の終端を切換え後の電圧レベルに対応する電圧源に接続する前に、補助切換回路が伝送路の終端を、切換え前の電圧レベルに対応する電圧源に所定時間接続する。これにより、終端回路のインピーダンスを一時的に低下させることができ、電圧レベルの切換え時に従来生じていた伝送路終端でのオーバーシュートやアンダーシュートを防止することができる。
【００２０】
第４、第６のトランジスタ（第１、第２の初動スイッチ）と、第３、第５のトランジスタ（第１、第２の次動スイッチ）のうち、第１、第２の初動スイッチは、伝送路終端の電圧レベルに応じて状態を切り換えるが、第１、第２の次動スイッチは、第２の制御手段の出力に応じて状態を切り換えるようにされている。
【００２１】
第２の制御手段に、伝送路の終端の電圧レベルが入力されると、第２の遅延時間だけ遅延された後にその反転信号が出力されるので、伝送路の電圧レベルが切り換わると、第１、第２の初動スイッチの状態が切り換わっても、第１、第２の次動スイッチの状態は切り換え前の状態を保持しており、第２の遅延時間が経過した後に、第１、第２の次動スイッチは切り換え後の状態に切り換わる。
【００２２】
このように、第２の制御手段により、第１、第２の次動スイッチの状態の切換えを、第１、第２の初動スイッチの状態の切り換えより遅らせることにより、定常状態では同時にオン状態にならない第１の初動スイッチと第１の次動スイッチとを共にオン状態にさせたり、第２の初動スイッチと第２の次動スイッチとを共にオン状態にさせることができ、伝送路の終端を、切り換え前の電圧レベルに対応する電圧源と一時的に接続することができる。
【００２３】
こうして伝送路の終端を、切換え前の電圧レベルに対応する電圧源に所定時間接続することにより、終端回路のインピーダンスを一時的に所定抵抗値より低下させることができるので、伝送路終端でのオーバーシュート又はアンダーシュートを防止することができる。
【００２４】
【発明の実施の形態】
以下で図面を参照し、本発明の実施形態について説明する。図１の符号１に、本実施形態のディジタル信号伝送回路の一例を示す。このディジタル伝送回路１は、ドライバ２と、レシーバ３と、伝送路４とを有しており、ドライバ２から送信されたディジタル信号が、伝送路４を介してレシーバ３に受信される。
【００２５】
この伝送回路１には、終端回路１１が設けられている。この終端回路１１は、終端切換回路４０と補助切換回路４１とを有している。
終端切換回路４０は、ＣＭＯＳインバータ１６，１７を有している。このうちＣＭＯＳインバータ１６は、ｐチャンネルＭＯＳトランジスタ１４とｎチャンネルＭＯＳトランジスタ１５とからなり、その入力端子が伝送路の終端５に接続されており、伝送路の終端５の電圧レベルを反転させて出力端子から出力する。
【００２６】
ＣＭＯＳインバータ１７は、ｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３からなり、ｐチャネルＭＯＳトランジスタ１２が電源電圧Ｖcc側に、ｎチャネルＭＯＳトランジスタ１３が接地電位側に、それぞれ配置されている。
【００２７】
ＣＭＯＳインバータ１７の入力端子はＣＭＯＳインバータ１６の出力に接続され、ＣＭＯＳインバータ１７の出力端子は伝送路の終端５に接続されており、ＣＭＯＳインバータ１６の出力信号がハイレベルのときには、ｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３がそれぞれオフ状態、オン状態になり、伝送路の終端５を、ｎチャネルＭＯＳトランジスタ１３を介して接地電位に接続し、他方、出力信号がローレベルのときには、ｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３がそれぞれオン状態、オフ状態になり、伝送路の終端５を、ｐチャネルＭＯＳトランジスタ１２を介して電源電圧Ｖccに接続する。
【００２８】
補助切換回路４１は、遅延回路２０と、スイッチ回路３０とを有している。
遅延回路２０は、三段のインバータ２１、２２、２３で構成され、その入力が伝送路の終端５に接続されており、伝送路の終端５の電圧レベルを反転させて所定時間遅延した後に、スイッチ回路３０に出力する。
【００２９】
スイッチ回路３０は、第１、第２の初動スイッチ３１、３４と、第１、第２の次動スイッチ３２、３３とを有している。このうち、第１の初動スイッチ３１と、第１の次動スイッチ３２とは、ともにｐチャネルＭＯＳトランジスタで構成され、 第２の初動スイッチ３２と、第２の次動スイッチ３３とは、ともにｎチャネルＭＯＳトランジスタで構成されている。
【００３０】
第１、第２の初動スイッチ３１、３４と、第１、第２の次動スイッチ３２、３３とは、それぞれ直列接続され、直列接続回路を構成している。
第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路の一端と、第２の初動スイッチ３４及び第２の次動スイッチ３３の直列接続回路の一端とは、電源電圧Ｖcc、接地電位にそれぞれ接続されており、第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路の他端と、第２の初動スイッチ３４及び第２の次動スイッチ３３の直列接続回路の他端とは、ともに伝送路の終端５に接続されている。
【００３１】
第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路では、電源電圧Ｖcc側に第１の初動スイッチ３１が接続され、終端５側に第１の次動スイッチ３２が配置されている。他方、第２の初動スイッチ３４及び第２の次動スイッチ３３の直列接続回路においては、接地電位側に第２の初動スイッチ３４が接続され、終端５側に第２の次動スイッチ３３が配置されている。
【００３２】
第１、第２の初動スイッチ３１、３４のゲート端子は、伝送路の終端５に接続され、伝送路の終端５の電圧が入力される。他方、第１、第２の次動スイッチ３２、３３の各ゲート端子は、遅延回路２０の出力端子に接続されており、遅延回路２０で反転された伝送路の終端５の電圧が入力される。
【００３３】
上述のスイッチ回路３０では、伝送路の終端５の電圧レベルがローレベルで安定した状態(以下でローレベルの定常状態と称する。)では、第１、第２の初動スイッチ３１、３４のゲート端子にはローレベルが入力され、第１、第２の次動スイッチ３２、３３のゲート端子にはハイレベルが入力されるので、それぞれがｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタからなる第１、第２の初動トランジスタ３１、３４は、それぞれオン状態、オフ状態になり、それぞれがｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタからなる第１、第２の次動トランジスタ３２、３３は、それぞれオフ状態、オン状態になる。
【００３４】
こうして第１の初動スイッチ３１と第１の次動スイッチ３２とがそれぞれオン状態、オフ状態になり、第２の初動スイッチ３４と第２の次動スイッチ３３とはそれぞれオフ状態、オン状態になることにより、ローレベルの定常状態において、伝送路の終端５は、第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路を介して電源電圧Ｖccに接続されておらず、また第２の初動スイッチ３４及び第２の次動スイッチ３３の直列接続回路を介して接地電位にも接続されない。
【００３５】
以上と同様に、伝送路の終端５の電圧レベルがハイレベルで安定した状態(以下でハイレベルの定常状態と称する。)では、第１の初動スイッチ３１と第１の次動スイッチ３２とはそれぞれオフ状態、オン状態になり、第２の初動スイッチ３４と第２の次動スイッチ３３とはそれぞれオン状態、オフ状態になるので、伝送路の終端５は、第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路を介して電源電圧Ｖccには接続されず、また第２の初動スイッチ３４及び第２の次動スイッチ３３の直列接続回路を介して接地電位にも接続されない。
【００３６】
上述したように、第１の初動スイッチ３１と第１の次動スイッチ３２とは同じｐチャネルＭＯＳトランジスタで構成され、第１の初動スイッチ３１、第１の次動スイッチ３２の各ゲート端子には互いに逆論理レベルの電圧が入力されるので、定常状態で第１の初動スイッチ３１と第１の次動スイッチ３２とがともにオン状態になることはない。同様に、第２の初動スイッチ３４、第２の次動スイッチ３３はともに同じｎチャネルＭＯＳトランジスタで構成され、第２の初動スイッチ３４、第２の次動スイッチ３３の各ゲート端子には互いに逆論理レベルの電圧が入力されているので、定常状態で第２の初動スイッチ３４と第２の次動スイッチ３３とがともにオン状態になることはない。
【００３７】
従って、ローレベル、ハイレベルのいずれの定常状態においても、伝送路の終端５は、第１の初動スイッチ３１及び第１の次動スイッチ３２の直列接続回路を介して電源電圧Ｖccにも接続されず、第２の初動スイッチ３４、第２の次動スイッチ３３の直列接続回路を介して接地電位にも接続されない。
【００３８】
上述した構成の伝送回路１においては、ドライバ２の出力がローレベルで一定であるローレベルの定常状態では、上述したように、第１、第２の初動スイッチ３１、３４は、それぞれオン状態、オフ状態であり、第１、第２の次動スイッチ３２、３３は、それぞれオフ状態、オン状態になっており、かつｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３はそれぞれオフ状態、オン状態になっている。
【００３９】
従って、伝送路の終端５はｎチャネルＭＯＳトランジスタ１３を介して、ｎチャネルＭＯＳトランジスタ１３のオン抵抗の抵抗値Ｒ13で接地電位に接続されており、その等価回路は図２に示すようになっている。
【００４０】
かかるローレベルの定常状態から、ドライバ２がローレベルの出力をハイレベルに立ち上げると、伝送路４における遅延時間が経過した後に、伝送路の終端５の電圧レベルがローレベルからハイレベルへと立ち上がる。これにより、ローレベルの定常状態でそれぞれオン状態、オフ状態にあった第１、第２の初動スイッチ３１、３４は、それぞれオフ状態、オン状態に切り換わる。
【００４１】
第１、第２の初動スイッチ３１、３４の状態が切り換わった時点では、第１、第２の次動スイッチ３２、３３はそれぞれオフ状態、オン状態を保持しているので、第１の初動スイッチ３１と、第１の次動スイッチ３２とはともにオフ状態になり、第２の初動スイッチ３４と第２の次動スイッチ３３とは、ともにオン状態になる。
【００４２】
こうして第２の初動スイッチ３４と第２の次動スイッチ３３とがともにオン状態になることにより、伝送路の終端５は、第２の次動スイッチ３３及び第２の初動スイッチ３４との直列接続回路を介して接地電位に接続される。これにより伝送路の終端５の電位はさらに接地電位側へ引き下げられ、伝送路の終端５はｎチャネルＭＯＳトランジスタ１３を介して、ｎチャネルＭＯＳトランジスタ１３のオン抵抗の抵抗値Ｒ13で接地電位に接続されるとともに、第２の次動スイッチ３３、第２の初動スイッチ３４を介して、各スイッチ３３、３４のオン抵抗の抵抗値Ｒ33、Ｒ34の和(Ｒ33＋Ｒ34)で接地電位に接続されるので、その等価回路は図３に示すようになる。
【００４３】
この状態では、ｎチャネルＭＯＳトランジスタ１２のオン抵抗Ｒ12と、直列接続されたスイッチ３３、３４のオン抵抗(Ｒ33＋Ｒ34)とが並列接続されるため、終端回路１１のインピーダンスは、伝送路の終端５の電圧レベルがローレベルで安定しているときのインピーダンスＲ13より低下する。このように終端回路１１のインピーダンスが低下することにより、立ち上げ時に生じていたオーバーシュートが低減される。
【００４４】
ハイレベルに立ち上がった終端５の電圧は、ＣＭＯＳインバータ１６にも入力され、ＣＭＯＳインバータ１６で反転された後にＣＭＯＳインバータ１７へと出力される。ＣＭＯＳインバータ１６の出力信号がハイレベルからローレベルへと切り換わると、切り換わった後のローレベルがｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３の共通のゲート端子に出力される。
【００４５】
これにより、伝送路の終端５の電圧がローレベルである定常状態ではそれぞれオフ状態、オン状態にあったｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３は、ＣＭＯＳインバータ１６の動作時間だけ遅れてそれぞれオン状態、オフ状態に切り換わり、伝送路の終端５は、接地電位から切断されるとともに、ｐチャネルＭＯＳトランジスタ１２を介して電源電圧Ｖccに接続される。
【００４６】
この時点で、伝送路の終端５は、ｐチャネルＭＯＳトランジスタ１２を介して、ｐチャネルＭＯＳトランジスタ１２のオン抵抗の抵抗値Ｒ12で電源電圧Ｖccに接続されるとともに、第２の次動スイッチ３３及び第２の初動スイッチ３４を介して、各スイッチ３３、３４のオン抵抗の抵抗値Ｒ33、Ｒ34の和(Ｒ33＋Ｒ34)で接地電位に接続され、その等価回路は図４に示すようになる。
【００４７】
ハイレベルに立ち上がった終端５の電圧は遅延回路２０にも入力される。遅延回路２０は、ハイレベルに切り換わった伝送路の終端５の電圧をローレベルに反転させ、そのローレベルを所定時間遅延し、ＣＭＯＳインバータ１６の出力がローレベルに切り換わった後に第１、第２の次動スイッチ３２、３３のゲート端子へ出力する。
【００４８】
遅延回路２０からローレベルが出力されると、第１、第２の次動スイッチ３２、３３はそれぞれオン状態、オフ状態に切り換わり、第２の次動スイッチ３３、第２の初動スイッチ３４を介して接地電位に接続されていた伝送路の終端５は、接地電位から切り離され、ハイレベルの定常状態に移行する。伝送路の終端５の電圧がハイレベルである定常状態における等価回路を図５に示す。その後は各スイッチ３１〜３４と、ｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタ１２、１３は、伝送路の終端５の電圧レベルが再びローレベルに切り換わるまで、ハイレベルの定常状態を保持する。
【００４９】
以上説明したように、本実施形態の終端回路１１では、ドライバ２が出力をローレベルからハイレベルへ立ち上げるときには、遅延回路２０で、第１、第２の次動スイッチ３２、３３のオン／オフ状態の切換を、第１、第２の初動スイッチ３１、３４のオン／オフ状態の切換より遅らせることにより、第２の次動スイッチ３３と、第２の初動スイッチ３４とをともにオン状態にさせ、スイッチ３３、３４を介して伝送路終端５を一時的に接地電位に接続することができるので、終端回路１１のインピーダンスを一時的に低下させ、オーバーシュートを低減することができる。
【００５０】
以上まではドライバ２の出力をローレベルからハイレベルに立ち上げた場合について説明したが、出力をハイレベルからローレベルに立ち下げる場合には、以上と逆方向の動作が行われる。
【００５１】
ハイレベルの定常状態では、上述したように第１の初動スイッチ３１と、第１の次動スイッチ３２とはそれぞれオフ状態、オン状態にあり、第２の次動スイッチ３３と、第２の初動スイッチ３４とはそれぞれオフ状態、オン状態にあり、かつｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３がそれぞれオン状態、オフ状態にあり、伝送路の終端５はｐチャネルＭＯＳトランジスタ１２を介して電源電圧Ｖccに接続された状態にある。
【００５２】
この状態から、ドライバ２が出力をローレベルへ切り換えると、伝送路の終端５の電圧レベルがローレベルに切り換わり、第１、第２の初動スイッチ３１、３４はそれぞれオン状態、オフ状態に切り換わる。
【００５３】
第１、第２の初動スイッチ３１、３４の状態が切り換わった時点では、遅延回路２０の出力はまだローレベルを保持しているので、第１、第２の次動スイッチ３２、３３はそれぞれオン状態、オフ状態を保持している。従って、第１の初動スイッチ３１と、第１の次動スイッチ３２とはともにオン状態になり、第２の初動スイッチ３４と第２の次動スイッチ３３とは、ともにオフ状態になる。
【００５４】
こうして第１の初動スイッチ３１と第１の次動スイッチ３２とがともにオン状態になることにより、伝送路の終端５は、第１の次動スイッチ３２及び第１の初動スイッチ３１との直列接続回路を介して電源電圧Ｖccに接続され、伝送路の終端５の電位は電源電圧Ｖcc側へ引き上げられる。
【００５５】
従って、終端回路１１のインピーダンスが、ハイレベルで安定した状態におけるインピーダンスより低下するので、ハイレベルからローレベルへの切り換え時に生じていたアンダーシュートを低減することができる。
【００５６】
伝送路の終端５の電圧は、ＣＭＯＳインバータ１６にも入力されており、伝送路の終端５の電圧がハイレベルからローレベルへ切り換わった後に、ＣＭＯＳインバータ１６の出力がローレベルからハイレベルへと切り換わり、ハイレベルの定常状態ではそれぞれオン状態、オフ状態にあったｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３は、それぞれオフ状態、オン状態に切り換わり、電源電圧Ｖccから切断されるとともに、ｎチャネルＭＯＳトランジスタ１３を介して接地電位に接続される。
【００５７】
ＣＭＯＳインバータの出力がハイレベルからローレベルに切り換わった後に、遅延回路２０の出力がハイレベルに反転すると、第１、第２の次動スイッチ３２、３３はそれぞれオフ状態、オン状態に切り換わり、第１の初動スイッチ３１、第１の次動スイッチ３２を介して電源電圧Ｖccに接続されていた伝送路の終端５は、電源電圧Ｖccから切り離され、ｎチャネルＭＯＳトランジスタ１３を介して接地電位に接続された状態、すなわちローレベルの定常状態になる。
【００５８】
図６に、上記伝送回路１の各部における電圧波形図を示す。図６において曲線(Ａ)はドライバ２の出力電圧を示し、曲線(Ｂ)はレシーバ３の入力電圧を示している。
【００５９】
曲線(Ａ)に示すようにドライバ２の出力電圧が、ローレベルに対応する基準電圧(０Ｖ)から、ハイレベルに対応する基準電圧(３．３Ｖ)へと立ち上がると、レシーバ３の入力電圧もローレベルに対応する基準電圧(０Ｖ)からハイレベルへと立ち上がる。レシーバ３の入力電圧は曲線(Ｂ)に示すように立ち上がり時にハイレベルに対応する基準電圧(３．３Ｖ)以上に上昇するものの、その上昇はわずかであって、約３．５Ｖ程度にまでしか上昇せず、その後減衰して、ハイレベルに対応する基準電圧(３．３Ｖ)で安定する。従って、立ち上がり時にレシーバ１０３の入力電圧が４．５Ｖ程度まで上昇していた従来に比して、オーバーシュートが大幅に低減されていることがわかる。
【００６０】
同様に、ドライバ２の出力電圧が、ハイレベルに対応する基準電圧(３．３Ｖ)からローレベルに対応する基準電圧(０Ｖ)へと立ち下がると、レシーバ３の入力電圧が立ち下がり、０Ｖ以下に下降するが、−０．２Ｖ程度までしか下降せず、その後減衰して０Ｖで安定する。従って、立ち下がり時にレシーバ１０３の入力電圧が−１．２Ｖ程度まで下降していた従来に比して、アンダーシュートが大幅に低減されていることがわかる。
【００６１】
なお、上記の実施形態では、遅延回路２０が三段のインバータ２１、２２、２３を有し、伝送路の終端５の電圧を反転させるとともに所定時間遅延させてスイッチ回路３０に出力しているが、本発明はこれに限らず、例えば図７に示すように、遅延回路２０の最前段のインバータ２１を、ＣＭＯＳインバータ１６と共用する構成としてもよい。
【００６２】
図８の符号５１に、本発明の他の実施形態の終端回路を示す。この終端回路５１は、遅延回路２０に代えて、プログラマブルディレイ回路５０が設けられた点で、図１の終端回路１１と異なる。
【００６３】
このプログラマブルディレイ回路５０は、その入力端子がＣＭＯＳインバータ１６の出力端子に、出力端子が第１、第２の次動スイッチ３２、３３の共通のゲート端子に、それぞれ接続されており、ＣＭＯＳインバータ１６の出力信号を、所定時間遅延させた後に第１、第２の次動スイッチ３２、３３の共通のゲート端子に出力する点では、図７に示した遅延回路２０と同様である。
【００６４】
しかしながら、プログラマブルディレイ回路５０はｎ個の制御端子４５1〜４５nを有しており、これらの制御端子４５1〜４５nに入力される制御信号に応じて、遅延時間を任意に設定することができる。従って、二段のインバータ２１、２２で構成され、遅延時間が固定されていた図７の遅延回路２０と異なり、適当な遅延時間を容易に設定することができ、様々な長さの伝送路４に対応することができるという利点がある。
【００６５】
図９の符号６１に、本発明のその他の実施形態の終端回路の一例を示す。この終端回路６１は、第１の次動スイッチ３２として、並列接続されたｎ個のｐチャネルＭＯＳトランジスタ３２1〜３２nを設け、第２の次動スイッチ３３として、並列接続されたｎ個のｎチャネルＭＯＳトランジスタ３３1〜３３nを設けた点と、プログラマブルインピーダンス制御回路６０を新たに設けた点とで、図１の終端回路１１と異なる。
【００６６】
プログラマブルインピーダンス制御回路６０は、１個の入力端子と、２ｎ個の出力端子と、ｎ個の制御端子６５1〜６５nとを有している。このプログラマブルインピーダンス制御回路６０は、制御端子６５1〜６５nから入力される制御信号によって所定個数の第１又は第２の次動スイッチ３２1〜３２n、３３1〜３３nを選択し、遅延回路２０で反転され、遅延されたＣＭＯＳインバータ１６の出力信号を、選択されたスイッチのゲート端子に出力して、所定個数のスイッチをオン状態にさせることができる。
【００６７】
例えば、第１の初動スイッチ３１と、第１の次動スイッチ３２とがともにオン状態になる場合には、第１の次動スイッチ３２1〜３２nのうち所定個数を選択して、選択された第１の次動スイッチをオン状態にすることができるので、制御信号に応じて、第１の初動スイッチ３１のオン抵抗と、第１の次動スイッチ３２のオン抵抗で構成される合成インピーダンスを調整することができる。
【００６８】
従って、ドライバ２のドライブ能力に応じて、適当な合成インピーダンスを容易に設定することができる。以上は第１の初動スイッチ３１と第１の次動スイッチ３２とがともにオン状態にある場合について説明したが、第２の初動スイッチ３４と第２の次動スイッチ３３とがともにオン状態にある場合でも同様である。
【００６９】
なお、上述の実施形態では、ｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３の前段にＣＭＯＳインバータ１６を配置しており、ＣＭＯＳインバータ１６の出力信号でｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３のオン状態、オフ状態を切り換えることができるようにされているが、本発明はこれに限らず、伝送路の終端５の電圧レベルに応じてｐチャネルＭＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ１３のオン状態、オフ状態を切り換えることが可能な構成にされていればよい。
【００７０】
また、上述の実施形態では、第１の初動スイッチ３１と第１の次動スイッチ３２をｐチャネルＭＯＳトランジスタで構成し、第２の初動スイッチ３４と第２の次動スイッチ３３をｎチャネルＭＯＳトランジスタで構成しているが、第１、第２の初動スイッチ３１、３４が、伝送路の終端５の電圧に応じて動作し、定常状態では互いに逆相の動作をし、かつ第１、第２の次動スイッチ３２、３３が伝送路の終端５の電圧と逆相の電圧に応じて動作し、互いに逆相の動作をするように構成されていれば、他の構成としていてもよい。
【００７１】
【発明の効果】
電圧レベルの切換時に生じていた、オーバーシュートやアンダーシュートを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の伝送回路を説明する第１の回路図
【図２】本発明の終端回路のインピーダンスが変化する状態を説明する第１の図
【図３】本発明の終端回路のインピーダンスが変化する状態を説明する第２の図
【図４】本発明の終端回路のインピーダンスが変化する状態を説明する第３の図
【図５】本発明の終端回路のインピーダンスが変化する状態を説明する第４の図
【図６】本発明の伝送回路における、ドライバの出力電圧とレシーバの入力電圧の電圧波形図
【図７】本発明の一実施形態の伝送回路を説明する第２の回路図
【図８】本発明の他の実施形態の終端回路を説明する回路図
【図９】本発明のその他の実施形態の終端回路を説明する回路図
【図１０】従来の伝送回路を説明する回路図
【図１１】従来の伝送回路における、ドライバの出力電圧とレシーバの入力電圧の電圧波形図
【符号の説明】
１１……終端回路 １２……ｐチャネルＭＯＳトランジスタ １３……ｎチャネルＭＯＳトランジスタ １６……ＣＭＯＳインバータ ２０……遅延回路 ３０……スイッチ回路 ３１……第１の初動スイッチ ３２……第１の次動スイッチ ３３……第２の次動スイッチ ３４……第２の初動スイッチ ４０……終端切換回路 ４１……補助切換回路
Claims (3)
- 第１の電圧レベル又は第２の電圧レベルに駆動される信号線と第１の電圧供給端子との間に接続された第１のスイッチ手段と、
上記信号線と第２の電圧供給端子との間に接続された第２のスイッチ手段と、
上記信号線が第１の電圧レベルにあるときに上記第１のスイッチ手段を導通状態とし、
上記信号線が第２の電圧レベルにあるときに上記第２のスイッチ手段を導通状態とする第１の制御手段と、
上記信号線と第１の電圧供給端子との間に接続された第３のスイッチ手段と、
上記信号線と第２の電圧供給端子との間に接続された第４のスイッチ手段と、
上記信号線が第１の電圧レベルから第２の電圧レベルに遷移する際に上記第３のスイッチ手段を一時的に導通状態とし、上記信号線が第２の電圧レベルから第１の電圧レベルに遷移する際に上記第４のスイッチ手段を一時的に導通状態とする第２の制御手段と、
を有する終端回路。 - 上記第１及び第２のスイッチ手段はそれぞれ第１及び第２のトランジスタで構成され、上記第１の制御手段は上記信号線の電圧レベルと逆相の信号を第１の遅延時間をもって上記第１及び第２のトランジスタの制御端子に供給し、上記第３のスイッチ手段は上記信号線と第１の電圧供給端子との間に直列に接続された第３及び第４のトランジスタを含み、上記第４のスイッチ手段は上記信号線と第２の電圧供給端子との間に直列に接続された第５及び第６のトランジスタを含み、上記第４及び第６のトランジスタの制御端子は上記信号線に接続され、上記第２の制御手段は上記信号線と逆相の信号を第２の遅延時間をもって上記第３及び第５のトランジスタの制御端子に供給する請求項１に記載の終端回路。
- 上記第１の制御手段は第１のインバータで構成され、上記第２の制御手段は直列に接続された第２、第３及び第４のインバータで構成される請求項２に記載の終端回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30237099A JP4119062B2 (ja) | 1999-10-25 | 1999-10-25 | 終端回路 |
| US09/695,521 US6326803B1 (en) | 1999-10-25 | 2000-10-24 | Terminating circuit for a transmission line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30237099A JP4119062B2 (ja) | 1999-10-25 | 1999-10-25 | 終端回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001127805A JP2001127805A (ja) | 2001-05-11 |
| JP4119062B2 true JP4119062B2 (ja) | 2008-07-16 |
Family
ID=17908092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30237099A Expired - Fee Related JP4119062B2 (ja) | 1999-10-25 | 1999-10-25 | 終端回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6326803B1 (ja) |
| JP (1) | JP4119062B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW501020B (en) * | 2001-03-08 | 2002-09-01 | Via Tech Inc | Buffer device for eliminating ringback |
| US7519130B2 (en) * | 2005-01-18 | 2009-04-14 | International Business Machines Corporation | Front end interface for data receiver |
| US8396164B2 (en) | 2008-03-17 | 2013-03-12 | Denso Corporation | Receiving device including impedance control circuit and semiconductor device including impedance control circuit |
| JP4603069B2 (ja) | 2008-03-17 | 2010-12-22 | 株式会社日本自動車部品総合研究所 | 受信装置 |
| JP4482048B2 (ja) * | 2008-05-30 | 2010-06-16 | 株式会社日本自動車部品総合研究所 | 受信装置 |
| JP5394318B2 (ja) | 2010-05-20 | 2014-01-22 | 株式会社日本自動車部品総合研究所 | 差動通信装置 |
| DE102012208124B4 (de) | 2011-05-16 | 2016-11-24 | Denso Corporation | Ringing-Unterdrückungsschaltung |
| JP5932526B2 (ja) * | 2012-07-03 | 2016-06-08 | 株式会社日本自動車部品総合研究所 | 受信装置 |
| JP5778099B2 (ja) | 2012-08-24 | 2015-09-16 | 株式会社日本自動車部品総合研究所 | 受信回路 |
| DE112021007228T5 (de) * | 2021-03-08 | 2024-01-11 | Microchip Technology Incorporated | Selektiv kreuzgekoppelte wechselrichter und zugehörige vorrichtungen, systeme und verfahren |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073958B2 (ja) * | 1992-01-31 | 1995-01-18 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 終端回路 |
| JP3192937B2 (ja) * | 1995-08-31 | 2001-07-30 | 株式会社東芝 | バスホールド回路 |
| US5726583A (en) * | 1996-07-19 | 1998-03-10 | Kaplinsky; Cecil H. | Programmable dynamic line-termination circuit |
| US6275088B1 (en) * | 1997-09-30 | 2001-08-14 | Intel Corporation | Method and apparatus for dynamic impedance clamping of a digital signal delivered over a transmission line |
-
1999
- 1999-10-25 JP JP30237099A patent/JP4119062B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-24 US US09/695,521 patent/US6326803B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001127805A (ja) | 2001-05-11 |
| US6326803B1 (en) | 2001-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0788059B1 (en) | Driver circuit device | |
| EP0778999B1 (en) | High speed digital buffer, driver or level shifter circuit | |
| US20050168241A1 (en) | Level shifter | |
| US7391239B2 (en) | Bus driver circuit | |
| JP4119062B2 (ja) | 終端回路 | |
| JP3702159B2 (ja) | 半導体集積回路装置 | |
| EP1717955A1 (en) | Buffer circuit | |
| US6236237B1 (en) | Output buffer predriver with edge compensation | |
| US20060076987A1 (en) | Multi-threshold CMOS system having short-circuit current prevention circuit | |
| US20090289668A1 (en) | Output driver circuit for an integrated circuit | |
| CN108736863B (zh) | 一种输出驱动电路 | |
| JP2002208849A (ja) | 誘導性負荷駆動回路 | |
| US20040207450A1 (en) | Voltage level shifter and system mounting voltage level shifter therein | |
| KR100308208B1 (ko) | 반도체집적회로장치의입력회로 | |
| US7816969B2 (en) | Level shifter circuit | |
| JP2001111407A (ja) | 集積半導体回路 | |
| JP4774287B2 (ja) | 出力回路 | |
| KR20050000423A (ko) | 푸시풀 전력 증폭기용 엔드 스테이지 회로 및 그를 포함한ｄ급 증폭기와 푸시풀 증폭기의 엔드 스테이지 제어 방법 | |
| JP3499157B2 (ja) | クランプ回路及びそれを用いたインターフェース回路 | |
| JPH1198000A (ja) | 出力バッファ回路 | |
| EP0772865A1 (en) | Method for multiplexing video information | |
| KR100487500B1 (ko) | 반도체 장치의 버퍼회로 | |
| JP2003198358A (ja) | レベルシフト回路 | |
| KR102537932B1 (ko) | 출력 버퍼 회로 | |
| US10418998B1 (en) | Level shifter circuit and method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060830 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080411 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080422 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080424 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |