JP2001127805A - 終端回路 - Google Patents
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】
【課題】伝送路の終端の電圧レベルを切り換える際に生
じていたオーバーシュートやアンダーシュートを低減す
る。 【解決手段】本発明の終端回路１１は、終端切換回路４
０と、補助切換回路４１とを有している。伝送路４の終
端５の電圧レベルがローレベルからハイレベルに切り換
わると、終端切換回路４０は、ローレベルで接地電位に
接続されていた終端５を、ハイレベルに対応した電源電
圧Ｖccに接続するが、その接続が完了する前に、補助切
換回路４１が、終端５をローレベルに対応する接地電位
に一時的に接続することにより、終端回路１１のインピ
ーダンスが一時的に低下する。従って、電圧レベルの切
り換え時に従来生じていたオーバーシュートやアンダー
シュートを低減することができる。
じていたオーバーシュートやアンダーシュートを低減す
る。 【解決手段】本発明の終端回路１１は、終端切換回路４
０と、補助切換回路４１とを有している。伝送路４の終
端５の電圧レベルがローレベルからハイレベルに切り換
わると、終端切換回路４０は、ローレベルで接地電位に
接続されていた終端５を、ハイレベルに対応した電源電
圧Ｖccに接続するが、その接続が完了する前に、補助切
換回路４１が、終端５をローレベルに対応する接地電位
に一時的に接続することにより、終端回路１１のインピ
ーダンスが一時的に低下する。従って、電圧レベルの切
り換え時に従来生じていたオーバーシュートやアンダー
シュートを低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、終端回路に係り、
特に、伝送路を用いて信号を伝送する際に、伝送路の終
端での反射を防止する終端回路に関する。
特に、伝送路を用いて信号を伝送する際に、伝送路の終
端での反射を防止する終端回路に関する。
【０００２】
【従来の技術】一般に、伝送路を介してディジタル信号
の送受信を行う際には、伝送路のインピーダンスが受信
側の入力インピータンスと一致していないと、伝送路の
終端で信号が反射し、波形歪みが生じる。そこで、伝送
路のインピーダンスに等しい抵抗値を有する抵抗を伝送
路の終端と接地電位との間に接続している。これによ
り、伝送路の終端での反射が防止され、波形歪みのない
ディジタル信号の送受信が可能になる。
の送受信を行う際には、伝送路のインピーダンスが受信
側の入力インピータンスと一致していないと、伝送路の
終端で信号が反射し、波形歪みが生じる。そこで、伝送
路のインピーダンスに等しい抵抗値を有する抵抗を伝送
路の終端と接地電位との間に接続している。これによ
り、伝送路の終端での反射が防止され、波形歪みのない
ディジタル信号の送受信が可能になる。
【０００３】しかしながら、伝送路終端と接地電位との
間に抵抗を接続した場合には、伝送路にハイレベルの信
号が出力されているときに、抵抗を介して接地電位へと
電流が流れてしまい、消費電力のロスが大きくなってし
まうという問題があった。
間に抵抗を接続した場合には、伝送路にハイレベルの信
号が出力されているときに、抵抗を介して接地電位へと
電流が流れてしまい、消費電力のロスが大きくなってし
まうという問題があった。
【０００４】その対策として、抵抗に代えてＭＯＳＦＥ
Ｔを用いた終端回路が提案されている。図１０の符号１
０１に、従来のディジタル伝送回路の一例を示す。この
ディジタル伝送回路は、ドライバ１０２と、レシーバ１
０３と、伝送路１０４とを有しており、ドライバ１０２
から出力された信号電圧は、伝送路１０４を介してレシ
ーバ１０３に受信されるように構成されている。
Ｔを用いた終端回路が提案されている。図１０の符号１
０１に、従来のディジタル伝送回路の一例を示す。この
ディジタル伝送回路は、ドライバ１０２と、レシーバ１
０３と、伝送路１０４とを有しており、ドライバ１０２
から出力された信号電圧は、伝送路１０４を介してレシ
ーバ１０３に受信されるように構成されている。
【０００５】この伝送回路１０１には、終端回路１１１
が設けられている。終端回路１１１は、ＣＭＯＳインバ
ータ１１６，１１７を有している。ＣＭＯＳインバータ
１１６は、ｐチャネルＭＯＳトランジスタ１１４とｎチ
ャネルＭＯＳトランジスタ１１５とからなり、その入力
端子が伝送路の終端１０５に接続されており、伝送路の
終端１０５の信号電圧のレベルに応じた信号を出力端子
から出力する。
が設けられている。終端回路１１１は、ＣＭＯＳインバ
ータ１１６，１１７を有している。ＣＭＯＳインバータ
１１６は、ｐチャネルＭＯＳトランジスタ１１４とｎチ
ャネルＭＯＳトランジスタ１１５とからなり、その入力
端子が伝送路の終端１０５に接続されており、伝送路の
終端１０５の信号電圧のレベルに応じた信号を出力端子
から出力する。
【０００６】ＣＭＯＳインバータ１１７は、ｐチャネル
ＭＯＳトランジスタ１１２、ｎチャネルＭＯＳトランジ
スタ１１３からなり、ｐチャネルＭＯＳトランジスタ１
１２が電源電圧Ｖcc側に、ｎチャネルＭＯＳトランジス
タ１１３が接地電位側に、それぞれ配置され、出力端子
が伝送路の終端１０５に接続されており、ＣＭＯＳイン
バータ１１６の出力信号がハイレベルのときには、伝送
路の終端１０５をｎチャネルＭＯＳトランジスタ１１３
を介して接地電位に接続し、出力信号がローレベルのと
きには、伝送路の終端１０５をｐチャネルＭＯＳトラン
ジスタ１１２を介して電源電圧Ｖccに接続する。
ＭＯＳトランジスタ１１２、ｎチャネルＭＯＳトランジ
スタ１１３からなり、ｐチャネルＭＯＳトランジスタ１
１２が電源電圧Ｖcc側に、ｎチャネルＭＯＳトランジス
タ１１３が接地電位側に、それぞれ配置され、出力端子
が伝送路の終端１０５に接続されており、ＣＭＯＳイン
バータ１１６の出力信号がハイレベルのときには、伝送
路の終端１０５をｎチャネルＭＯＳトランジスタ１１３
を介して接地電位に接続し、出力信号がローレベルのと
きには、伝送路の終端１０５をｐチャネルＭＯＳトラン
ジスタ１１２を介して電源電圧Ｖccに接続する。
【０００７】上記回路１０１で、ドライバ１０２の出力
がローレベルで一定の状態では、ＣＭＯＳインバータ１
１６の出力はハイレベルであり、伝送路の終端１０５
は、ｎチャネルＭＯＳトランジスタ１１３を介して接地
電位に接続された状態にある。
がローレベルで一定の状態では、ＣＭＯＳインバータ１
１６の出力はハイレベルであり、伝送路の終端１０５
は、ｎチャネルＭＯＳトランジスタ１１３を介して接地
電位に接続された状態にある。
【０００８】この状態から、ドライバ１０２が出力信号
をローレベルからハイレベルに立ち上げると、伝送路１
０４における遅延時間の経過後、伝送路の終端１０５の
電圧がローレベルから立ち上がる。伝送路の終端１０５
の電位がハイレベルのしきい値を超えると、これに対応
してＣＭＯＳインバータ１１６の出力信号がハイレベル
からローレベルに切り換わり、伝送路１０４の終端１０
５はｐチャネルＭＯＳトランジスタ１１２を介して電源
電圧Ｖccに接続され、伝送路の終端１０５の電位は電源
電圧Ｖccによって引き上げられる。
をローレベルからハイレベルに立ち上げると、伝送路１
０４における遅延時間の経過後、伝送路の終端１０５の
電圧がローレベルから立ち上がる。伝送路の終端１０５
の電位がハイレベルのしきい値を超えると、これに対応
してＣＭＯＳインバータ１１６の出力信号がハイレベル
からローレベルに切り換わり、伝送路１０４の終端１０
５はｐチャネルＭＯＳトランジスタ１１２を介して電源
電圧Ｖccに接続され、伝送路の終端１０５の電位は電源
電圧Ｖccによって引き上げられる。
【０００９】このとき、電源電圧ＶccからｐチャネルＭ
ＯＳトランジスタ１１２を介して伝送路の終端１０５へ
と一時的に電流が流れるが、伝送路の終端１０５の電位
がハイレベルに達すると、それ以降は流れなくなる。
ＯＳトランジスタ１１２を介して伝送路の終端１０５へ
と一時的に電流が流れるが、伝送路の終端１０５の電位
がハイレベルに達すると、それ以降は流れなくなる。
【００１０】伝送路の終端１０５の電位がハイレベルで
安定している状態では、伝送路の終端１０５は、ｐチャ
ネルＭＯＳトランジスタ１１２を介して電源電圧Ｖccに
接続された状態にある。
安定している状態では、伝送路の終端１０５は、ｐチャ
ネルＭＯＳトランジスタ１１２を介して電源電圧Ｖccに
接続された状態にある。
【００１１】その後、ドライバ１０２が出力信号をハイ
レベルからローレベルに立ち下げると、上述の動作と逆
の動作がなされる。すなわち、ＣＭＯＳインバータ１１
６の出力信号がローレベルからハイレベルに切り換わ
り、伝送路１０４の終端１０５はｎチャネルＭＯＳトラ
ンジスタ１１３を介して接地電位に接続され、伝送路の
終端１０５の電位が引き下げられる。この引き下げの際
に、伝送路の終端１０５からｎチャネルＭＯＳトランジ
スタ１１３を介して接地電位側に電流が流れるが、伝送
路の終端１０５の電位がローレベルに達すると、それ以
降電流はほとんど流れなくなる。
レベルからローレベルに立ち下げると、上述の動作と逆
の動作がなされる。すなわち、ＣＭＯＳインバータ１１
６の出力信号がローレベルからハイレベルに切り換わ
り、伝送路１０４の終端１０５はｎチャネルＭＯＳトラ
ンジスタ１１３を介して接地電位に接続され、伝送路の
終端１０５の電位が引き下げられる。この引き下げの際
に、伝送路の終端１０５からｎチャネルＭＯＳトランジ
スタ１１３を介して接地電位側に電流が流れるが、伝送
路の終端１０５の電位がローレベルに達すると、それ以
降電流はほとんど流れなくなる。
【００１２】このように、上述した終端回路１１１で
は、伝送路の終端１０５の電位がハイレベルのときには
終端１０５を電源電圧Ｖccに終端させ、ローレベルのと
きには終端１０５を接地電位に終端させる。論理レベル
の切り換え時には、上述したように伝送路の終端１０５
に電流がわずかに流れるが、伝送路の終端１０５の論理
レベルが一定であるときには電流は流れないので、伝送
路終端に抵抗を常時接続した場合に比して、消費電力の
ロスを大きく低減することができる。
は、伝送路の終端１０５の電位がハイレベルのときには
終端１０５を電源電圧Ｖccに終端させ、ローレベルのと
きには終端１０５を接地電位に終端させる。論理レベル
の切り換え時には、上述したように伝送路の終端１０５
に電流がわずかに流れるが、伝送路の終端１０５の論理
レベルが一定であるときには電流は流れないので、伝送
路終端に抵抗を常時接続した場合に比して、消費電力の
ロスを大きく低減することができる。
【００１３】また、電源電圧Ｖcc側のｐチャネルＭＯＳ
トランジスタ１１２のオン抵抗と、接地電位側のｎチャ
ネルＭＯＳトランジスタ１１３のオン抵抗とは、ともに
伝送路１０４のラインインピーダンスとマッチングする
ように予め設定されているので、伝送路の終端１０５で
の反射はなく、波形歪みが生じない。
トランジスタ１１２のオン抵抗と、接地電位側のｎチャ
ネルＭＯＳトランジスタ１１３のオン抵抗とは、ともに
伝送路１０４のラインインピーダンスとマッチングする
ように予め設定されているので、伝送路の終端１０５で
の反射はなく、波形歪みが生じない。
【００１４】しかしながら、上記の終端回路１１１にお
いては、論理レベルが切り換わるときに、レシーバ１０
３の入力電圧に、大きなオーバーシュートやアンダーシ
ュートが生じてしまうという問題が生じていた。
いては、論理レベルが切り換わるときに、レシーバ１０
３の入力電圧に、大きなオーバーシュートやアンダーシ
ュートが生じてしまうという問題が生じていた。
【００１５】図１１の曲線(Ｘ)、(Ｙ)に、上記のドライ
バ１０２の出力電圧と、レシーバ１０３の入力電圧の電
圧波形図をそれぞれ示す。曲線(Ｘ)に示すように、ドラ
イバ１０２の出力電圧がローレベルに対応する基準電圧
(０Ｖ)から、ハイレベルに対応する基準電圧(３．３Ｖ)
へと立ち上がると、レシーバ１０３の入力電圧もローレ
ベルに対応する基準電圧(０Ｖ)からハイレベルへと立ち
上がる。レシーバ１０３の入力電圧は曲線(Ｙ)に示すよ
うに立ち上がり時にハイレベルに対応する基準電圧
(３．３Ｖ)以上に上昇して、ほぼ４．５Ｖまで達してし
まい、大きなオーバーシュートが生じていることがわか
る。
バ１０２の出力電圧と、レシーバ１０３の入力電圧の電
圧波形図をそれぞれ示す。曲線(Ｘ)に示すように、ドラ
イバ１０２の出力電圧がローレベルに対応する基準電圧
(０Ｖ)から、ハイレベルに対応する基準電圧(３．３Ｖ)
へと立ち上がると、レシーバ１０３の入力電圧もローレ
ベルに対応する基準電圧(０Ｖ)からハイレベルへと立ち
上がる。レシーバ１０３の入力電圧は曲線(Ｙ)に示すよ
うに立ち上がり時にハイレベルに対応する基準電圧
(３．３Ｖ)以上に上昇して、ほぼ４．５Ｖまで達してし
まい、大きなオーバーシュートが生じていることがわか
る。
【００１６】同様に、ドライバ１０２の出力電圧が、ハ
イレベルに対応する基準電圧(３．３Ｖ)からローレベル
に対応する基準電圧(０Ｖ)へと立ち下がると、曲線(Ｙ)
に示すようにレシーバ１０３の入力電圧が立ち下がり、
ローレベルに対応する基準電圧(０Ｖ)以下に下降して、
ほぼ−１．２Ｖまで達してしまい、大きなアンダーシュ
ートが生じていることがわかる。
イレベルに対応する基準電圧(３．３Ｖ)からローレベル
に対応する基準電圧(０Ｖ)へと立ち下がると、曲線(Ｙ)
に示すようにレシーバ１０３の入力電圧が立ち下がり、
ローレベルに対応する基準電圧(０Ｖ)以下に下降して、
ほぼ−１．２Ｖまで達してしまい、大きなアンダーシュ
ートが生じていることがわかる。
【００１７】
【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、伝送路の終端に生じていたオーバーシュートや
アンダーシュートをなくすか、又は低減させ、伝送路を
終端させることができる終端回路を提供することにあ
る。
の不都合を解決するために創作されたものであり、その
目的は、伝送路の終端に生じていたオーバーシュートや
アンダーシュートをなくすか、又は低減させ、伝送路を
終端させることができる終端回路を提供することにあ
る。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の終端回路は、第１の電圧レベル又
は第２の電圧レベルに駆動される信号線と第１の電圧供
給端子との間に接続された第１のスイッチ手段と、上記
信号線と第２の電圧供給端子との間に接続された第２の
スイッチ手段と、上記信号線が第１の電圧レベルにある
ときに上記第１のスイッチ手段を導通状態とし、上記信
号線が第２の電圧レベルにあるときに上記第２のスイッ
チ手段を導通状態とする第１の制御手段と、上記信号線
と第１の電圧供給端子との間に接続された第３のスイッ
チ手段と、上記信号線と第２の電圧供給端子との間に接
続された第４のスイッチ手段と、上記信号線が第１の電
圧レベルから第２の電圧レベルに遷移する際に上記第３
のスイッチ手段を一時的に導通状態とし、上記信号線が
第２の電圧レベルから第１の電圧レベルに遷移する際に
上記第４のスイッチ手段を一時的に導通状態とする第２
の制御手段とを有する。また、請求項２に記載の終端回
路は、請求項１記載の終端回路であって、上記第１及び
第２のスイッチ手段はそれぞれ第１及び第２のトランジ
スタで構成され、上記第１の制御手段は上記信号線の電
圧レベルと逆相の信号を第１の遅延時間をもって上記第
１及び第２のトランジスタの制御端子に供給し、上記第
３のスイッチ手段は上記信号線と第１の電圧供給端子と
の間に直列に接続された第３及び第４のトランジスタを
含み、上記第４のスイッチ手段は上記信号線と第２の電
圧供給端子との間に直列接続された第５及び第６のトラ
ンジスタを含み、上記第４及び第６のトランジスタの制
御端子は上記信号線に接続され、上記第２の制御手段は
上記信号線と逆相の信号を第２の遅延時間をもって上記
第３及び第５のトランジスタの制御端子に供給する。更
に、請求項３に記載の終端回路は、請求項２に記載の終
端回路であって、上記第１の制御手段は第１のインバー
タで構成され、上記第２の制御手段は直列に接続された
第２、第３及び第４のインバータで構成される。
に、請求項１に記載の終端回路は、第１の電圧レベル又
は第２の電圧レベルに駆動される信号線と第１の電圧供
給端子との間に接続された第１のスイッチ手段と、上記
信号線と第２の電圧供給端子との間に接続された第２の
スイッチ手段と、上記信号線が第１の電圧レベルにある
ときに上記第１のスイッチ手段を導通状態とし、上記信
号線が第２の電圧レベルにあるときに上記第２のスイッ
チ手段を導通状態とする第１の制御手段と、上記信号線
と第１の電圧供給端子との間に接続された第３のスイッ
チ手段と、上記信号線と第２の電圧供給端子との間に接
続された第４のスイッチ手段と、上記信号線が第１の電
圧レベルから第２の電圧レベルに遷移する際に上記第３
のスイッチ手段を一時的に導通状態とし、上記信号線が
第２の電圧レベルから第１の電圧レベルに遷移する際に
上記第４のスイッチ手段を一時的に導通状態とする第２
の制御手段とを有する。また、請求項２に記載の終端回
路は、請求項１記載の終端回路であって、上記第１及び
第２のスイッチ手段はそれぞれ第１及び第２のトランジ
スタで構成され、上記第１の制御手段は上記信号線の電
圧レベルと逆相の信号を第１の遅延時間をもって上記第
１及び第２のトランジスタの制御端子に供給し、上記第
３のスイッチ手段は上記信号線と第１の電圧供給端子と
の間に直列に接続された第３及び第４のトランジスタを
含み、上記第４のスイッチ手段は上記信号線と第２の電
圧供給端子との間に直列接続された第５及び第６のトラ
ンジスタを含み、上記第４及び第６のトランジスタの制
御端子は上記信号線に接続され、上記第２の制御手段は
上記信号線と逆相の信号を第２の遅延時間をもって上記
第３及び第５のトランジスタの制御端子に供給する。更
に、請求項３に記載の終端回路は、請求項２に記載の終
端回路であって、上記第１の制御手段は第１のインバー
タで構成され、上記第２の制御手段は直列に接続された
第２、第３及び第４のインバータで構成される。
【００１９】本発明の終端回路は、第３のスイッチ手
段、第４のスイッチ手段及び第２の制御手段で構成され
る補助切換回路を備えており、電圧レベルの切り換え時
には、第１のスイッチ手段、第２のスイッチ手段及び第
１の制御手段で構成される終端切換回路が伝送路（信号
線）の終端を切換え後の電圧レベルに対応する電圧源に
接続する前に、補助切換回路が伝送路の終端を、切換え
前の電圧レベルに対応する電圧源に所定時間接続する。
これにより、終端回路のインピーダンスを一時的に低下
させることができ、電圧レベルの切換え時に従来生じて
いた伝送路終端でのオーバーシュートやアンダーシュー
トを防止することができる。
段、第４のスイッチ手段及び第２の制御手段で構成され
る補助切換回路を備えており、電圧レベルの切り換え時
には、第１のスイッチ手段、第２のスイッチ手段及び第
１の制御手段で構成される終端切換回路が伝送路（信号
線）の終端を切換え後の電圧レベルに対応する電圧源に
接続する前に、補助切換回路が伝送路の終端を、切換え
前の電圧レベルに対応する電圧源に所定時間接続する。
これにより、終端回路のインピーダンスを一時的に低下
させることができ、電圧レベルの切換え時に従来生じて
いた伝送路終端でのオーバーシュートやアンダーシュー
トを防止することができる。
【００２０】第４、第６のトランジスタ（第１、第２の
初動スイッチ）と、第３、第５のトランジスタ（第１、
第２の次動スイッチ）のうち、第１、第２の初動スイッ
チは、伝送路終端の電圧レベルに応じて状態を切り換え
るが、第１、第２の次動スイッチは、第２の制御手段の
出力に応じて状態を切り換えるようにされている。
初動スイッチ）と、第３、第５のトランジスタ（第１、
第２の次動スイッチ）のうち、第１、第２の初動スイッ
チは、伝送路終端の電圧レベルに応じて状態を切り換え
るが、第１、第２の次動スイッチは、第２の制御手段の
出力に応じて状態を切り換えるようにされている。
【００２１】第２の制御手段に、伝送路の終端の電圧レ
ベルが入力されると、第２の遅延時間だけ遅延された後
にその反転信号が出力されるので、伝送路の電圧レベル
が切り換わると、第１、第２の初動スイッチの状態が切
り換わっても、第１、第２の次動スイッチの状態は切り
換え前の状態を保持しており、第２の遅延時間が経過し
た後に、第１、第２の次動スイッチは切り換え後の状態
に切り換わる。
ベルが入力されると、第２の遅延時間だけ遅延された後
にその反転信号が出力されるので、伝送路の電圧レベル
が切り換わると、第１、第２の初動スイッチの状態が切
り換わっても、第１、第２の次動スイッチの状態は切り
換え前の状態を保持しており、第２の遅延時間が経過し
た後に、第１、第２の次動スイッチは切り換え後の状態
に切り換わる。
【００２２】このように、第２の制御手段により、第
１、第２の次動スイッチの状態の切換えを、第１、第２
の初動スイッチの状態の切り換えより遅らせることによ
り、定常状態では同時にオン状態にならない第１の初動
スイッチと第１の次動スイッチとを共にオン状態にさせ
たり、第２の初動スイッチと第２の次動スイッチとを共
にオン状態にさせることができ、伝送路の終端を、切り
換え前の電圧レベルに対応する電圧源と一時的に接続す
ることができる。
１、第２の次動スイッチの状態の切換えを、第１、第２
の初動スイッチの状態の切り換えより遅らせることによ
り、定常状態では同時にオン状態にならない第１の初動
スイッチと第１の次動スイッチとを共にオン状態にさせ
たり、第２の初動スイッチと第２の次動スイッチとを共
にオン状態にさせることができ、伝送路の終端を、切り
換え前の電圧レベルに対応する電圧源と一時的に接続す
ることができる。
【００２３】こうして伝送路の終端を、切換え前の電圧
レベルに対応する電圧源に所定時間接続することによ
り、終端回路のインピーダンスを一時的に所定抵抗値よ
り低下させることができるので、伝送路終端でのオーバ
ーシュート又はアンダーシュートを防止することができ
る。
レベルに対応する電圧源に所定時間接続することによ
り、終端回路のインピーダンスを一時的に所定抵抗値よ
り低下させることができるので、伝送路終端でのオーバ
ーシュート又はアンダーシュートを防止することができ
る。
【００２４】
【発明の実施の形態】以下で図面を参照し、本発明の実
施形態について説明する。図１の符号１に、本実施形態
のディジタル信号伝送回路の一例を示す。このディジタ
ル伝送回路１は、ドライバ２と、レシーバ３と、伝送路
４とを有しており、ドライバ２から送信されたディジタ
ル信号が、伝送路４を介してレシーバ３に受信される。
施形態について説明する。図１の符号１に、本実施形態
のディジタル信号伝送回路の一例を示す。このディジタ
ル伝送回路１は、ドライバ２と、レシーバ３と、伝送路
４とを有しており、ドライバ２から送信されたディジタ
ル信号が、伝送路４を介してレシーバ３に受信される。
【００２５】この伝送回路１には、終端回路１１が設け
られている。この終端回路１１は、終端切換回路４０と
補助切換回路４１とを有している。終端切換回路４０
は、ＣＭＯＳインバータ１６，１７を有している。この
うちＣＭＯＳインバータ１６は、ｐチャンネルＭＯＳト
ランジスタ１４とｎチャンネルＭＯＳトランジスタ１５
とからなり、その入力端子が伝送路の終端５に接続され
ており、伝送路の終端５の電圧レベルを反転させて出力
端子から出力する。
られている。この終端回路１１は、終端切換回路４０と
補助切換回路４１とを有している。終端切換回路４０
は、ＣＭＯＳインバータ１６，１７を有している。この
うちＣＭＯＳインバータ１６は、ｐチャンネルＭＯＳト
ランジスタ１４とｎチャンネルＭＯＳトランジスタ１５
とからなり、その入力端子が伝送路の終端５に接続され
ており、伝送路の終端５の電圧レベルを反転させて出力
端子から出力する。
【００２６】ＣＭＯＳインバータ１７は、ｐチャネルＭ
ＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ
１３からなり、ｐチャネルＭＯＳトランジスタ１２が電
源電圧Ｖcc側に、ｎチャネルＭＯＳトランジスタ１３が
接地電位側に、それぞれ配置されている。
ＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ
１３からなり、ｐチャネルＭＯＳトランジスタ１２が電
源電圧Ｖcc側に、ｎチャネルＭＯＳトランジスタ１３が
接地電位側に、それぞれ配置されている。
【００２７】ＣＭＯＳインバータ１７の入力端子はＣＭ
ＯＳインバータ１６の出力に接続され、ＣＭＯＳインバ
ータ１７の出力端子は伝送路の終端５に接続されてお
り、ＣＭＯＳインバータ１６の出力信号がハイレベルの
ときには、ｐチャネルＭＯＳトランジスタ１２、ｎチャ
ネルＭＯＳトランジスタ１３がそれぞれオフ状態、オン
状態になり、伝送路の終端５を、ｎチャネルＭＯＳトラ
ンジスタ１３を介して接地電位に接続し、他方、出力信
号がローレベルのときには、ｐチャネルＭＯＳトランジ
スタ１２、ｎチャネルＭＯＳトランジスタ１３がそれぞ
れオン状態、オフ状態になり、伝送路の終端５を、ｐチ
ャネルＭＯＳトランジスタ１２を介して電源電圧Ｖccに
接続する。
ＯＳインバータ１６の出力に接続され、ＣＭＯＳインバ
ータ１７の出力端子は伝送路の終端５に接続されてお
り、ＣＭＯＳインバータ１６の出力信号がハイレベルの
ときには、ｐチャネルＭＯＳトランジスタ１２、ｎチャ
ネルＭＯＳトランジスタ１３がそれぞれオフ状態、オン
状態になり、伝送路の終端５を、ｎチャネルＭＯＳトラ
ンジスタ１３を介して接地電位に接続し、他方、出力信
号がローレベルのときには、ｐチャネルＭＯＳトランジ
スタ１２、ｎチャネルＭＯＳトランジスタ１３がそれぞ
れオン状態、オフ状態になり、伝送路の終端５を、ｐチ
ャネルＭＯＳトランジスタ１２を介して電源電圧Ｖccに
接続する。
【００２８】補助切換回路４１は、遅延回路２０と、ス
イッチ回路３０とを有している。遅延回路２０は、三段
のインバータ２１、２２、２３で構成され、その入力が
伝送路の終端５に接続されており、伝送路の終端５の電
圧レベルを反転させて所定時間遅延した後に、スイッチ
回路３０に出力する。
イッチ回路３０とを有している。遅延回路２０は、三段
のインバータ２１、２２、２３で構成され、その入力が
伝送路の終端５に接続されており、伝送路の終端５の電
圧レベルを反転させて所定時間遅延した後に、スイッチ
回路３０に出力する。
【００２９】スイッチ回路３０は、第１、第２の初動ス
イッチ３１、３４と、第１、第２の次動スイッチ３２、
３３とを有している。このうち、第１の初動スイッチ３
１と、第１の次動スイッチ３２とは、ともにｐチャネル
ＭＯＳトランジスタで構成され、 第２の初動スイッチ
３２と、第２の次動スイッチ３３とは、ともにｎチャネ
ルＭＯＳトランジスタで構成されている。
イッチ３１、３４と、第１、第２の次動スイッチ３２、
３３とを有している。このうち、第１の初動スイッチ３
１と、第１の次動スイッチ３２とは、ともにｐチャネル
ＭＯＳトランジスタで構成され、 第２の初動スイッチ
３２と、第２の次動スイッチ３３とは、ともにｎチャネ
ルＭＯＳトランジスタで構成されている。
【００３０】第１、第２の初動スイッチ３１、３４と、
第１、第２の次動スイッチ３２、３３とは、それぞれ直
列接続され、直列接続回路を構成している。第１の初動
スイッチ３１及び第１の次動スイッチ３２の直列接続回
路の一端と、第２の初動スイッチ３４及び第２の次動ス
イッチ３３の直列接続回路の一端とは、電源電圧Ｖcc、
接地電位にそれぞれ接続されており、第１の初動スイッ
チ３１及び第１の次動スイッチ３２の直列接続回路の他
端と、第２の初動スイッチ３４及び第２の次動スイッチ
３３の直列接続回路の他端とは、ともに伝送路の終端５
に接続されている。
第１、第２の次動スイッチ３２、３３とは、それぞれ直
列接続され、直列接続回路を構成している。第１の初動
スイッチ３１及び第１の次動スイッチ３２の直列接続回
路の一端と、第２の初動スイッチ３４及び第２の次動ス
イッチ３３の直列接続回路の一端とは、電源電圧Ｖcc、
接地電位にそれぞれ接続されており、第１の初動スイッ
チ３１及び第１の次動スイッチ３２の直列接続回路の他
端と、第２の初動スイッチ３４及び第２の次動スイッチ
３３の直列接続回路の他端とは、ともに伝送路の終端５
に接続されている。
【００３１】第１の初動スイッチ３１及び第１の次動ス
イッチ３２の直列接続回路では、電源電圧Ｖcc側に第１
の初動スイッチ３１が接続され、終端５側に第１の次動
スイッチ３２が配置されている。他方、第２の初動スイ
ッチ３４及び第２の次動スイッチ３３の直列接続回路に
おいては、接地電位側に第２の初動スイッチ３４が接続
され、終端５側に第２の次動スイッチ３３が配置されて
いる。
イッチ３２の直列接続回路では、電源電圧Ｖcc側に第１
の初動スイッチ３１が接続され、終端５側に第１の次動
スイッチ３２が配置されている。他方、第２の初動スイ
ッチ３４及び第２の次動スイッチ３３の直列接続回路に
おいては、接地電位側に第２の初動スイッチ３４が接続
され、終端５側に第２の次動スイッチ３３が配置されて
いる。
【００３２】第１、第２の初動スイッチ３１、３４のゲ
ート端子は、伝送路の終端５に接続され、伝送路の終端
５の電圧が入力される。他方、第１、第２の次動スイッ
チ３２、３３の各ゲート端子は、遅延回路２０の出力端
子に接続されており、遅延回路２０で反転された伝送路
の終端５の電圧が入力される。
ート端子は、伝送路の終端５に接続され、伝送路の終端
５の電圧が入力される。他方、第１、第２の次動スイッ
チ３２、３３の各ゲート端子は、遅延回路２０の出力端
子に接続されており、遅延回路２０で反転された伝送路
の終端５の電圧が入力される。
【００３３】上述のスイッチ回路３０では、伝送路の終
端５の電圧レベルがローレベルで安定した状態(以下で
ローレベルの定常状態と称する。)では、第１、第２の
初動スイッチ３１、３４のゲート端子にはローレベルが
入力され、第１、第２の次動スイッチ３２、３３のゲー
ト端子にはハイレベルが入力されるので、それぞれがｐ
チャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトラン
ジスタからなる第１、第２の初動トランジスタ３１、３
４は、それぞれオン状態、オフ状態になり、それぞれが
ｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトラ
ンジスタからなる第１、第２の次動トランジスタ３２、
３３は、それぞれオフ状態、オン状態になる。
端５の電圧レベルがローレベルで安定した状態(以下で
ローレベルの定常状態と称する。)では、第１、第２の
初動スイッチ３１、３４のゲート端子にはローレベルが
入力され、第１、第２の次動スイッチ３２、３３のゲー
ト端子にはハイレベルが入力されるので、それぞれがｐ
チャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトラン
ジスタからなる第１、第２の初動トランジスタ３１、３
４は、それぞれオン状態、オフ状態になり、それぞれが
ｐチャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトラ
ンジスタからなる第１、第２の次動トランジスタ３２、
３３は、それぞれオフ状態、オン状態になる。
【００３４】こうして第１の初動スイッチ３１と第１の
次動スイッチ３２とがそれぞれオン状態、オフ状態にな
り、第２の初動スイッチ３４と第２の次動スイッチ３３
とはそれぞれオフ状態、オン状態になることにより、ロ
ーレベルの定常状態において、伝送路の終端５は、第１
の初動スイッチ３１及び第１の次動スイッチ３２の直列
接続回路を介して電源電圧Ｖccに接続されておらず、ま
た第２の初動スイッチ３４及び第２の次動スイッチ３３
の直列接続回路を介して接地電位にも接続されない。
次動スイッチ３２とがそれぞれオン状態、オフ状態にな
り、第２の初動スイッチ３４と第２の次動スイッチ３３
とはそれぞれオフ状態、オン状態になることにより、ロ
ーレベルの定常状態において、伝送路の終端５は、第１
の初動スイッチ３１及び第１の次動スイッチ３２の直列
接続回路を介して電源電圧Ｖccに接続されておらず、ま
た第２の初動スイッチ３４及び第２の次動スイッチ３３
の直列接続回路を介して接地電位にも接続されない。
【００３５】以上と同様に、伝送路の終端５の電圧レベ
ルがハイレベルで安定した状態(以下でハイレベルの定
常状態と称する。)では、第１の初動スイッチ３１と第
１の次動スイッチ３２とはそれぞれオフ状態、オン状態
になり、第２の初動スイッチ３４と第２の次動スイッチ
３３とはそれぞれオン状態、オフ状態になるので、伝送
路の終端５は、第１の初動スイッチ３１及び第１の次動
スイッチ３２の直列接続回路を介して電源電圧Ｖccには
接続されず、また第２の初動スイッチ３４及び第２の次
動スイッチ３３の直列接続回路を介して接地電位にも接
続されない。
ルがハイレベルで安定した状態(以下でハイレベルの定
常状態と称する。)では、第１の初動スイッチ３１と第
１の次動スイッチ３２とはそれぞれオフ状態、オン状態
になり、第２の初動スイッチ３４と第２の次動スイッチ
３３とはそれぞれオン状態、オフ状態になるので、伝送
路の終端５は、第１の初動スイッチ３１及び第１の次動
スイッチ３２の直列接続回路を介して電源電圧Ｖccには
接続されず、また第２の初動スイッチ３４及び第２の次
動スイッチ３３の直列接続回路を介して接地電位にも接
続されない。
【００３６】上述したように、第１の初動スイッチ３１
と第１の次動スイッチ３２とは同じｐチャネルＭＯＳト
ランジスタで構成され、第１の初動スイッチ３１、第１
の次動スイッチ３２の各ゲート端子には互いに逆論理レ
ベルの電圧が入力されるので、定常状態で第１の初動ス
イッチ３１と第１の次動スイッチ３２とがともにオン状
態になることはない。同様に、第２の初動スイッチ３
４、第２の次動スイッチ３３はともに同じｎチャネルＭ
ＯＳトランジスタで構成され、第２の初動スイッチ３
４、第２の次動スイッチ３３の各ゲート端子には互いに
逆論理レベルの電圧が入力されているので、定常状態で
第２の初動スイッチ３４と第２の次動スイッチ３３とが
ともにオン状態になることはない。
と第１の次動スイッチ３２とは同じｐチャネルＭＯＳト
ランジスタで構成され、第１の初動スイッチ３１、第１
の次動スイッチ３２の各ゲート端子には互いに逆論理レ
ベルの電圧が入力されるので、定常状態で第１の初動ス
イッチ３１と第１の次動スイッチ３２とがともにオン状
態になることはない。同様に、第２の初動スイッチ３
４、第２の次動スイッチ３３はともに同じｎチャネルＭ
ＯＳトランジスタで構成され、第２の初動スイッチ３
４、第２の次動スイッチ３３の各ゲート端子には互いに
逆論理レベルの電圧が入力されているので、定常状態で
第２の初動スイッチ３４と第２の次動スイッチ３３とが
ともにオン状態になることはない。
【００３７】従って、ローレベル、ハイレベルのいずれ
の定常状態においても、伝送路の終端５は、第１の初動
スイッチ３１及び第１の次動スイッチ３２の直列接続回
路を介して電源電圧Ｖccにも接続されず、第２の初動ス
イッチ３４、第２の次動スイッチ３３の直列接続回路を
介して接地電位にも接続されない。
の定常状態においても、伝送路の終端５は、第１の初動
スイッチ３１及び第１の次動スイッチ３２の直列接続回
路を介して電源電圧Ｖccにも接続されず、第２の初動ス
イッチ３４、第２の次動スイッチ３３の直列接続回路を
介して接地電位にも接続されない。
【００３８】上述した構成の伝送回路１においては、ド
ライバ２の出力がローレベルで一定であるローレベルの
定常状態では、上述したように、第１、第２の初動スイ
ッチ３１、３４は、それぞれオン状態、オフ状態であ
り、第１、第２の次動スイッチ３２、３３は、それぞれ
オフ状態、オン状態になっており、かつｐチャネルＭＯ
Ｓトランジスタ１２、ｎチャネルＭＯＳトランジスタ１
３はそれぞれオフ状態、オン状態になっている。
ライバ２の出力がローレベルで一定であるローレベルの
定常状態では、上述したように、第１、第２の初動スイ
ッチ３１、３４は、それぞれオン状態、オフ状態であ
り、第１、第２の次動スイッチ３２、３３は、それぞれ
オフ状態、オン状態になっており、かつｐチャネルＭＯ
Ｓトランジスタ１２、ｎチャネルＭＯＳトランジスタ１
３はそれぞれオフ状態、オン状態になっている。
【００３９】従って、伝送路の終端５はｎチャネルＭＯ
Ｓトランジスタ１３を介して、ｎチャネルＭＯＳトラン
ジスタ１３のオン抵抗の抵抗値Ｒ13で接地電位に接続さ
れており、その等価回路は図２に示すようになってい
る。
Ｓトランジスタ１３を介して、ｎチャネルＭＯＳトラン
ジスタ１３のオン抵抗の抵抗値Ｒ13で接地電位に接続さ
れており、その等価回路は図２に示すようになってい
る。
【００４０】かかるローレベルの定常状態から、ドライ
バ２がローレベルの出力をハイレベルに立ち上げると、
伝送路４における遅延時間が経過した後に、伝送路の終
端５の電圧レベルがローレベルからハイレベルへと立ち
上がる。これにより、ローレベルの定常状態でそれぞれ
オン状態、オフ状態にあった第１、第２の初動スイッチ
３１、３４は、それぞれオフ状態、オン状態に切り換わ
る。
バ２がローレベルの出力をハイレベルに立ち上げると、
伝送路４における遅延時間が経過した後に、伝送路の終
端５の電圧レベルがローレベルからハイレベルへと立ち
上がる。これにより、ローレベルの定常状態でそれぞれ
オン状態、オフ状態にあった第１、第２の初動スイッチ
３１、３４は、それぞれオフ状態、オン状態に切り換わ
る。
【００４１】第１、第２の初動スイッチ３１、３４の状
態が切り換わった時点では、第１、第２の次動スイッチ
３２、３３はそれぞれオフ状態、オン状態を保持してい
るので、第１の初動スイッチ３１と、第１の次動スイッ
チ３２とはともにオフ状態になり、第２の初動スイッチ
３４と第２の次動スイッチ３３とは、ともにオン状態に
なる。
態が切り換わった時点では、第１、第２の次動スイッチ
３２、３３はそれぞれオフ状態、オン状態を保持してい
るので、第１の初動スイッチ３１と、第１の次動スイッ
チ３２とはともにオフ状態になり、第２の初動スイッチ
３４と第２の次動スイッチ３３とは、ともにオン状態に
なる。
【００４２】こうして第２の初動スイッチ３４と第２の
次動スイッチ３３とがともにオン状態になることによ
り、伝送路の終端５は、第２の次動スイッチ３３及び第
２の初動スイッチ３４との直列接続回路を介して接地電
位に接続される。これにより伝送路の終端５の電位はさ
らに接地電位側へ引き下げられ、伝送路の終端５はｎチ
ャネルＭＯＳトランジスタ１３を介して、ｎチャネルＭ
ＯＳトランジスタ１３のオン抵抗の抵抗値Ｒ13で接地電
位に接続されるとともに、第２の次動スイッチ３３、第
２の初動スイッチ３４を介して、各スイッチ３３、３４
のオン抵抗の抵抗値Ｒ33、Ｒ34の和(Ｒ33＋Ｒ34)で接地
電位に接続されるので、その等価回路は図３に示すよう
になる。
次動スイッチ３３とがともにオン状態になることによ
り、伝送路の終端５は、第２の次動スイッチ３３及び第
２の初動スイッチ３４との直列接続回路を介して接地電
位に接続される。これにより伝送路の終端５の電位はさ
らに接地電位側へ引き下げられ、伝送路の終端５はｎチ
ャネルＭＯＳトランジスタ１３を介して、ｎチャネルＭ
ＯＳトランジスタ１３のオン抵抗の抵抗値Ｒ13で接地電
位に接続されるとともに、第２の次動スイッチ３３、第
２の初動スイッチ３４を介して、各スイッチ３３、３４
のオン抵抗の抵抗値Ｒ33、Ｒ34の和(Ｒ33＋Ｒ34)で接地
電位に接続されるので、その等価回路は図３に示すよう
になる。
【００４３】この状態では、ｎチャネルＭＯＳトランジ
スタ１２のオン抵抗Ｒ12と、直列接続されたスイッチ３
３、３４のオン抵抗(Ｒ33＋Ｒ34)とが並列接続されるた
め、終端回路１１のインピーダンスは、伝送路の終端５
の電圧レベルがローレベルで安定しているときのインピ
ーダンスＲ13より低下する。このように終端回路１１の
インピーダンスが低下することにより、立ち上げ時に生
じていたオーバーシュートが低減される。
スタ１２のオン抵抗Ｒ12と、直列接続されたスイッチ３
３、３４のオン抵抗(Ｒ33＋Ｒ34)とが並列接続されるた
め、終端回路１１のインピーダンスは、伝送路の終端５
の電圧レベルがローレベルで安定しているときのインピ
ーダンスＲ13より低下する。このように終端回路１１の
インピーダンスが低下することにより、立ち上げ時に生
じていたオーバーシュートが低減される。
【００４４】ハイレベルに立ち上がった終端５の電圧
は、ＣＭＯＳインバータ１６にも入力され、ＣＭＯＳイ
ンバータ１６で反転された後にＣＭＯＳインバータ１７
へと出力される。ＣＭＯＳインバータ１６の出力信号が
ハイレベルからローレベルへと切り換わると、切り換わ
った後のローレベルがｐチャネルＭＯＳトランジスタ１
２、ｎチャネルＭＯＳトランジスタ１３の共通のゲート
端子に出力される。
は、ＣＭＯＳインバータ１６にも入力され、ＣＭＯＳイ
ンバータ１６で反転された後にＣＭＯＳインバータ１７
へと出力される。ＣＭＯＳインバータ１６の出力信号が
ハイレベルからローレベルへと切り換わると、切り換わ
った後のローレベルがｐチャネルＭＯＳトランジスタ１
２、ｎチャネルＭＯＳトランジスタ１３の共通のゲート
端子に出力される。
【００４５】これにより、伝送路の終端５の電圧がロー
レベルである定常状態ではそれぞれオフ状態、オン状態
にあったｐチャネルＭＯＳトランジスタ１２、ｎチャネ
ルＭＯＳトランジスタ１３は、ＣＭＯＳインバータ１６
の動作時間だけ遅れてそれぞれオン状態、オフ状態に切
り換わり、伝送路の終端５は、接地電位から切断される
とともに、ｐチャネルＭＯＳトランジスタ１２を介して
電源電圧Ｖccに接続される。
レベルである定常状態ではそれぞれオフ状態、オン状態
にあったｐチャネルＭＯＳトランジスタ１２、ｎチャネ
ルＭＯＳトランジスタ１３は、ＣＭＯＳインバータ１６
の動作時間だけ遅れてそれぞれオン状態、オフ状態に切
り換わり、伝送路の終端５は、接地電位から切断される
とともに、ｐチャネルＭＯＳトランジスタ１２を介して
電源電圧Ｖccに接続される。
【００４６】この時点で、伝送路の終端５は、ｐチャネ
ルＭＯＳトランジスタ１２を介して、ｐチャネルＭＯＳ
トランジスタ１２のオン抵抗の抵抗値Ｒ12で電源電圧Ｖ
ccに接続されるとともに、第２の次動スイッチ３３及び
第２の初動スイッチ３４を介して、各スイッチ３３、３
４のオン抵抗の抵抗値Ｒ33、Ｒ34の和(Ｒ33＋Ｒ34)で接
地電位に接続され、その等価回路は図４に示すようにな
る。
ルＭＯＳトランジスタ１２を介して、ｐチャネルＭＯＳ
トランジスタ１２のオン抵抗の抵抗値Ｒ12で電源電圧Ｖ
ccに接続されるとともに、第２の次動スイッチ３３及び
第２の初動スイッチ３４を介して、各スイッチ３３、３
４のオン抵抗の抵抗値Ｒ33、Ｒ34の和(Ｒ33＋Ｒ34)で接
地電位に接続され、その等価回路は図４に示すようにな
る。
【００４７】ハイレベルに立ち上がった終端５の電圧は
遅延回路２０にも入力される。遅延回路２０は、ハイレ
ベルに切り換わった伝送路の終端５の電圧をローレベル
に反転させ、そのローレベルを所定時間遅延し、ＣＭＯ
Ｓインバータ１６の出力がローレベルに切り換わった後
に第１、第２の次動スイッチ３２、３３のゲート端子へ
出力する。
遅延回路２０にも入力される。遅延回路２０は、ハイレ
ベルに切り換わった伝送路の終端５の電圧をローレベル
に反転させ、そのローレベルを所定時間遅延し、ＣＭＯ
Ｓインバータ１６の出力がローレベルに切り換わった後
に第１、第２の次動スイッチ３２、３３のゲート端子へ
出力する。
【００４８】遅延回路２０からローレベルが出力される
と、第１、第２の次動スイッチ３２、３３はそれぞれオ
ン状態、オフ状態に切り換わり、第２の次動スイッチ３
３、第２の初動スイッチ３４を介して接地電位に接続さ
れていた伝送路の終端５は、接地電位から切り離され、
ハイレベルの定常状態に移行する。伝送路の終端５の電
圧がハイレベルである定常状態における等価回路を図５
に示す。その後は各スイッチ３１〜３４と、ｐチャネル
ＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタ１
２、１３は、伝送路の終端５の電圧レベルが再びローレ
ベルに切り換わるまで、ハイレベルの定常状態を保持す
る。
と、第１、第２の次動スイッチ３２、３３はそれぞれオ
ン状態、オフ状態に切り換わり、第２の次動スイッチ３
３、第２の初動スイッチ３４を介して接地電位に接続さ
れていた伝送路の終端５は、接地電位から切り離され、
ハイレベルの定常状態に移行する。伝送路の終端５の電
圧がハイレベルである定常状態における等価回路を図５
に示す。その後は各スイッチ３１〜３４と、ｐチャネル
ＭＯＳトランジスタ、ｎチャネルＭＯＳトランジスタ１
２、１３は、伝送路の終端５の電圧レベルが再びローレ
ベルに切り換わるまで、ハイレベルの定常状態を保持す
る。
【００４９】以上説明したように、本実施形態の終端回
路１１では、ドライバ２が出力をローレベルからハイレ
ベルへ立ち上げるときには、遅延回路２０で、第１、第
２の次動スイッチ３２、３３のオン／オフ状態の切換
を、第１、第２の初動スイッチ３１、３４のオン／オフ
状態の切換より遅らせることにより、第２の次動スイッ
チ３３と、第２の初動スイッチ３４とをともにオン状態
にさせ、スイッチ３３、３４を介して伝送路終端５を一
時的に接地電位に接続することができるので、終端回路
１１のインピーダンスを一時的に低下させ、オーバーシ
ュートを低減することができる。
路１１では、ドライバ２が出力をローレベルからハイレ
ベルへ立ち上げるときには、遅延回路２０で、第１、第
２の次動スイッチ３２、３３のオン／オフ状態の切換
を、第１、第２の初動スイッチ３１、３４のオン／オフ
状態の切換より遅らせることにより、第２の次動スイッ
チ３３と、第２の初動スイッチ３４とをともにオン状態
にさせ、スイッチ３３、３４を介して伝送路終端５を一
時的に接地電位に接続することができるので、終端回路
１１のインピーダンスを一時的に低下させ、オーバーシ
ュートを低減することができる。
【００５０】以上まではドライバ２の出力をローレベル
からハイレベルに立ち上げた場合について説明したが、
出力をハイレベルからローレベルに立ち下げる場合に
は、以上と逆方向の動作が行われる。
からハイレベルに立ち上げた場合について説明したが、
出力をハイレベルからローレベルに立ち下げる場合に
は、以上と逆方向の動作が行われる。
【００５１】ハイレベルの定常状態では、上述したよう
に第１の初動スイッチ３１と、第１の次動スイッチ３２
とはそれぞれオフ状態、オン状態にあり、第２の次動ス
イッチ３３と、第２の初動スイッチ３４とはそれぞれオ
フ状態、オン状態にあり、かつｐチャネルＭＯＳトラン
ジスタ１２、ｎチャネルＭＯＳトランジスタ１３がそれ
ぞれオン状態、オフ状態にあり、伝送路の終端５はｐチ
ャネルＭＯＳトランジスタ１２を介して電源電圧Ｖccに
接続された状態にある。
に第１の初動スイッチ３１と、第１の次動スイッチ３２
とはそれぞれオフ状態、オン状態にあり、第２の次動ス
イッチ３３と、第２の初動スイッチ３４とはそれぞれオ
フ状態、オン状態にあり、かつｐチャネルＭＯＳトラン
ジスタ１２、ｎチャネルＭＯＳトランジスタ１３がそれ
ぞれオン状態、オフ状態にあり、伝送路の終端５はｐチ
ャネルＭＯＳトランジスタ１２を介して電源電圧Ｖccに
接続された状態にある。
【００５２】この状態から、ドライバ２が出力をローレ
ベルへ切り換えると、伝送路の終端５の電圧レベルがロ
ーレベルに切り換わり、第１、第２の初動スイッチ３
１、３４はそれぞれオン状態、オフ状態に切り換わる。
ベルへ切り換えると、伝送路の終端５の電圧レベルがロ
ーレベルに切り換わり、第１、第２の初動スイッチ３
１、３４はそれぞれオン状態、オフ状態に切り換わる。
【００５３】第１、第２の初動スイッチ３１、３４の状
態が切り換わった時点では、遅延回路２０の出力はまだ
ローレベルを保持しているので、第１、第２の次動スイ
ッチ３２、３３はそれぞれオン状態、オフ状態を保持し
ている。従って、第１の初動スイッチ３１と、第１の次
動スイッチ３２とはともにオン状態になり、第２の初動
スイッチ３４と第２の次動スイッチ３３とは、ともにオ
フ状態になる。
態が切り換わった時点では、遅延回路２０の出力はまだ
ローレベルを保持しているので、第１、第２の次動スイ
ッチ３２、３３はそれぞれオン状態、オフ状態を保持し
ている。従って、第１の初動スイッチ３１と、第１の次
動スイッチ３２とはともにオン状態になり、第２の初動
スイッチ３４と第２の次動スイッチ３３とは、ともにオ
フ状態になる。
【００５４】こうして第１の初動スイッチ３１と第１の
次動スイッチ３２とがともにオン状態になることによ
り、伝送路の終端５は、第１の次動スイッチ３２及び第
１の初動スイッチ３１との直列接続回路を介して電源電
圧Ｖccに接続され、伝送路の終端５の電位は電源電圧Ｖ
cc側へ引き上げられる。
次動スイッチ３２とがともにオン状態になることによ
り、伝送路の終端５は、第１の次動スイッチ３２及び第
１の初動スイッチ３１との直列接続回路を介して電源電
圧Ｖccに接続され、伝送路の終端５の電位は電源電圧Ｖ
cc側へ引き上げられる。
【００５５】従って、終端回路１１のインピーダンス
が、ハイレベルで安定した状態におけるインピーダンス
より低下するので、ハイレベルからローレベルへの切り
換え時に生じていたアンダーシュートを低減することが
できる。
が、ハイレベルで安定した状態におけるインピーダンス
より低下するので、ハイレベルからローレベルへの切り
換え時に生じていたアンダーシュートを低減することが
できる。
【００５６】伝送路の終端５の電圧は、ＣＭＯＳインバ
ータ１６にも入力されており、伝送路の終端５の電圧が
ハイレベルからローレベルへ切り換わった後に、ＣＭＯ
Ｓインバータ１６の出力がローレベルからハイレベルへ
と切り換わり、ハイレベルの定常状態ではそれぞれオン
状態、オフ状態にあったｐチャネルＭＯＳトランジスタ
１２、ｎチャネルＭＯＳトランジスタ１３は、それぞれ
オフ状態、オン状態に切り換わり、電源電圧Ｖccから切
断されるとともに、ｎチャネルＭＯＳトランジスタ１３
を介して接地電位に接続される。
ータ１６にも入力されており、伝送路の終端５の電圧が
ハイレベルからローレベルへ切り換わった後に、ＣＭＯ
Ｓインバータ１６の出力がローレベルからハイレベルへ
と切り換わり、ハイレベルの定常状態ではそれぞれオン
状態、オフ状態にあったｐチャネルＭＯＳトランジスタ
１２、ｎチャネルＭＯＳトランジスタ１３は、それぞれ
オフ状態、オン状態に切り換わり、電源電圧Ｖccから切
断されるとともに、ｎチャネルＭＯＳトランジスタ１３
を介して接地電位に接続される。
【００５７】ＣＭＯＳインバータの出力がハイレベルか
らローレベルに切り換わった後に、遅延回路２０の出力
がハイレベルに反転すると、第１、第２の次動スイッチ
３２、３３はそれぞれオフ状態、オン状態に切り換わ
り、第１の初動スイッチ３１、第１の次動スイッチ３２
を介して電源電圧Ｖccに接続されていた伝送路の終端５
は、電源電圧Ｖccから切り離され、ｎチャネルＭＯＳト
ランジスタ１３を介して接地電位に接続された状態、す
なわちローレベルの定常状態になる。
らローレベルに切り換わった後に、遅延回路２０の出力
がハイレベルに反転すると、第１、第２の次動スイッチ
３２、３３はそれぞれオフ状態、オン状態に切り換わ
り、第１の初動スイッチ３１、第１の次動スイッチ３２
を介して電源電圧Ｖccに接続されていた伝送路の終端５
は、電源電圧Ｖccから切り離され、ｎチャネルＭＯＳト
ランジスタ１３を介して接地電位に接続された状態、す
なわちローレベルの定常状態になる。
【００５８】図６に、上記伝送回路１の各部における電
圧波形図を示す。図６において曲線(Ａ)はドライバ２の
出力電圧を示し、曲線(Ｂ)はレシーバ３の入力電圧を示
している。
圧波形図を示す。図６において曲線(Ａ)はドライバ２の
出力電圧を示し、曲線(Ｂ)はレシーバ３の入力電圧を示
している。
【００５９】曲線(Ａ)に示すようにドライバ２の出力電
圧が、ローレベルに対応する基準電圧(０Ｖ)から、ハイ
レベルに対応する基準電圧(３．３Ｖ)へと立ち上がる
と、レシーバ３の入力電圧もローレベルに対応する基準
電圧(０Ｖ)からハイレベルへと立ち上がる。レシーバ３
の入力電圧は曲線(Ｂ)に示すように立ち上がり時にハイ
レベルに対応する基準電圧(３．３Ｖ)以上に上昇するも
のの、その上昇はわずかであって、約３．５Ｖ程度にま
でしか上昇せず、その後減衰して、ハイレベルに対応す
る基準電圧(３．３Ｖ)で安定する。従って、立ち上がり
時にレシーバ１０３の入力電圧が４．５Ｖ程度まで上昇
していた従来に比して、オーバーシュートが大幅に低減
されていることがわかる。
圧が、ローレベルに対応する基準電圧(０Ｖ)から、ハイ
レベルに対応する基準電圧(３．３Ｖ)へと立ち上がる
と、レシーバ３の入力電圧もローレベルに対応する基準
電圧(０Ｖ)からハイレベルへと立ち上がる。レシーバ３
の入力電圧は曲線(Ｂ)に示すように立ち上がり時にハイ
レベルに対応する基準電圧(３．３Ｖ)以上に上昇するも
のの、その上昇はわずかであって、約３．５Ｖ程度にま
でしか上昇せず、その後減衰して、ハイレベルに対応す
る基準電圧(３．３Ｖ)で安定する。従って、立ち上がり
時にレシーバ１０３の入力電圧が４．５Ｖ程度まで上昇
していた従来に比して、オーバーシュートが大幅に低減
されていることがわかる。
【００６０】同様に、ドライバ２の出力電圧が、ハイレ
ベルに対応する基準電圧(３．３Ｖ)からローレベルに対
応する基準電圧(０Ｖ)へと立ち下がると、レシーバ３の
入力電圧が立ち下がり、０Ｖ以下に下降するが、−０．
２Ｖ程度までしか下降せず、その後減衰して０Ｖで安定
する。従って、立ち下がり時にレシーバ１０３の入力電
圧が−１．２Ｖ程度まで下降していた従来に比して、ア
ンダーシュートが大幅に低減されていることがわかる。
ベルに対応する基準電圧(３．３Ｖ)からローレベルに対
応する基準電圧(０Ｖ)へと立ち下がると、レシーバ３の
入力電圧が立ち下がり、０Ｖ以下に下降するが、−０．
２Ｖ程度までしか下降せず、その後減衰して０Ｖで安定
する。従って、立ち下がり時にレシーバ１０３の入力電
圧が−１．２Ｖ程度まで下降していた従来に比して、ア
ンダーシュートが大幅に低減されていることがわかる。
【００６１】なお、上記の実施形態では、遅延回路２０
が三段のインバータ２１、２２、２３を有し、伝送路の
終端５の電圧を反転させるとともに所定時間遅延させて
スイッチ回路３０に出力しているが、本発明はこれに限
らず、例えば図７に示すように、遅延回路２０の最前段
のインバータ２１を、ＣＭＯＳインバータ１６と共用す
る構成としてもよい。
が三段のインバータ２１、２２、２３を有し、伝送路の
終端５の電圧を反転させるとともに所定時間遅延させて
スイッチ回路３０に出力しているが、本発明はこれに限
らず、例えば図７に示すように、遅延回路２０の最前段
のインバータ２１を、ＣＭＯＳインバータ１６と共用す
る構成としてもよい。
【００６２】図８の符号５１に、本発明の他の実施形態
の終端回路を示す。この終端回路５１は、遅延回路２０
に代えて、プログラマブルディレイ回路５０が設けられ
た点で、図１の終端回路１１と異なる。
の終端回路を示す。この終端回路５１は、遅延回路２０
に代えて、プログラマブルディレイ回路５０が設けられ
た点で、図１の終端回路１１と異なる。
【００６３】このプログラマブルディレイ回路５０は、
その入力端子がＣＭＯＳインバータ１６の出力端子に、
出力端子が第１、第２の次動スイッチ３２、３３の共通
のゲート端子に、それぞれ接続されており、ＣＭＯＳイ
ンバータ１６の出力信号を、所定時間遅延させた後に第
１、第２の次動スイッチ３２、３３の共通のゲート端子
に出力する点では、図７に示した遅延回路２０と同様で
ある。
その入力端子がＣＭＯＳインバータ１６の出力端子に、
出力端子が第１、第２の次動スイッチ３２、３３の共通
のゲート端子に、それぞれ接続されており、ＣＭＯＳイ
ンバータ１６の出力信号を、所定時間遅延させた後に第
１、第２の次動スイッチ３２、３３の共通のゲート端子
に出力する点では、図７に示した遅延回路２０と同様で
ある。
【００６４】しかしながら、プログラマブルディレイ回
路５０はｎ個の制御端子４５1〜４５nを有しており、こ
れらの制御端子４５1〜４５nに入力される制御信号に応
じて、遅延時間を任意に設定することができる。従っ
て、二段のインバータ２１、２２で構成され、遅延時間
が固定されていた図７の遅延回路２０と異なり、適当な
遅延時間を容易に設定することができ、様々な長さの伝
送路４に対応することができるという利点がある。
路５０はｎ個の制御端子４５1〜４５nを有しており、こ
れらの制御端子４５1〜４５nに入力される制御信号に応
じて、遅延時間を任意に設定することができる。従っ
て、二段のインバータ２１、２２で構成され、遅延時間
が固定されていた図７の遅延回路２０と異なり、適当な
遅延時間を容易に設定することができ、様々な長さの伝
送路４に対応することができるという利点がある。
【００６５】図９の符号６１に、本発明のその他の実施
形態の終端回路の一例を示す。この終端回路６１は、第
１の次動スイッチ３２として、並列接続されたｎ個のｐ
チャネルＭＯＳトランジスタ３２1〜３２nを設け、第２
の次動スイッチ３３として、並列接続されたｎ個のｎチ
ャネルＭＯＳトランジスタ３３1〜３３nを設けた点と、
プログラマブルインピーダンス制御回路６０を新たに設
けた点とで、図１の終端回路１１と異なる。
形態の終端回路の一例を示す。この終端回路６１は、第
１の次動スイッチ３２として、並列接続されたｎ個のｐ
チャネルＭＯＳトランジスタ３２1〜３２nを設け、第２
の次動スイッチ３３として、並列接続されたｎ個のｎチ
ャネルＭＯＳトランジスタ３３1〜３３nを設けた点と、
プログラマブルインピーダンス制御回路６０を新たに設
けた点とで、図１の終端回路１１と異なる。
【００６６】プログラマブルインピーダンス制御回路６
０は、１個の入力端子と、２ｎ個の出力端子と、ｎ個の
制御端子６５1〜６５nとを有している。このプログラマ
ブルインピーダンス制御回路６０は、制御端子６５1〜
６５nから入力される制御信号によって所定個数の第１
又は第２の次動スイッチ３２1〜３２n、３３1〜３３nを
選択し、遅延回路２０で反転され、遅延されたＣＭＯＳ
インバータ１６の出力信号を、選択されたスイッチのゲ
ート端子に出力して、所定個数のスイッチをオン状態に
させることができる。
０は、１個の入力端子と、２ｎ個の出力端子と、ｎ個の
制御端子６５1〜６５nとを有している。このプログラマ
ブルインピーダンス制御回路６０は、制御端子６５1〜
６５nから入力される制御信号によって所定個数の第１
又は第２の次動スイッチ３２1〜３２n、３３1〜３３nを
選択し、遅延回路２０で反転され、遅延されたＣＭＯＳ
インバータ１６の出力信号を、選択されたスイッチのゲ
ート端子に出力して、所定個数のスイッチをオン状態に
させることができる。
【００６７】例えば、第１の初動スイッチ３１と、第１
の次動スイッチ３２とがともにオン状態になる場合に
は、第１の次動スイッチ３２1〜３２nのうち所定個数を
選択して、選択された第１の次動スイッチをオン状態に
することができるので、制御信号に応じて、第１の初動
スイッチ３１のオン抵抗と、第１の次動スイッチ３２の
オン抵抗で構成される合成インピーダンスを調整するこ
とができる。
の次動スイッチ３２とがともにオン状態になる場合に
は、第１の次動スイッチ３２1〜３２nのうち所定個数を
選択して、選択された第１の次動スイッチをオン状態に
することができるので、制御信号に応じて、第１の初動
スイッチ３１のオン抵抗と、第１の次動スイッチ３２の
オン抵抗で構成される合成インピーダンスを調整するこ
とができる。
【００６８】従って、ドライバ２のドライブ能力に応じ
て、適当な合成インピーダンスを容易に設定することが
できる。以上は第１の初動スイッチ３１と第１の次動ス
イッチ３２とがともにオン状態にある場合について説明
したが、第２の初動スイッチ３４と第２の次動スイッチ
３３とがともにオン状態にある場合でも同様である。
て、適当な合成インピーダンスを容易に設定することが
できる。以上は第１の初動スイッチ３１と第１の次動ス
イッチ３２とがともにオン状態にある場合について説明
したが、第２の初動スイッチ３４と第２の次動スイッチ
３３とがともにオン状態にある場合でも同様である。
【００６９】なお、上述の実施形態では、ｐチャネルＭ
ＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ
１３の前段にＣＭＯＳインバータ１６を配置しており、
ＣＭＯＳインバータ１６の出力信号でｐチャネルＭＯＳ
トランジスタ１２、ｎチャネルＭＯＳトランジスタ１３
のオン状態、オフ状態を切り換えることができるように
されているが、本発明はこれに限らず、伝送路の終端５
の電圧レベルに応じてｐチャネルＭＯＳトランジスタ１
２、ｎチャネルＭＯＳトランジスタ１３のオン状態、オ
フ状態を切り換えることが可能な構成にされていればよ
い。
ＯＳトランジスタ１２、ｎチャネルＭＯＳトランジスタ
１３の前段にＣＭＯＳインバータ１６を配置しており、
ＣＭＯＳインバータ１６の出力信号でｐチャネルＭＯＳ
トランジスタ１２、ｎチャネルＭＯＳトランジスタ１３
のオン状態、オフ状態を切り換えることができるように
されているが、本発明はこれに限らず、伝送路の終端５
の電圧レベルに応じてｐチャネルＭＯＳトランジスタ１
２、ｎチャネルＭＯＳトランジスタ１３のオン状態、オ
フ状態を切り換えることが可能な構成にされていればよ
い。
【００７０】また、上述の実施形態では、第１の初動ス
イッチ３１と第１の次動スイッチ３２をｐチャネルＭＯ
Ｓトランジスタで構成し、第２の初動スイッチ３４と第
２の次動スイッチ３３をｎチャネルＭＯＳトランジスタ
で構成しているが、第１、第２の初動スイッチ３１、３
４が、伝送路の終端５の電圧に応じて動作し、定常状態
では互いに逆相の動作をし、かつ第１、第２の次動スイ
ッチ３２、３３が伝送路の終端５の電圧と逆相の電圧に
応じて動作し、互いに逆相の動作をするように構成され
ていれば、他の構成としていてもよい。
イッチ３１と第１の次動スイッチ３２をｐチャネルＭＯ
Ｓトランジスタで構成し、第２の初動スイッチ３４と第
２の次動スイッチ３３をｎチャネルＭＯＳトランジスタ
で構成しているが、第１、第２の初動スイッチ３１、３
４が、伝送路の終端５の電圧に応じて動作し、定常状態
では互いに逆相の動作をし、かつ第１、第２の次動スイ
ッチ３２、３３が伝送路の終端５の電圧と逆相の電圧に
応じて動作し、互いに逆相の動作をするように構成され
ていれば、他の構成としていてもよい。
【００７１】
【発明の効果】電圧レベルの切換時に生じていた、オー
バーシュートやアンダーシュートを低減することができ
る。
バーシュートやアンダーシュートを低減することができ
る。
【図１】本発明の一実施形態の伝送回路を説明する第１
の回路図
の回路図
【図２】本発明の終端回路のインピーダンスが変化する
状態を説明する第１の図
状態を説明する第１の図
【図３】本発明の終端回路のインピーダンスが変化する
状態を説明する第２の図
状態を説明する第２の図
【図４】本発明の終端回路のインピーダンスが変化する
状態を説明する第３の図
状態を説明する第３の図
【図５】本発明の終端回路のインピーダンスが変化する
状態を説明する第４の図
状態を説明する第４の図
【図６】本発明の伝送回路における、ドライバの出力電
圧とレシーバの入力電圧の電圧波形図
圧とレシーバの入力電圧の電圧波形図
【図７】本発明の一実施形態の伝送回路を説明する第２
の回路図
の回路図
【図８】本発明の他の実施形態の終端回路を説明する回
路図
路図
【図９】本発明のその他の実施形態の終端回路を説明す
る回路図
る回路図
【図１０】従来の伝送回路を説明する回路図
【図１１】従来の伝送回路における、ドライバの出力電
圧とレシーバの入力電圧の電圧波形図
圧とレシーバの入力電圧の電圧波形図
１１……終端回路 １２……ｐチャネルＭＯＳトラン
ジスタ １３……ｎチャネルＭＯＳトランジスタ １
６……ＣＭＯＳインバータ ２０……遅延回路 ３
０……スイッチ回路 ３１……第１の初動スイッチ ３
２……第１の次動スイッチ ３３……第２の次動スイッ
チ ３４……第２の初動スイッチ ４０……終端切換回
路 ４１……補助切換回路
ジスタ １３……ｎチャネルＭＯＳトランジスタ １
６……ＣＭＯＳインバータ ２０……遅延回路 ３
０……スイッチ回路 ３１……第１の初動スイッチ ３
２……第１の次動スイッチ ３３……第２の次動スイッ
チ ３４……第２の初動スイッチ ４０……終端切換回
路 ４１……補助切換回路
Claims (3)
- 【請求項１】第１の電圧レベル又は第２の電圧レベルに
駆動される信号線と第１の電圧供給端子との間に接続さ
れた第１のスイッチ手段と、 上記信号線と第２の電圧供給端子との間に接続された第
２のスイッチ手段と、 上記信号線が第１の電圧レベルにあるときに上記第１の
スイッチ手段を導通状態とし、上記信号線が第２の電圧
レベルにあるときに上記第２のスイッチ手段を導通状態
とする第１の制御手段と、 上記信号線と第１の電圧供給端子との間に接続された第
３のスイッチ手段と、 上記信号線と第２の電圧供給端子との間に接続された第
４のスイッチ手段と、 上記信号線が第１の電圧レベルから第２の電圧レベルに
遷移する際に上記第３のスイッチ手段を一時的に導通状
態とし、上記信号線が第２の電圧レベルから第１の電圧
レベルに遷移する際に上記第４のスイッチ手段を一時的
に導通状態とする第２の制御手段と、 を有する終端回路。 - 【請求項２】上記第１及び第２のスイッチ手段はそれぞ
れ第１及び第２のトランジスタで構成され、上記第１の
制御手段は上記信号線の電圧レベルと逆相の信号を第１
の遅延時間をもって上記第１及び第２のトランジスタの
制御端子に供給し、上記第３のスイッチ手段は上記信号
線と第１の電圧供給端子との間に直列に接続された第３
及び第４のトランジスタを含み、上記第４のスイッチ手
段は上記信号線と第２の電圧供給端子との間に直列に接
続された第５及び第６のトランジスタを含み、上記第４
及び第６のトランジスタの制御端子は上記信号線に接続
され、上記第２の制御手段は上記信号線と逆相の信号を
第２の遅延時間をもって上記第３及び第５のトランジス
タの制御端子に供給する請求項１に記載の終端回路。 - 【請求項３】上記第１の制御手段は第１のインバータで
構成され、上記第２の制御手段は直列に接続された第
２、第３及び第４のインバータで構成される請求項２に
記載の終端回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30237099A JP4119062B2 (ja) | 1999-10-25 | 1999-10-25 | 終端回路 |
| US09/695,521 US6326803B1 (en) | 1999-10-25 | 2000-10-24 | Terminating circuit for a transmission line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30237099A JP4119062B2 (ja) | 1999-10-25 | 1999-10-25 | 終端回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001127805A true JP2001127805A (ja) | 2001-05-11 |
| JP4119062B2 JP4119062B2 (ja) | 2008-07-16 |
Family
ID=17908092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30237099A Expired - Fee Related JP4119062B2 (ja) | 1999-10-25 | 1999-10-25 | 終端回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6326803B1 (ja) |
| JP (1) | JP4119062B2 (ja) |
Cited By (5)
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| DE102009008182A1 (de) | 2008-03-17 | 2009-10-08 | Denso Corporation, Kariya-City | Empfangsvorrichtung mit Impedanzsteuerschaltung und Halbleitervorrichtung mit Impedanzsteuerschaltung |
| DE102009013596A1 (de) | 2008-03-17 | 2009-10-15 | Denso Corporation, Kariya-City | Empfangsvorrichtung |
| DE102012208124A1 (de) | 2011-05-16 | 2012-11-22 | Denso Corporation | Ringing-Unterdrückungsschaltung |
| JP2014011776A (ja) * | 2012-07-03 | 2014-01-20 | Nippon Soken Inc | 受信装置 |
| DE102013216556A1 (de) | 2012-08-24 | 2014-02-27 | Denso Corporation | Empfangsschaltung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW501020B (en) * | 2001-03-08 | 2002-09-01 | Via Tech Inc | Buffer device for eliminating ringback |
| US7519130B2 (en) * | 2005-01-18 | 2009-04-14 | International Business Machines Corporation | Front end interface for data receiver |
| JP4482048B2 (ja) * | 2008-05-30 | 2010-06-16 | 株式会社日本自動車部品総合研究所 | 受信装置 |
| JP5394318B2 (ja) | 2010-05-20 | 2014-01-22 | 株式会社日本自動車部品総合研究所 | 差動通信装置 |
| DE112021007228T5 (de) * | 2021-03-08 | 2024-01-11 | Microchip Technology Incorporated | Selektiv kreuzgekoppelte wechselrichter und zugehörige vorrichtungen, systeme und verfahren |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073958B2 (ja) * | 1992-01-31 | 1995-01-18 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 終端回路 |
| JP3192937B2 (ja) * | 1995-08-31 | 2001-07-30 | 株式会社東芝 | バスホールド回路 |
| US5726583A (en) * | 1996-07-19 | 1998-03-10 | Kaplinsky; Cecil H. | Programmable dynamic line-termination circuit |
| US6275088B1 (en) * | 1997-09-30 | 2001-08-14 | Intel Corporation | Method and apparatus for dynamic impedance clamping of a digital signal delivered over a transmission line |
-
1999
- 1999-10-25 JP JP30237099A patent/JP4119062B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-24 US US09/695,521 patent/US6326803B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102009008182A1 (de) | 2008-03-17 | 2009-10-08 | Denso Corporation, Kariya-City | Empfangsvorrichtung mit Impedanzsteuerschaltung und Halbleitervorrichtung mit Impedanzsteuerschaltung |
| DE102009013596A1 (de) | 2008-03-17 | 2009-10-15 | Denso Corporation, Kariya-City | Empfangsvorrichtung |
| DE102012208124A1 (de) | 2011-05-16 | 2012-11-22 | Denso Corporation | Ringing-Unterdrückungsschaltung |
| JP2014011776A (ja) * | 2012-07-03 | 2014-01-20 | Nippon Soken Inc | 受信装置 |
| DE102013216556A1 (de) | 2012-08-24 | 2014-02-27 | Denso Corporation | Empfangsschaltung |
| US8861621B2 (en) | 2012-08-24 | 2014-10-14 | Denso Corporation | Receiver circuit |
| DE102013216556B4 (de) | 2012-08-24 | 2023-08-31 | Denso Corporation | Empfangsschaltung |
Also Published As
| Publication number | Publication date |
|---|---|
| US6326803B1 (en) | 2001-12-04 |
| JP4119062B2 (ja) | 2008-07-16 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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