JPH1197998A

JPH1197998A - 出力回路

Info

Publication number: JPH1197998A
Application number: JP9253178A
Authority: JP
Inventors: Kiyohiko Yamazaki; 清彦山崎
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-09-18
Filing date: 1997-09-18
Publication date: 1999-04-09
Anticipated expiration: 2017-09-18
Also published as: JP3511355B2; US20010015662A1; US6384644B2; US6222397B1

Abstract

(57)【要約】【課題】信号出力形態および必要な駆動能力が異なる
複数の外部インターフェイスに適用できること。【解決手段】出力部をｐＭＯＳ１０３、５０３、３０
２と、ｎＭＯＳ１０４、５０４と、出力端子ｏｕｔによ
り構成し、入力端子ｉｎおよびインバータ１０１からな
る入力部と上記出力部の間に、インバータ５００と、Ｏ
Ｒゲート１０２、５０１、６０１と、ＡＮＤゲート５０
２とを有し、内部入力信号１０をｎＭＯＳ１０４に与え
る制御部を設ける。制御信号ＯＤ，ＰＵＮ＝Ｌレベル，
ＨレベルのときはＣＭＯＳ型となり、ＯＤ，ＰＵＮ＝
Ｈ，ＨのときはｎＭＯＳオープンドレイン型となり、Ｏ
Ｄ，ＰＵＮ＝Ｈ，ＬのときはｎＭＯＳプルアップドレイ
ン型となる。またそれぞれの信号出力形態において、制
御信号ＤＲＶをＬからＨにすると駆動能力が大きくな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路等
の集積回路に形成された第１の回路の出力と、第２の回
路の入力との間に設けられ、第１の回路から入力された
信号に応じたレベルの信号を第２の回路に出力する出力
回路に関するものである。このような出力回路は、通常
上記の集積回路内に設けられる。このとき、第２の回路
を外部回路または外部インターフェイスと称する。

【０００２】

【従来の技術】図９ないし図１１はＭＯＳ半導体集積回
路に用いられる従来の出力回路を示す回路図である。図
９はｐＭＯＳトランジスタ１０３とｎＭＯＳトランジス
タ１０４からなるＣＭＯＳ回路により出力部を構成した
ＣＭＯＳ型の出力回路である。また、図１０はドレイン
電極が開放であるｎＭＯＳトランジスタ１０４を出力部
としたｎＭＯＳオープンドレイン型の出力回路である。
また、図１１は常にＯＮであるｐＭＯＳトランジスタ３
０２と、ｐＭＯＳ３０２によりドレイン電極がプルアッ
プされたｎＭＯＳトランジスタ１０４とにより出力部を
構成したｎＭＯＳプルアップドレイン型（プルアップ素
子内蔵のｎＭＯＳオープンドレイン型）の出力回路であ
る。また、ｐＭＯＳオープンドレイン型の出力回路およ
びｐＭＯＳプルダウンドレイン型（プルアップ素子内蔵
のｐＭＯＳオープンドレイン型）の出力回路もある。ｎ
ＭＯＳプルアップドレイン型およびｐＭＯＳプルダウン
ドレイン型を単にプルドレイン型と称する。

【０００３】

【発明が解決しようとする課題】上記のような従来の出
力回路は、接続する外部インターフェイスの仕様に応じ
た信号出力形態（ＣＭＯＳ型、オープンドレイン型、プ
ルドレイン型）および駆動能力を有する。このため、外
部インタフェースが変更になった場合には、変更前に用
いていた出力回路をそのまま用いることができず、出力
回路の内部回路を変更しなければならないという問題点
があった。また外部インタフェースが複数考えられてい
る場合には、それぞれの外部インターフェイスに対応す
る出力回路を外部インターフェイスの数だけ予め用意し
なければならないという問題点があった。

【０００４】本発明はこのような従来の問題を解決する
ものであり、複数の外部インターフェイスに適用可能な
出力回路を提供することを目的とするものである。

【０００５】

【課題を解決するための手段】上記の目的を達成するた
めに本発明の出力回路は、外部から入力される信号のレ
ベルに応じた内部入力信号を生成する入力部と、ＭＯＳ
トランジスタにより構成され、前記内部入力信号のレベ
ルに応じた信号を外部に出力する出力部と、外部から入
力される制御信号に基づいて、前記出力部の信号出力形
態または駆動能力を切り替える、あるいは前記出力部の
信号出力形態および駆動を同時にまたはそれぞれ独立に
切り替える制御部とを有することを特徴とする。

【０００６】

【発明の実施の形態】第１の実施形態図１は本発明の第１の実施形態の出力回路を示す回路図
である。図１の出力回路は、外部から入力信号ＩＮが入
力される信号入力端子ｉｎと、インバータ１０１と、外
部から制御信号ＯＤが入力される制御端子ｏｄと、ＯＲ
ゲート１０２（論理ゲート）と、ｐＭＯＳトランジスタ
１０３（第１のＭＯＳトランジスタ）と、ｎＭＯＳトラ
ンジスタ１０４（第２のＭＯＳトランジスタ）と、外部
インターフェイスに接続される信号出力端子ｏｕｔとを
有する。信号入力端子ｉｎとインバータ１０１とは、入
力信号ＩＮのレベルに応じた内部入力信号１０を生成す
る入力部を構成する。制御端子ｏｄとＯＲゲート１０２
とは制御部を構成する。またｐＭＯＳ１０３とｎＭＯＳ
１０４と信号出力端子ｏｕｔとは、内部入力信号１０に
応じたレベルの出力信号ＯＵＴすなわち入力信号ＩＮの
レベルに応じた出力信号ＯＵＴを外部に出力する出力部
を構成する。

【０００７】インバータ１０１の入力には外部からの入
力信号ＩＮが入力される。インバータ１０１は入力信号
ＩＮの反転信号である内部入力信号１０を出力する。Ｏ
Ｒゲート１０２の第１の入力はインバータ１０１の出力
に接続され、ＯＲゲート１０２の第２の入力には外部か
らの制御信号ＯＤが入力される。ＯＲゲート１０２は内
部信号１１を出力する。ｐＭＯＳ１０３のゲート電極は
ＯＲゲート１０２の出力に接続され、ソース電極は正電
源ＶＤＤに接続され、ドレイン電極は信号出力端子ｏｕ
ｔに接続されている。ｎＭＯＳ１０４のゲート電極はイ
ンバータ１０１の出力に接続され、ソース電極は基準電
源ＧＮＤに接続され、ドレイン電極は信号出力端子ｏｕ
ｔに接続されている。

【０００８】制御部は、制御信号ＯＤが第１の設定のと
きに、ｐＭＯＳ１０３のゲート電極に内部入力信号１０
を与えることにより出力部の信号出力形態をＣＭＯＳ型
とし、制御信号ＯＤが第２の設定のときに、ｐＭＯＳ１
０３を常にＯＦＦさせ、ｎＭＯＳ１０４のゲート電極に
内部入力信号１０を与えることにより、出力部の信号出
力形態をオープンドレイン型とする。ここでは、第１の
設定が“Ｌ”レベルであり、第２の設定が”Ｈ”レベル
である。なお、入力部は信号入力端子ｉｎのみからなる
構成あるいは信号入力端子ｉｎとバッファとによる構成
であっても良く、このときは入力信号ＩＮが内部入力信
号１０となる。次に、図１の出力回路の動作を説明す
る。まず制御信号ＯＤが“Ｌ”レベルに設定されたとき
の動作を説明する。このとき、ＯＲゲート１０２はイン
バータ回路１０１から出力される内部入力信号１０（入
力信号ＩＮの反転信号）を内部信号１１として出力す
る。従って入力信号ＩＮが“Ｌ”レベルになると、ｐＭ
ＯＳ１０３がＯＦＦ、ｎＭＯＳ１０４がＯＮし、出力信
号ＯＵＴは“Ｌ”レベルとなる。また入力信号ＩＮが
“Ｈ”レベルになると、ｐＭＯＳ１０３がＯＮ、ｎＭＯ
Ｓ１０４がＯＦＦし、出力信号ＯＵＴは“Ｈ”レベルと
なる。以上により、制御信号ＯＤが“Ｌ”レベルの場合
には、出力部はｐΜＯＳ１０３とｎΜＯＳ１０４により
構成されるＣＭＯＳ回路として動作する。

【０００９】次に制御信号ＯＤが“Ｈ”レベルに設定さ
れたときの動作を説明する。このとき、ＯＲゲート１０
２から出力される内部信号１１は内部入力信号１０によ
らず、“Ｈ”レベルに固定される。従ってｐΜＯＳ１０
３は常にＯＦＦしており、入力信号ＩＮが“Ｌ”レベル
になるとｎＭＯＳ１０４がＯＦＦし、また入力信号ＩＮ
が“Ｈ”レベルになるとｎＭＯＳ１０４がＯＮする。以
上により、制御信号ＯＤが“Ｈ”レベルの場合には、出
力部はｎＭＯＳ１０４によるｎＭＯＳオープンドレイン
回路として動作する。

【００１０】このように第１の実施形態によれば、ｐＭ
ＯＳ１０３（第１のＭＯＳトランジスタ）を制御するＯ
Ｒゲート１０２（論理ゲート）を有し、内部入力信号１
０をｎＭＯＳ１０４（第２のＭＯＳトランジスタ）のゲ
ート電極に与える制御部を設け、出力部の信号出力形態
を制御信号ＯＤによりＣＭＯＳ型あるいはｎＭＯＳオー
プンドレイン型に切り替えられる構成としたことによ
り、外部インタフェースが変更になった場合あるいは外
部インタフェースが複数考えられている場合にも、回路
変更を伴わず、制御信号ＯＤの設定を変更するだけで外
部インタフェースの変更に適応することが可能となる。

【００１１】なお、出力部のＭＯＳトランジスタを制御
する制御部の内部構成は、図１に示すものに限定される
ものではない。例えば、ＯＲゲート１０２ではなく、イ
ンバータとＮＡＮＤゲートを用いて構成しても良い。ま
たＣＭＯＳ型とｐＭＯＳオープンドレイン型とを切り替
える構成とすることも可能である。ＣＭＯＳ型とｐＭＯ
Ｓオープンドレイン型とを切り替える出力回路を次の第
２の実施形態で説明する。

【００１２】第２の実施形態図２は本発明の第２の実施形態の出力回路を示す回路図
である。図２において図１と同じものには同じ符号を付
してある。図２の出力回路は、信号入力端子ｉｎと、イ
ンバータ１０１と、制御端子ｏｄと、ＡＮＤゲート２０
１（論理ゲート）と、ｐＭＯＳトランジスタｐＭＯＳ１
０３（第２のＭＯＳトランジスタ）と、ｎＭＯＳトラン
ジスタｎＭＯＳ１０４（第１のＭＯＳトランジスタ）
と、信号出力端子ｏｕｔとを有する。信号入力端子ｉｎ
とインバータ１０１とは入力部を構成する。制御端子ｏ
ｄとＡＮＤゲート２０１とは制御部を構成する。ｐＭＯ
Ｓ１０３とｎＭＯＳ１０４と信号出力端子ｏｕｔとは出
力部を構成する。

【００１３】インバータ１０１の出力はｐＭＯＳ１０３
のゲート電極に接続されている。制御部において、ＡＮ
Ｄゲート２０１の第１の入力はインバータ１０１の出力
に接続され、ＡＮＤゲート２０１の第２の入力には外部
からの制御信号ＯＤが入力され、またＡＮＤゲート２０
１の出力はｎＭＯＳ１０４のゲート電極に接続されてい
る。

【００１４】制御部は、制御信号ＯＤが第１の設定のと
きに、ｎＭＯＳ１０４のゲート電極に内部入力信号１０
を与えることにより出力部の信号出力形態をＣＭＯＳ型
とし、制御信号ＯＤが第２の設定のときに、ｎＭＯＳ１
０４を常にＯＦＦさせ、ｐＭＯＳ１０３のゲート電極に
内部入力信号１０を与えることにより、出力部の信号出
力形態をオープンドレイン型とする。ここでは、第１の
設定が“Ｈ”レベルであり、第２の設定が”Ｌ”レベル
である。

【００１５】次に、図２の出力回路の動作を説明する。
まず制御信号ＯＤが“Ｈ”レベルに設定されたときの動
作を説明する。このとき、ＡＮＤゲート２０１はインバ
ータ回路１０１から出力される内部入力信号１０（入力
信号ＩＮの反転信号）を内部信号２１として出力する。
従って入力信号ＩＮが“Ｈ”レベルになると、ｎＭＯＳ
１０４がＯＦＦ、ｐＭＯＳ１０３がＯＮし、また入力信
号ＩＮが“Ｌ”レベルになると、ｎＭＯＳ１０４がＯ
Ｎ、ｐＭＯＳ１０３がＯＦＦする。以上により、制御信
号ＯＤが“Ｈ”レベルの場合には、出力部はトランジス
タｐＭＯＳ１０３とｎＭＯＳ１１０４により構成される
ＣＭＯＳ回路として動作する。

【００１６】次に制御信号ＯＤが“Ｌ”レベルに設定さ
れたときの動作を説明する。このとき、ＡＮＤゲート２
０１から出力される内部信号２１は内部入力信号１０に
よらず、“Ｌ”レベルに固定される。従ってｎＭＯＳ１
０４は常にＯＦＦしており、入力信号ＩＮが“Ｈ”レベ
ルになるとｐＭＯＳ１０３がＯＦＦし、また入力信号Ｉ
Ｎが“Ｌ”レベルになるとｐＭＯＳ１０３がＯＮする。
以上により、制御信号ＯＤが“Ｌ”レベルの場合には、
出力部はｐＭＯＳ１０３によるｐＭＯＳオープンドレイ
ン回路として動作する。

【００１７】このように第２の実施形態によれば、ｎＭ
ＯＳ１０４（第１のＭＯＳトランジスタ）を制御するＡ
ＮＤゲート２０１（論理ゲート）を有し、内部入力信号
１０をｐＭＯＳ１０３（第２のＭＯＳトランジスタ）の
ゲート電極に与える制御部を設け、出力部の信号出力形
態を制御信号ＯＤによりＣＭＯＳ型あるいはｐＭＯＳオ
ープンドレイン型に切り替えられる構成としたことによ
り、外部インタフェースが変更になった場合あるいは外
部インタフェースが複数考えられている場合にも、回路
変更を伴わず、制御信号ＯＤの設定を変更するだけで外
部インタフェースの変更に適応することが可能となる。

【００１８】なお、出力部のＭＯＳトランジスタを制御
する制御部の内部構成は、図２に示すものに限定される
ものではない。例えばＡＮＤゲート２０１ではなく、イ
ンバータとＮＯＲゲートを用いて構成しても良い。

【００１９】第３の実施形態図３は本発明の第３の実施形態の出力回路を示す回路図
である。図３において図１と同じものには同じ符号を付
してある。図３の出力回路は、信号入力端子ｉｎと、イ
ンバータ１０１と、制御端子ｏｄと、ＯＲゲート１０２
（論理ゲート）と、インバータ３０１と、ｐＭＯＳトラ
ンジスタ１０３（第１のＭＯＳトランジスタ）および３
０２（第２のＭＯＳトランジスタ）と、ｎＭＯＳトラン
ジスタ１０４（第３のＭＯＳトランジスタ）と、信号出
力端子ｏｕｔとを有する。制御端子ｏｄとＯＲゲート１
０２とインバータ３０１とは制御部を構成する。ｐＭＯ
Ｓ１０３および３０２とｎＭＯＳ１０４は出力部を構成
する。図３の出力回路は図１の出力回路にインバータ３
０１とｐＭＯＳ３０２を設けたものである。

【００２０】インバータ３０１の入力には制御信号ＯＤ
が入力される。インバータ３０１は、制御信号ＯＤの反
転信号である内部信号３０を出力する。ｐＭＯＳ３０２
のゲート電極はインバータ３０１の出力に接続され、ソ
ース電極は正電源ＶＤＤに接続され、ドレイン電極は信
号出力端子ｏｕｔに接続されている。

【００２１】制御部は、制御信号ＯＤが第１の設定のと
きに、ｐＭＯＳ１０３およびｎＭＯＳ１０４のゲート電
極に内部入力信号１０を与え、ｐＭＯＳ３０２を常にＯ
ＦＦさせることにより、出力部の信号出力形態をＣＭＯ
Ｓ型とし、制御信号ＯＤが第２の設定のときに、ｐＭＯ
Ｓ１０３を常にＯＦＦさせ、ｐＭＯＳ３０２を常にＯＮ
させ、ｎＭＯＳ１０４のゲート電極に内部入力信号１０
を与えることにより、出力部の信号出力形態をプルドレ
イン型とする。ここでは、第１の設定が“Ｌ”レベルで
あり、第２の設定が”Ｈ”レベルである。

【００２２】次に図３の出力回路の動作を説明する。ま
ず制御信号ＯＤが“Ｌ”レベルに設定されているときの
動作を説明する。このとき、ＯＲゲート１０２はインバ
ータ回路１０１から出力される内部入力信号１０（入力
信号ＩＮの反転信号）を内部信号１１として出力する。
また内部信号３０は“Ｈ”レベルに固定される。従って
ｐＭＯＳ３０２は常にＯＦＦであり、入力信号ＩＮが
“Ｌ”レベルになると、トランジスタｐＭＯＳ１０３が
ＯＦＦ、ｎＭＯＳ１０４がＯＮし、また入力信号ＩＮが
“Ｈ”レベルになると、ｐＭＯＳ１０３がＯＮ、ｎＭＯ
Ｓ１０４がＯＦＦする。以上により、制御信号ＯＤが
“Ｌ”レベルの場合には、出力部はｐΜＯＳ１０３とｎ
ΜＯＳ１０４によるＣＭＯＳ回路として動作する。

【００２３】次に制御信号ＯＤが“Ｈ”レベルに設定さ
れているときの動作を説明する。このとき、内部信号１
１は“Ｈ”レベルに固定され、内部信号３０は“Ｌ”レ
ベルに固定される。従ってｐΜＯＳ１０３は常にＯＦＦ
しており、ｐΜＯＳ３０２は常にＯＮしている。入力信
号ＩＮが“Ｌ”レベルになるとｎＭＯＳ１０４がＯＦＦ
し、また入力信号ＩＮが“Ｈ”レベルになるとｎＭＯＳ
１０４がＯＮする。以上により、制御信号ＯＤが“Ｈ”
レベルの場合には、出力部はｐＭＯＳ３０２をプルアッ
プ素子としてｐＭＯＳ３０２とｎＭＯＳ１０４により構
成されるｎＭＯＳプルアップドレイン回路として動作す
る。

【００２４】このように第３の実施形態によれば、ｐＭ
ＯＳ１０３（第１のＭＯＳトランジスタ）を制御するＯ
Ｒゲート１０２（論理ゲート）と、ｐＭＯＳ３０２（第
２のＭＯＳトランジスタ）を制御するインバータ３０１
とを有し、内部入力信号１０をｎＭＯＳ１０４（第３の
ＭＯＳトランジスタ）のゲート電極に与える制御部を設
け、出力部の信号出力形態を制御信号ＯＤによりＣＭＯ
Ｓ型あるいはｎＭＯＳプルアップドレイン型に切り替え
られる構成としたことにより、外部インタフェースが変
更になった場合あるいは外部インタフェースが複数考え
られている場合にも、回路変更を伴わず、制御信号ＯＤ
の設定を変更するだけで外部インタフェースの変更に適
応することが可能となる。

【００２５】なお、図３の出力回路において、ＯＲゲー
ト１０２をＡＮＤゲートとし、ｐＭＯＳ１０３および３
０２をｎＭＯＳとし、ｎＭＯＳ１０４をｐＭＯＳとし、
正電源ＶＤＤと基準電源ＧＮＤとを反転させれば、ＣＭ
ＯＳ型とｐＭＯＳプルアップドレイン型とを切り替えら
れる構成とすることも可能である。また制御部の内部構
成および制御部に対する制御信号の入力形態（外部から
入力される制御信号の本数）は、図３に示すものに限定
されるものではない。例えば、図３ではｐＭＯＳ１０３
に対する内部信号とｐＭＯＳ３０２に対する内部信号と
をいずれも制御信号ＯＤを用いて生成する構成である
が、ｐＭＯＳ１０３に対する制御信号とｐＭＯＳ３０２
に対する制御信号とを外部から個別に入力する構成とし
ても良い。ｐＭＯＳ１０３およびｐＭＯＳ３０２に対す
る制御信号を外部から個別に入力する構成の出力回路を
次に第４の実施形態で説明する。

【００２６】第４の実施形態図４は本発明の第４の実施形態の出力回路を示す回路図
である。図４において図１と同じものには同じ符号を付
してある。図４の出力回路は、信号入力端子ｉｎと、イ
ンバータ１０１と、外部から制御信号ＯＤ（第１の制御
信号）が入力される制御端子ｏｄと、外部から制御信号
ＰＵＮ（第２の制御信号）が入力される制御端子ｐｕｎ
と、ＯＲゲート１０２（論理ゲート）と、ｐＭＯＳトラ
ンジスタ１０３（第１のＭＯＳトランジスタ）および３
０２（第２のＭＯＳトランジスタ）と、ｎＭＯＳトラン
ジスタ１０４（第３のＭＯＳトランジスタ）と、信号出
力端子ｏｕｔとを有する。制御端子ｏｄおよびｐｕｎと
ＯＲゲート１０２とは制御部を構成する。またｐＭＯＳ
１０３および３０２とｎＭＯＳ１０４と信号出力端子ｏ
ｕｔとは出力部を構成する。図４の出力回路は、図１の
出力回路にｐＭＯＳ３０２を設けたものであり、図３の
出力回路において、ｐＭＯＳ３０２のゲートに、制御信
号ＯＤの反転信号ではなく、制御信号ＰＵＮを入力する
構成としたものである。

【００２７】制御部は、制御信号ＯＤおよびＰＵＮから
なる制御信号が第１の設定のときに、ｐＭＯＳ１０３お
よびｎＭＯＳ１０４のゲート電極に内部入力信号１０を
与え、ｐＭＯＳ１０３を常にＯＦＦさせることにより、
出力部の信号出力形態をＣＭＯＳ型とし、制御信号が第
２の設定のときに、ｐＭＯＳ１０３および３０２を常に
ＯＦＦさせ、ｎＭＯＳ１０４のゲート電極に内部入力信
号１０を与えることにより、出力部の信号出力形態をオ
ープンドレイン型とし、制御信号が第３の設定のとき
に、ｐＭＯＳ１０３を常にＯＦＦさせ、ｐＭＯＳ３０２
を常にＯＮさせ、ｎＭＯＳ１０４のゲート電極に内部入
力信号１０を与えることにより、出力部の信号出力形態
をプルドレイン型とする。ここでは、制御信号ＯＤが
“Ｌ”レベル、制御信号ＰＵＮが”Ｈ”レベルのときが
第１の設定であり、制御信号ＯＤおよびＰＵＮがともに
“Ｈ”レベルのときが第２の設定がであり、制御信号Ｏ
Ｄが“Ｈ”レベル、制御信号ＰＵＮが”Ｌ”レベルのと
きが第３の設定である。

【００２８】次に、図４の出力回路の動作を説明する。
図４の出力回路においては、制御信号ＯＤと制御信号Ｐ
ＵＮを独立に設定することができ、４種類の設定が考え
られるが、制御信号ＯＤと制御信号ＰＵＮを同時に
“Ｌ”レベルに設定することは禁止である。

【００２９】まず制御信号ＰＵＮが“Ｈ”レベルに設定
されるときの動作を説明する。このとき、ｐＭＯＳ３０
２は常にＯＦＦしている。従って図４の出力回路は制御
信号ＯＤの設定に応じて図１の出力回路と同じ動作をす
る。すなわち、制御信号ＯＤが“Ｌ”レベル、制御信号
ＰＵＮが“Ｈ”レベルである場合には、出力部はｐΜＯ
Ｓ１０３とｎΜＯＳ１０４により構成されるＣＭＯＳ回
路として動作する。また制御信号ＯＤと制御信号ＰＵＮ
がともに“Ｈ”レベルである場合には、出力部はｎＭＯ
Ｓ１０４によるｎＭＯＳオープンドレイン回路として動
作する。

【００３０】次に制御信号ＯＤが“Ｈ”レベルに設定さ
れ、制御信号ＰＵＮが“Ｌ”レベルに設定されていると
きの動作を説明する。このとき、ｐＭＯＳ１０３は常に
ＯＦＦしており、ｐＭＯＳ３０２は常にＯＮしている。
従って図４の出力回路は制御信号ＯＤが“Ｈ”レベルに
設定されているときの図３の出力回路と同じ動作をす
る。すなわち、制御信号ＯＤが“Ｌ”レベル、制御信号
ＰＵＮが“Ｈ”レベルである場合には、出力部はｐＭＯ
Ｓ３０２をプルアップ素子としてｐＭＯＳ３０２とｎＭ
ＯＳ１０４により構成されるｎＭＯＳプルアップドレイ
ン回路として動作する。

【００３１】このように第４の実施形態によれば、制御
信号ＯＤ（第１の制御信号）に基づいてｐＭＯＳ１０３
（第１のＭＯＳトランジスタ）を制御するＯＲゲート１
０２（論理ゲート）を有し、制御信号ＰＵＮ（第２の制
御信号）をｐＭＯＳ３０２（第２のＭＯＳトランジス
タ）のゲート電極に与え、内部入力信号１０をｎＭＯＳ
１０４（第３のＭＯＳトランジスタ）のゲート電極に与
える制御部を設け、出力部の信号出力形態を制御信号Ｏ
ＤおよびＰＵＮにより、ＣＭＯＳ型、ｎＭＯＳオープン
ドレイン型、あるいはｎＭＯＳプルアップドレイン型の
いずれかに切り替えられる構成としたことにより、外部
インタフェースが変更になった場合あるいは外部インタ
フェースが複数考えられている場合にも、回路変更を伴
わず、制御信号ＯＤの設定を変更するだけで外部インタ
フェースの変更に適応することが可能となる。

【００３２】なお、図４の出力回路においても、上記第
３の実施形態と同様に、ＣＭＯＳ型とｐＭＯＳオープン
ドレイン型とｐＭＯＳプルアップドレイン型とを切り替
える構成とすることが可能である。また制御部の内部構
成および制御部に対する制御信号の入力形態は、図４に
示すものに限定されるものではない。

【００３３】第５の実施形態図５は本発明の第５の実施形態の出力回路を示す回路図
である。図５において図１と同じものには同じ符号を付
してある。図５の出力回路は、信号入力端子ｉｎと、イ
ンバータ１０１と、外部から制御信号ＤＲＶが入力され
る制御端子ｄｒｖと、インバータ５００（第１のインバ
ータ）と、ＯＲゲート５０１（第１の第１型論理ゲー
ト）と、ＡＮＤゲート５０２（第１の第２型論理ゲー
ト）と、ｐＭＯＳトランジスタ１０３および５０３（第
１および第２の第１導電型ＭＯＳトランジスタ）と、ｎ
ＭＯＳトランジスタ１０４および５０４（第１および第
２の第２導電型ＭＯＳトランジスタ）と、信号出力端子
ｏｕｔとを有する。制御端子ｄｒｖとインバータ５００
とＯＲゲート５０１とＡＮＤゲート５０２とは制御部を
構成する。またｐＭＯＳ１０３および５０３とｎＭＯＳ
１０４および５０４とは出力部を構成する。

【００３４】インバータ５００の入力には外部からの制
御信号ＤＲＶが入力される。インバータ５００は制御信
号ＤＲＶの反転信号である内部信号５０を出力する。Ｏ
Ｒゲート５０１の第１の入力はインバータ１０１の出力
に接続されており、ＯＲゲート５０１の第２の入力はイ
ンバータ５００の出力に接続されている。ＯＲゲート５
０１は内部信号５１を出力する。ＡＮＤゲート５０２の
第１の入力はインバータ１０１の出力端子に接続され、
ＡＮＤゲート５０２の第２の入力には制御信号ＤＲＶが
入力される。ＡＮＤゲート５０２は内部信号５２を出力
する。

【００３５】ｐＭＯＳ１０３のゲート電極はインバータ
１０１の出力に接続されている。ｐＭＯＳ５０３のゲー
ト電極はＯＲゲート５０１の出力に接続され、ソース電
極は正電源ＶＤＤに接続され、ドレイン電極は信号出力
端子ｏｕｔに接続されている。ｎＭＯＳ１０４のゲート
電極はインバータ１０１の出力に接続されている。ｎＭ
ＯＳ５０４のゲート電極はＡＮＤゲート５０２の出力に
接続され、ソース電極は基準電源ＧＮＤに接続され、ド
レイン電極はｎＭＯＳ１０４の信号出力端子ｏｕｔに接
続されている。

【００３６】制御部は、制御信号ＤＲＶが第１の設定の
ときに、ｐＭＯＳ１０３およびｎＭＯＳ１０４のゲート
電極に内部入力信号１０を与え、ｐＭＯＳ５０３および
ｎＭＯＳ５０４を常にＯＦＦさせ、制御信号ＤＲＶが第
２の設定のときに、ｐＭＯＳ１０３および５０３とｎＭ
ＯＳ１０４および５０３のゲート電極に内部入力信号１
０を与えることにより、ＣＭＯＳ型の出力部の駆動能力
を切り替える。ここでは、制御信号ＤＲＶが“Ｌ”レベ
ルのときが第１の設定であり、“Ｈ”レベルのときが第
２の設定である。

【００３７】次に、図５の出力回路の動作を説明する。
まず制御信号ＤＲＶが“Ｌ”レベルに設定されていると
きの動作を説明する。このとき、ＡＮＤゲート５０２か
ら出力される内部信号５２は“Ｌ”レベルに固定され
る。またインバータ５００から出力される内部信号５０
は“Ｈ”レベルになるので、ＯＲゲート５０１から出力
される内部信号５１は“Ｈ”レベルに固定される。従っ
てｐＭＯＳ５０３およびｎＭＯＳ５０４は常にＯＦＦし
ており、入力信号ＩＮが“Ｌ”レベルになると、トラン
ジスタｐＭＯＳ１０３がＯＦＦ、ｎＭＯＳ１０４がＯＮ
し、また入力信号ＩＮが“Ｈ”レベルになると、ｐＭＯ
Ｓ１０３がＯＮ、ｎＭＯＳ１０４がＯＦＦする。以上に
より、制御信号ＤＲＶが“Ｌ”レベルの場合には、出力
部はｐΜＯＳ１０３とｎΜＯＳ１０４により構成される
ＣＭＯＳ回路として動作する。

【００３８】次に制御信号ＤＲＶが“Ｈ”レベルに設定
されているときの動作を説明する。このとき、ＯＲゲー
ト５０１はインバータ１０１から出力された内部入力信
号１０を内部信号５１として出力し、内部信号５１は入
力信号ＩＮの反転信号となる。またＡＮＤゲート５０２
は内部入力信号１０を内部信号５２として出力し、内部
信号５２も入力信号ＩＮの反転信号となる。従って入力
信号ＩＮが“Ｌ”レベルになると、ｐＭＯＳ１０３およ
び５０３がＯＦＦ、ｎＭＯＳ１０４および５０４がＯＮ
し、また入力信号ＩＮが“Ｈ”レベルになると、ｐＭＯ
Ｓ１０３および５０３がＯＮ、ｎＭＯＳ１０４および５
０４がＯＦＦする。以上により、制御信号ＤＲＶが
“Ｈ”レベルの場合には、出力部はｐΜＯＳ１０３およ
び５０３とｎΜＯＳ１０４および５０４により構成され
るＣＭＯＳ回路として動作する。制御信号ＤＲＶが
“Ｈ”レベルのときのＣＭＯＳ回路の駆動能力は上記の
制御信号ＤＲＶが“Ｌ”レベルのときのＣＭＯＳ回路よ
りも大きくなる。

【００３９】このように第５の実施形態によれば、イン
バータ５００（第１のインバータ）と、ｐＭＯＳ５０３
（第２の第１導電型ＭＯＳトランジスタ）を制御するＯ
Ｒゲート５０１（第１の第１型論理ゲート）と、ｎＭＯ
Ｓ５０４（第２の第２導電型ＭＯＳトランジスタ）を制
御するＡＮＤゲート５０２（第１の第２型論理ゲート）
とを有し、ｐＭＯＳ１０３（第１の第１導電型ＭＯＳト
ランジスタ）およびｎＭＯＳ１０４（第１の第２導電型
ＭＯＳトランジスタ）のゲート電極に内部入力信号１０
を与える制御部を設け、制御信号ＤＲＶによりＣＭＯＳ
出力回路の駆動能力を切り替えられる構成としたことに
より、外部インタフェースが変更になり必要な駆動能力
が変更になった場合でも、回路を変更することなく、制
御信号ＤＲＶの設定を変えるだけで適応することが可能
である。

【００４０】なお、制御部の内部構成および制御部に対
する制御信号の入力形態は、図５に示すものに限定され
るものではない。また出力部のｐＭＯＳ５０３およびｎ
ＭＯＳ５０４に並列にｐＭＯＳトランジスタおよびｎＭ
ＯＳトランジスタをそれぞれ設け、これらのトランジス
タを制御する内部信号を生成する論理回路を制御部に設
けることにより、出力部の駆動能力を多段階に切り替え
る構成とすることも可能である。すなわち、出力部を、
第１ないし第Ｎ（Ｎは２以上の整数）のｐＭＯＳと、第
１ないし第ＮのｎＭＯＳとを有する構成とし、また制御
部を、第１ないし第（Ｎ−１）の制御信号がそれぞれ入
力される第１ないし第（Ｎ−１）のインバータと、第１
ないし第（Ｎ−１）のインバータおよび第２ないし第Ｎ
のｐＭＯＳにそれぞれ対応する第１ないし第（Ｎ−１）
のＯＲゲートと、第１ないし第（Ｎ−１）の制御信号お
よび第２ないし第ＮのｎＭＯＳにそれぞれ対応する第１
ないし第（Ｎ−１）ＡＮＤゲートとを有し、第１のｐＭ
ＯＳおよび第１のｎＭＯＳのゲート電極に内部入力信号
１０を与える構成とし、第１ないし第（Ｎ−１）の制御
信号からなる制御信号が第ｉ（ｉは１からＮまでのいず
れか任意の整数）の設定のときに、第１ないし第ｉのｐ
ＭＯＳおよび第１ないし第ｉのｎＭＯＳのゲート電極に
内部入力信号１０を与え、第（ｉ＋１）ないし第Ｎのｐ
ＭＯＳおよび第（ｉ＋１）ないし第ＮのｎＭＯＳを常に
ＯＦＦさせることにより、出力部の駆動能力を多段階に
切り替える構成としても良い。また、図５の出力回路に
おいてインバータ５００とＯＲゲート５０１とｐＭＯＳ
１０３および５０３とを取り除くことによりｎＭＯＳオ
ープンドレイン型の出力部の駆動能力を切り替えること
が可能な出力回路を構成でき、また図５の出力回路にお
いてＡＮＤゲート５０２とｎＭＯＳ１０４および５０４
とを取り除くことによりｐＭＯＳオープンドレイン型の
出力部の駆動能力を切り替えることが可能な出力回路を
構成できる。また、上記ｐＭＯＳオープンドレイン型の
出力部にプルアップ素子となる常にＯＮのｐＭＯＳトラ
ンジスタを設けることによりｎＭＯＳプルアップドレイ
ン型の出力部の駆動能力を切り替えることが可能な出力
回路を構成でき、また上記ｎＭＯＳオープンドレイン型
の出力部にプルダウン素子となる常にＯＮのｎＭＯＳト
ランジスタを設けることによりｐＭＯＳプルダウンドレ
イン型の出力部の駆動能力を切り替えることが可能な出
力回路を構成できる。

【００４１】第６の実施形態図６は本発明の第６の実施形態の出力回路を示す回路図
である。図６において図４または図５と同じものには同
じ符号を付してある。図６の出力回路は、信号入力端子
ｉｎと、インバータ１０１と、制御信号ＯＤ（第１の制
御信号）が入力される制御端子ｏｄと、制御信号ＤＲＶ
（第２の制御信号）が入力される制御端子ｄｒｖと、制
御信号ＰＵＮ（第３の制御信号）が入力される制御端子
ｐｕｎと、インバータ５００と、ＯＲゲート１０２、５
０１、６０１（第１、第２、第３の論理ゲート）と、Ａ
ＮＤゲート５０２（第４の論理ゲート）と、ｐＭＯＳト
ランジスタ１０３、５０３、３０２（第１、第２、第３
のＭＯＳトランジスタ）と、ｎＭＯＳトランジスタ１０
４、５０４（第４、第５のＭＯＳトランジスタ）と、信
号出力端子ｏｕｔとを有する。制御端子ｏｄ、ｄｒｖ、
ｐｕｎと、ＯＲゲート１０２、５０１、６０１と、ＡＮ
Ｄゲート５０２とは制御部を構成する。またｐＭＯＳ１
０３、３０２、５０３と、ｎＭＯＳ１０４、５０４とは
出力部を構成する。図６の出力回路は図４の出力回路
に、制御端子ｄｒｖとインバータ５００と、ＯＲゲート
５０１、８０１と、ＡＮＤゲート５０２と、ｐＭＯＳ５
０３と、ｎＭＯＳ５０４とを設けたものであり、また図
５の出力回路に、制御端子ｏｄおよびｐｕｎと、ＯＲゲ
ート１０２および６０１と、ｐＭＯＳ３０２とを設けた
ものである。

【００４２】ＯＲゲート６０１の第１の入力はＯＲゲー
ト５０１の出力に接続され、ＯＲゲート６０１の第２の
入力には制御信号ＯＤが入力される。ＯＲゲート６０１
は内部信号６０を出力する。なお、ＯＲゲート５０１お
よび６０１を、第１の入力に内部入力信号１０が入力さ
れ、第２の入力に制御信号ＯＤが入力され、第３の入力
がインバータ５００の出力に接続された１つのＯＲゲー
トとしても良い。ｐＭＯＳ５０３のゲート電極はＯＲゲ
ート６０１の出力に接続され、ソース電極は正電源ＶＤ
Ｄに接続され、ドレイン電極は信号出力端子ｏｕｔに接
続されている。

【００４３】制御部は、制御信号ＯＤ、ＤＲＶ、ＰＵＮ
からなる制御信号が第１の設定のときに、ｐＭＯＳ１０
３および１０４のゲート電極に内部入力信号１０を与
え、第２、第３、および第５のＭＯＳトランジスタを常
にＯＦＦさせることにより、出力部の信号出力形態をＣ
ＭＯＳ型とし、前記制御信号が第２の設定のときに、ｐ
ＭＯＳ１０３、５０３、およびｎＭＯＳ１０４、５０４
のゲート電極に内部入力信号１０を与え、ｐＭＯＳトラ
ンジスタ３０２を常にＯＦＦさせることにより、出力部
を前記第１の設定のときよりも駆動能力の大きいＣＭＯ
Ｓ型とし、前記制御信号が第３の設定のときに、ｐＭＯ
Ｓ１０３、５０３、３０２、およびｎＭＯＳ５０４を常
にＯＦＦさせ、ｎＭＯＳ１０４のゲート電極に内部入力
信号１０を与えることにより、出力部の信号出力形態を
オープンドレイン型とし、前記制御信号が第４の設定の
ときに、ｐＭＯＳ１０３、５０３、および３０２を常に
ＯＦＦさせ、ｎＭＯＳ１０４および５０４のゲート電極
に内部入力信号１０を与えることにより、出力部を前記
第３の設定のときよりも駆動能力の大きいオープンドレ
イン型とし、前記制御信号が第５の設定のときに、第
１、第２、および第５のｐＭＯＳ１０３、５０３、およ
びｎＭＯＳ５０４を常にＯＦＦさせ、ｐＭＯＳ３０２を
常にＯＮさせ、ｎＭＯＳ１０４のゲート電極に内部入力
信号１０を与えることにより、出力部の信号出力形態を
プルドレイン型とし、前記制御信号が第６の設定のとき
に、ｐＭＯＳ１０３および５０３を常にＯＦＦさせ、ｐ
ＭＯＳ３０２を常にＯＮさせ、ｎＭＯＳ１０４および５
０４のゲート電極に内部入力信号１０を与えることによ
り、出力部を前記第５の設定のときよりも駆動能力の大
きいプルドレイン型とする。ここでは制御信号ＯＤおよ
びＤＲＶが”Ｌ”レベル、制御信号ＰＵＮが”Ｈ”レベ
ルのときが第１の設定であり、制御信号ＯＤが”Ｌ”レ
ベル、制御信号ＤＲＶおよびＰＵＮが”Ｈ”レベルのと
きが第２の設定であり、制御信号ＯＤが”Ｈ”レベル、
制御信号ＤＲＶが”Ｌ”レベル、制御信号ＰＵＮが”
Ｈ”レベルのときが第３の設定であり、制御信号ＯＤ、
ＤＲＶ、およびＰＵＮが”Ｈ”レベルのときが第４の設
定であり、制御信号ＯＤが”Ｈ”レベル、制御信号ＤＲ
ＶおよびＰＵＮが”Ｌ”レベルのときが第５の設定であ
り、制御信号ＯＤおよびＤＲＶが”Ｈ”レベル、制御信
号ＰＵＮが”Ｌ”レベルのときが第６の設定である。

【００４４】次に、図６の出力回路の動作を説明する。
図６の出力回路においては、制御信号ＯＤと制御信号Ｐ
ＵＮと制御信号ＤＲＶとをそれぞれ独立に設定すること
ができ、８種類の設定が考えられるが、制御信号ＯＤと
制御信号ＰＵＮを同時に”Ｌ”レベルに設定することは
禁止である。

【００４５】まず制御信号ＯＤが”Ｌ”レベルに設定さ
れ、制御信号ＰＵＮが”Ｈ”レベルに設定され、制御信
号ＤＲＶが”Ｌ”レベルに設定されたときの動作を説明
する。制御信号ＰＵＮが”Ｈ”レベルなので、ｐＭＯＳ
３０２は常にＯＦＦしている。また制御信号ＤＲＶが”
Ｌ”レベルなので、内部信号５２は”Ｌ”レベルに固定
され、内部信号５０、５１、６０は”Ｈ”レベルに固定
される。従ってｐＭＯＳ５０３、ｎＭＯＳ５０４も常に
ＯＦＦしている。また制御信号ＯＤが”Ｌ”レベルなの
で、内部信号１１は入力信号ＩＮの反転信号となる。従
って入力信号ＩＮが“Ｌ”レベルになると、ｐＭＯＳ１
０３がＯＦＦ、ｎＭＯＳ１０４がＯＮし、また入力信号
ＩＮが“Ｈ”レベルになると、ｐＭＯＳ１０３がＯＮ、
ｎＭＯＳ１０４がＯＦＦする。以上により、このとき図
６の出力回路は、制御信号ＯＤが“Ｌ”レベルであり、
制御信号ＰＵＮが“Ｈ”レベルであるときの図４の出力
回路と同じ動作をする。すなわち、制御信号ＯＤおよび
制御信号ＤＲＶが”Ｌ”レベルであり、制御信号ＰＵＮ
が”Ｈ”レベルである場合には、出力部はｐＭＯＳ１０
３とｎＭＯＳ１０４により構成されるＣＭＯＳ回路とし
て動作する。

【００４６】次に制御信号ＯＤが”Ｌ”レベルに設定さ
れ、制御信号ＰＵＮおよび制御信号ＤＲＶが”Ｈ”レベ
ルに設定されたときの動作を説明する。このとき、ｐＭ
ＯＳ３０２は常にＯＦＦしている。また制御信号ＤＲＶ
が”Ｈ”レベルなので、内部信号５１、５２は入力信号
ＩＮの反転信号となり、制御信号ＯＤが”Ｌ”レベルな
ので、内部信号１１、６０も入力信号ＩＮの反転信号と
なる。従って入力信号ＩＮが“Ｌ”レベルになると、ｐ
ＭＯＳ１０３および５０３がＯＦＦ、ｎＭＯＳ１０４お
よび５０４がＯＮし、また入力信号ＩＮが“Ｈ”レベル
になると、ｐＭＯＳ１０３および５０３がＯＮ、ｎＭＯ
Ｓ１０４および５０４がＯＦＦする。以上により、制御
信号ＯＤが”Ｌ”レベルであり、制御信号ＰＵＮおよび
制御信号ＤＲＶが”Ｈ”レベルである場合には、出力部
はｐΜＯＳ１０３および５０３とｎΜＯＳ１０４および
５０４により構成されるＣＭＯＳ回路として動作する。
制御信号ＤＲＶが“Ｈ”レベルのときのＣＭＯＳ回路の
駆動能力は上記の制御信号ＤＲＶが“Ｌ”レベルのとき
のＣＭＯＳ回路よりも大きくなる。

【００４７】次に制御信号ＯＤおよび制御信号ＰＵＮ
が”Ｈ”レベルに設定され、制御信号ＤＲＶが”Ｌ”レ
ベルに設定されたときの動作を説明する。制御信号ＰＵ
Ｎが”Ｈ”レベルなので、ｐＭＯＳ３０２は常にＯＦＦ
している。また制御信号ＯＤが”Ｈ”レベルなので、内
部信号１１および６０は”Ｈ”レベルに固定され、ｐＭ
ＯＳ１０３および５０３も常にＯＦＦしている。また制
御信号ＤＲＶが”Ｌ”レベルなので、内部信号５２は”
Ｌ”レベルに固定され、ｎＭＯＳ５０４も常にＯＦＦし
ている。従ってこのときの図６の出力回路は、制御信号
ＯＤおよび制御信号ＰＵＮが“Ｈ”レベルであるときの
図４の出力回路と同じ動作をする。すなわち、制御信号
ＯＤおよび制御信号ＰＵＮが”Ｈ”レベルであり、制御
信号ＤＲＶが”Ｌ”レベルである場合には、出力部はｎ
ΜＯＳ１０４によるｎＭＯＳオープンドレイン回路とし
て動作する。

【００４８】次に制御信号ＯＤが”Ｈ”レベルに設定さ
れ、制御信号ＰＵＮが”Ｌ”レベルに設定され、および
制御信号ＤＲＶが”Ｈ”レベルに設定されたときの動作
を説明する。このとき、ｐＭＯＳ１０３、５０３、３０
２は常にＯＦＦしている。またＡＮＤゲート５０２はイ
ンバータ１０１からの内部入力信号１０を内部信号５２
として出力し、内部信号５２は入力信号ＩＮの反転信号
となる。従ってｎＭＯＳ１０４および５０４は、入力信
号ＩＮが“Ｌ”レベルになるとＯＦＦし、入力信号ＩＮ
が“Ｈ”レベルになるとＯＮする。以上により、制御信
号ＯＤ、制御信号ＰＵＮ、および制御信号ＤＲＶが全
て”Ｈ”レベルの場合には、出力部はｎＭＯＳ１０４お
よび５０４により構成されるｎＭＯＳオープンドレイン
回路として動作する。制御信号ＤＲＶが”Ｈ”レベルの
ときのｎＭＯＳオープンドレイン回路の駆動能力は、上
記の制御信号ＤＲＶが“Ｌ”レベルのときのｎＭＯＳオ
ープンドレイン回路よりも大きくなる。

【００４９】次に制御信号ＯＤが”Ｈ”レベルに設定さ
れ、制御信号ＰＵＮおよび制御信号ＤＲＶが”Ｌ”レベ
ルに設定されたときの動作を説明する。制御信号ＰＵＮ
が”Ｌ”レベルなので、ｐＭＯＳ３０２は常にＯＮして
いる。また制御信号ＯＤが”Ｈ”レベル、制御信号ＤＲ
Ｖが”Ｌ”レベルなので、ｐＭＯＳ１０３および５０
３、ｎＭＯＳ５０４も常にＯＦＦしている。従ってこの
ときの図６の出力回路は、制御信号ＯＤが“Ｈ”レベル
であり、制御信号ＰＵＮが“Ｌ”レベルであるときの図
４の出力回路と同じ動作をする。すなわち、制御信号Ｏ
Ｄが”Ｈ”レベルであり、制御信号ＰＵＮおよび制御信
号ＤＲＶが”Ｌ”レベルである場合には、出力部はｐＭ
ＯＳ３０２をプルアップ素子としてｐＭＯＳ３０２とｎ
ＭＯＳ１０４により構成されるｎＭＯＳプルアップドレ
イン回路として動作する。

【００５０】次に制御信号ＯＤが”Ｈ”レベルに設定さ
れ、制御信号ＰＵＮが”Ｌ”レベルに設定され、制御信
号ＤＲＶが”Ｈ”レベルに設定されたときの動作を説明
する。このとき、ｐＭＯＳ３０２は常にＯＮしており、
ｐＭＯＳ１０３および５０３は常にＯＦＦしている。ま
た内部信号５２は入力信号ＩＮの反転信号となるので、
入力信号ＩＮが“Ｌ”レベルになると、ｎＭＯＳ１０４
および５０４がＯＮし、また入力信号ＩＮが“Ｈ”レベ
ルになると、ｎＭＯＳ１０４および５０４がＯＦＦす
る。以上により、制御信号ＯＤおよび制御信号ＤＲＶ
が”Ｈ”レベルであり、制御信号ＰＵＮが”Ｌ”レベル
である場合には、出力部はｐＭＯＳ３０２をプルアップ
素子としてｐＭＯＳ３０２とｎＭＯＳ１０４および５０
４により構成されるｎＭＯＳプルアップドレイン回路と
して動作する。制御信号ＤＲＶが”Ｈ”レベルのときの
ｎＭＯＳプルアップドレイン回路の駆動能力は、上記の
制御信号ＤＲＶが“Ｌ”レベルのときのｎＭＯＳプルア
ップドレイン回路よりも大きくなる。

【００５１】このように第６の実施形態によれば、制御
信号ＯＤ（第１の制御信号）に基づいてｐＭＯＳ１０３
（第１のＭＯＳトランジスタ）を制御するＯＲゲート１
０２（第１の論理ゲート）と、制御信号ＯＤおよび制御
信号ＤＲＶ（第２の制御信号）に基づいてｐＭＯＳ５０
３（第２のＭＯＳトランジスタ）を制御するインバータ
５００、ＯＲゲート５０１（第２の論理ゲート）、およ
びＯＲゲート８０１（第３の論理ゲート）と、制御信号
ＤＲＶに基づいてｎＭＯＳ５０４（第５のＭＯＳトラン
ジスタ）を制御するＡＮＤゲート５０２（第４の論理ゲ
ート）とを有し、制御信号ＰＵＮ（第３の制御信号）を
ｐＭＯＳ３０２（第３のＭＯＳトランジスタ）のゲート
電極に与え、内部入力信号１０をｎＭＯＳ１０４（第４
のＭＯＳトランジスタ）のゲート電極に与える制御部を
設け、出力部の出力形態を制御信号ＯＤおよび制御信号
ＰＵＮにより、ＣＭＯＳ型、ｎＭＯＳオープン型、ある
いはｎＭＯＳプルアップ型のいずれかに切り替えられる
構成とするとともに、制御信号ＤＲＶにより、それぞれ
の信号出力形態における駆動能力を切り替えられる構成
としたことにより、外部インタフェースが変更になり、
信号出力形態や必要な駆動能力が変更になった場合、あ
るいは異なる信号出力形態または駆動能力の外部インタ
フェースが複数考えられている場合にも、回路を変更す
ることなく、制御信号ＯＤ、ＤＲＶ、ＰＵＮの設定を変
更するだけで外部インタフェースの変更に適応すること
が可能となる。

【００５２】なお、制御部の内部構成および制御部に対
する制御信号の入力形態は、図６に示すものに限定され
るものではない。また、ＣＭＯＳ型とｐＭＯＳオープン
ドレイン型とｐＭＯＳプルアップドレイン型とを切り替
える構成とすることも可能である。

【００５３】また、信号出力形態をＣＭＯＳ型またはｎ
ＭＯＳオープンドレイン型に切り替えられ、それぞれの
信号出力形態において駆動能力を切り替えられる構成と
することも可能である。すなわち、図６の出力回路にお
いて、制御端子ｐｕｎとｐＭＯＳ３０２とを取り除き、
出力部を、ｐＭＯＳ１０３および５０３（第１および第
２のＭＯＳトランジスタ）と、ｎＭＯＳ１０４および５
０４（第３および第４のＭＯＳトランジスタ）とを有す
る構成とし、また制御部を、インバータ５００と、ＯＲ
ゲート１０２（第１の論理ゲート）と、ＯＲゲート５０
１および６０１（この２つのＯＲゲートで第２の論理ゲ
ートを構成する）と、ＡＮＤゲート５０２（第３の論理
ゲート）とを有する構成とする。これにより、制御信号
ＯＤおよびＤＲＶからなる制御信号が第１の設定のとき
に、ｐＭＯＳ１０３およびｎＭＯＳ１０４のゲート電極
に内部入力信号１０を与え、ｐＭＯＳ５０３およびｎＮ
ＯＳ５０４を常にＯＦＦさせることにより、出力部の信
号出力形態をＣＭＯＳ型とし、制御信号が第２の設定の
ときに、ｐＭＯＳ１０３、５０３、およびｎＭＯＳ１０
４、５０４のゲート電極に内部入力信号１０を与えるこ
とにより、出力部を前記第１の設定のときよりも駆動能
力の大きいＣＭＯＳ型とし、制御信号が第３の設定のと
きに、ｐＭＯＳ１０３、５０３、およびｎＭＯＳ５０４
を常にＯＦＦさせ、ｎＭＯＳ１０４のゲート電極に内部
入力信号１０を与えることにより、出力部の信号出力形
態をｎＭＯＳオープンドレイン型とし、制御信号が第４
の設定のときに、ｐＭＯＳ１０３および５０３を常にＯ
ＦＦさせ、ｎＭＯＳ１０４および５０４のゲート電極に
内部入力信号１０を与えることにより、出力部を前記第
３の設定のときよりも駆動能力の大きいｎＭＯＳオープ
ンドレイン型とすることが可能となる。

【００５４】また、信号出力形態をＣＭＯＳ型またはｎ
ＭＯＳプルアップドレイン型に切り替えられ、それぞれ
の信号出力形態において駆動能力を切り替えられる構成
とすることも可能である。すなわち、図６の出力回路に
おいて、制御端子ｐｕｎを取り除き、制御信号ＯＤを反
転させるインバータ（第２のインバータ）を設け、この
第２のインバータの出力にｐＭＯＳ３０２のゲート電極
を接続し、制御部を、制御部を、インバータ５００（第
１のインバータ）と、上記第２のインバータと、ＯＲゲ
ート１０２（第１の論理ゲート）と、ＯＲゲート５０１
および６０１（この２つのＯＲゲートで第２の論理ゲー
トを構成する）と、ＡＮＤゲート５０２（第３の論理ゲ
ート）とを有する構成とする。これにより、制御信号Ｏ
ＤおよびＤＲＶからなる制御信号が第１の設定のとき
に、ｐＭＯＳ１０３およびｎＭＯＳ１０４のゲート電極
に内部入力信号１０を与え、ｐＭＯＳ５０３、３０２、
およびｎＮＯＳ５０４を常にＯＦＦさせることにより、
出力部の信号出力形態をＣＭＯＳ型とし、制御信号が第
２の設定のときに、ｐＭＯＳ１０３、５０３、およびｎ
ＭＯＳ１０４、５０４のゲート電極に内部入力信号１０
を与えることにより、出力部を前記第１の設定のときよ
りも駆動能力の大きいＣＭＯＳ型とし、制御信号が第３
の設定のときに、ｐＭＯＳ１０３、５０３、およびｎＭ
ＯＳ５０４を常にＯＦＦさせ、ｐＭＯＳ３０２を常にＯ
Ｎさせ、ｎＭＯＳ１０４のゲート電極に内部入力信号１
０を与えることにより、出力部の信号出力形態をｎＭＯ
Ｓプルアップドレイン型とし、制御信号が第４の設定の
ときに、ｐＭＯＳ１０３および５０３を常にＯＦＦさ
せ、ｐＭＯＳ３０２を常にＯＮさせ、ｎＭＯＳ１０４お
よび５０４のゲート電極に内部入力信号１０を与えるこ
とにより、出力部を前記第３の設定のときよりも駆動能
力の大きいｎＭＯＳプルアップドレイン型とすることが
可能となる。

【００５５】また、図６の出力回路では信号出力形態と
駆動能力とをそれぞれ独立に切り替えられる構成とした
が、信号出力形態と駆動能力とを１つの制御信号により
同時に切り替えられる構成とすることも可能である。信
号出力形態をＣＭＯＳ型からオープンドレイン型に切り
替えたときに駆動能力も同時に切り替わる出力回路を次
の第７の実施形態で説明する。

【００５６】第７の実施形態図７は本発明の第７の実施形態の出力回路を示す回路図
である。図７において図１および図５と同じものには同
じ符号を付してある。図７の出力回路は、信号入力端子
ｉｎと、インバータ１０１と、制御端子ｏｄと、ＯＲゲ
ート１０２（第１の論理ゲート）と、ＡＮＤゲート５０
２（第２の論理ゲート）と、ｐＭＯＳトランジスタ１０
３（第１のＭＯＳトランジスタ）と、ｎＭＯＳトランジ
スタ１０４および５０４（第２および第３のＭＯＳトラ
ンジスタ）と、信号出力端子ｏｕｔとを有する。制御端
子ｏｄとＯＲゲート１０２とＡＮＤゲート５０２とは制
御部を構成する。ｐＭＯＳ１０３とｎＭＯＳ１０４およ
び５０４とは出力部を構成する。図７の出力回路は図１
の出力回路にＡＮＤゲート５０２とｎＭＯＳ５０４を設
けたものである。

【００５７】ＡＮＤゲート５０２の第１の入力はインバ
ータ１０１の出力に接続され、ＡＮＤゲート５０２の第
２の入力には制御信号ＯＤが入力される。ＡＮＤゲート
５０２は内部信号７０を出力する。ｎＭＯＳ５０４のゲ
ート電極はＡＮＤゲート５０２の出力に接続され、ソー
ス電極は基準電源ＧＮＤに接続され、ドレイン電極は信
号出力端子ｏｕｔに接続されている。

【００５８】制御部は、制御信号ＯＤが第１の設定のと
きに、ｐＭＯＳ１０３およびｎＭＯＳ１０４のゲート電
極に内部入力信号１０を与え、ｎＭＯＳ５０４を常にＯ
ＦＦさせることにより、出力部をＣＭＯＳ型とし、制御
信号ＯＤが第２の設定のときに、ｐＭＯＳ１０３を常に
ＯＦＦさせ、ｎＭＯＳ１０４および５０４のゲート電極
に内部入力信号１０を与えることにより、出力部を前記
第１の設定のときよりも駆動能力の大きいオープンドレ
イン型する。ここでは、制御信号ＯＤが”Ｌ”のときが
第１の設定であり、”Ｈ”レベルのときが第２の設定で
ある。

【００５９】次に、図７の出力回路の動作を説明する。
まず制御信号ＯＤが“Ｌ”レベルに設定されているとき
の動作を説明する。このとき、ΑＮＤゲート５０２から
出力される内部信号６０は“Ｌ”レベルに固定され、ｎ
ＭＯＳ５０４は常にＯＦＦしている。従ってこのとき図
７の出力回路は制御信号ＯＤが“Ｌ”レベルであるとき
の図１の出力回路と同じ動作をする。すなわち、制御信
号ＯＤが“Ｌ”レベルである場合には、出力部はｐΜＯ
Ｓ１０３とｎΜＯＳ１０４により構成されるＣＭＯＳ回
路として動作する。

【００６０】次に制御信号ＯＤが“Ｈ”レベルに設定さ
れているときの動作を説明する。このとき、ＯＲゲート
１０２から出力される内部信号１１は“Ｈ”レベルに固
定される。またＡＮＤゲート５０２はインバータ１０１
からの内部入力信号１０を内部信号７０として出力し、
内部信号７０は入力信号ＩＮの反転信号となる。従って
ｐＭＯＳ１０３は常にＯＦＦしており、またｎＭＯＳ１
０４および５０４は、入力信号ＩＮが“Ｌ”レベルにな
るとＯＦＦし、入力信号ＩＮが“Ｈ”レベルになるとＯ
Ｎする。以上により、制御信号ＯＤが“Ｈ”レベルの場
合には、出力部はｎＭＯＳ１０４および５０４によるｎ
ＭＯＳオープンドレイン回路として動作する。ｎＭＯＳ
オープンドレイン回路として動作するときｎＭＯＳの駆
動能力は、ＣＭＯＳ回路として動作するときのｎＭＯＳ
の駆動能力よりも大きい。

【００６１】このように第７の実施形態によれば、ｐＭ
ＯＳ１０３（第１のＭＯＳトランジスタ）を制御するＯ
Ｒゲート１０２（第１の論理ゲート）と、ｎＭＯＳ５０
４（第３のＭＯＳトランジスタ）を制御するＡＮＤゲー
ト５０２（第２の論理ゲート）とを有し、ｎＭＯＳ１０
４（第２のＭＯＳトランジスタ）のゲート電極に内部入
力信号１０を与える制御部を設け、制御信号ＯＤにより
出力部の信号出力形態をＣＭＯＳ型あるいはｎＭＯＳオ
ープンドレイン型に切り替えられる構成とし、さらに信
号出力形態を切り替えたときの駆動能力も同時に切り替
えられる構成としたことにより、ＣＭＯＳ型の出力回路
として動作するときよりもｎＭＯＳオープンドレイン型
の出力回路として動作するときのほうが出力部のｎＭＯ
Ｓに大きな駆動能力を必要とする場合でも、それぞれに
最適な駆動能力を設定することが可能となる。

【００６２】なお、制御部の内部構成および制御部に対
する制御信号の入力形態は、図７に示すものに限定され
るものではない。また、駆動能力の異なるＣＭＯＳ型と
ｐＭＯＳオープンドレイン型とを切り替える構成とする
ことも可能である。また図７の出力回路では、ＣＭＯＳ
型のときの出力部のｎＭＯＳの駆動能力がオープンドレ
イン型のときよりも大きくなるが、オープンドレイン型
のときの出力部のｎＭＯＳの駆動能力がＣＭＯＳ型のと
きよりも大きくなる出力回路を構成することも可能であ
る。オープンドレイン型のときの駆動能力がＣＭＯＳ型
のときよりも大きくなる出力回路を次の第８の実施形態
で説明する。

【００６３】第８の実施形態図８は本発明の第８の実施形態の出力回路を示す回路図
である。図８において図１および図６と同じものには同
じ符号を付してある。図８の出力回路は、信号入力端子
ｉｎと、インバータ１０１と、制御端子ｏｄと、インバ
ータ８０１と、ＯＲゲート１０２（第１の論理ゲート）
と、ＡＮＤゲート５０２（第２の論理ゲート）と、ｐＭ
ＯＳトランジスタ８０２（第１のＭＯＳトランジスタ）
と、ｎＭＯＳトランジスタ１０４および５０４（第２お
よび第３のＭＯＳトランジスタ）と、信号出力端子ｏｕ
ｔとを有する。制御端子ｏｄとインバータ８０１とＯＲ
ゲート１０２とＡＮＤゲート５０２とは制御部を構成す
る。またｐＭＯＳ８０２とｎＭＯＳ１０４および５０４
とは出力部を構成する。図８の出力回路は図１の出力回
路において、インバータ８０１とＡＮＤゲート５０２と
ｎＭＯＳ５０４とを設け、ｐＭＯＳ１０３をｐＭＯＳ１
０３よりも駆動能力の大きなｐＭＯＳ８０２としたもの
である。なお、ｐＭＯＳ８０２としてｐＭＯＳ１０３と
図５のｐＭＯＳ５０３とを並列接続したものを用いても
良い。

【００６４】インバータ８０１の入力には制御信号ＯＤ
が入力され、インバータ８０１の出力はＡＮＤゲート５
０２の第１の入力に接続されている。インバータ８０１
は入力信号ＩＮの反転信号である内部信号８０を出力す
る。ＡＮＤゲート５０２は内部信号８１を出力する。ｐ
ＭＯＳ８０２のゲート電極はＯＲゲート１０２の出力に
接続され、ソース電極は正電源ＶＤＤに接続され、また
ドレイン電極は信号出力端子ｏｕｔに接続されている。

【００６５】制御部は、制御信号ＯＤが第１の設定のと
きに、ｐＭＯＳ１０３、ｎＭＯＳ１０４、および５０４
のゲート電極に内部入力信号１０を与えることにより、
出力部をＣＭＯＳ型とし、制御信号ＯＤが第２の設定の
ときに、ｐＭＯＳ１０３およびｎＭＯＳ５０４を常にＯ
ＦＦさせ、ｎＭＯＳ１０４のゲート電極に内部入力信号
１０を与えることにより、出力部を前記第１の設定のと
きよりも駆動能力の小さいオープンドレイン型する。こ
こでは、制御信号ＯＤが”Ｌ”のときが第１の設定であ
り、”Ｈ”レベルのときが第２の設定である。

【００６６】次に、図８の出力回路の動作を説明する。
まず制御信号ＯＤが“Ｈ”レベルに設定されているとき
の動作を説明する。このとき、インバータ８０１からの
内部信号８０は“Ｌ”レベルとなるので、ΑＮＤゲート
５０２から出力される内部信号８１は“Ｌ”レベルに固
定され、ｎＭＯＳ５０４は常にＯＦＦしている。従って
図８の出力回路は制御信号ＯＤが“Ｈ”レベルであると
きの図１の出力回路と同じ動作をする。すなわち、制御
信号ＯＤが“Ｈ”レベルである場合には、出力部はｎΜ
ＯＳ１０４によるｎＭＯＳオープンドレイン回路として
動作する。

【００６７】次に制御信号ＯＤが“Ｌ”レベルに設定さ
れているときの動作を説明する。このとき、ＯＲゲート
１０２はインバータ１０１からの内部入力信号１０を内
部信号１１として出力し、内部信号１１は入力信号ＩＮ
の反転信号となる。またＡＮＤゲート５０２はインバー
タ１０１からの内部入力信号１０を内部信号８１として
出力し、内部信号８１は入力信号ＩＮの反転信号とな
る。従って入力信号ＩＮが“Ｌ”レベルになると、ｐＭ
ＯＳ８０２はＯＦＦ、ｎＭＯＳ１０４および６０２はＯ
Ｎし、また入力信号ＩＮが“Ｈ”レベルになると、ｐＭ
ＯＳ８０２はＯＮ、ｎＭＯＳ１０４および５０４はＯＦ
Ｆする。以上により、制御信号ＯＤが“Ｌ”レベルの場
合には、出力部はｐＭＯＳ８０２とｎＭＯＳ１０４およ
び５０４により構成されるＣＭＯＳ回路として動作す
る。図８の出力回路は図７の出力回路とは逆に、ＣＭＯ
Ｓ回路として動作するときｎＭＯＳの駆動能力が、ｎＭ
ＯＳオープンドレイン回路として動作するときのｎＭＯ
Ｓの駆動能力よりも大きい。

【００６８】このように第８の実施形態によれば、ｐＭ
ＯＳ８０２（第１のＭＯＳトランジスタ）を制御するＯ
Ｒゲート１０２（第１の論理ゲート）と、ｎＭＯＳ５０
４（第３のＭＯＳトランジスタ）を制御するインバータ
８０１およびＡＮＤゲート５０２（第２の論理ゲート）
とを有し、ｎＭＯＳ１０４（第２のＭＯＳトランジス
タ）のゲート電極に内部入力信号１０を与える制御部を
設け、制御信号ＯＤにより出力部の信号出力形態をＣＭ
ＯＳ型あるいはｎＭＯＳオープンドレイン型に切り替え
られる構成とし、さらに信号出力形態を切り替えたとき
の駆動能力も同時に切り替えられる構成としたことによ
り、ｎＭＯＳオープンドレイン型の出力回路として動作
するときよりもＣＭＯＳ型の出力回路として動作すると
きのほうが出力部のｎＭＯＳに大きな駆動能力を必要と
する場合でも、それぞれに最適な駆動能力を設定するこ
とが可能となる。

【００６９】なお、制御部の内部構成および制御部に対
する制御信号の入力形態は、図８に示すものに限定され
るものではない。また図８の出力回路において、ＣＭＯ
Ｓ型とｐＭＯＳオープンドレイン型とを切り替える構成
とすることも可能である。

【００７０】

【発明の効果】以上説明したように本発明の出力回路に
よれば、制御部を設け、外部から入力される制御信号に
基づいて、出力部の信号出力形態または駆動能力を切り
替えられる、あるいは出力部の信号出力形態および駆動
を同時にまたはそれぞれ独立に切り替えられる構成とし
たことにより、回路を変更することなく、信号出力形態
および必要な駆動能力が異なる複数の外部インタフェー
スに適応することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の出力回路を示す回路
図である。

【図２】本発明の第２の実施形態の出力回路を示す回路
図である。

【図３】本発明の第３の実施形態の出力回路を示す回路
図である。

【図４】本発明の第４の実施形態の出力回路を示す回路
図である。

【図５】本発明の第５の実施形態の出力回路を示す回路
図である。

【図６】本発明の第６の実施形態の出力回路を示す回路
図である。

【図７】本発明の第７の実施形態の出力回路を示す回路
図である。

【図８】本発明の第８の実施形態の出力回路を示す回路
図である。

【図９】従来のＣＭＯＳ型の出力回路を示す回路図であ
る。

【図１０】従来のオープンドレイン型の出力回路を示す
回路図である。

【図１１】従来のプルアップドレイン型の出力回路を示
す回路図である。

【符号の説明】

１０１，３０１，５００，８０１インバータ、１０
２，５０１，６０１ＯＲゲート、２０１，５０２Ａ
ＮＤゲート、１０３，３０２，５０３，８０２ｐＭ
ＯＳトランジスタ、１０４，５０４ｎＭＯＳトラン
ジスタ、ｉｎ信号入力端子、ｏｄ，ｄｒｖ，ｐｕ
ｎ制御端子、ｏｕｔ信号出力端子。

Claims

【特許請求の範囲】

【請求項１】外部から入力される信号のレベルに応じ
た内部入力信号を生成する入力部と、ＭＯＳトランジスタにより構成され、前記内部入力信号
のレベルに応じた信号を外部に出力する出力部と、外部から入力される制御信号に基づいて前記出力部の信
号出力形態を切り替える制御部とを有することを特徴と
する出力回路。
【請求項２】前記制御部が、前記出力部の信号出力形
態を、ＣＭＯＳ型またはオープンドレイン型に切り替える、あるいはオープンドレイン型またはプルドレイン型に切
り替える、あるいはＣＭＯＳ型、オープンドレイン型、またはプル
ドレイン型に切り替えることを特徴とする請求項１記載
の出力回路。
【請求項３】前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が第１の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１のＭＯＳトランジスタ
と、ソース電極が第２の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第２のＭＯＳトランジスタ
とを有し、前記制御部は、前記制御信号が第１の設定のときに、前記第１および第
２のＭＯＳトランジスタのゲート電極に前記内部入力信
号を与えることにより前記出力部の信号出力形態をＣＭ
ＯＳ型とし、前記制御信号が第２の設定のときに、第１のＭＯＳトラ
ンジスタを常にＯＦＦさせ、第２のＭＯＳトランジスタ
のゲート電極に前記内部入力信号を与えることにより、
前記信号出力形態をオープンドレイン型とすることを特
徴とする請求項２記載の出力回路。
【請求項４】前記制御部は、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に前記制御信号が入力され、出力端子が第１の
ＭＯＳトランジスタのゲート電極に接続された論理ゲー
トを有し、第２のＭＯＳトランジスタのゲート電極に前記内部入力
信号を与えることを特徴とする請求項３記載の出力回
路。
【請求項５】前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が第１の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１および第２のＭＯＳト
ランジスタと、ソース電極が第２の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第３のＭＯＳトランジスタ
とを有し、前記制御部は、前記制御信号が第１の設定のときに、第１および第３の
トランジスタのゲート電極に前記内部入力信号を与え、
第２のＭＯＳトランジスタを常にＯＦＦさせることによ
り、前記出力部の信号出力形態をＣＭＯＳ型とし、前記制御信号が第２の設定のときに、第１のＭＯＳトラ
ンジスタを常にＯＦＦさせ、第２のＭＯＳトランジスタ
を常にＯＮさせ、第３のＭＯＳトランジスタのゲート電
極に前記内部入力信号を与えることにより、前記信号出
力形態をプルドレイン型とすることを特徴とする請求項
２記載の出力回路。
【請求項６】前記制御部は、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に前記制御信号が入力され、出力端子が第１の
ＭＯＳトランジスタのゲート電極に接続された論理ゲー
トと、入力端子に前記制御信号が入力され、出力端子が第２の
ＭＯＳトランジスタのゲート電極に接続されたインバー
タとを有し、第３のＭＯＳトランジスタのゲート電極に前記内部入力
信号を与えることを特徴とする請求項５記載の出力回
路。
【請求項７】前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が第１の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１および第２のＭＯＳト
ランジスタと、ソース電極が第２の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第３のＭＯＳトランジスタ
とを有し、前記制御部は、前記制御信号が第１の設定のときに、第１および第３の
トランジスタのゲート電極に前記内部入力信号を与え、
第２のＭＯＳトランジスタを常にＯＦＦさせることによ
り、前記出力部の信号出力形態をＣＭＯＳ型とし、前記制御信号が第２の設定のときに、第１および第２の
ＭＯＳトランジスタを常にＯＦＦさせ、第３のＭＯＳト
ランジスタのゲート電極に前記内部入力信号を与えるこ
とにより、前記信号出力形態をオープンドレイン型と
し、前記制御信号が第３の設定のときに、第１のＭＯＳトラ
ンジスタを常にＯＦＦさせ、第２のＭＯＳトランジスタ
を常にＯＮさせ、第３のＭＯＳトランジスタのゲート電
極に前記内部入力信号を与えることにより、前記信号出
力形態をプルドレイン型とすることを特徴とする請求項
２記載の出力回路。
【請求項８】前記制御信号が、第１および第２の制御
信号からなり、前記制御部は、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に第１の制御信号が入力され、出力端子が第１
のＭＯＳトランジスタのゲート電極に接続された論理ゲ
ートを有し、第２のＭＯＳトランジスタのゲート電極に第２の制御信
号を与え、第３のＭＯＳトランジスタのゲート電極に前記内部入力
信号を与えることを特徴とする請求項７記載の出力回
路。
【請求項９】外部から入力される信号のレベルに応じ
た内部信号を生成する入力部と、ＭＯＳトランジスタにより構成され、前記内部信号のレ
ベルに応じた信号を外部に出力する出力部と、外部から入力される制御信号に基づいて前記出力部の駆
動能力を切り替える制御部とを有することを特徴とする
出力回路。
【請求項１０】前記出力部の信号出力形態が、ＣＭＯ
Ｓ型、オープンドレイン型、またはプルドレイン型のい
ずれかであることを特徴とする請求項９記載の出力回
路。
【請求項１１】前記出力部の信号出力形態が、ＣＭＯ
Ｓ型であり、前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が第１の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１ないし第Ｎ（Ｎは２以
上の整数）の第１導電型ＭＯＳトランジスタと、ソース電極が第２の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１ないし第Ｎの第２導電
型ＭＯＳトランジスタとを有し、前記制御部は、前記制御信号が第ｉ（ｉは１からＮまでのいずれか任意
の整数）の設定のときに、第１ないし第ｉの第１導電型
ＭＯＳトランジスタおよび第１ないし第ｉの第２導電型
ＭＯＳトランジスタのゲート電極に前記内部入力信号を
与え、第（ｉ＋１）ないし第Ｎの第１導電型ＭＯＳトラ
ンジスタおよび第（ｉ＋１）ないし第Ｎの第２導電型Ｍ
ＯＳトランジスタを常にＯＦＦさせることにより、前記
出力部の駆動能力を切り替えることを特徴とする請求項
１０記載の出力回路。
【請求項１２】前記制御信号が、第１ないし第（Ｎ−
１）の制御信号からなり、前記制御部は、第１ないし第（Ｎ−１）の制御信号にそれぞれ対応して
設けられ、入力端子に前記対応する制御信号が入力され
る第１ないし第（Ｎ−１）のインバータと、第１ないし第（Ｎ−１）のインバータおよび第２ないし
第Ｎの第１導電型ＭＯＳトランジスタにそれぞれ対応し
て設けられ、第１の入力端子に前記内部入力信号が入力
され、第２の入力端子が前記対応するインバータの出力
端子に接続され、出力端子が前記対応する第１導電型Ｍ
ＯＳトランジスタのゲート電極に接続された第１ないし
第（Ｎ−１）の第１型論理ゲートと、第１ないし第（Ｎ−１）の制御信号および第２ないし第
Ｎの第２導電型ＭＯＳトランジスタにそれぞれ対応して
設けられ、第１の入力端子に前記内部入力信号が入力さ
れ、第２の入力端子に前記対応する制御信号が入力さ
れ、出力端子が前記対応する第２導電型ＭＯＳトランジ
スタのゲート電極に接続された第１ないし第（Ｎ−１）
の第２型論理ゲートとを有し、第１の第１導電型ＭＯＳトランジスタおよび第１の第２
導電型ＭＯＳトランジスタのゲート電極に前記内部入力
信号を与えることを特徴とする請求項１１記載の出力回
路。
【請求項１３】前記出力部の信号出力形態が、オープ
ンドレイン型であり、前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が電源に接続され、ドレイン電極が前記信号
出力端子に接続された第１ないし第ＮのＭＯＳトランジ
スタとを有し、前記制御部は、前記制御信号が第ｉの設定のときに、第１ないし第ｉの
トランジスタのゲート電極に前記内部入力信号を与え、
第（ｉ＋１）ないし第ＮのＭＯＳトランジスタを常にＯ
ＦＦさせることにより、前記出力部の駆動能力を切り替
えることを特徴とする請求項１０記載の出力回路。
【請求項１４】前記出力部の信号出力形態が、プルド
レイン型であり、前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が第１の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１ないし第ＮのＭＯＳト
ランジスタと、ソース電極が第２の電源に接続され、ドレイン電極が前
記信号出力端子に接続された、常にＯＮの第（Ｎ＋１）
のＭＯＳトランジスタとを有し、前記制御部は、前記制御信号が第ｉの設定のときに、第１ないし第ｉの
トランジスタのゲート電極に前記内部入力信号を与え、
第（ｉ＋１）ないし第ＮのＭＯＳトランジスタを常にＯ
ＦＦさせることにより、前記出力部の駆動能力を切り替
えることを特徴とする請求項１０記載の出力回路。
【請求項１５】前記制御信号が、第１ないし第（Ｎ−
１）の制御信号からなり、前記制御部は、第１ないし第（Ｎ−１）の制御信号および第２ないし第
ＮのＭＯＳトランジスタにそれぞれ対応して設けられ、
第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に前記対応する制御信号が入力され、出力端子
が前記対応するＭＯＳトランジスタのゲート電極に接続
された第１ないし第（Ｎ−１）の論理ゲートを有し、第１のＭＯＳトランジスタのゲート電極に前記内部入力
信号を与えることを特徴とする請求項１３または１４に
記載の出力回路。
【請求項１６】外部から入力される信号のレベルに応
じた内部信号を生成する入力部と、ＭＯＳトランジスタにより構成され、前記内部信号のレ
ベルに応じた信号を外部に出力する出力部と、外部から入力される制御信号に基づいて前記出力部の信
号出力形態と駆動能力とを同時にまたはそれぞれ独立に
切り替える制御部とを有することを特徴とする出力回
路。
【請求項１７】前記制御部が、前記出力部の信号出力
形態を、ＣＭＯＳ型またはオープンドレイン型に切り替える、あるいはオープンドレイン型またはプルドレイン型に切
り替える、あるいはＣＭＯＳ型、オープンドレイン型、またはプル
ドレイン型に切り替えることを特徴とする請求項１６記
載の出力回路。
【請求項１８】前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が第１の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１および第２のＭＯＳト
ランジスタと、ソース電極が第２の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第３および第４のＭＯＳト
ランジスタとを有し、前記制御部は、前記制御信号が第１の設定のときに、第１および第３の
ＭＯＳトランジスタのゲート電極に前記内部入力信号を
与え、第２および第４のＭＯＳトランジスタを常にＯＦ
Ｆさせることにより、前記出力部の信号出力形態をＣＭ
ＯＳ型とし、前記制御信号が第２の設定のときに、第１ないし第４の
ＭＯＳトランジスタのゲート電極に前記内部入力信号を
与えることにより、前記出力部を前記第１の設定のとき
よりも駆動能力の大きいＣＭＯＳ型とし、前記制御信号が第３の設定のときに、第１、第２、およ
び第４のＭＯＳトランジスタを常にＯＦＦさせ、第３の
ＭＯＳトランジスタのゲート電極に前記内部入力信号を
与えることにより、前記出力部の信号出力形態をオープ
ンドレイン型とし、前記制御信号が第４の設定のときに、第１および第２の
ＭＯＳトランジスタを常にＯＦＦさせ、第３および第４
のＭＯＳトランジスタのゲート電極に前記内部入力信号
を与えることにより、前記出力部を前記第３の設定のと
きよりも駆動能力の大きいオープンドレイン型とするこ
とを特徴とする請求項１７記載の出力回路。
【請求項１９】前記制御信号が、第１および第２の制
御信号からなり、前記制御部は、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に第１の制御信号が入力され、出力端子が第１
のＭＯＳトランジスタのゲート電極に接続された第１の
論理ゲートと、入力端子に第２の制御信号が入力されるインバータと、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に第１の制御信号が入力され、第３の入力端子
が前記インバータの出力端子に接続された第２の論理ゲ
ートと、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に第２の制御信号が入力される第３の論理ゲー
トとを有し、第３のＭＯＳトランジスタのゲート電極に前記内部入力
信号を与えることを特徴とする請求項１８記載の出力回
路。
【請求項２０】前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が第１の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１のＭＯＳトランジスタ
と、ソース電極が第２の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第２および第３のＭＯＳト
ランジスタとを有し、前記制御部は、前記制御信号が第１の設定のときに、第１および第２の
ＭＯＳトランジスタのゲート電極に前記内部入力信号を
与え、第３のＭＯＳトランジスタを常にＯＦＦさせるこ
とにより、前記出力部をＣＭＯＳ型とし、前記制御信号が第２の設定のときに、第１のＭＯＳトラ
ンジスタを常にＯＦＦさせ、第２および第３のＭＯＳト
ランジスタのゲート電極に前記内部入力信号を与えるこ
とにより、前記出力部を前記第１の設定のときよりも駆
動能力の大きいオープンドレイン型することを特徴とす
る請求項１７記載の出力回路。
【請求項２１】前記制御部は、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に前記制御信号が入力され、出力端子が第１の
ＭＯＳトランジスタのゲート電極に接続された第１の論
理ゲートと、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に前記制御信号が入力され、出力端子が第３の
ＭＯＳトランジスタのゲート電極に接続された第２の論
理ゲートとを有し、第２のＭＯＳトランジスタのゲート電極に前記内部入力
信号を与えることを特徴とする請求項２０記載の出力回
路。
【請求項２２】前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が第１の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１のＭＯＳトランジスタ
と、ソース電極が第２の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第２および第３のＭＯＳト
ランジスタとを有し、前記制御部は、前記制御信号が第１の設定のときに、第１ないし第３の
ＭＯＳトランジスタのゲート電極に前記内部入力信号を
与えることにより、前記出力部をＣＭＯＳ型とし、前記制御信号が第２の設定のときに、第１および第３の
ＭＯＳトランジスタを常にＯＦＦさせ、第２のＭＯＳト
ランジスタのゲート電極に前記内部入力信号を与えるこ
とにより、前記出力部を前記第１の設定のときよりも駆
動能力の小さいオープンドレイン型することを特徴とす
る請求項１７記載の出力回路。
【請求項２３】前記制御部は、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に前記制御信号が入力され、出力端子が第１の
ＭＯＳトランジスタのゲート電極に接続された第１の論
理ゲートと、入力端子に前記制御信号が入力されるインバータと、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子が前記インバータの出力端子に接続され、出力
端子が第３のＭＯＳトランジスタのゲート電極に接続さ
れた第２の論理ゲートとを有し、第２のＭＯＳトランジスタのゲート電極に前記内部入力
信号を与えることを特徴とする請求項２２記載の出力回
路。
【請求項２４】前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が第１の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１ないし第３のＭＯＳト
ランジスタと、ソース電極が第２の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第４および第５のＭＯＳト
ランジスタとを有し、前記制御部は、前記制御信号が第１の設定のときに、第１および第４の
ＭＯＳトランジスタのゲート電極に前記内部入力信号を
与え、第２、第３、および第５のＭＯＳトランジスタを
常にＯＦＦさせることにより、前記出力部の信号出力形
態をＣＭＯＳ型とし、前記制御信号が第２の設定のときに、第１、第２、第
４、および第５のＭＯＳトランジスタのゲート電極に前
記内部入力信号を与え、第３のＭＯＳトランジスタを常
にＯＦＦさせることにより、前記出力部を前記第１の設
定のときよりも駆動能力の大きいＣＭＯＳ型とし、前記制御信号が第３の設定のときに、第１、第２、およ
び第５のＭＯＳトランジスタを常にＯＦＦさせ、第３の
ＭＯＳトランジスタを常にＯＮさせ、第４のＭＯＳトラ
ンジスタのゲート電極に前記内部入力信号を与えること
により、前記出力部の信号出力形態をプルドレイン型と
し、前記制御信号が第４の設定のときに、第１、第２のＭＯ
Ｓトランジスタを常にＯＦＦさせ、第３のＭＯＳトラン
ジスタを常にＯＮさせ、第４および第５のＭＯＳトラン
ジスタのゲート電極に前記内部入力信号を与えることに
より、前記出力部を前記第３の設定のときよりも駆動能
力の大きいプルドレイン型とすることを特徴とする請求
項１７記載の出力回路。
【請求項２５】前記制御信号が、第１および第２の制
御信号からなり、前記制御部は、入力端子に第２の制御信号が入力される第１のインバー
タと、入力端子に第１の制御信号が入力され、出力端子が第３
のＭＯＳトランジスタのゲート電極に接続された第２の
インバータと、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に第１の制御信号が入力され、出力端子が第１
のＭＯＳトランジスタのゲート電極に接続された第１の
論理ゲートと、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に第１の制御信号が入力され、第３の入力端子
が第１のインバータの出力端子に接続された第２の論理
ゲートと、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に第２の制御信号が入力される第３の論理ゲー
トとを有し、第４のＭＯＳトランジスタのゲート電極に前記内部入力
信号を与えることを特徴とする請求項２４記載の出力回
路。
【請求項２６】前記出力部は、外部回路に接続するための信号出力端子と、ソース電極が第１の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第１ないし第３のＭＯＳト
ランジスタと、ソース電極が第２の電源に接続され、ドレイン電極が前
記信号出力端子に接続された第４および第５のＭＯＳト
ランジスタとを有し、前記制御部は、前記制御信号が第１の設定のときに、第１および第４の
ＭＯＳトランジスタのゲート電極に前記内部入力信号を
与え、第２、第３、および第５のＭＯＳトランジスタを
常にＯＦＦさせることにより、前記出力部の信号出力形
態をＣＭＯＳ型とし、前記制御信号が第２の設定のときに、第１、第２、第
４、および第５のＭＯＳトランジスタのゲート電極に前
記内部入力信号を与え、第３のＭＯＳトランジスタを常
にＯＦＦさせることにより、前記出力部を前記第１の設
定のときよりも駆動能力の大きいＣＭＯＳ型とし、前記制御信号が第３の設定のときに、第１、第２、第
３、および第５のＭＯＳトランジスタを常にＯＦＦさ
せ、第４のＭＯＳトランジスタのゲート電極に前記内部
入力信号を与えることにより、前記出力部の信号出力形
態をオープンドレイン型とし、前記制御信号が第４の設定のときに、第１ないし第３の
ＭＯＳトランジスタを常にＯＦＦさせ、第４および第５
のＭＯＳトランジスタのゲート電極に前記内部入力信号
を与えることにより、前記出力部を前記第３の設定のと
きよりも駆動能力の大きいオープンドレイン型とし、前記制御信号が第５の設定のときに、第１、第２、およ
び第５のＭＯＳトランジスタを常にＯＦＦさせ、第３の
ＭＯＳトランジスタを常にＯＮさせ、第４のＭＯＳトラ
ンジスタのゲート電極に前記内部入力信号を与えること
により、前記出力部の信号出力形態をプルドレイン型と
し、前記制御信号が第６の設定のときに、第１、第２のＭＯ
Ｓトランジスタを常にＯＦＦさせ、第３のＭＯＳトラン
ジスタを常にＯＮさせ、第４および第５のＭＯＳトラン
ジスタのゲート電極に前記内部入力信号を与えることに
より、前記出力部を前記第５の設定のときよりも駆動能
力の大きいプルドレイン型とすることを特徴とする請求
項１７記載の出力回路。
【請求項２７】前記制御信号が、第１ないし第３の制
御信号からなり、前記制御部は、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に第１の制御信号が入力され、出力端子が第１
のＭＯＳトランジスタのゲート電極に接続された第１の
論理ゲートと、入力端子に第２の制御信号が入力されるインバータと、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子が前記インバータの出力端子に接続された第２
の論理ゲートと、第１の入力端子が第２の論理ゲートの出力端子に接続さ
れ、第２の入力端子に第１の制御信号が入力され、出力
端子が第２のＭＯＳトランジスタのゲート電極に接続さ
れた第３の論理ゲートと、第１の入力端子に前記内部入力信号が入力され、第２の
入力端子に第２の制御信号が入力される第４の論理ゲー
トとを有し、第３のＭＯＳトランジスタのゲート電極に第３の制御信
号を与え、第４のＭＯＳトランジスタのゲート電極に前記内部入力
信号を与えることを特徴とする請求項２６記載の出力回
路。