JP2623374B2 - 出力回路 - Google Patents

出力回路

Info

Publication number
JP2623374B2
JP2623374B2 JP3038151A JP3815191A JP2623374B2 JP 2623374 B2 JP2623374 B2 JP 2623374B2 JP 3038151 A JP3038151 A JP 3038151A JP 3815191 A JP3815191 A JP 3815191A JP 2623374 B2 JP2623374 B2 JP 2623374B2
Authority
JP
Japan
Prior art keywords
terminal
output
type
enhancement
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3038151A
Other languages
English (en)
Other versions
JPH04256007A (ja
Inventor
浩明 桝本
茂美 千村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP3038151A priority Critical patent/JP2623374B2/ja
Priority to DE69225508T priority patent/DE69225508D1/de
Priority to EP92101841A priority patent/EP0498377B1/en
Priority to US07/831,538 priority patent/US5208492A/en
Publication of JPH04256007A publication Critical patent/JPH04256007A/ja
Application granted granted Critical
Publication of JP2623374B2 publication Critical patent/JP2623374B2/ja
Priority to HK98112204A priority patent/HK1011156A1/xx
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Microcomputers (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＩＣの出力回路に関
し、詳しくは、ＣＭＯＳ出力とＮチャネルオープンドレ
イン出力との切り換えが可能な出力回路に関するもので
ある。
【０００２】
【従来の技術】従来、１チップマイコン等のＩＣの出力
回路において、ＣＭＯＳ出力とＮチャネルオープンドレ
イン出力の切換えが可能なものとしては、図４に示すよ
うなものがある。トランジスタＤＴ1 はＮチャネルＭＯ
ＳＦＥＴである。出力回路をＣＭＯＳ出力にする場合に
は、ＩＣ製造工程においてトランジスタＤＴ1 のゲート
下にデプレッション層を作成し、トランジスタＤＴ1 が
デプレッション型ＭＯＳＦＥＴとして動作するようにす
る。このとき、トランジスタＤＴ1 のソース・ドレイン
間がショートし、図４の回路はＣＭＯＳ出力回路とな
る。
【０００３】一方、出力回路をオープンドレイン出力に
する場合には、ＩＣ製造工程においてトランジスタＤＴ
1 のゲート下にデプレッション層を作成せず、トランジ
スタＤＴ1 がエンハンスメント型ＭＯＳＦＥＴとして動
作するようにする。このとき、トランジスタＤＴ1 のゲ
ートが接地されて０［Ｖ］になっているため、トランジ
スタＤＴ1 がオフし、図４の回路はＮチャネルオープン
ドレイン出力回路となる。しかも、出力端子側から電源
側へ電流が流れることがないため、出力端子１２の電圧
がＩＣの電源電圧ＶDDよりも高くなった場合でも、ＩＣ
の電源電圧が持ち上げられることがなく、高耐圧出力ポ
ートとして利用することができる。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来の出力回路にあっては、以下のような問題点があ
る。まず、出力方式がＣＭＯＳ出力となるかオープンド
レイン出力となるかはトランジスタＤＴ1 のゲート下に
デプレッション層を作るか否かによるため、いずれの出
力方式となるかが製造工程において決定されてしまい、
製品となってからでは出力方式を変更することができな
い。また、トランジスタＤＴ1 を用いずに、ＰＭＯＳＦ
ＥＴであるトランジスタＱ1 をオフさせただけのオープ
ンドレイン出力では、出力端子１２に電源電圧ＶDDより
も高い電圧が印加されると、トランジスタＱ1 の寄生ダ
イオードにより、トランジスタＱ1 のドレイン側から電
源側へと電流が流れ、ＩＣの電源電圧を持ち上げること
になるため、高耐圧出力ポートとして動作させることが
できない。トランジスタＤＴ1 をデプレッション型ＭＯ
ＳＦＥＴとする代わりにエンハンスメント型Ｎチャネル
ＭＯＳＦＥＴとした場合には、ＣＭＯＳ出力時に“Ｈ”
レベルが電源電圧まで上がらず、出力電流が流れにくく
なるといった欠点がある。
【０００５】この発明は、このような従来技術の問題点
を解決するためのものであって、製品完成後にＣＭＯＳ
出力と高耐圧Ｎチャネルオープンドレイン出力とを切換
えることが可能な出力回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この目的を達成するため
のこの発明の出力回路の特徴は、ソース端子が電源端子
に接続された第１のエンハンスメント型ＰチャネルＭＯ
ＳＦＥＴと、ドレイン端子が第１のエンハンスメント型
ＰチャネルＭＯＳＦＥＴのドレイン端子に接続され、ソ
ース端子が接地された第１のエンハンスメント型Ｎチャ
ネルＭＯＳＦＥＴと、ソース端子かドレイン端子のいず
れか一方が第１のエンハンスメント型ＰチャネルＭＯＳ
ＦＥＴのドレイン端子に接続され、そのいずれか他方が
第１のエンハンスメント型ＰチャネルＭＯＳＦＥＴのゲ
ート端子に接続され、ゲート端子が前記電源端子に接続
されるとともに自己のバックゲート端子に接続された第
２のエンハンスメント型ＰチャネルＭＯＳＦＥＴと、ア
ノードが電源端子に接続されたダイオードと、このダイ
オードのカソードにソース端子が接続され、第１のエン
ハンスメント型ＰチャネルＭＯＳＦＥＴのゲート端子に
ドレイン端子が接続された第３のエンハンスメント型Ｐ
チャネルＭＯＳＦＥＴと、この第３のエンハンスメント
型ＰチャネルＭＯＳＦＥＴのドレイン端子にドレイン端
子が接続され、ソース端子が接地された第２のエンハン
スメント型ＮチャネルＭＯＳＦＥＴとを有する出力回路
であって、第１のエンハンスメント型ＰチャネルＭＯＳ
ＦＥＴ，第２のエンハンスメント型ＰチャネルＭＯＳＦ
ＥＴ及び第３のエンハンスメント型ＰチャネルＭＯＳＦ
ＥＴのそれぞれについてバックゲート端子とＮウェル領
域との間にＰ型領域が形成され、第１のエンハンスメン
ト型ＰチャネルＭＯＳＦＥＴについてバックゲート端子
がソース端子に接続され、第３のエンハンスメント型Ｐ
チャネルＭＯＳＦＥＴについてバックゲート端子が電源
端子に接続され、ＣＭＯＳ出力の場合、出力端子に
“Ｌ”を出力するときには第３のエンハンスメント型Ｐ
チャネルＭＯＳＦＥＴ及び第２のエンハンスメント型Ｎ
チャネルＭＯＳＦＥＴのゲート端子をともに“Ｌ”にす
るとともに第１のエンハンスメント型ＮチャネルＭＯＳ
ＦＥＴのゲート端子を“Ｈ”にし、出力端子に“Ｈ”を
出力するときには第３のエンハンスメント型Ｐチャネル
ＭＯＳＦＥＴ及び第２のエンハンスメント型Ｎチャネル
ＭＯＳＦＥＴのゲート端子をともに“Ｈ”にするととも
に第１のエンハンスメント型ＮチャネルＭＯＳＦＥＴの
ゲート端子を“Ｌ”にし、オープンドレイン出力の場
合、出力端子に“Ｌ”を出力するときには第３のエンハ
ンスメント型ＰチャネルＭＯＳＦＥＴ及び第２のエンハ
ンスメント型ＮチャネルＭＯＳＦＥＴのゲート端子をと
もに“Ｌ”にするとともに第１のエンハンスメント型Ｎ
チャネルＭＯＳＦＥＴのゲート端子を“Ｈ”にし、出力
端子に“Ｈｉｚ”（Highインピーダンス）を出力すると
きには第３のエンハンスメント型ＰチャネルＭＯＳＦＥ
Ｔ及び第２のエンハンスメント型ＮチャネルＭＯＳＦＥ
Ｔのゲート端子をともに“Ｌ”にするとともに第１のエ
ンハンスメント型ＮチャネルＭＯＳＦＥＴのゲート端子
を“Ｌ”にするものである。
【０００７】
【作用】このようにエンハンスメント型ＰチャネルＭＯ
ＳＦＥＴの形成領域にＰ型領域を形成して前記形成領域
との間でダイオードを作り、第１のエンハンスメント型
ＰチャネルＭＯＳＦＥＴのドレイン端子が電源電圧より
高い電圧となったときに第２のエンハンスメント型Ｐチ
ャネルＭＯＳＦＥＴが動作状態（“ＯＮ”）となり、第
１のエンハンスメント型ＰチャネルＭＯＳＦＥＴのゲー
トが第１のエンハンスメント型ＰチャネルＭＯＳＦＥＴ
のドレイン端子と同電位となり、出力端子側が電源電圧
より高い電圧になったときに前記ダイオードが逆バイア
スされるようにすることで、出力端子と電源端子とを切
離すことができる。また、出力端子側が電源電圧より低
くなったときに出力端子と第１のエンハンスメント型Ｐ
チャネルＭＯＳＦＥＴのゲート端子とを第２のエンハン
スメント型ＰチャネルＭＯＳＦＥＴを用いたスイッチ回
路で自動切離しすることで、出力側が電源電圧より低下
したときに第１のエンハンスメント型ＰチャネルＭＯＳ
ＦＥＴが出力電圧の低下で“ＯＮ”してしまうことを防
止することができる。したがって、論理信号に応じて第
１のエンハンスメント型ＰチャネルＭＯＳＦＥＴのゲー
トを操作すれば、第１のエンハンスメント型Ｐチャネル
ＭＯＳＦＥＴを入力信号にかかわらず“ＯＦＦ”状態に
することも、入力信号に応じて“ＯＮ／ＯＦＦさせるこ
ともできる。前者の場合がオープンドレイン回路とな
り、後者の場合がＣＭＯＳ出力回路となり、これは、論
理信号で設定できるので回路製造後に選択可能になる。
【０００８】
【実施例】以下、この発明の一実施例について、図面を
参照して詳細に説明する。図１は、この発明の出力回路
を適用した高耐圧対応の入出力回路である。出力用Ｐチ
ャネルＭＯＳＦＥＴであるトランジスタＢＴ１がオフの
ときに、出力端子１２の電圧が電源電圧ＶDD以上に上昇
してもＩＣの電源電圧を持ち上げないようにするには、
トランジスタＢＴ1 を図２のような回路にすればよい。
つまり、同図（ｂ）に示すようにＭＯＳトランジスタの
バックゲート端子１とＮウェル領域２との間にＰ型領域
３を設けることによりダイオード６を形成し、同図
（ａ）に示すようにエンハンスメント型ＰチャネルＭＯ
ＳＦＥＴであるトランジスタＢＴ1 のバルク（Ｂａｌ
ｋ）が逆方向のダイオード６を介して電源側に接続され
るようにすることにより、出力端子１２に高電圧が加わ
り、Ｂａｌｋが電源ＶDDより高くなったときに、Ｂａｌ
ｋからＶDDへ加わる電圧によりダイオード６を逆バイア
スにする構成を採ればよい。さらに、ドレイン端子４と
ゲート端子５を同電位で接続することにより、ゲート下
にチャネルができることを防いで、ソースから電源側へ
高電圧がバイアスされること防止する。これらにより、
出力端子１２を電源電圧以上に上げることが可能とな
る。
【０００９】しかし、図２の回路のままでは、出力端子
１２が電源電圧ＶDD以下になると、ゲート端子５の電位
が下がり、チャネルが形成されて電源側から出力端子１
２へと電流が流れてしまう。これを防止するために、図
３に示すような回路を図２のドレイン端子４とゲート端
子５との間に挿入する。図３の回路は、同図（ｂ）に示
すようにエンハンスメント型ＰチャネルＭＯＳＦＥＴで
あるトランジスタＢＴ2 のバックゲート端子７とＮウェ
ル領域８との間にＰ型領域９を設けることにより、同図
（ａ）に示すようにＮウェル領域８とバックゲート端子
７との間にダイオード１０を形成し、このバックゲート
端子７をゲート端子１１に接続して電源電圧ＶDDを印加
したものであり、トランジスタＢＴ2 のソース端子か又
はドレイン端子のいずれか一方がトランジスタＢＴ1 の
ゲート端子５に接続され、そのいずれか他方がトランジ
スタＢＴ1 のドレイン端子４に接続されている。トラン
ジスタＢＴ2 は、出力端子１２が電源電圧ＶDD＋スレッ
ショルドレベルＶth以上になるとゲート下にチャネルが
形成されてオン状態になり、出力端子１２がそれ以下の
電圧ではオフ状態となる。したがって、出力端子１２の
電圧がＶDD＋Ｖth以上のときは、トランジスタＢＴ1 の
ゲート端子５とドレイン端子４とが導通して出力端子１
２から電源側へ電流が流れ込むことを防止する。一方、
出力端子１２がそれ以下の電圧のときには、トランジス
タＢＴ1 のゲート端子５とドレイン端子４とが遮断さ
れ、出力端子１２からゲート端子５が切離されて、ゲー
ト端子５の電圧が下がるのを防止し、トランジスタＢＴ
1 がオフの状態に保持される。
【００１０】また、図１のエンハンスメント型Ｐチャネ
ルＭＯＳＦＥＴであるトランジスタＢＴ3 は、出力端子
１２の電圧が電源電圧ＶDD以下のときにＢＴ1 のゲート
へ“Ｈ”を出力するためのものであるが、この回路も出
力端子１２が高電位となったときには、ドレイン端子１
６が電源電圧ＶDD以上となる。そこで、バックゲート端
子１３とＮウェル領域との間にＰ型領域を設けてダイオ
ードを形成するとともにそのバックゲート端子１３は、
電源端子に接続し、ソース端子１４は、ダイオード１５
を介して電源端子に接続する。これにより、ドレイン端
子１６が電源電圧ＶDD以上となっても、ドレイン端子１
６から電源側へと電流が流込むことがなく、電源電圧が
持上げられることが防止される。
【００１１】以下、この出力回路の動作について説明す
る。まず、出力方式をＣＭＯＳ出力とする場合には、オ
ープンドレイン／ＣＭＯＳ出力切替端子（以下、Ｏ／Ｃ
切替端子）１７を“Ｌ”に設定する。出力端子１２に
“Ｌ”を出力するときには、この状態で入力端子１８を
“Ｌ”にする。このとき、トランジスタＢＴ3 及びトラ
ンジスタＴｒ2 のゲート端子がともに“Ｌ”になってト
ランジスタＢＴ1 がオフし、トランジスタＴｒ1 がオン
するため、出力端子１２は“Ｌ”になる。一方、出力端
子１２に“Ｈ”を出力するときには、入力端子１８を
“Ｈ”にする。このとき、トランジスタＢＴ3 及びトラ
ンジスタＴｒ2 のゲート端子がともに“Ｈ”になってト
ランジスタＢＴ1 がオンし、トランジスタＴｒ1 がオフ
するため、出力端子１２は“Ｈ”になる。
【００１２】つぎに、出力方式をオープンドレイン出力
にする場合には、Ｏ／Ｃ切替端子１７を“Ｈ”に設定す
る。出力端子１２に“Ｌ”を出力するときには、この状
態で入力端子１８を“Ｌ”にする。このとき、トランジ
スタＢＴ3 及びトランジスタＴｒ2 のゲート端子がとも
に“Ｌ”になってトランジスタＢＴ1 がオフし、トラン
ジスタＴｒ1 がオンするため、出力端子１２は“Ｌ”に
なる。一方、出力端子１２に“Ｈｉｚ”を出力するとき
には、入力端子１８を“Ｈ”にする。このとき、トラン
ジスタＢＴ3 及びトランジスタＴｒ2 のゲート端子がと
もに“Ｌ”になってトランジスタＢＴ1 がオフし、トラ
ンジスタＴｒ1 がオフするため、出力端子１２はHighイ
ンピーダンス状態となる。
【００１３】以上説明してきたが、この出力回路に図１
に例示するような入力回路を付け加えることによって、
入出力回路にすることができる。なお、電源は不電源を
しよう支手もよく、この場合には基準電位となる接地側
等が正側としてここでの電源端子に相当する。
【００１４】
【発明の効果】以上の説明のとおり、この発明にあって
は、出力端子の電圧が電源電圧以上になっても、電源電
圧が持ち上げられることが防止され、出力切替端子の入
力信号に応じて高耐圧オープンドレイン出力回路として
の動作が可能となる。したがって、製品完成後におい
て、ＣＭＯＳ出力と高耐圧Ｎチャネルオープンドレイン
出力との切換えが可能となる。
【図面の簡単な説明】
【図１】この発明の出力回路を適用した高耐圧対応の入
出力回路である。
【図２】トランジスタＢＴ1 の構成を表す図である。
【図３】トランジスタＢＴ2 の構成を表す図である。
【図４】従来のＣＭＯＳ出力とＮチャネルオープンドレ
イン出力との切換えが可能な出力回路を表す図である。
【符号の説明】
１ バックゲート端子 ２ Ｎウェル領域 ３ Ｐ型領域 ４ ドレイン端子 ５ ゲート端子 ６ ダイオード ７ バックゲート端子 ８ Ｎウェル領域 ９ Ｐ型領域 １０ ダイオード １１ ゲート端子 １２ 出力端子 １３ バックゲート端子 １４ ソース端子 １５ ダイオード １６ ドレイン端子 １７ Ｏ／Ｃ切替端子 １８ 入力端子

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 エンハンスメント型ＰチャネルＭＯＳＦ
    ＥＴとエンハンスメント型ＮチャネルＭＯＳＦＥＴとが
    電源端子と基準電位との間に順次接続されたＣＭＯＳ出
    力回路の前記エンハンスメント型ＰチャネルＭＯＳＦＥ
    Ｔの形成領域にＰ型領域が形成されて前記形成領域との
    間にダイオードが作られ、前記Ｐ型形成領域が電源端子
    に接続され、前記エンハンスメント型ＰチャネルＭＯＳ
    ＦＥＴのゲート端子と前記ＣＭＯＳ出力回路の出力端子
    とがスイッチ回路を介して接続され、このスイッチ回路
    がエンハンスメント型ＰチャネルＭＯＳＦＥＴを有し、
    このＭＯＳＦＥＴの形成領域に同様にＰ型領域を形成し
    てその形成領域との間でダイオードが作られ、そのＰ型
    領域とそのゲート端子あるいはそのゲート領域とが接続
    され、さらにこれらが前記電源端子に接続され、オープ
    ンドレインとＣＭＯＳ出力との切換えが前記ＣＭＯＳ出
    力回路のエンハンスメント端子に論理信号を入力するこ
    とにより行われることを特徴とする出力回路。
JP3038151A 1991-02-07 1991-02-07 出力回路 Expired - Fee Related JP2623374B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP3038151A JP2623374B2 (ja) 1991-02-07 1991-02-07 出力回路
DE69225508T DE69225508D1 (de) 1991-02-07 1992-02-04 Ausgangsschaltung
EP92101841A EP0498377B1 (en) 1991-02-07 1992-02-04 Output circuit
US07/831,538 US5208492A (en) 1991-02-07 1992-02-05 Output buffer user-programmable to function as cmos output driver or open-drain output driver
HK98112204A HK1011156A1 (en) 1991-02-07 1998-11-20 Output circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3038151A JP2623374B2 (ja) 1991-02-07 1991-02-07 出力回路

Publications (2)

Publication Number Publication Date
JPH04256007A JPH04256007A (ja) 1992-09-10
JP2623374B2 true JP2623374B2 (ja) 1997-06-25

Family

ID=12517416

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3038151A Expired - Fee Related JP2623374B2 (ja) 1991-02-07 1991-02-07 出力回路

Country Status (5)

Country Link
US (1) US5208492A (ja)
EP (1) EP0498377B1 (ja)
JP (1) JP2623374B2 (ja)
DE (1) DE69225508D1 (ja)
HK (1) HK1011156A1 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4108610A1 (de) * 1991-03-16 1992-09-17 Bosch Gmbh Robert Senderendstufe
US5319259A (en) * 1992-12-22 1994-06-07 National Semiconductor Corp. Low voltage input and output circuits with overvoltage protection
JP3139868B2 (ja) * 1993-03-10 2001-03-05 株式会社東芝 入力回路
EP0702859B1 (en) * 1993-06-08 1998-07-01 National Semiconductor Corporation Btl compatible cmos line driver
US5483184A (en) * 1993-06-08 1996-01-09 National Semiconductor Corporation Programmable CMOS bus and transmission line receiver
US5539341A (en) * 1993-06-08 1996-07-23 National Semiconductor Corporation CMOS bus and transmission line driver having programmable edge rate control
US5543746A (en) * 1993-06-08 1996-08-06 National Semiconductor Corp. Programmable CMOS current source having positive temperature coefficient
US5557223A (en) * 1993-06-08 1996-09-17 National Semiconductor Corporation CMOS bus and transmission line driver having compensated edge rate control
KR100302890B1 (ko) * 1993-06-08 2001-11-22 클라크 3세 존 엠. 프로그램가능한cmos버스및전송라인드라이버
US5455732A (en) * 1993-09-15 1995-10-03 National Semiconductor Corporation Buffer protection against output-node voltage excursions
US5557219A (en) * 1994-01-31 1996-09-17 Texas Instruments Incorporated Interface level programmability
JP3311133B2 (ja) * 1994-02-16 2002-08-05 株式会社東芝 出力回路
KR0120565B1 (ko) * 1994-04-18 1997-10-30 김주용 래치-업을 방지한 씨모스형 데이타 출력버퍼
JP3198225B2 (ja) * 1995-01-14 2001-08-13 東芝マイクロエレクトロニクス株式会社 低電圧出力回路
US5568060A (en) * 1995-07-20 1996-10-22 Transwitch Corporation Circuit board insertion circuitry for high reliability backplanes
SG43411A1 (en) * 1995-09-26 1997-10-17 Texas Instruments Inc Circuitry for providing a high impedance state when powering down a single port node
US5859552A (en) * 1995-10-06 1999-01-12 Lsi Logic Corporation Programmable slew rate control circuit for output buffer
DE69621576T2 (de) * 1995-12-26 2002-12-19 Toshiba Kawasaki Kk Integrierte Halbleiterschaltung
US5818260A (en) * 1996-04-24 1998-10-06 National Semiconductor Corporation Transmission line driver having controllable rise and fall times with variable output low and minimal on/off delay
US5821796A (en) * 1996-09-23 1998-10-13 Texas Instruments Incorporated Circuitry for providing a high impedance state when powering down a single port node
JP3511355B2 (ja) * 1997-09-18 2004-03-29 沖電気工業株式会社 出力回路
US6037803A (en) * 1997-12-12 2000-03-14 Micron Electronics, Inc. Integrated circuit having two modes of I/O pad termination
US6040714A (en) * 1997-12-12 2000-03-21 Micron Electronics, Inc. Method for providing two modes of I/O pad termination
JP2000183719A (ja) * 1998-12-11 2000-06-30 Nec Corp 入力回路、出力回路及び入出力回路、並びに該入出力回路を備えた信号伝送システム
GB9907021D0 (en) * 1999-03-27 1999-05-19 Koninkl Philips Electronics Nv Switch circuit and semiconductor switch for battery-powered equipment
US6281709B1 (en) * 1999-08-31 2001-08-28 Micron Technology, Inc. Fuse option for multiple logic families on the same die
US9224566B2 (en) * 2009-12-11 2015-12-29 Fairchild Semiconductor Coporation Fuse driver circuits
CN102522982B (zh) * 2011-12-30 2014-04-16 无锡新硅微电子有限公司 具有过压、欠压和过流保护功能的总线接口输出级驱动电路
US10848155B2 (en) 2019-02-15 2020-11-24 Intel Corporation Flexible transmitter circuitry for integrated circuits

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4223277A (en) * 1978-12-27 1980-09-16 Harris Corporation Electrically alterable field effect transistor amplifier configuration
US4593279A (en) * 1981-12-24 1986-06-03 Texas Instruments Incorporated Low power liquid crystal display driver circuit
JPS58137327A (ja) * 1982-02-10 1983-08-15 Toshiba Corp 半導体集積回路
US4481432A (en) * 1982-06-07 1984-11-06 Fairchild Camera & Instrument Corp. Programmable output buffer
US4763020B1 (en) * 1985-09-06 1997-07-08 Ricoh Kk Programmable logic device having plural programmable function cells
US4707623A (en) * 1986-07-29 1987-11-17 Rca Corporation CMOS input level shifting buffer circuit
US4789917A (en) * 1987-08-31 1988-12-06 National Semiconductor Corp. MOS I/O protection using switched body circuit design
US4782250A (en) * 1987-08-31 1988-11-01 International Business Machines Corporation CMOS off-chip driver circuits
US4963766A (en) * 1989-06-28 1990-10-16 Digital Equipment Corporation Low-voltage CMOS output buffer

Also Published As

Publication number Publication date
EP0498377A2 (en) 1992-08-12
DE69225508D1 (de) 1998-06-25
EP0498377A3 (en) 1993-12-22
EP0498377B1 (en) 1998-05-20
HK1011156A1 (en) 1999-07-02
US5208492A (en) 1993-05-04
JPH04256007A (ja) 1992-09-10

Similar Documents

Publication Publication Date Title
JP2623374B2 (ja) 出力回路
US4689504A (en) High voltage decoder
EP0305676A2 (en) CMOS off-chip driver circuit
JP3118071B2 (ja) レベル変換回路
US6377075B1 (en) High voltage protection circuit on standard CMOS process
US5270589A (en) Input/output buffer circuit for semiconductor integrated circuit
KR0122246Y1 (ko) 레벨변환회로
US5959473A (en) Transistor output circuit
US5966044A (en) Pull-up circuit and semiconductor device using the same
US6853233B1 (en) Level-shifting circuitry having “high” output impedance during disable mode
KR100298444B1 (ko) 입력 버퍼 회로
US6501298B1 (en) Level-shifting circuitry having “low” output during disable mode
JPH09326685A (ja) 半導体装置
JP2800336B2 (ja) 半導体アナログスイッチ
US6459300B1 (en) Level-shifting circuitry having “high” output during disable mode
KR100358254B1 (ko) 반도체칩상에서비교적높은전압을스위칭하기위한회로장치및상기회로장치를동작시키기위한방법
US6348717B1 (en) Semiconductor integrated circuit having an improved voltage switching circuit
JPH05326863A (ja) 半導体集積回路
US5990523A (en) Circuit structure which avoids latchup effect
US6522164B2 (en) Switching circuit
US5929653A (en) Semiconductor integrated circuit having programmable enabling circuit
JPS59200524A (ja) Ｃｍｏｓマルチプレクサ
KR100248341B1 (ko) Cmos의 배열방법
JP3675987B2 (ja) 半導体装置の製造方法
KR100280437B1 (ko) 씨모스트랜지스터구조

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees