KR100358254B1 - 반도체칩상에서비교적높은전압을스위칭하기위한회로장치및상기회로장치를동작시키기위한방법 - Google Patents

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Abstract

높은 양 및 음의 전압을 회로 배치의 출력 단자(A)로 스위치하기 위하여, 제 1의 p-채널 트랜지스터(P1) 및 제 1의 n-채널 트랜지스터(N1)는 이들 전압을 위하여 단자(VH1,VL1) 사이에 직렬로 배치된다. 두 트랜지스터들의 게이트들은 각각 다른 전도형의 트랜지스터들(N2,P3)의 로드 패스를 통하여 제 1 및 제 3의 입력 단자(E1,E3)와 연결된다. 이 트랜지스터들의 게이트들은 각각 제 2 및 제 4의 입력 단자(E2,E4)와 연결된다. 제 1의 p-채널 트랜지스터(P1) 및 제 1의 n-채널 트랜지스터(P1,N1)는 각각 동일한 전도형의 트랜지스터들(P2,N3)의 로드 패스를 통하여 록크될 수 있는데, 그 로드 패스들은 각각 제 1의 p-채널 트랜지스터의 게이트 단자 및 제 1의 n-채널 트랜지스터의 게이트 단자 그리고 양의 고전위 단자 및 음의 고전위 단자(VH1,VL1) 사이에 연결되며 그 트랜지스터들(P2,N3)의 게이트들은 출력 단자(A)와 연결된다. 입력 단자에서의 전위에 따라, 양의 고전위 또는 음의 고전위는 출력 단자(A)로 스위치될 수 있다.

Description

반도체 칩 상에서 비교적 높은 전압을 스위칭하기 위한 회로 장치 및 상기 회로 장치를 동작시키기 위한 방법{CIRCUIT FOR SWITCHING HIGH VOLTAGES ON A SEMICONDUCTOR CHIP, AND METHOD OF OPERATING THE CIRCUIT}
상기 회로 장치는 ISSCC 1991 회보, 260 쪽에 개시되어 있다. 이 경우, 제 1의 n-채널 트랜지스터의 게이트 단자는 제 1의 p-채널 트랜지스터의 게이트 단자와연결되어 있다. 또한, 제 1의 저전위는 접지 전위와 동일하다.
반도체 칩 상에 집적된 회로의 경우, 종종 통상의 동작 전압, 예를 들면, TTL 및 CMOS를 위한 +5V 및 0V 외에 추가 전압의 제공이 필요한데, 그 추가 전압은 비교적 높거나 또는 음(negative)의 전압일 수 있고, 또는 동작 전압으로부터 칩상에 상기 추가 전압을 발생시키기 위한 것이며, 만약 적당하다면, 동작 전압을 스위치 온 그리고 오프하기 위한 것일 수 있다. 만약 그런 반도체 칩이 EPROM, EEPROM 또는 플래쉬 메모리와 같은 비휘발성 메모리들을 포함한다면, 프로그래밍 전압들은 상기 비휘발성 메모리를 위해 12V 내지 20V 범위의 값을 가져야 하며, 또는 메모리 개념에 따라서 음의 것일 수도 있다. 공지된 회로 장치는 비교적 높은 프로그래밍 전압을 스위치하기 위해 사용한다. 그러나, 음의 전압은 이 공지된 회로 장치에 의하여 스위치 될 수 없다.
본 발명은 반도체 칩 상에서 비교적 높은 전압을 스위칭하기 위한 회로 장치 에 관한 것인데, 상기 회로 장치는 제 1의 p-채널 트랜지스터 및 제 1의 n-채널 트랜지스터로 구성되어 있으며 제 1의 고전위용 단자와 제 1의 저전위용 단자 사이에 연결되어 있는 제 1의 직렬회로와, 제 2의 p-채널 트랜지스터 및 제 2의 n-채널 트랜지스터로 구성되어 있으며 제 1의 고전위용 단자와 제 1의 입력 단자 사이에 연결되어 있는 제 2의 직렬회로를 구비하며, 상기 제 1의 직렬 회로의 두 트랜지스터들의 접점은 제 2의 p-채널 트랜지스터의 게이트 단자에 연결되며 출력 신호를 위한 단자를 형성하며, 상기 제 2의 직렬 회로의 두 트랜지스터들의 접점은 제 1의 p-채널 트랜지스터의 게이트 단자에 연결되며 제 2의 n-채널 트랜지스터는 제 2의 입력 단자를 형성한다.
본 발명은 또한 상기 회로 장치를 동작시키기 위한 방법에 관한 것이다.
도 1은 삼상 옵션(tristate option)을 가진 본 발명에 따른 회로 장치의 일반도.
도 2는 비반전 스위치에 관한 도면.
도 3은 반전 스위치에 관한 도면.
도 4는 기술적 구현에 있어서의 옵션들에 관한 도면.
본 발명의 목적은 양 및 음의 전압 모두가 스위치될 수 있으며 동시에 병렬-경로(parallel-path) 전류가 없는 반도체 칩 상에서 비교적 높은 전압을 스위칭하기 위한 회로 장치를 제공하는 것이다. 본 발명의 다른 목적은 이 회로를 운용할 수 있는 방법을 명시하는 것이다.
일반적인 유형의 회로 장치의 경우에, 본 발명의 목적은 청구항 제 1항의 특징부에 의하여 달성된다. 그런 회로 장치를 동작시키기 위한 방법은 청구항 4 및 5에 명시되어 있다. 본 발명의 진보적 이점은 종속항에서 언급된다.
본 발명에 따른 회로 장치는, 단순한 방법으로 회로의 측면에서 부가적인 경비 부담 없이, 비반전 스위치(non-inverting switch) 또는 반전 스위치로서 사용될 수 있다. 기능성은 오로지 4개의 입력 단자에게 가해지는 전압에 의존하거나 또는 전압의 상호 연결되는 방식에만 의존한다. 만약 스위치될 전압이 스위치-온 동안에 램프 프로파일(ramp profile)을 가지고 있다면 특별히 이점을 얻을 수 있다. 반도체 칩상의 논리부에서의 기판 바이어스 전압을 피하기 위하여, n-형 기판의 경우에는, 제 1의 고전위와 연결된 p-채널 트랜지스터를, 그리고 p-형 기판의 경우에는 기판과 동일한 전도 유형의 영역(trough)에 있는 제 1의 저전위와 연결된 n-채널 트랜지스터를 구성하는 것이 바람직하고, 상기 영역은 다른 전도 유형의 지역에 의하여 기판으로부터 절연되어 있다.
본 발명은 도면을 참조하면서 더욱 상세하게 설명될 것이다.
도 1에서 보인바와 같은 본 발명에 따른 회로 장치에 있어서, 제 1의 p-채널 트랜지스터(P1) 및 제 1의 n-채널 트랜지스터(N1)로 구성된 직렬회로는 제 1의 고전위 단자(VH1) 및 제 1의 저전위 단자(VL1) 사이에 연결된다. 두 개의 트랜지스터의 접점은 출력 단자(A)를 형성한다. 제 2의 p-채널 트랜지스터(P2)의 부하 경로(load path)는 제 1의 고전위 단자(VH1) 및 제 1의 p-채널 트랜지스터(P1)의 게이트 단자 사이에 연결된다. 이 제 2의 p-채널 트랜지스터(P2)의 게이트 단자는 출력 단자(A)에 연결된다. 제 1의 p-채널 트랜지스터(P1)의 게이트 단자는 부가적으로 제 2의 n-채널 트랜지스터(N2)의 부하 경로를 통하여 제 1의 입력 단자(E1)와 연결된다. 이 제 2의 n-채널 트랜지스터(N2)의 게이트 단자는 제 2의 입력 단자(E2)와 연결된다. 제 3의 n-채널 트랜지스터(N3)의 부하 경로는 제 1의 n-채널 트랜지스터(N1)의 게이트 단자 및 제 1의 저전위 단자(VL1) 사이에 연결된다. 이 제 3의 n-채널 트랜지스터(N3)의 게이트 단자도 마찬가지로 출력 단자(A)와 연결되며, 제 1의 n-채널 트랜지스터(N1)의 게이트 단자는 제 3의 p-채널 트랜지스터(P3)의 부하 경로를 통하여 제 3의 입력 단자(E3)와 연결된다. 제 3의 p-채널 트랜지스터(P3)의 게이트 단자는 제 4의 입력 단자(E4)와 연결된다. 이 회로 장치를 가지고, 입력 단자들(E1 내지 E4)에서 적당한 전위의 선택에 의하여 제 1의 고전위(VH1) 또는 제 1의 저전위(VL1)가 출력 단자(A)로 스위치 되는 것이 가능하며, 또한 출력 단자(A)는 고 임피던스로 스위치될 수 있다. 이 회로 장치의 특별한 이점은 제 1의 저전위(VL1)가 음의 값인 것으로 생각할 수 있다는 것이다.
제 1의 고전위(VH1)를 출력 단자(A)로 스위치하기 위하여, 제 1의 입력 단자(E1)에 대한 것보다 높은 전위를 제 2의 입력 단자(E2)에 인가하여야 한다. 이 경우, 제 1의 입력 단자(E1)에서의 전위는 또한 제 1의 고전위(VH1)보다 낮아야 한다. 결과적으로, 제 2의 n-채널 트랜지스터(N2)는 스위치 온 되고, 그러므로써 제1의 p-채널 트랜지스터(P1) 또한 스위치 온된다. 출력 단자(A)는 결과적으로 제 1의 고전위(VH1)의 값을 가지며 따라서 제 2의 p-채널 트랜지스터(P2)를 스위치 온하며, 그러므로써 제 1의 p-채널 트랜지스터는 그 위치에서 록크된다. 만약 동시에 제 4의 입력 단자(E4)에서의 전위가 제 3의 입력 단자(E3)에서의 전위와 같거나 크다면, 제 3의 p-채널 트랜지스터(P3)가 스위치 오프하고, 반면에 제 3의 n-채널 트랜지스터(N3)는 출력 단자(A)에서의 높은 전위 때문에 스위치 온되고 그러므로써 그 게이트 단자에서 제 1의 n-채널 트랜지스터(N1)의 게이트 단자를 제 1의 저전위(VL1)로 끌어당기며, 그러므로써 제 1의 n-채널 트랜지스터(N1)는 신뢰성 있게 스위치 오프하며 제 3의 n-채널 트랜지스터(N3)에 의하여 이 위치에서 록크된다.
만약 제 4의 입력 단자(E4)에서의 전위가 제 3의 입력 단자(E3)에서의 전위보다 낮게 선택된다면, 그리고 제 2의 입력 단자(E2)에서의 전위가 제 1의 입력 단자(E1)에서의 전위보다 낮게 선택된다면, 제 1의 저전위(VL1)는 출력 단자(A)로 동일한 방식으로 스위치된다.
만약 출력 단자(A)로 스위치되어야 하는 전위가 입력 단자들(E1 내지 E4)에게 전위가 가해진 후까지 스위치 온 되지 아니한다면 그리고/또는 램프 프로파일을 가진다면, 즉, 갑자기 스위치 온되지 아니하고 점차적으로 그 최종 값까지 증가시킨다면 본 발명에 따른 회로 장치는 특별한 이점을 가지고 운용된다. 특별히 신뢰할 만한 동작은 이것 때문에 가능하다.
도 1에서 보인 바와 같이 본 발명에 따른 회로 장치의 특별한 변형은 도 2에도시되어 있다. 여기에서, 입력 단자들(E2 및 E4)은 상호 연결되어 있고 그들에게 가해진 제어 신호(Vin)를 가진다. 제 1의 저전위(VL1)와 같거나 큰 제 2의 저전위(VL2)는 제 1의 입력 단자(E1)에 가해지며, 제 1의 고전위(VH1)와 같거나 작은 제 2의 고전위(VH2)는 제 4의 입력 단자에 가해진다. 제 2의 고전위(VH2)와 동일한 이 제어신호(Vin)의 레벨이 주어진 상황하에서 출력 단자(A)는 제 1의 고전위(VH1) 값을 가지기 때문에 이 변형은 제어 신호(Vin)에 대하여 비반전 스위치를 나타내며, 그 역도 마찬가지이다.
반면에, 도 3은 제어 신호(Vin)에 관한 반전 스위치를 보여준다. 이 목적을 위하여, 제 1 및 제 3 입력 단자(E1, E3)는 상호 연결되어 있으며, 그들에게 가해진 제어 신호(Vin)를 가지고 있고, 제 2의 고전위(VH2)는 제 2의 입력 단자(E2)에 가해지고 제 2의 저전위(VL2)는 제 4의 입력 단자(E4)에 가해진다. 제 2 전위의 값을 위하여, 도 2에 따른 회로를 위한 것과 같이 동일한 조건을 가한다.
비록 이미 설명된 회로 장치가 일반적으로 사용될 수 있다고 하더라도, 플래쉬 메모리에서의 워드 라인을 구동시키기 위한 특별히 이로운 방법에 적당하다. 그 경우, 제 2의 고전위(VH2)는 칩의 전원 전압이며 제 2의 저전위(VL2)는 기준전위이다. 제 1의 고전위(VH1)는 소거 전압이며 제 1의 저전위(VL1)는 프로그래밍 전압이다. 또한, 읽기 전압으로써 제 2의 양의 전압을 워드 라인으로 스위치하는 것이 가능하여야만 한다. 이것은 제 1 고전위인 소거 전압 대신에 이 읽기 전압을 선택함으로써 이루어진다. 반전 스위치로서 또는 비반전 스위치로서 선택되었던 본 발명에 따른 회로 장치의 변형에 따라서, 적당한 제어 신호(Vin)를 선택함으로써 각 경우에 희망하는 전압을 워드라인으로 스위치하는 것이 결과적으로 가능하게 된다.
회로 장치의 기술적인 구현은 표준 CMOS를 사용함으로써 가능하다. n형 및 p형 영역 기술의 경우에 있어서, 기판 전위는 각각 최저(가장 음의 것) 및 최고(가장 양의 것) 전압이어야 한다. 제 1의 저전위가 제 2의 저전위보다 낮고 n형 영역이 구비된 때 그리고/또는 제 1의 고전위가 제 2의 고전위보다 높고 p형 영역이 구비된 때, 이것이 의미하는 것은 (제 1 및 제 2의 저전위가 구비된) 반도체 칩의 논리부에 있는 n-채널 그리고/또는 p-채널 트랜지스터들이 그들에게 가해진 기판 바이어스 전압을 가진다는 것이다. 논리부에 있는 이 기판 바이어스 전압은 소위 "트리플 웰(triple well)" 기법에 의하여 피할 수 있다. p형 기판의 경우, 도 4에 도시된 바와 같이, 제 1 및 제 3의 n-채널 트랜지스터는 절연된 p형 영역에서 구현되며, 그 결과로써 논리 트랜지스터들을 위한 기판 전위는 제 2의 저전위, 즉 일반적으로 접지 전위에 있을 수 있다. n형 기판의 경우, 제 1 및 제 2 p-채널 트랜지스터는 절연된 n형 영역에 적절히 놓여야만 할 것이다.

Claims (8)

  1. - 제 1의 p-채널 트랜지스터(P1) 및 제 1의 n-채널 트랜지스터(N1)로 구성되며 제 1의 고전위 단자(VH1) 및 제 1의 저전위 단자(VL1) 사이에 연결된 제 1의 직렬회로를 구비하며,
    - 제 2의 p-채널 트랜지스터(P2) 및 제 2의 n-채널 트랜지스터(N2)로 구성되며 상기 제 1의 고전위 단자(VH1) 및 제 1의 입력 단자(E1) 사이에 연결되며제 2의 직렬회로를 구비하며,
    - 상기 제 1의 직렬회로의 상기 두 개의 트랜지스터들(P1,N1)의 접점은 제 2의 p-채널 트랜지스터(P2)의 게이트 단자에 연결되고 출력 신호를 위한 단자(A)를 형성하며,
    - 상기 제 2의 직렬회로의 상기 트랜지스터들(P2,N2)의 접점은 상기 제 1의 p-채널 트랜지스터(P1)의 게이트 단자에 연결되며,
    - 상기 제 2의 n-채널 트랜지스터(N2)의 게이트 단자는 제 2의 입력단자(E2)를 형성하며,
    - 제 3의 p-채널 트랜지스터(P3)와 제 3의 n-채널 트랜지스터(N3)로 구성되며 제 3의 입력단자(E3)와 상기 제 1의 저전위 단자(VL1) 사이에 연결된 제 3의 직류회로를 구비하며,
    - 제 1의 직렬회로의 상기 두 개의 트랜지스터들(P1,N1)의 접점은 상기 제 3의 n-채널 트랜지스터(N3)의 게이트 단자에 연결되고,
    - 제 3의 직렬회로의 상기 트랜지스터들(P3,N3)의 접점은 상기 제 1의 n-채널 트랜지스터(N1)의 게이트 단자에 연결되며, 그리고
    - 상기 제 3의 p-채널 트랜지스터(P3)의 게이트 단자는 제 4의 입력 단자(E4)를 형성하도록 구성된, 반도체 칩 상에서 회로 장치를 이용하여 공급 전압 보다 높은 전압을 스위칭하기 위한 방법에 있어서,
    - 입력 단자(E1,E2,E3,E4)에서의 전위는 반도체 칩을 위한 공급 전압과 동일하거나 또는 상기 전압 사이에 놓이고, 그리고
    - 상기 제 1의 고전위(VH1)는 반도체 칩의 고 공급 전압보다 크거나, 또는 상기 제 1의 저전위(VL1)는 마이너스이고 비 휘발성 메모리 셀을 프로그래밍 하거나 삭제하기 위해 적합한 것을 특징으로 하는 스위칭 방법.
  2. 제 1항에 있어서,
    상기 제 1의 전위들(VH1,VL1)은 스위치-온 후에 서서히 최종값으로 상승되는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서,
    상기 회로 장치의 작동시작 동안에 상기 제 2의 전위들(VH2,VL2)이 먼저 가해지고 상기 제 1의 전위들(VH1,VL1)이 그 다음에 비로소 스위치-온 되는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서,
    상기 제 1의 전위들(VH1,VL1)은 스위치-온 후에 서서히 최종값으로 상승되는 것을 특징으로 하는 방법.
  5. 제 1 내지 4항 중의 어느 한 항에 있어서,
    회로 장치의 제 2 및 제 4의 입력 단자들(E2, E4)은 서로 연결되어 있고 제어 신호(Vin)를 위한 단자를 형성하며,
    상기 제 1의 입력 단자(E1)는 상기 제 1의 저전위(VL1)보다 크거나 같은 제 2의 저전위(VL2)를 위한 단자이며, 그리고
    상기 제 3의 입력 단자(E3)는 상기 제 1의 고전위(VH1)보다 작은 제 2의 고전위(VH2)를 위한 단자인 것을 특징으로 하는 방법.
  6. 제 1 내지 4항 중의 어느 한 항에 있어서,
    회로 장치의 제 1 및 제 3의 입력 단자들(E1, E3)은 서로 연결되어 있고 제어 신호(Vin)를 위한 단자를 형성하며,
    상기 제 2의 입력 단자(E2)는 상기 제 1의 고전위(VH1)보다 작거나 같은 제 2의 고전위(VH2)를 위한 단자이며, 그리고
    상기 제 4의 입력 단자(E4)는 상기 제 1의 저전위(VL1)보다 크거나 같은 제 2의 저전위(VL2)를 위한 단자인 것을 특징으로 하는 방법.
  7. 제 1 내지 4항 중의 어느 한 항에 있어서,
    p-형 기판에서 상기 트랜지스터들의 기술적인 구현을 하는 경우에, 상기 제 1 및 제 3의 n-채널 트랜지스터들(N1, N3)은 p형 기판으로부터 절연된 p형 영역에 구축되는 것을 특징으로 하는 방법.
  8. 제 1 내지 4항 중의 어느 한 항에 있어서,
    n-형 기판에서 상기 트랜지스터들의 기술적인 구현을 하는 경우에, 상기 제 1 및 제 2의 p-채널 트랜지스터들(P1, P2)은 n형 기판으로부터 절연된 n형 영역에 구축되는 것을 특징으로 하는 방법.
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