ES2210322T3 - Procedimiento para la conmutacion de tensiones elevadas sobre un chip semiconductor. - Google Patents
Procedimiento para la conmutacion de tensiones elevadas sobre un chip semiconductor.Info
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Abstract
PARA CONMUTAR ALTAS TENSIONES POSITIVAS O NEGATIVAS EN UNA CONEXION DE SALIDA (A) DE UN CIRCUITO, ES PRECISO DISPONER EN SERIE UN PRIMER TRANSISTOR DE CANAL P (P1) Y UN PRIMER TRANSISTOR DE CANAL N (N1) ENTRE LAS CONEXIONES (VH1, VL1) PARA ESTAS DOS TENSIONES. LAS PUERTAS DE LOS DOS TRANSISTORES SE UNEN A UNA PRIMERA Y A UNA TERCERA CONEXION DE ENTRADA (E1, E3) POR LOS CAMINOS DE CARGA RESPECTIVOS DE TRANSISTORES DE TIPO DE CONDUCCION DIFERENTE (N2, P3). LAS PUERTAS DE ESTOS TRANSISTORES SE UNEN CON UNA SEGUNDA O EN SU CASO UNA CUARTA CONEXION DE ENTRADA (E2, E4). EL PRIMER TRANSISTOR DE CANAL P Y EL PRIMERO DE CANAL N (P1, N1) PUEDEN SER BLOQUEADOS POR LOS CAMINOS DE CARGA DE LOS TRANSISTORES DEL MISMO TIPO CORRESPONDIENTES (P2, N3), ENTRE SUS CONEXIONES DE PUERTA Y LAS CONEXIONES DEL POTENCIAL ALTO POSITIVO O ALTO NEGATIVO (VH1, VL1), CUYAS PUERTAS ESTAN UNIDAS CON LA CONEXION DE SALIDA (A). EN FUNCION DEL POTENCIAL EN LAS CONEXIONES DE ENTRADA, PUEDE CONMUTARSE A LA CONEXION DE SALIDA (A) EL POTENCIAL ALTO POSITIVO O NEGATIVO.
Description
Procedimiento para la conmutación de tensiones
elevadas sobre un chip semiconductor.
La invención se refiere a un procedimiento para
la conmutación de tensiones elevadas sobre un chip semiconductor con
un primer circuito en serie, que está constituido por un primer
transistor de canal p y por un primer transistor de canal n, que
está conectado entre un terminal para un primer potencial alto y un
terminal para un primer potencial bajo, con un segundo circuito en
serie, que está constituido por un segundo transistor de canal p y
por un segundo transistor de canal n, que está conectado entre el
terminal para el primer potencial alto y un primer terminal de
entrada, donde el punto de unión de los dos transistores del primer
circuito en serie está conectado con el terminal de puerta del
segundo transistor de canal p y forma un terminal para una señal de
salida, donde el punto de unión de los transistores del segundo
circuito en serie está conectado con el terminal de puerta del
primer transistor de canal p y donde el terminal de puerta del
segundo transistor de canal n forma un segundo terminal de
entrada.
Se conoce por la publicación Proceedings ISSCC
1991, página 260 una disposición de circuito de este tipo. En este
caso, el terminal de puerta del primer transistor de canal n está
conectado con el terminal de puerta del primer transistor de canal
p. Además, el primer potencial bajo es igual al potencial de
masa.
Se conoce por el documento US 5 266 848 un
circuito de excitación de señales, que presenta un primer circuito
en serie que está constituido por transistores de canal p y de canal
n, que están conectados entre los potenciales de la tensión de
funcionamiento. El punto de unión entre los transistores representa
el terminal de salida. Además, un segundo circuito en serie y un
tercer circuito en serie, que están constituidos, respectivamente,
por transistores de canal p y de canal n, están conectados entre los
potenciales de funcionamiento, donde el segundo circuito en serie
forma con el tercer circuito en serie de nuevo un circuito en serie.
El terminal de entrada de esta disposición de circuito se obtiene a
través del punto de unión del segundo y del tercer circuito en
serie.
En los circuitos integrados sobre chips de
semiconductores es necesario con frecuencia alimentar, además de las
tensiones de funcionamiento habituales, por ejemplo de +5V y 0V en
TTL y CMOS, también otras tensiones, que pueden ser claramente
superiores o también negativas, o generarlas sobre el chip a partir
de las tensiones de funcionamiento y, dado el caso, conectarlas y
desconectarlas. Cuanto tales chips de semiconductores contienen
memorias no volátiles, como por ejemplo EPROMs, EEPROMs o memorias
Flash, se necesitan para ello tensiones de programación que deben
presentar valores en el intervalo de 12V a 20V o que pueden ser
también negativas, según el concepto de memoria. La disposición de
circuito, conocida a partir del primer documento mencionado, sirve
para la conexión de una tensión de programación más elevada. Sin
embargo, con esta disposición de circuito conocida no se pueden
conectar tensiones negativas.
El cometido de la invención es indicar un
procedimiento para la conmutación de tensiones elevadas sobre un
chip semiconductor, en el que se pueden conmutar tanto tensiones
positivas como también negativas y que están libres en este caso de
corriente cruzada.
El cometido se soluciona a través de las
características de la reivindicación 1. Los desarrollos ventajosos
de la invención están indicados en las reivindicaciones
dependientes.
Una disposición de circuito se puede utilizar de
una manera sencilla sin gasto de circuito adicional como conmutador
no inversor o como conmutador inversor. La función solamente depende
de las tensiones, que son aplicadas en los cuatro terminales de
entrada y de la manera en que están interconectados estos terminales
de entrada. Es especialmente ventajoso que la tensión a conmutar
presente. Durante la conexión, un desarrollo en forma de rampa. Para
evitar una tensión previa del substrato en la parte lógica del chip
semiconductor, es ventajoso configurar, en el caso de un substrato
n, los transistores de canal p conectados con el primer potencial
alto y, en el caso de un substrato p, los transistores de canal n
conectados con el primer potencial bajo en una cubeta del mismo tipo
de línea que el substrato, que está aislada del substrato por medio
de una región del otro tipo de línea.
A continuación se explica en detalle la invención
por medio de ejemplos de realización con la ayuda de figuras. En
este caso:
La figura 1 muestra una representación general de
una disposición de circuito con posibilidad
Tri-State.
La figura 2 muestra la representación de un
conmutador no inversor.
La figura 3 muestra la representación de un
conmutador inversor, y
La figura 4 muestra posibilidades para la
realización tecnológica.
En el procedimiento según la invención mostrado
en la figura 1, entre el terminal para un primer potencial alto VH1
y el terminal para un primer potencial bajo VL1 está conectado el
circuito en serie que está constituido por un primer transistor de
canal p P1 y por un primer transistor de canal n N1. El punto de
unión de los dos transistores forma un terminal de salida A. Entre
el terminal para el primer potencial alto VH1 y el terminal de
puerta del primer transistor de canal p P1 está conectado un
trayecto de carga de un segundo transistor de canal p P2. El
terminal de puerta de este segundo transistor de canal p P2 está
conectado con el terminal de salida A. El terminal de puerta del
primer transistor de canal p P1 está conectado, además, a través del
trayecto de carga de un segundo transistor de canal n N2, con un
primer terminal de entrada E1. El terminal de puerta de este segundo
transistor de canal n N2 está conectado con un segundo terminal de
entrada E2. Entre el terminal de puerta del primer transistor de
canal n N1 y el terminal para el primer potencial bajo VL1 está
conectado el trayecto de carga de un tercer transistor de canal n
N3. El terminal de puerta de este tercer transistor de canal n N2
está conectado igualmente con el terminal de salida A, mientras que
el terminal de puerta del primer transistor de canal n N1 está
conectado a través del trayecto de carga de un tercer transistor de
canal P3 con un tercer terminal de entrada E3. El terminal de
puerta del tercer transistor de canal p P3 está conectado con un
cuarto terminal de entrada E4. Con esta disposición de circuito, a
través de la selección adecuada de los potenciales en los terminales
de entrada E1 a E4, o bien se puede conmutar el primer potencial
alto VH1 o el primer potencial bajo VL1 al terminal de salida A, o
se puede conectar el terminal de salida A con alta impedancia. Una
ventaja especial de esta disposición de circuito es que el primer
potencial bajo VL1 puede adoptar valores negativos.
Para conmutar el primer potencial alto VH1 al
terminal de salida A, debe aplicarse en el segundo terminal de
entrada E2 un potencial más elevado que en el primer terminal de
entrada E1. En este caso, el potencial en el primer terminal de
entrada E1 debe ser más bajo que el primer potencial alto VH1. De
esta manera se conecta de forma conductora el segundo transistor de
canal n N2, con lo que también el primer transistor de canal p P1 se
conecta de forma conductora. El terminal de salida A adopta de esta
manera el valor del primer potencial alto VH1 y, por lo tanto,
conecta también el segundo transistor de canal p P2 de forma
conductora, con lo que se bloquea el primer transistor de canal p en
su posición conductora. Cuando al mismo tiempo el potencial en el
cuarto terminal de entrada E4 es mayor o igual que el potencial en
el tercer terminal de entrada E3, se bloquea el tercer transistor de
canal p P3, mientras que el tercer transistor de canal n N3 conduce
en virtud del potencial alto en el terminal de salida A y, por lo
tanto, en su terminal de puerta y tira del terminal de puerta del
primer transistor de canal n N1 hacia el primer potencial bajo VL1,
con lo que el primer transistor de canal n N1 se bloquea con
seguridad y se amarra en esta posición a través del tercer
transistor de canal n N3.
Cuando el potencial en el cuarto terminal de
entrada E4 es seleccionado menor que el potencial en el tercer
terminal de entrada E3 y el potencial en el segundo terminal de
entrada E2 es seleccionado menor que el potencial en el primer
terminal de entrada E1, se conmuta de una manera equivalente el
primer potencial bajo VL1 al terminal de salida A.
La disposición de circuito es accionada de una
manera especialmente ventajosa cuando el potencial a conmutar al
terminal de salida A solamente es conectado en los terminales de
entrada E1 a E4 después de la aplicación de los potenciales y/o
tiene un desarrollo en forma de rampa, es decir, que no se conecta
de forma repentina, sino que se eleva lentamente a su valor final.
De esta manera, es posible un funcionamiento especialmente
seguro.
Una variante especial de la disposición de
circuito según la figura 1 se representa en la figura 2. Los
terminales de entrada E2 y E4 están aquí interconectados entre sí y
están impulsados con una señal de control Vin. En el primer terminal
de entrada E1 se encuentra un segundo potencial bajo VL2, que es
mayor o igual que el primer potencial bajo VL1, mientras que en el
cuarto terminal de entrada se aplica un segundo potencial alto VH2,
que es menor o igual que el primer potencial alto VH1. Esta variante
representa un conmutador no inversor con respecto a la señal de
control Vin, puesto que en el caso de un nivel de esta señal de
control Vin, que es igual al segundo potencial alto VH2, el terminal
de salida A adopta el valor del primer potencial alto VH1 y a la
inversa.
En oposición a ello, la figura 3 muestra un
conmutador inversor con respecto a una señal de control Vin. A tal
fin, el primer terminal de entrada y el tercer terminal de entrada
E1, E3 están interconectados y están impulsados con la señal de
control Vin, mientras que en el segundo terminal de entrada E2 está
aplicado un segundo potencial alto VH2 y en el cuarto terminal de
entrada E4 está aplicado un segundo potencial bajo VL2. Para los
valores de los segundos potenciales se aplican las mismas
condiciones que en el circuito según la figura 2.
Las disposiciones de circuito descritas se pueden
aplicar, en efecto, de manera general, pero son especialmente
adecuadas para la activación de la línea de palabras en memorias
Flash. Allí, el segundo potencial alto VH2 es la tensión de
alimentación del chip y el segundo potencial bajo VL2 es el
potencial de referencia. El primer potencial alto VH1 es la tensión
de borrado y el primer potencial bajo VL1 es la tensión de
programación. Además, debe poder conectarse una segunda tensión
positiva como tensión de lectura sobre la línea de palabras. Esto se
lleva a cabo seleccionando, en lugar de la tensión de borrado, esta
tensión de lectura como primer potencial alto. En función de la
variante seleccionada de la disposición de circuito como conmutador
inversor o como conmutador no inversor, se puede conmutar de esta
manera, por medio de una selección adecuada de la señal de control
Vin, respectivamente, la tensión deseada sobre la línea de
palabras.
La realización tecnológica de las disposiciones
de circuito es posible con CMOS estándar. En el caso de tecnología
de cubeta n o bien de cubeta p, hay que tener en cuenta en este caso
que el potencial del substrato debe estar en la tensión más baja
(más negativa) o bien en la tensión más alta (más positiva). Para
los casos en los que el primer potencial bajo es menor que el
segundo potencial bajo y está prevista una cubeta n o bien para los
casos en los que el primer potencial alto es mayor que el segundo
potencial alto y está prevista una cubeta p, esto significa que los
transistores de canal n o bien los transistores de canal p están
impulsados en la parte lógica del chip semiconductor (que está
alimentado con el primero y con el segundo potencial bajo) con una
tensión previa del substrato. Con la llamada técnica
"Triple-Well" (Triple Pocillo) se puede evitar
esta tensión previa del substrato en la parte lógica. En el caso de
un substrato p, como se representa en la figura 4, el primer
transistor de canal y el tercer transistor de canal n están
realizados en la cubeta p aislada, de manera que el potencial del
substrato para los transistores lógicos puede estar sobre el segundo
potencial bajo, por lo tanto habitualmente sobre potencial de masa.
De una manera correspondiente, en el caso de un substrato n, el
primer transistor de canal p y el segundo transistor de canal p
deberían estar en una cubeta n aislada.
Claims (6)
1. Procedimiento para la conmutación de
tensiones elevadas sobre un chip semiconductor por medio de una
disposición de circuito realizada sobre éste, que está formada
- -
- con un primer circuito en serie, que está constituido por un primer transistor de canal p (P1) y por un primer transistor de canal n (N1), que está conectado entre un primer terminal de conmutación (VH1) y un segundo terminal de conmutación (VL1),
- -
- con un segundo circuito en serie, que está constituido por un segundo transistor de canal p (P2) y por un segundo transistor de canal n (N2), que está conectado entre el primer terminal de conmutación (VH1) y un primer terminal de entrada (E1),
- -
- donde el punto de unión de los dos transistores (P1, N1) del primer circuito en serie está conectado con el terminal de puerta del segundo transistor de canal p (P2) y forma un terminal de salida (A),
- -
- donde el punto de unión de los transistores (P2, V2) del segundo circuito en serie está conectado con el terminal de puerta del primer transistor de canal p (P1), y
- -
- donde el terminal de puerta del segundo transistor de canal n (N2) forma un segundo terminal de entrada (E2)
- -
- con un tercer circuito en serie, que está constituido por un tercer transistor de canal p (P3) y por un tercer transistor de canal n (N3), que está conectado entre un tercer terminal de entrada (E3) y el segundo terminal de conmutación (VL1),
- -
- donde el punto de unión de los dos transistores (P1, N1) del primer circuito en serie está conectado con el terminal de puerta del tercer transistor de canal n (N3),
- -
- donde el punto de unión de los transistores (P3, N3) del tercer circuito en serie está conectado con el terminal de puerta del primer transistor de canal n (N1) y
- -
- donde el terminal de puerta del tercer transistor de canal p (P3) forma un cuarto terminal de entrada (E4), donde
- -
- en primer lugar se aplica potencial en los terminales de entrada (E1, E2, E3, E4) y
- -
- solamente después de la aplicación de los potenciales en los terminales de entrada (E1, E2, E3,E4 se aplica en el primer terminal de conmutación (VH1) un potencial que es mayor que los potenciales en los terminales de entrada o se aplica en el segundo terminal de conmutación (VL1) un potencial que es menor que los potenciales en los terminales de entrada.
2. Procedimiento según la reivindicación 1, donde
los potenciales en los terminales de conmutación (VH1, VL1) son
elevados lentamente después de la conexión hasta su valor final.
3. Procedimiento según una de las
reivindicaciones 1 ó 2, donde el segundo y el cuarto terminal (E2,
E4) de la disposición de circuito están conectados entre sí y forman
un terminal para una señal de control (Vin), el primer terminal de
entrada (E1) es una conexión para un segundo potencial bajo (VL2),
que es igual a la tensión baja de funcionamiento y el tercer
terminal de entrada (E3) es una conexión para un segundo potencial
alto (VH2), que es igual a la tensión alta de funcionamiento.
4. Procedimiento según una de las
reivindicaciones 1 ó 2, donde el primer terminal de entrada y el
tercer terminal de entrada (E1, E3) de la disposición de circuito
están conectados entre sí y forman un terminal para una señal de
control (Vin), el segundo terminal de entrada (E2) es un terminal
para un segundo potencial alto (VH2), que es igual a la tensión alta
de funcionamiento y el cuarto terminal de entrada (E4) es una
conexión para un segundo potencial bajo (VL2), que es igual a la
tensión baja de funcionamiento.
5. Procedimiento según una de las
reivindicaciones 1 a 4, donde en el caso de realización tecnológica
de los transistores en un substrato conductor p, el primer
transistor de canal n y el tercer transistor de canal n (N1, N3)
están configurados en una cubeta p aislada del substrato p.
6. Procedimiento según una de las
reivindicaciones 1 a 5, donde en el caso de realización tecnológica
de los transistores en un substrato conductor n, el primer
transistor de canal p y el segundo transistor de canal p (P1, P3)
están configurados en una cubeta n aislada del substrato n.
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