CN1177427A - 在半导体芯片上转换较高电压的电路装置和控制该装置的方法 - Google Patents

在半导体芯片上转换较高电压的电路装置和控制该装置的方法 Download PDF

Info

Publication number
CN1177427A
CN1177427A CN95197745A CN95197745A CN1177427A CN 1177427 A CN1177427 A CN 1177427A CN 95197745 A CN95197745 A CN 95197745A CN 95197745 A CN95197745 A CN 95197745A CN 1177427 A CN1177427 A CN 1177427A
Authority
CN
China
Prior art keywords
channel transistor
input
potential
grid
circuit arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN95197745A
Other languages
English (en)
Inventor
J·温勒尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of CN1177427A publication Critical patent/CN1177427A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Lasers (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

为了将正高压或负高压转换至一个电路装置的输出端(A),在这二个电压端(VH1,VL1)之间串联连接一个第一p沟道晶体管(P1)和一个第一n沟道晶体管(N1)。这两个晶体管的栅极各自经由不同导电型晶体管(N2,P3)的负载路径与第一和第三输入端(E1,E3)相连接。这些晶体管的栅极与一个第二及一个第四输入端(E2,E4)相连。第一P沟道和第一n沟道晶体管(P1,N1)可通过与之分别具有相同导电类型的晶体管(P2,N3)的负载路径被锁定,P2及N3的负载路径分别连接在第一P沟道和第一n沟道晶体管的栅极及连接在高正电位和高负电位(VH1,VL1)端上,而且这些晶体管(P2,N3)的栅极与输出端A相连接。根据输入端上的电位,实现将高正电位或高负电位到输出端(A)的转换。

Description

在半导体芯片上转换较高电压的 电路装置和控制该装置的方法
本发明涉及一种在半导体芯片上转换较高电压的电路装置，它包括一个由第一p沟道晶体管和第一n沟道晶体管构成的第一串联电路，其一端连接第一高电位端，另一端连接第一低电位端，还包括一个由第二p沟道晶体管和第二n沟道晶体管构成的第二串联电路，其一端连接第一高电位端，另一端连接第一输入端，其中第一串联电路两个晶体管的连接点与第二p沟道晶体管的栅极连接并构成信号输出端，其中第二串联电路的晶体管的连接节点与第一p沟道晶体管的栅极连接，和其中第二n沟道晶体管的栅极构成第二输入端。
此外，本发明还涉及一种控制这样一种电路装置的方法。
上述电路装置公开在ISSCC文献汇编1991年卷的第260页上。这个电路中，第一n沟道晶体管的栅极连接到第一p沟道晶体管的栅极。此外，第一低电位等于地电位。
在半导体集成电路中，除了通常的工作电压之外，例如TTL和CMOS所需的+5V和0V工作电压，常常需要提供其他电压，这些电压可能明显较高或是负值，或者在芯片上由工作电压产生，如果需要，可以对其断开和接通。如果这些半导体芯片包含非易失性存储器的话，例如包含EPROM，EEPROM或闪烁存储器，则需要提供编程电压，该电压值必须在12V-20V范围内，或根据存储器的设计要求，电压甚至为负值。这种已知的电路装置用于转换较高的编程电压。但是采用这种已知电路不能实施负压的转换。
本发明的目的是提供一种在半导体芯片上转换较高电压的电路装置，它既能转换正的电压，也能转换负的电压，并且不含漏电流(Querstrom)。本发明的另一目的是提供一种能够控制所述电路装置的方法。
本发明的目的是由权利要求1特征部分的特征所限定的基本电路实现的。在权利要求4和5中给出了控制这种电路的方法。本发明的进一步完善方案体现在从属权利要求中。
本发明的电路可以简单的方式用作非反向或反向开关，而无需附加更多的电路投入。其功能只取决于四个输入端上的电压和这些输入端是如何相互连接的。如果被转换的电压在接通时呈斜波形变化，这是特别有利的。为了避免在半导体芯片上的逻辑部分中出现衬底偏置电压，这个电路结构最好这样设计，即采用n型衬底时，与第一高电位连接的p沟道晶体管；而采用p衬底时，与第一低电位连接的n沟道晶体管均在与衬底为同一导电类型的阱内制造，这些阱与衬底之间由另一导电类型的区域隔离开。
下面将参照附图所示的实施例对本发明进行详细地说明。附图为：
图1具有三态选择功能的本发明电路通用示意图，
图2非反相转换开关的示意图，
图3反相转换开关的示意图，以及
图4工艺实现的可选实例。
在图1所示的本发明的电路装置中，由第一p沟道晶体管P1和第一n沟道晶体管N1形成的串联电路，一端连接在第一高电位VH1端上，另一端连接在第一低电位VL1端上。这两个晶体管的连接点构成输出端A。在第一高电位VH1端上和第一p沟道晶体管P1栅极之间连接第二p沟道晶体管P2的负载路径。此第二p沟道晶体管P2的栅极与输出端A连接。此外，第一p沟道晶体管P1的栅极经由第二n沟道晶体管N2的负载路径连接到第一输入端E1上。此第二n沟道晶体管N2的栅极与第二输入端E2相连接。第三n沟道晶体管N3的负载路径一端与第一n沟道晶体管N1的栅极相连接，另一端则连接到第一低电位VL1端上。此第三n沟道晶体管N3的栅极同样连接到输出端A，而第一n沟道晶体管N1的栅极经由第三p沟道晶体管P3的负载路径连接到第三输入端E3上。第三p沟道晶体管P3的栅极连接到第四输入端E4。采用这种电路装置，通过合适地选择输入端E1～E4上的电位，能够使第一高电位VH1或第一低电位VL1转换到输出端A，或者将输出端A转换成高阻抗。这种电路装置的突出优点是第一低电位VL1可以取负值。
为了使第一高电位VH1与输出端A连通，作用到第二输入端E2上的电压必须高于施加到第一输入端E1上的电压。在这种情况下，第一输入端E1上的电位还必须低于第一高电位VH1。这样，使第二n沟道晶体管N2导通，从而使第一p沟道晶体管P1也导通。于是输出端A取第一高电位VH1的值，使第二p沟道晶体管P2也导通，从而使第一p沟道晶体管P1锁定在其导通状态。如果同时在第四输入端E4上的电位大于或等于在第三输入端E3上的电位，则第三p沟道晶体管P3截止，同时由于在输出端A上因而在第三n沟道晶体管N3的栅端为高电位，使第三n沟道晶体管N3导通。结果使第一n沟道晶体管N1的栅极降到第一低电位VL1，借此，这个第一n沟道晶体管N1可靠地截止，并由第三n沟道晶体管N3将其锁定在此截止状态上。
如果选择第四输入端E4上的电位低于第三输入端E3的电位，并且选择第二输入端E2上的电位低于第一输入端E1的电位，则类似地，第一低电位VL1将转换到输出端A。
本发明的电路装置运行的优越性特别体现如下，即要转换接通至输出端A的此电位其过程发生在各输入端E1～E4上被施加电位之后，和/或要转换接通的电位呈斜波形，也就是说不是突然接通的，而是逐渐达到其最终值。由此本发明的电路工作可以相当可靠。
图2示出了基于图1的本发明电路装置的一个特殊方案。这里输入端E2和E4相互连接在一起，共同接收一个控制信号Vin。在第一输入端E1上施加一个第二低电位VL2，它大于或等于第一低电位VL1，同时在第四输入端上施加一个第二高电位VH2，它小于或等于第一高电位VH1。这个电路方案就控制信号Vin而言提供一个非反向开关，由于当这个控制信号Vin的电平等于第二高电位VH2时，输出端A取第一高电位VH1值，并且反向。
与此相反，图3示出一个就控制信号Vin而言的反向开关。为此输入端E1和E3相互连接，共同接收一个控制信号Vin，第二输入端E2上为第二高电位VH2，第四输入端E4上为第二低电位VL2。关于第二电位的值，采用与图2电路相同的条件。
虽然上述电路装置可以作为常规电路使用，不过它们尤其适用于驱动闪烁存储器中的字线。在这种情况下，第二高电位VH2是芯片的电源电压，第二低电位VL2是参考电位。第一高电位VH1是擦除电压，而第一低电位VL1是编程电压。此外，必须可以为该字线提供一第二正向电压作为读取电压。为此，将这个读取电压选为第一高电位取代擦除电压。按照所选的本发明的电路方案，或作为反向开关，或作为非反向开关，通过适当选择控制信号Vin，字线上可分别接通所希望的电压。
所述电路装置的技术上的实现，可采用标准CMOS工艺。在n型阱或p型阱工艺的情况下，衬底的电位必须取最低(最负)或最高(最正)电压。如果第一低电位小于第二低电位，并且是n型阱，或如果第一高电位大于第二高电位，并且是p型阱，这表示在该半导体芯片(其上施加有第一和第二低电位)的逻辑部分中的n沟道或p沟道晶体管具有一个衬底偏置电压。采用所谓的“三阱”工艺技术可以避免逻辑部分中这一衬底偏置电压。如图4所示的p型衬底的情况下，在隔离的p型阱中实现第一和第三n沟道晶体管，结果逻辑晶体管的衬底电压可以处在第二低电位上，也就是说通常处在地电位上。在n型衬底的情况下，第一和第二p沟道晶体管必须相应地位于一个隔离的n型阱内。

Claims (8)

1.半导体芯片上转换较高电压的电路装置，包括：
一个由第一p沟道晶体管(P1)和第一n沟道晶体管(N1)构成的第一串联电路，其一端连接第一高电位端(VH1)，其另一端连接第一低电位端(VL1)，
一个由第二p沟道晶体管(P2)和第二n沟道晶体管(N2)构成的第二串联电路，其一端连接第一高电位端(VH1)，其另一端连接第一输入端(E1)，
其中第一串联电路的两个晶体管(P1，N1)的连接点与第二p沟道晶体管(P2)的栅极连接并构成一个信号输出端(A)，
其中第二串联电路的晶体管(P2，N2)的连接点与第一p沟道晶体管(P1)的栅极连接，以及
其中第二n沟道晶体管(N2)的栅极构成第二输入端(E2)，
其特征在于，
一个由第三p沟道晶体管(P3)和第三n沟道晶体管(N3)构成的第三串联电路，其一端连接第三输入端(E3)，其另一端连接第一低电位(VL1)，
第一串联电路的两个晶体管(P1，N1)的连接点与第三n沟通晶体管(N3)的栅极连接，
第三串联电路的晶体管(P3，N3)的连接点与第一n沟道晶体管(N1)的栅极连接，以及
第三p沟道晶体管(P3)的栅极构成第四输入端(E4)。
2.根据权利要求1所述电路装置，
其特征在于，
第二和第四输入端(E2，E4)相互连接并构成一个控制信号(Vin)输入端，
第一输入端(E1)是一个第二低电位(VL2)输入端，这个电位等于或大于第一低电位(VL1)和
第三输入端(E3)是一个第二高电位(VH2)输入端，这个电位等于或小于第一高电位(VH1)。
3.根据权利要求1所述电路装置，
其特征在于，
第一和第三输入端子(E1，E3)相互连接，构成一个控制信号(Vin)输入端，
第二输入端(E2)处于第二高电位(VH2)，该电位等于或小于第一高电位(VH1)和
第四输入端(E4)处于第二低电位(VL2)，该电位等于或大于第一低电位(VL1)。
4.根据权利要求1～3之一所述电路装置，其特征在于，
在p型衬底中实现晶体管工艺时，第一和第三n沟道晶体管(N1，N3)在同p型衬底隔离的p型阱中形成。
5.根据权利要求1～3中之一所述电路装置，
其特征在于，
在n导电衬底中实现晶体管工艺时，第一和第二p沟道晶体管(P1，P2)在同n型衬底隔离的p型阱中形成。
6.控制根据权利要求1～5之一所述电路装置的方法，
其特征在于，
当导通后第一电位(VH1，VL1)最初具有一斜波形变化过程。
7.控制根据权利要求1～5之一所述电路装置的方法，
其特征在于，
当所述电路装置启动时，首先提供第二电位电压(VH2，VL2)，之后提供第一电位电压(VH1，VL1)。
8.根据权利要求7所述方法，
其特征在于，
当导通后第一电位(VH1，VL1)最初具有一斜波形变化过程。
CN95197745A 1995-01-09 1995-12-15 在半导体芯片上转换较高电压的电路装置和控制该装置的方法 Pending CN1177427A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19500393.4 1995-01-09
DE19500393A DE19500393C1 (de) 1995-01-09 1995-01-09 Schaltungsanordnung zum Schalten höherer Spannungen auf einem Halbleiterchip und Verfahren zu dessen Betreiben

Publications (1)

Publication Number Publication Date
CN1177427A true CN1177427A (zh) 1998-03-25

Family

ID=7751149

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95197745A Pending CN1177427A (zh) 1995-01-09 1995-12-15 在半导体芯片上转换较高电压的电路装置和控制该装置的方法

Country Status (11)

Country Link
US (1) US6154084A (zh)
EP (1) EP0803148B1 (zh)
JP (1) JP3067805B2 (zh)
KR (1) KR100358254B1 (zh)
CN (1) CN1177427A (zh)
AT (1) ATE252786T1 (zh)
DE (2) DE19500393C1 (zh)
ES (1) ES2210322T3 (zh)
RU (1) RU2127942C1 (zh)
UA (1) UA55377C2 (zh)
WO (1) WO1996021971A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3532181B2 (ja) * 2001-11-21 2004-05-31 沖電気工業株式会社 電圧トランスレータ
KR100768240B1 (ko) * 2006-09-19 2007-10-17 삼성에스디아이 주식회사 전압 레벨 변환 회로
JP2009224833A (ja) * 2008-03-13 2009-10-01 Oki Semiconductor Co Ltd 入力バッファ回路及びこれを用いた入力装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0082208B1 (de) * 1981-12-17 1985-11-21 Deutsche ITT Industries GmbH Integrierter CMOS-Schaltkreis
JPS60113397A (ja) * 1983-11-24 1985-06-19 Fujitsu Ltd プログラマブルリ−ドオンリメモリ装置
US4656373A (en) * 1984-11-26 1987-04-07 Rca Corporation High-speed voltage level shift circuit
US5266848A (en) * 1990-03-28 1993-11-30 Hitachi, Ltd. CMOS circuit with reduced signal swing
US5153451A (en) * 1991-08-19 1992-10-06 Motorola, Inc. Fail safe level shifter
US5723980A (en) * 1995-06-07 1998-03-03 Aerogage Corporation Clearance measurement system

Also Published As

Publication number Publication date
ES2210322T3 (es) 2004-07-01
DE19500393C1 (de) 1996-02-22
JPH10501112A (ja) 1998-01-27
WO1996021971A1 (de) 1996-07-18
US6154084A (en) 2000-11-28
DE59510811D1 (de) 2003-11-27
EP0803148B1 (de) 2003-10-22
KR19980701270A (ko) 1998-05-15
JP3067805B2 (ja) 2000-07-24
UA55377C2 (uk) 2003-04-15
KR100358254B1 (ko) 2002-12-18
EP0803148A1 (de) 1997-10-29
ATE252786T1 (de) 2003-11-15
RU2127942C1 (ru) 1999-03-20

Similar Documents

Publication Publication Date Title
KR940010676B1 (ko) 반도체 집적회로장치
JP3239867B2 (ja) 半導体装置
JPH02292914A (ja) 非負荷形出力駆動回路と出力信号を供給する方法
JPS63112893A (ja) 半導体集積回路
JPS60200615A (ja) スイツチング回路
CA2201853A1 (en) High voltage level shifter for switching high voltage in non-volatile memory integrated circuits
US7005911B1 (en) Power multiplexer and switch with adjustable well bias for gate breakdown and well protection
GB2327544A (en) Monolithic MOS analogue switch with increased signal voltage range
US5723985A (en) Clocked high voltage switch
CN110176924A (zh) 半导体器件
US4499388A (en) Selection circuit for three or four potentials
CN1177427A (zh) 在半导体芯片上转换较高电压的电路装置和控制该装置的方法
US7288964B2 (en) Voltage selective circuit of power source
JPS62256531A (ja) デジタル論理駆動回路
JP3503468B2 (ja) 論理回路
US5309043A (en) Compound logic circuit having NAND and NOR gate outputs and two transistors connected within both gate circuits
JP3180608B2 (ja) 電源選択回路
US20030222701A1 (en) Level shifter having plurality of outputs
JPH0543212B2 (zh)
CN105047664A (zh) 静电保护电路及3d芯片用静电保护电路
CN1132305C (zh) 用于具有陡沿的输入信号的输入放大器
KR940027320A (ko) 필드 프로그래머블 게이트 어레이 및 반도체 집적회로
JP2800336B2 (ja) 半導体アナログスイッチ
JP3002036B2 (ja) アナログ入力チャンネルの選択回路
KR0182873B1 (ko) 프로그램 가능한 데이타 출력 회로 및 이를 이용한 솔리드 스테이트 점퍼

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication