CN110176924A

CN110176924A - 半导体器件

Info

Publication number: CN110176924A
Application number: CN201910122847.XA
Authority: CN
Inventors: 樫原洋次
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2018-02-20
Filing date: 2019-02-19
Publication date: 2019-08-27
Also published as: US20190260362A1; EP3528255B1; JP2019145979A; JP7114268B2; EP3528255A1; US10659016B2

Abstract

本公开的各实施例涉及半导体器件。提供了一种电平移位器，其可以保持操作裕量并增强超过击穿电压防止效果。实施例中的电平移位器包括耦合在成对的第一导电类型交叉耦合晶体管与成对的第二电类型输入晶体管之间的超过击穿电压防止电路。超过击穿电压防止电路包括被串联耦合到彼此的第一导电类型第一晶体管和第二导电类型第二晶体管，以及在较高电势侧上被串联耦合到所述第一晶体管和所述第二晶体管的第一导电类型第三晶体管。

Description

半导体器件

相关申请的交叉引用

将于2018年2月20日提交的日本专利申请No.2018-027636的公开内容(包括说明书、附图和摘要)通过引用以其整体并入本文。

技术领域

本公开涉及半导体器件并且被合适地用于例如包括电平移位器的半导体器件。

背景技术

已知如下技术，其中，用于超过击穿电压防止的钳位MOS晶体管被添加到交叉耦合电平移位器，以防止不少于击穿电压的电压被应用到MOS(金属氧化物半导体)晶体管中的每个。

例如，日本未审专利申请公布No.Hei 9(1997)-172368(专利文献1)的图1中公开的电平移位器包括：钳位电路，其用于超过击穿电压防止，该钳位电路钳位中间电位；闭锁电路，其在高电位电源与钳位电位之间进行操作；以及闭锁反相电路，其在钳位电位与接地单位之间进行操作。

具体地，锁存电路包括具有耦合到高电位电源的相应源极以及交叉耦合在一起的相应漏极和栅极的第一和第二PMOS(P通道MOS)。

钳位电路包括分别串联耦合到前述第一和第二PMOS晶体管的第三和第四PMOS晶体管以及分别串联耦合到第三和第四NMOS晶体管的第一和第二NMOS(N通道MOS)晶体管。钳位电位被应用到这些晶体管中的每个的栅极钳位电路将在下文中也被称为超过击穿电压防止电路。

锁存反相电路包括分别耦合在第一NMOS晶体管和第二NMOS晶体管与接地电位之间的第三第四NMOS晶体管和第四NMOS晶体管。互补输入信号被输入到第三第四NMOS晶体管和第四NMOS晶体管的栅极。锁存反相电路将在下文中也被称为输入电路。

[相关技术文献]

[专利文献]

[专利文献1]日本待审专利申请公布No.Hei 9(1997)-172368。

发明内容

当高电压被应用到MOS晶体管时，由于FN(福勒-诺得海姆)退化等等，栅氧化层薄膜被损坏。这可以导致阈值电压逐渐增大并且半导体电路不再工作的情形。本发明人的经历显示MOS晶体管对这样的高电压应力的电阻可设想地大大依赖于制造工艺。

例如，以不同的工艺制造逻辑电路和非易失性存储器电路，逻辑电路已经日益被微型化并且以低电压操作，非易失性存储器电路由于被应用到其的高电压而难以微型化。因此，通常的情况是，在非易失性存储器电路以混合关系被嵌入逻辑电路中的半导体集成电路中，非易失性存储器电路对高电压应力的电阻是不足的。

在具有以上描述的专利文献1中公开的配置的电平移位器的情况下，当被提供到第三和第四PMOS晶体管中的每个的栅极的钳位电位增加时，更可靠地防止超过包括于锁存电路中的第一和第二PMOS晶体管的击穿电压。然而增加包括于超过击穿电压防止电路中的PMOS晶体管的钳位电位大多情况下产生整个半导体电路的操作裕量的减小的副作用，尽管其取决于半导体电路的配置。

本发明的其他问题和新颖特征将从本说明书中的陈述和附图变得显而易见。

根据实施例的电平移位器包括耦合在成对的第一导电类型交叉耦合晶体管与成对的第二电类型输入晶体管之间的超过击穿电压防止电路。超过击穿电压防止电路包括被串联耦合到彼此的第一导电类型第一晶体管和第二导电类型第二晶体管，以及在较高电势侧上被串联耦合到所述第一晶体管和所述第二晶体管的第一导电类型第三晶体管。

以上描述的实施例可以增强交叉耦合晶体管上的超过击穿电压防止效果，同时抑制整个半导体电路的操作裕量的减小。

附图说明

图1是示出根据第一实施例的半导体器件的配置的框图；

图2是示出图1中的闪存模块(FMDL)的配置的框图；

图3A至图3D是以表的形式示出在数据写入操作期间应用到存储器单元的电压的示例的视图；

图4A至图4D是以表的形式示出在数据擦除操作期间应用到存储器单元的电压的示例的视图；

图5A至图5D是示出图2中的高压开关电路的具体配置的示例的视图；

图6是示出在第一实施例中的半导体器件中使用的电平移位器的配置的电路图；

图7是示出应用到图3A和图3B中示出的存储器选通MG的电压的示例的时序图；

图8是示出第二实施例中的半导体器件中的电平移位器的配置的电路图；

图9是示出第三实施例中的半导体器件中的电平移位器的配置的电路图；

图10是示出生成图9中的控制信号ctrl6的电路的示例的视图；

图11是示出第四实施例中的半导体器件中的电平移位器的配置的电路图；

图12是示出第五实施例中的半导体器件中的电平移位器的配置的电路图；

图13是示出生成图12中的控制信号ctrl7和ctrl8的电路的示例的视图；

图14是示出第六实施例中的半导体器件中的电平移位器的配置的电路图；

图15是示出第七实施例中的半导体器件中的电平移位器的配置的框图；以及

图16是示出图15中的VDD-VCC电平移位器的配置的示例的电路图。

具体实施方式

下文将参考附图详细描述本发明的实施例。下文将描述包括闪存模块的微计算机作为包括电平移位器的半导体器件的示例，但是半导体器件不限于以下示例。例如，半导体器件还可以仅仅由闪存形成。本发明中公开的技术可应用于包括电平移位器的任何半导体器件。

在以下描述中，类似的或等同的部分由类似的附图标记来指代，并且其描述不进行重复。

<第一实施例>

[微计算机]

图1是示出根据第一实施例的半导体器件的配置的框图。图1示出微计算机或微控制器单元(MCU)31的配置作为半导体器件的示例。

参考图1，微计算机31被形成在使用例如CMOS(互补金属氧化物半导体)集成电路制造技术等等由单晶硅等制成的一个半导体芯片中。

如图1所示，微计算机31包括中央处理单元(CPU)32、随机存取存储器(RAM)35、以及闪存模块(FMDL)36。中央处理单元32包括指令控制单元和执行指令的执行单元。随机存取存储器35被用作针对中央处理单元32的工作区域等等。闪存模块36被提供为存储数据、程序等等的非易失性存储器模块。

微计算机31还包括直接存储器访问控制器(DMAC)33、总线接口电路(BIF)34、闪存定序器(FSQC)37、外部输入/输出端口(PRT)38和39、定时器(TMR)40、时钟脉冲发生器(CPG)41、高速总线(HBUS)42、以及外围总线(PBUS)43。

总线接口电路34执行在高速总线42与外围总线43之间的总线接口控制或总线桥控制。闪存定序器37执行对闪存模块(FMDL)36的命令访问控制。时钟脉冲发生器41生成用于控制微计算机31的内部时钟CLK。

微计算机31中的总线配置不受具体限制。在图1的情况下，高速总线(HBUS)42和外围总线(PBUS)43被提供。高速总线42和外围总线43中的每个包括数据总线、访问总线、以及控制总线，但是包括于其中的总线不受具体限制。通过提供两个总线，即，高速总线42和外围总线43，能够相较于当所有电路被耦合到单个共同总线时单个共同总线上的负载减少总线中的每个总线上的负载并且确保高速访问操作。

中央处理单元32、直接存储器访问控制器33、总线接口电路34、随机存取存储器35、以及闪存模块36被耦合到高速总线42。闪存定序器37、外部输入/输出端口38和39、定时器40、以及时钟脉冲发生器41被耦合到外围总线43。

微计算机31还包括耦合到振荡器的时钟端子XTAL、提供有外部时钟的时钟端子EXTAL、给出建立待机状态的指令的外部硬件待机端子STB、以及给出执行重置的指令的外部重置端子RES。微计算机31还包括接收用于数字电路的电源电压VDD、用于模拟电路的电源电压VDD、以及接地电压VSS的相应端子。

在图1中，为方便起见，作为逻辑电路的闪存定序器37和被配置为阵列的闪存模块36被示出为不同电路块，因为闪存定序器37和闪存模块36使用不同CAD工具来设计。然而，闪存定序器37和闪存模块36被组合以形成闪存46。

闪存模块36经由只读高速访问端口(HACSP)45耦合到高速总线(HBUS)42。中央处理单元32或直接存储器访问控制器33可以经由高速访问端口45做出从高速总线42到闪存模块36的读访问。当做出对闪存模块36的写访问或初始化访问时，中央处理单元32或直接存储器访问控制器33通过外围总线(PBUS)43经由总线接口电路34向闪存定序器37发出命令。响应于该命令，闪存定序器37控制闪存模块的初始化或通过低速访问端口(LACSP)44从外围总线PBUS对其的写操作。

[闪存模块]

图2是示出图1中的闪存模块(FMDL)的配置的框图。

闪存模块36包括存储器单元阵列51、CG驱动器电路52、MG驱动器电路53、高压译码电路54、高压开关电路55、增强电路56、以及感测放大/写控制电路57。

存储器单元阵列51包括按行和列布置的多个存储器单元MC。图2仅仅示出存储器单元MC中的一个作为代表。在本公开中，如图2至4所示，MONOS(金属氧化物氮氧化硅)存储器单元MC将通过示例的方式来描述。然而，本公开中的技术还可适用于其他结构的存储器单元MC，诸如浮栅存储器单元MC。将使用图3A至3D来描述MONOS存储器单元MC的详细结构。

存储器单元阵列51还包括多个存储器选通线路MGL、多个控制选通线路CGL、以及多个源线路SL，其被提供为与多个存储器单元MC的各个行相对应的用于存储器单元MC的控制信号线路以及与多个存储器单元MC的各个列相对应提供的多个位线路BL。在图2中，耦合到存储器单元MC之一的控制信号线路被示出为代表。

CG驱动器电路52包括生成驱动控制信号线路CGL的控制选通(CG)信号的多个驱动器521。

MG驱动器电路53包括生成驱动存储器选通线路MGL的存储器选通(MG)信号的多个驱动器531。

增强电路56具有嵌入式电荷泵电路，生成不同大小的增强电压，并且将所生成的增强电压提供给电压译码电路54。具体地，增强电路56生成写MG正电压VPPA、写非选定的MG正电压VPPC、写SL正电压VPPB、超过击穿电压防止正电压VPPR、以及擦除MG负电压VEEM。

在下文中，写MG正电压VPPA可以被称为高电源电压VPPA，写非选定的MG正电压VPPC可以被称为中间电压VPPC，并且超过击穿电压防止正电压VPPR可以被称为中间电压VPPR。中间电压VPPC和中间电压VPPR具有在高电源电压VPPA与接地电压VSS的相应值之间的值。在以上实施例中，中间电压VPPC被设定为在高电源电压VPPA与中间电压VPPC的相应值之间的值。

高压开关电路55选择从增强电路56生成的各种增强电压以生成选定块更高电位MG电压VMGPP、选定块更低电位MG电压VMGPN、非选定块更高电位MG电压VMGNP、非选定块更低电位MG电压VMGNN、选定的SL电压VSLP、以及非选定的SL电压VSLN。高压开关电路55将所生成的电压作为译码器电源电压提供给高压译码电路54。

高压译码电路54将高电压提供给MG驱动器电路53和源线路SL。更具体地，高压译码电路54使用从高压开关电路55生成的译码器电源电压来将译码信号提供给MG驱动器电路53并且生成要被提供给源线路SL的源线路信号。

感测放大/写控制电路57经由位线路BL读取存储于选定存储器单元中的信息并通过位线路BL写入要被存储于选定存储器单元中的信息。

[被提供给存储器单元的电压]

接下来，将给出对从均在以上描述的CG驱动器电路52、MG驱动器电路53、高压译码电路54、以及感测放大/写控制电路57提供到选定/非选定块中的选定/非选定存储器单元的电压的示例的描述。在本说明书中的图3A至图3D、图4A至图3D、等等中示出的数值通过示例的方式出于说明性目的给出，并且提供的电压不限于这些数值。

(在数据写操作期间应用到存储器单元的电压的示例)

图3A至图3D是以表的形式示出在数据写入操作期间应用到存储器单元的电压的示例的视图。

首先，参考图3A，将给出MONOS非易失性存储器单元MC的配置的简单描述。存储器单元MC包括控制选通(CG)61、氮化硅薄膜62、存储器选通(MG)63、源极64、以及漏极65。控制选通61经由绝缘层(未示出)被形成在P型硅衬底60的顶表面上。氮化硅薄膜62被形成为包括氧化硅薄膜(未示出)、氮化硅薄膜62和控制选通61的侧壁上的氧化硅薄膜(未示出)的ONO(氧化物-氮-氧化物)薄膜。在ONO薄膜上，具有侧壁结构的存储器选通63被形成。源极64和漏极65通过将N型杂质植入到位于选通61和63的两侧上的P型硅衬底60中来形成。源极64被耦合到对应的源线路SL，同时漏极65被耦合到对应的位线路BL。

接下来，将给出在数据写操作期间应用到存储器单元MC的电压的描述。由于存储器选通MG是超过击穿电压防止必需的这种高电压被应用到的电极，所以下面将集中于对应用到存储器选通MG的电压的关注。

电压VMGPP被应用到图3A中示出的选定块中的选定存储器单元的选定存储器选通MG。在写操作期间，电压VPPA被选定为VMGPP。例如，电压VPPA具有大约6.4至11[V]的值。

电压VMGPN被应用到图3B中示出的选定块中的非选定存储器单元的非选定存储器选通MG。在写操作期间，电压VPPC被选定为VMGPN。例如，电压VPPC具有大约3.5[V]的值。

电压VMGNP被应用到图3C中示出的非选定块中的选定存储器单元的选定存储器选通MG。在写操作期间，电压VPPC被选定为VMGNP。例如，电压VPPC具有大约3.5[V]的值。

电压VMGNN被应用到图3D中示出的非选定块中的非选定存储器单元的非选定存储器选通MG。在写操作期间，电压VDD被选定为VMGNN。例如，电压VDD具有大约1.5[V]的值。

(在数据擦除操作期间应用到存储器单元的电压的示例)

图4A至4D是以表的形式示出在数据擦除操作期间应用到存储器单元的电压的示例的视图。由于存储器选通MG是超过击穿电压防止必需的这种负高电压被应用到的电极，所以下面将集中于对应用到存储器选通MG的电压的关注。

电压VMGPN在擦除操作期间被应用到图3A中示出的选定块中的选定存储器单元的选定存储器选通MG。在擦除操作期间，电压VEEM被选定为VMGPN。例如，电压VEEM具有大约-3.3至-8[V]的值。

电压VMGPP被应用到图3B中示出的选定块中的非选定存储器单元的非选定存储器选通MG。在擦除操作期间，电压VDD被选定为VMGPP。例如，电压VDD具有大约1.5[V]的值。

不存在图4C中示出的非选定块在擦除操作期间具有选定存储器的这种状态。因此，如图4D所示，共同电压VMGNP在擦除操作期间被应用到非选定块中的所有存储器选通MG。在擦除操作期间，电压VDD被选定为VMGNP。例如，电压VDD具有大约1.5[V]的值。

[高压开关电路]

图5A至图5D是示出图2中的高压开关电路的具体配置的示例的视图。

图5A示出生成电压VMGPP的电路。对于针对电压VMGPP的输出节点86，电压VPPA通过开关71被提供并且电压VDD经由开关72被提供。取决于操作模式，电压VPPA或电压VDD被选择。

一个或多个PMOS晶体管被用作开关71和72中的每个。在图5A中，为更简单的说明，开关71和72中的每个被示出为一个PMOS晶体管。然而，当对于击穿电压必要时，多个PMOS晶体管还可以被使用或者超过击穿电压防止MOS晶体管还可以被插入。以关于稍后描述的开关73至78的相同的方式，如果对于击穿电压必要的话，则多个MOS晶体管还可以被使用或者超过击穿电压防止MOS晶体管还可以被插入。

开关71和72中的每个的接通/关断由VDD电平选择信号selpp_a和selpp_c来控制。对于选择信号selpp_c，不需要电平移位器。VDD电平选择信号selpp_c被直接输入到包括于开关72中的PMOS晶体管的栅极。

另一方面，VDD电平选择信号selpp_a由正电压电平移位器81转换为VPPA电平信号。VPPA电平选择信号selpp_a被输入到包括于开关71中的PMOS晶体管的栅极。电压VPPA被输入到正电压电平移位器81的端子up。由于电压VPPA是高电压，所以正电压电平移位器81需要超过击穿电压防止。

图5B示出生成电压VMGPN的电路。对于针对电压VMGPN的输出节点87，电压VPPC通过开关73被提供并且电压VEEM经由开关74被提供。取决于操作模式，电压VPPC或电压VEEM被选择。一个或多个PMOS晶体管被用作开关73，同时一个或多个NMOS晶体管被用作开关74。

开关73的接通/关断由VDD电平选择信号selpn_c来控制。VDD电平选择信号selpn_c由正电压电平移位器83转换为VPPC电平信号。VPPC电平选择信号selpn_c被输入到包括于开关73中的PMOS晶体管的栅极。电压VPPC被输入到正电压电平移位器83的端子。由于电压VPPC不是高电压，所以正电压电平移位器83不需要超过击穿电压防止。

开关74的接通/关断由VDD电平选择信号selpn_e来控制。VDD电平选择信号selpn_e由负电压电平移位器84转换为VEEM电平信号。VEEM电平选择信号selpn_e被输入到包括于开关74中的NMOS晶体管的栅极。电压VEEM被输入到负电压电平移位器84的端子un。

图5C示出生成电压VMGNP的电路。对于针对电压VMGNP的输出节点88，电压VPPC通过开关75被提供并且电压VDD通过开关76被提供。取决于操作模式，电压VPPC或电压VDD被选择。一个或多个PMOS晶体管被用作开关75和76中的每个。

开关75和76的接通/关断由VDD电平选择信号selnp_c和selpp_d来控制。对于选择信号selpp_d，不需要电平移位器。VDD电平选择信号selpp_d被直接输入到包括于开关76中的PMOS晶体管的栅极。

另一方面，VDD电平选择信号selnp_c由正电压电平移位器85转换为VPPC电平信号。VPPC电平选择信号selnp_c被输入到被包括在开关75中的PMOS晶体管的栅极。电压VPPC被输入到正电压电平移位器85的端子up。由于电压VPPC不是高电压，所以正电压电平移位器85不需要超过击穿电压防止。

图5D示出生成电压VMGNN的电路。对于针对电压VMGNN的输出节点89，电压VDD通过开关77被提供并且电压VSS通过开关78被提供。取决于操作模式，电压VDD或电压VSS被选择。一个或多个PMOS晶体管被用作开关77。一个或多个NMOS晶体管被用作开关78。

开关77和78的接通/关断由VDD电平选择信号selnn_d和selnn_s来控制。对于选择信号selnn_d或selnn_s，不需要电平移位器。选择信号selnn_s被直接输入到包括于开关77中的PMOS晶体管的栅极。选择信号selnn_s被直接输入到包括于开关78中的NMOS晶体管的栅极。

表1是由图2中的高压开关电路选择的增强电路的示例的汇集。表1由高压开关电路选择的增强电路的示例

	写入的状态	擦除的状态
			VMGPP	VPPA	VDD
VMGPN	VPPC	VEEM
			VMGNP	VPPC	VDD
VMGNN	VDD	VSS

如表1所示，高压开关电路55选择VPPA作为写入的状态中的输出电压VMGPP并且选择VDD作为擦除的状态中的输出电压VMGPP。高压开关电路55选择VPPC作为写入的状态中的输出电压VMGPN并且选择VEEM作为擦除的状态中的输出电压VMGPN。高压开关电路55选择VPPC作为写入的状态中的输出电压VMGNP并且选择VDD作为擦除的状态中的输出电压VMGNP。高压开关电路55选择VDD作为写入的状态中的输出电压VMGNN并且选择VSS作为擦除的状态中的输出电压VMGNN。

注意，为了对应于均作为除了写入的状态和擦除的状态之外的状态中的操作模式的验证模式、测试模式等等，额外的开关可以被提供在高压开关电路55中。

如图5所示，为了形成图2的高压开关电路55，需要电平移位器81和83至85。在它们之中，对于正电压电平移位器81，有必要考虑超过击穿电压防止。这是因为，当电压VPPA在写操作期间被应用到存储器选通MG时，大约例如11V的高电压被使用，但是，即使包括于正电压电平移位器81中的MOS晶体管是高击穿电压类型的，其击穿电压最高也大约为10V。因此，有必要执行超过击穿电压防止控制并且防止高电源电压VPPA被直接应用到包括于正电压电平移位器81中的MOS晶体管中的每个。

[电平移位器的配置的示例]

图6是示出在第一实施例中的半导体器件中使用的电平移位器的配置的电路图。图6中的电平移位器100可应用于图5A中的正电压电平移位器81。

参考图6，电平移位器100包括高电源电压VPPA被输入到的高压节点103、接地电压VSS被输入到的接地节点104、将VDD电平互补输入信号inp和inn转换为VPPA电平信号的电平移位器级101、以及在电平移位器级101之后提供的驱动器级102。在本公开中，接地电压VSS也被称为参考电压，高压节点103也被称为第一电源节点，并且接地节点104也被称为第二电源节点。例如，高压电源电压VPPA大约为6.4至11[V]并且由嵌入增强电路56中的电荷泵电路生成以根据从闪存定序器37输出的控制信号来变化。

电平移位器级101包括锁存电路110、互补输入信号inp和inn被输入到的输入电路111、耦合在锁存电路110与输入电路111之间的超过击穿电压防止电路112、以及钳位NMOS晶体管MNF1P和MNF1N。

锁存电路110包括具有耦合到高压节点103的相应源极的成对的交叉耦合PMOS晶体管MPCCP和MPCCN。PMOS晶体管MPCCP和MPCCN具有交叉耦合在一起的相应栅极和漏极。具体地，PMOS晶体管MPCCP的栅极和PMOS晶体管MPCCN的漏极被耦合在一起，同时PMOS晶体管MPCCP的漏极和PMOS晶体管MPCCN的栅极被耦合在一起。

输入电路111包括成对的输入NMOS晶体管MNINP和MNINN。输入NMOS晶体管MNINP和MNINN中的源极中的每个被耦合到接地节点104。输入信号inn被输入到输入NMOS晶体管MNINP的栅极，同时输入信号inp被输入到输入NMOS晶体管MNINN的栅极。

超过击穿电压防止电路112包括超过击穿电压防止NMOS晶体管MNE1P和MNE1N、超过击穿电压防止PMOS晶体管MPE1P和MPE1N、以及额外的超过击穿电压防止晶体管MPE3P和MPE3N。相较于以上描述的专利文献1中的超过击穿电压防止电路，超过击穿电压防止电路112与其的不同在于额外的超过击穿电压防止PMOS晶体管MPE3P和MPE3N被提供。

更具体地，超过击穿电压防止MOS晶体管MPE3P、MPE1P和MNE1P以这种顺序被布置并且被串联耦合在PMOS晶体管MPCCP的漏极与输入NMOS晶体管MNINP的漏极之间。类似地，超过击穿电压防止MOS晶体管MPE3N、MPE1N和MNE1N以这种顺序被布置并且被串联耦合在PMOS晶体管MPCCN的漏极与输入NMOS晶体管MNINN的漏极之间。当前，在超过击穿电压防止电路112中，超过击穿电压防止PMOS晶体管MPE3P和MPE3N被提供在最高电位侧上，同时超过击穿电压防止NMOS晶体管MNE1P和MNE1N被提供在最低电位侧上。超过击穿电压防止PMOS晶体管MPE1P和MPE1N分别被耦合在超过击穿电压防止PMOS晶体管MPE3P和MPE3N与超过击穿电压防止NMOS晶体管MNE1P和MNE1N之间。

在以下描述中，交叉耦合PMOS晶体管MPCCP和MPCCN与超过击穿电压防止PMOS晶体管MPE3P和MPE3N之间的相应耦合节点被称为中间节点hhp和hhn。超过击穿电压防止PMOS晶体管MPE3P和MPE3N与超过击穿电压防止PMOS晶体管MPE1P和MPE1N之间的相应耦合节点被称为中间节点hxp和hxn。超过击穿电压防止PMOS晶体管MPE1P和MPE1N与超过击穿电压防止NMOS晶体管MNE1P和MNE1N之间的相应耦合节点被称为中间节点mmp和mmn。超过击穿电压防止NMOS晶体管MNE1P和MNE1N与输入NMOS晶体管MNINP和MNINN之间的相应耦合节点被称为中间节点11p和11n。

中间电压VPPC被输入到超过击穿电压防止PMOS晶体管MPE1P和MPE1N的栅极中的每个。中间电压VPPR被输入到超过击穿电压防止NMOS晶体管MNE1P和MNE1N的栅极中的每个。中间电压VPPR和VPPC具有在接地电压VSS与高电源电压VPPA的那些之间的值。例如，中间电压VPPR为5.5V，中间电压VPPC为3.0V，并且中间电压VPPR被设定为在高电源电压VPPA与中间电压VPPC的那些之间的值。

超过击穿电压防止PMOS晶体管MPE3P和MPE3N具有耦合在一起的相应栅极和漏极。换言之，超过击穿电压防止PMOS晶体管MPE3P和MPE3N中的每个是二极管耦合的晶体管。

钳位NMOS晶体管MNF1P被耦合在超过击穿电压防止PMOS晶体管MPE3P的源极(即，中间节点hhp)与高压节点103之间。类似地，钳位NMOS晶体管MNF1N被耦合在超过击穿电压防止PMOS晶体管MPE3N的源极(即，中间节点hhn)与高压节点103之间。例如，中间电压VPPR被应用到钳位NMOS晶体管MNF1P和MNF1N的栅极中的每个。钳位NMOS晶体管MNF1P和MNF1N旨在当对应的PMOS晶体管MPCCP和MPCCN截止时钳位在中间节点hhp和hhn处的电压。

驱动器102包括驱动器PMOS晶体管MPDRP和MPDRN、驱动器NMOS晶体管MNDRP和MNDRN、超过击穿电压防止PMOS晶体管MPE2P和MPE2N以及超过击穿电压防止NMOS晶体管MNE2P和MNE2N。

驱动器PMOS晶体管MPDRP和MPDRN具有耦合到高压节点103的相应源极和耦合到中间节点hhp和hhn的相应栅极。从驱动器PMOS晶体管MPDRP和MPDRN的相应漏极，输出互补输出信号outp和outn。

驱动器PMOS晶体管MPDRP和MPDRN具有耦合到接地节点104的相应源极。输入信号inn被输入到驱动器NMOS晶体管MNDRP的栅极，同时输入信号inp被输入到驱动器NMOS晶体管MNDRN的栅极。

类似地，超过击穿电压防止PMOS晶体管MPE2P和超过击穿电压防止NMOS晶体管MNE2P以这种顺序被布置并且被串联耦合在驱动器PMOS晶体管MPDRP的漏极与驱动器NMOS晶体MNDRP的漏极之间。类似地，超过击穿电压防止PMOS晶体管MPE2N和超过击穿电压防止NMOS晶体管MNE2N以这种顺序被布置并且被串联耦合在驱动器PMOS晶体管MPDRN的漏极与驱动器NMOS晶体MNDRN的漏极之间。

中间电压VPPC(例如，3.0V)被应用到超过击穿电压防止PMOS晶体管MPE2P和MPE2N的栅极中的每个。中间电压VPPR(例如，5.5V)被应用到超过击穿电压防止NMOS晶体管MNE2P和MNE2N的栅极中的每个。

除了超过击穿电压防止PMOS晶体管MPE3P和MPE3N之外的以上描述的MOS晶体管中的每个的背栅(back gate)(即，衬底)被耦合到晶体管的源极。超过击穿电压防止PMOS晶体管MPE3P和MPE3N的背栅中的每个被耦合到高压节点103以接收高电源电压VPPA。

[电平移位器的操作]

接下来，将特别地从超过击穿电压防止的视角给出对图6中的电平移位器100的操作的描述。注意，以下数值出于说明性目的是示例性的并且不是限制性的。

[电平移位器的总体操作的概述]

参考图6，响应于VDD电平互补输入信号inp和inn，输入NMOS晶体管MNINP和MNINN中的一个被带入导通状态，而其另一个被带入截止状态。

例如，假定输入信号inp的电压是VDD(例如，1.5V)并且输入信号inn的电压是VSS(例如，0V)。在这种情况下，输入电路111的输入NMOS晶体管NMINN被带入导通状态，而输入电路111的输入NMOS晶体管MNINP被带入截止状态。另外，驱动器级102中的驱动器NMOS晶体管MNDRN被带入导通状态，而驱动器级102中的驱动器NMOS晶体管MNDRP被带入截止状态。

当输入NMOS晶体管MNINN被带入导通状态时，中间节点11n和mmn中的每个具有电压VSS(0V)。结果，包括于锁存电路110中的PMOS晶体管MPCCP的栅极电压移变为低电平以将PMOS晶体管MPCCP带入导通状态并且将在中间节点hhp处的电压移变到高电平，即，高电源电压VPPA(例如，11V)。另一方面，PMOS晶体管MPCCN被带入截止状态以将在中间节点hhn处的电压移变为低电平。

另外，在中间节点hhp处的电压移变为高电平(VPPA)并且在中间节点hhn处的电压移变为低电平以将包括于驱动器级102中的驱动器PMOS晶体管MPDRP带入导通状态并将包括于驱动器级102中的驱动器PMOS晶体管MPDRN带入截止状态。最终，输出信号outp移变到高电平(VPPA)，而输出信号outn移变为低电平。

与以上相反，假定输入信号inp的电压是VSS(例如，0V)并且输入信号inn的电压是VDD(例如，1.5V)。在这种情况下，包括于锁存电路110中的PMOS晶体管MPCCP被带入截止状态以将在中间节点hhp处的电压移变为低电平，而PMOS晶体管MPCCN被带入导通状态以将在中间节点hhn处的电压移变为高电平(VPPA)。结果，包括于驱动器级102中的驱动器PMOS晶体管MPDRP被带入截止状态，而包括于驱动器级102中的驱动器PMOS晶体管MPDRN被带入导通状态。最终，输出信号outp移变到低电平，而输出信号outn移变为高电平(VPPA)。

(超过击穿电压防止电路的功能)

接下来，将给出对超过击穿电压防止电路112的功能的描述。首先，中间电压VPPR(例如，5.5V)被应用到超过击穿电压防止NMOS晶体管MNE1P、MNE1N、MNE2P和MNE2N的栅极中的每个。这将输入NMOS晶体管MNINP和MNINN的漏极电压中的每个和驱动器NMOS晶体管MNDRP和MNDRN的漏极-源极电压中的每个限制于中间电压VPPR(5.5V)。因此，成功地防止NMOS晶体管MNINP、MNINN、MNDRP和MNDRN的相应击穿电压被超过。

中间电压VPPC(例如，3.0V)被应用到超过击穿电压防止PMOS晶体管MNE1P、MNE1N、MPE2P和MPE2N的栅极中的每个。这将应用在包括于锁存电路110中的PMOS晶体管MPCCP和MPCCN和驱动器PMOS晶体管MPDRP和MPDRN中的每个的源极与漏极之间的电压限制于VPPA-VPPC(例如，11V-3V＝8V)。

通过进一步使合适大小的电流通过钳位NMOS晶体管MNF1P流到超过击穿电压防止PMOS晶体管MPE3P，可以在超过击穿电压防止PMOS晶体管MPE3P的源极与漏极之间(即，在中间节点hhp与中间节点hxp之间)产生不少于阈值电压Vth(大约1V)的电位差。类似地，通过使合适大小的电流通过钳位NMOS晶体管MNF1N流到超过击穿电压防止PMOS晶体管MPE3N，可以在超过击穿电压防止PMOS晶体管MPE3P的源极与漏极之间(即，在中间节点hhp与中间节点hxp之间)产生不少于阈值电压Vth(大约1V)的电位差。因此，能够进一步增强在包括于锁存电路110中的PMOS晶体管MPCCP和MPCCN和驱动器PMOS晶体管MPDRP和MPDRN中的每个上的超过击穿电压防止效果。

不管包括于锁存电路110中的PMOS晶体管MPCCP和MPCCN中的每个的导通/截止状态如何，重要的是，持续地向超过击穿电压防止PMOS晶体管MPE3P和MPE3N提供电流。除非存在提供到超过击穿电压防止PMOS晶体管MPE3P和MPE3N的电流，否则当在超过击穿电压防止PMOS晶体管MPE3P和MPE3N中存在泄漏电流时，在中间节点hhp和hhn处的电位不再被保持(即，在中间节点hhp和hhn处的电位下降到在中间节点hxp和hxn处的电位)。结果，不能够获得在包括于锁存电路110中的PMOS晶体管MPCCP和MPCCN和驱动器PMOS晶体管MPDRP和MPDRN中的每个上的足够的超过击穿电压防止效果。

为了防止以上描述的情形，钳位NMOS晶体管MNF1P和MNF1N被提供。当中间电压VPPR(例如，5.5V)被应用到钳位NMOS晶体管MNF1P和MNF1N的栅极中的每个以将在中间节点hhp和hhn处的电压减小为VPPR-Vthn时，电流从超过击穿电压防止PMOS晶体管MPE3P和MPE3N被提供到其。本文中提到的电压Vthn是钳位NMOS晶体管MNF1P和MNF1N中的每个的阈值电压，其大约为1V。结果，在中间节点hhp和hhn处的电压被钳位到大约5.5-1＝4.5[V]的值。

实际，在中间节点hhp和hhn处的电压取决于钳位NMOS晶体管MNF1P和MNF1N与超过击穿电压防止PMOS晶体管MPE3P和MPE3N之间的大小比率。具体地，当钳位NMOS晶体管MNF1P和MNF1N的大小(即，栅极宽度)被减小时，被提供给超过击穿电压防止PMOS晶体管MPE3P和MPE3N的电流被减小，使得超过击穿电压防止PMOS晶体管MPE3P和MPE3N的相应源极-漏极电压接近Vthp。结果，在中间节点hhp和hhn处的电压的下限值接近4V。相反，当钳位NMOS晶体管MNF1P和MNF1N的大小被增大时，被提供给超过击穿电压防止PMOS晶体管MPE3P和MPE3N的电流被增大，以增大超过击穿电压防止PMOS晶体管MPE3P和MPE3N的相应源极-漏极电压。结果，在中间节点hhp和hhn处的电压的电压接近4.5V作为由钳位NMOS晶体管MNF1P和MNF1N的相应栅极电压确定的最大电压。

由于前述的结果，在中间节点hxp和hxn处的下限电压是中间电压VPPC(3.0V)，而在中间节点hhp和hhn处的下限电压是4至4.5V。因此，由超过击穿电压防止PMOS晶体管MPE3P和MPE3N实现的额外的超过击穿电压防止效果是1至1.5V。

[第一实施例的效果]

如以上所描述的，根据第一实施例，在将均包括于电平移位器100中的锁存电路110和输入电路111耦合在一起的电流路径中，不仅超过击穿电压防止PMOS晶体管MPE1P和MPE1N以及超过击穿电压防止NMOS晶体管MNE1P和MNE1N被提供，而且超过击穿电压防止PMOS晶体管MPE3P和MPE3N被提供。这可以减小应用在要求超过击穿电压防止的交叉耦合的PMOS晶体管MPCCP和MPCCN以及驱动器PMOS晶体管MPDRP和MPDRN中的每个的栅极与源极之间的最大电压。

将使用具体数值的示例给出描述。当超过击穿电压防止PMOS晶体管MPE3P和MPE3N未被提供时，高压节点103与中间节点hhp和hhn中的每个之间的最大电位差是VPPA(11V)-VPPC(3V)＝8V。另一方面，通过提供超过击穿电压防止PMOS晶体管MPE3P和MPE3N，高压节点103与中间节点hhp和hhn中的每个之间的最大电位差下降到VPPA(11V)-VPPC(3V)-(1至1.5V)＝6.5至7V。因此，应用在交叉耦合的PMOS晶体管MPCCP和MPCCN以及驱动器PMOS晶体管MPDRP和MPDRN中的每个的栅极与源极之间的最大电压可以从8V减小到6.5至7V。

当高源极-栅极电压被应用到处于导通状态的MOS晶体管很长一段时间时，由于FN退化，MOS晶体管的阈值电压Vth恶化(即，增大)。具体地，当包括于锁存电路110中的交叉耦合的PMOS晶体管MPCCP和MPCCN中的每个的阈值电压Vth增大时，锁存电路100的反相裕量显著恶化。当驱动器PMOS晶体管MPDRP和MPDRN中的每个的阈值电压Vth增大时，驱动器级102的驱动能力显著恶化。在第一实施例的配置中，超过击穿电压防止PMOS晶体管MPE3P和MPE3N被提供以能够防止由于如以上所描述的这种FN退化的电平移位器的属性恶化。

另外，用于钳位在中间节点hhp和hhn处的电位的钳位NMOS晶体管MNF1P和MNF1N被提供以允许被提供给超过击穿电压防止PMOS晶体管MPE3P和MPE3N的电流被调节。结果，能够调节在中间节点hhp和hhn处的下限电压。此外，能够防止在中间节点hhp和hhn处的电压由于超过击穿电压防止PMOS晶体管MPE3P和MPE3N中的泄漏电流而过多地下降并且因此避免超过击穿电压防止不实现效果的情形。

<第二实施例>

在第二实施例中，将给出如下情况的描述，其中，控制被执行使得在数据写操作期间应用写脉冲的阶段中，电压VPPA被设定为例如大约11V的高电压，而在写地址被选择的阶段中，电压VPPA被设定为低于11V的电压。这是因为，当锁存电路利用被应用在包括于锁存电路110中的MPCCP和MPCCN中的每个的栅极与源极之间的高电压被反相时，PMOS晶体管MPCCP和MPCCN可以被击穿。

如在第一实施例中所描述的，通过提供额外的超过击穿电压防止PMOS晶体管MPE3P和MPE3N，能够将具有较高值的电压VPPA应用到电平移位器。然而，当电压VPPA被减小到较低值以如以上所描述的使锁存电路110反相时，可能由于对超过击穿电压防止PMOS晶体管MPE3P和MPE3N的提供而难以使锁存电路110反相。结果，根据输入信号inp和inn使电平移位器输出正确输出信号outp和outn变得困难。

因此，在第二实施例中，将给出允许解决以上描述的问题的电平移位器的描述。具体地，使超过击穿电压防止电路112旁路的旁路路径被提供在电平移位器级101中。

[用于存储器选通MG的电压的控制]

首先，下文将参考图7描述本第二实施例中用于存储器选通MG的电压的控制。

图7是示出应用到图3A和图3B中示出的存储器选通MG的电压的示例的时序图。

图7中示出的上部曲线图示出在写入操作期间应用到选定块中的选定的存储器选通MG的电压VMGPP的时间变化。图7中示出的下部曲线图示出在写入操作期间应用到选定块中的非选定的存储器选通MG的电压VMGPN的时间变化。如使用图5A至5D所描述的，应用到选定存储器选通MG的电压是高电源电压VPPA，而应用到非选定存储器选通的电压是中间电压VPPC。高电源电压VPPA和中间电压VPPC的值通过控制生成高电源电压VPPA和中间电压VPPC的电荷泵来改变。

参考图7，在时间t1之前，建立其中地址被选定并切换的阶段。在该阶段中，应用到选定存储器选通MG的电压VMGPP(VPPA)低至大约5V，而应用到非选定存储器选通MG的电压是0V。

当写操作被启动时，在时间t1与时间t2之间，在选定存储器选通MG处的电压VMGPP被增大到大约11V的高电平。另一方面，电压VMGPN被增加到大约3V以用于超过击穿电压防止。

当电压VMGPP和VMGPN在时间t2与时间t3之间稳定在预定值处时，写脉冲被应用。在写操作完成之后，在时间t3与时间t4之间，电压VMGPP被减小到大约5V，而电压VMGPN被减小到0V。在时间t4之后，再次建立地址切换阶段。

在地址切换阶段中，锁存电路110可以根据地址来反相。然而，由于高电源电压VPPA是5V的相对低电压，所以不需要超过击穿电压防止。因此，如图7之后的图8所示，返回到图10，开关被控制以允许电流在旁路路径105和106中流动并且因此防止超过击穿电压防止电路112被使用。

另一方面，在电源打开阶段(在时间t1与时间t2之间)、写脉冲应用阶段(在时间t2与时间t3之间)、以及电源关闭阶段(在时间t3与时间t4之间)中的每个中，锁存电路110的内部状态不需要被改变，但是需要超过击穿电压防止。在这种情况下，开关被控制以允许电流在超过击穿电压防止电路112中流动，而不是在旁路路径105和106中流动。

[电平移位器的配置]

图8是示出第二实施例中的半导体器件中的电平移位器的配置的电路图。

参考图8，电平移位器100A包括电平移位器级101A和驱动器级102A。

电平移位器级101A包括图6中的电平移位器级101作为基本部件并且还包括用于使超过击穿电压防止电路112旁路的旁路路径105和106。旁路路径105使超过击穿电压防止电路112旁路并将中间节点hhp和中间节点hhn耦合在一起。旁路路径106使超过击穿电压防止电路112旁路并将中间节点hhn和中间节点11n耦合在一起。

电平移位器级101A与图6中的电平移位器级101的不同在于切换被提供在旁路路径105中的NMOS晶体管MNC1P和MNC2P的电流路径和切换被提供在旁路路径106中的NMOS晶体管MNC1N和MNC2N的电流路径还被包括于其中。在以下描述中，NMOS晶体管MNC1P与NMOS晶体管MNC2P之间的节点被称为中间节点nmp，并且MOS晶体管MNC1N与NMOS晶体管MNC2N之间的节点被称为中间节点nmn。

控制信号ctrl3被输入到以上描述的NMOS晶体管MNC1P和MNC1N中的每个的栅极，而控制信号ctrl1被输入到以上描述的NMOS晶体管MNC2P和MNC2N中的每个的栅极。控制信号ctrl1和ctrl3旨在用于在存在超过击穿电压防止控制的状态与不存在超过击穿电压防止控制的状态之间进行切换。NMOS晶体管MNC1P和MNC1N的相应背栅被耦合到其相应源极。NMOS晶体管MNC2P和MNC2N的背栅中的每个被耦合到接地节点104。

电平移位器级101A与图6中的电平移位器级101的不同在于到钳位NMOS晶体管MNF1P和MNF1N的栅极中的每个的输入由控制信号ctrl4来替换，并且到超过击穿电压防止PMOS晶体管MPE1P和MPE1N的栅极中的每个的输入由控制信号ctrl2来替换。控制信号ctrl2和ctrl4旨在根据是否存在超过击穿电压防止控制而切换栅极电压。另外，电平移位器级101A被修改使得钳位NMOS晶体管MNF1P和MNF1N的相应背栅被耦合到NMOS晶体管MNC1P和MNC1N的相应源极。

电平移位器级101A与图6中的电平移位器级101的不同还在于钳位NMOS晶体管MNF4P、MNF4N、MNF3P、MNF3N、MNF2P以及MNF2N还被包括于其中。这些NMOS晶体管不旨在浮动，而是固定在未使用的电流路径中的中间节点处的电位

具体地，钳位NMOS晶体管MNF4P被耦合在中间节点hxp与旁路路径105之间。钳位NMOS晶体管MNF4N被耦合在中间节点hxn与旁路路径106之间。固定偏置电压bias1被应用到钳位NMOS晶体管MNF4P和MNF4N的栅极中的每个。中间电压VPPR(例如，5.5V)被用作偏置电压bias1。钳位NMOS晶体管MNF4P和MNF4N的相应背栅被耦合到其相应源极。

钳位NMOS晶体管MNF3P、MNF3N、MNF2P和MNF2N中的每个是二极管耦合的。钳位NMOS晶体管MNF3P、MNF3N、MNF2P和MNF2N的相应源极被单独地耦合到中间节点11p、11n、nmp和nmn。偏置电压bias1被给予到钳位NMOS晶体管MNF3P、MNF3N、MNF2P和MNF2N的漏极中的每个。钳位NMOS晶体管MNF3P、MNF3N、MNF2P和MNF2N的背栅中的每个被耦合到接地节点104。

为了减少元件的数目，驱动器级102A被配置为使用电平移位器级101A中的超过击穿电压防止电压。具体地，驱动器级102A包括驱动器PMOS晶体管MPDRP和MPDRN以及驱动器NMOS晶体管MNDRP和MNDRN。不像图6中的驱动器级102，驱动器级102A不具有超过击穿电压防止PMOS晶体管MPE2P和MPE2N以及超过击穿电压防止NMOS晶体管MNE2P和MNE2N中的任何。

驱动器PMOS晶体管MPDRP和MPDRN之间的耦合与图6的情况相同，并且因此其描述不进行重复。驱动器NMOS晶体管MNDRP和MNDRN的相应漏极被耦合驱动器PMOS晶体管MPDRP和MPDRN的相应漏极。驱动器NMOS晶体管MNDRP和MNDRN的相应栅极被分别耦合到中间节点hxn和hxp。驱动器NMOS晶体管MNDRP和MNDRN的相应源极被分别耦合到中间节点hxp和hxn。驱动器NMOS晶体管MNDRP和MNDRN的相应背栅被分别耦合到中间节点nmp和nmn。

[电平移位器的操作]

接下来，将给出在图8中示出的第二实施例中的半导体器件中的电平移位器100A的操作的描述。

(控制信号的设定值)

表2示出了具有/没有超过击穿电压防止控制的控制信号ctrl1至ctrl4的设定值

表2控制信号的值

bias1＝VPPR(5.5V)bias2＝VPPC(3.0V)

本文中假定偏置电压bias1是VPPR(例如，5.5V)并且偏置电压bias2是VPPC(例如，3.0V)。偏置电压bias1和bias2中的每个具有固定值。

如表2所示，电平移位器100A还被配置为使得来自电平移位器100A的输出信号outp和outn的电压电平根据是否存在超过击穿电压防止控制来切换。不管是否存在超过击穿电压防止控制，高(H或高)侧电压电平是VPPA。然而，高电源电压VPPA在存在超过击穿电压防止控制时(例如，11V)以及在不存在超过击穿电压防止控制时(例如，5V)具有不同的大小。另一方面，低(L或低)侧电压电平在存在超过击穿电压防止控制时是中间电压VPPC(例如，3.0V)并且在不存在超过击穿电压防止控制时是接地电压VSS(例如，0V)。

如以上所描述的，通过将高侧电压电平设定为高电源电压VPPA，能够将图5A中的PMOS开关71可靠地切换到关闭状态。另一方面，通过在不存在超过击穿电压防止控制时将低侧电压电平设定为接地电压VSS，能够将图5A中的PMOS开关71可靠地切换到打开状态。因此，为了确保PMOS开关71的能力，输出信号outp和outn的信号电平根据是否存在超过击穿电压防止控制来切换。

接下来，将给出在存在超过击穿电压防止控制时以及在不存在超过击穿电压防止控制时如何设定控制信号ctrl1至ctrl4的描述。例如，控制信号ctrl1至ctrl4从诸如图1中的闪存定序器37的控制电路被输出。

(具有超过击穿电压防止控制的电平移位器的操作)

在存在超过击穿电压防止控制时，控制电路将控制信号ctrl4设定为VPPR(例如，5.5V)并将控制信号ctrl2设定为VPPC(例如，3.0V)。因此，到钳位NMOS晶体管MNF1P和MNF1N的栅极中的每个的输入电压(VPPR)和到超过击穿电压防止PMOS晶体管MPE1P和MPE1N的栅极中的每个的输入电压(中间电压VPPC)与第一实施例中的图6的情况相同。

在存在超过击穿电压防止控制时，控制电路还将控制信号ctrl1设定为接地电压VSS。结果，NMOS晶体管MNC2P和MNC2N被带入截止状态以切断经由旁路路径105和106的电流路径。因此，如在第一实施例中获得的相同的超过击穿电压防止效果可以被获得。

在存在超过击穿电压防止控制时，旁路路径105和106的中间节点nmp和nmn均通过相应的钳位NMOS晶体管MNF4P和MNF4N被充电到VPPR电平。当在中间节点nmp和nmn处的电压均被增大到不少于VPPR的电平时，通过钳位NMOS晶体管MNF2P和MNF2N来提取电荷直到达到VPPR电平。因此，钳位NMOS晶体管MNF4P和MNF4N被固定到VPPR电平。此外，在存在超过击穿电压防止控制时，控制电路还将控制信号ctrl3设定为VPPC(例如，3.0V)。因此，各个电压被设定以便防止在NMOS晶体管MNC1P、MNC1N、MNC2P和MNC2N中的每个中击穿电压被超过。

在中间节点hxp和hxn处的最低电压值在存在超过击穿电压防止控制时是VPPC作为给予超过击穿电压防止PMOS晶体管MPE1P和MPE1N的栅极中的每个的控制信号ctrl2的电压值。由于驱动器级102A已经将在中间节点hxp和hxn处的电压取回为负侧电源电压，所以输出信号outp和outn的下限值也是VPPC。

(没有超过击穿电压防止控制的电平移位器的操作)

另一方面，在不存在超过击穿电压防止控制时，控制电路将控制信号ctrl2设定为接地电压VSS以禁用超过击穿电压防止PMOS晶体管MPE1P和MPE1N的功能。

控制电路还将控制信号ctrl1设定为中间电压VPPR以将NMOS晶体管MNC2P和MNC2N可靠地带入导通状态。控制电路还将控制信号ctrl3设定为中间电压VPPR以将NMOS晶体管MNC1P和MNC1N可靠地带入导通状态。通过由此设定控制信号ctrl1和ctrl3，旁路路径105和106被激活。超过击穿电压防止电路112介入的电流路径不被正向地切断，但是在高电源电压VPPA下降时不会实质上起作用。

在以上描述的状态中，电平移位器级101A使用交叉耦合的PMOS晶体管MPCCP、旁路路径105以及输入NMOS晶体管MNINP介入的电流路径并且使用交叉耦合的PMOS晶体管MPCCN、旁路路径106以及输入NMOS晶体管MNINN介入的电流路径来操作。NMOS晶体管MNC1P、MNC1N、MNC2P和MNC2N中的每个用作仅有开关。因此，电平移位器级101A等效于不具有超过击穿电压防止功能的简单交叉耦合的电平移位器。

在未在本文中使用的超过击穿电压防止电路112中的中间节点处的电压不受钳位MOS晶体管限制。这是因为，当被带入浮动状态时，在中间节点处的电压可以存在对电平移位器级101A的操作的障碍。

具体地，在中间节点11p和11n处的电压分别由钳位NMOS晶体管MNF3P和MNF3N限制于不超过偏置电压bias1的电平(即，VPPR)。中间节点mmp和mmn经由超过击穿电压防止NMOS晶体管MNE1P和MNE1N被直接耦合到中间节点11p和11n。

中间节点hxp和hxn分别经由钳位NMOS晶体管MNF4P和MNF4N被耦合到中间节点nmp和nmn。结果，在中间节点hxp和hxn处的电压的下限是接地电压VSS。由于中间节点hxp和hxn给出驱动器级102A中的负侧电源电压，所以输出信号outp和outn的下限电压也是接地电压VSS。

当不存在超过击穿电压防止控制时，钳位NMOS晶体管MNF1P和MNF1N被带入实质上截止状态。这是因为被提供给钳位NMOS晶体管MNF1P和MNF1N的栅极中的每个的控制信号ctrl4被设定为接地电压VSS，并且接地电压VSS是在中间节点hhp和hhn处的最低电压。结果，当存在超过击穿电压防止控制时被提供给PMOS晶体管MPE3P和MPE3N的电流当不存在超过击穿电压防止控制时不再需要并且可以因此被切断。

[第二实施例的效果]

根据第二实施例，使超过击穿电压防止电路112旁路的旁路路径105和106被提供在锁存电路110与输入电路111之间。旁路路径105和106可以由切换NMOS晶体管MNC1P、MNC1N、MNC2P和MNC2N在导通状态与非导通状态之间切换。

结果，在写脉冲被应用到选定存储器单元的阶段中，高电源电压VPPA被设定为高值并且旁路路径105和106被切断以允许电平移位器100A操作于存在超过击穿电压防止控制的状态。另一方面，在写地址被选择的阶段中，高电源电压VPPA被设定为低值并且旁路路径105和106被带入导通状态以允许电平移位器100A操作于不存在超过击穿电压防止控制的状态。

旁路路径105和106在导通状态与截止状态之间的前述切换可以使用控制信号ctrl1至ctrl4的设定电压来执行，如使用表2所描述的。具体地，在以上描述的图7中，在地址切换阶段(在时间t1之前以及在时间t1之后)，电平移位器100A操作于不存在超过击穿电压防止控制的状态。之后，控制电路利用在电源打开时段期间的合适时机(例如，在电源打开时段期间的第一时间t1处)将控制信号ctrl1至ctrl4的设置从不存在超过击穿电压防止控制的状态切换到存在超过击穿电压防止控制的状态。因此，控制电路利用在电源关闭时段期间的合适时机(例如，在电源关闭时段期间的最后时间t4处)将控制信号ctrl1至ctrl4的设置从存在超过击穿电压防止控制的状态切换到不存在超过击穿电压防止控制的状态。因此，在写脉冲被应用到选定存储器单元的阶段(时间t2至时间t4)的阶段中，电平移位器100A可以在存在超过击穿电压防止控制的状态下操作。

包括于驱动器级102A中的驱动器NMOS晶体管MNDRP和MNDRN的相应源极被耦合到超过击穿电压防止PMOS晶体管MPE1P和MPE1N的相应源极(即，中间节点hxp和hxn)。因此，即使当在中间节点hhp和hhn处的电位被增大以防止交叉耦合的PMOS晶体管MPCCP和MPCCN以及驱动器PMOS晶体管MPDRP和MPDRN的相应击穿电压被超过，输出信号outp和outn的低电平电压保持不变。结果，接收从电平移位器100A输入到其的输出信号outp和outn的电路的操作裕量不被减小。

对比之下，在超过击穿电压防止PMOS晶体管MPE3P和MPE3N未被提供的相关技术电平移位器的情况下，当超过击穿电压防止PMOS晶体管MPE1P和MPE1N的栅极电位被增大用于超过击穿电压防止时，在中间节点hxp和hxn处的电位被增大以增大输出信号outp和outn的低电平电压。结果，接收从电平移位器100A输入到其的输出信号outp和outn的电路的操作裕量不期望地减小。

因此，在第二实施例的情况下，通过提供超过击穿电压防止PMOS晶体管MPE3P和MPE3N，能够抑制整个半导体电路的操作裕量的减小。

<第三实施例>

在第一和第二实施例中的每个中，二极管耦合的PMOS晶体管被用作额外的超过击穿电压防止PMOS晶体管MPE3P和MPE3N。在本文中要指出，超过击穿电压防止电路(也被称为钳位电压)取决于超过击穿电压防止PMOS晶体管中的每个的栅极电位。在第一和第二实施例的情况下，超过击穿电压防止PMOS晶体管MPE3P和MPE3N中的每个是二极管耦合的，使得栅极电位等于漏极电位。因此，为了改变栅极电位，漏极电位需要被改变，并且为了改变漏极电位，需要改变引起在超过击穿电压防止PMOS晶体管MPE3P和MPE3N中的每个中流动的电流。出于以上描述的原因，在第一和第二实施例的情况下，需要使电流持续地在超过击穿电压防止PMOS晶体管MPE3P和MPE3N中流动，导致高DC电流消耗的问题。

此外，在第一和第二实施例中的每个中，为了增强在交叉耦合的PMOS晶体管MPCCP和MPCCN上的超过击穿电压防止效果，需要增大超过击穿电压防止PMOS晶体管MPE3P和MPE3N的漏极电位。为了满足要求，合适的是减小引起在超过击穿电压防止PMOS晶体管MPE3P和MPE3N中流动的电流。然而，当高电源电压VPPA被减小时，电平移位器的稳定性恶化。因此，可以存在有必要相反地减小超过击穿电压防止PMOS晶体管MPE3P和MPE3N的漏极电位的情况。在这种情况下，较大量的DC电流被消耗使得超过击穿电压防止电压的调节的范围受限制。

在第三实施例中，为了解决以上描述的实施例，超过击穿电压防止PMOS晶体管MPE3P和MPE3N的栅极的耦合被改变。参考附图，下面将给出详细描述。

[电平移位器的配置]

图9是示出第三实施例中的半导体器件中的电平移位器的配置的电路图。

图9中的电平移位器100B与图8中的电平移位器100A的不同在于在对超过击穿电压防止PMOS晶体管MPE3P和MPE3N的栅极的耦合中。具体地，在图8中的电平移位器100A中，超过击穿电压防止PMOS晶体管MPE3P和MPE3N中的每个是二极管耦合的，而在图9中的电平移位器100B中，控制信号ctrl6从外部控制电路(例如，图1中的闪存定序器37)被输入到超过击穿电压防止PMOS晶体管MPE3P和MPE3N的栅极中的每个。

在以上描述的电平移位器100B的配置中，在交叉耦合处的PMOS晶体管MPCCP和MPCCN上的超过击穿电压防止效果可以使用控制信号ctrl6的电压电平来调节。由于控制信号ctrl6从外部控制电路给出，所以没有必要使电流稳定地在超过击穿电压防止PMOS晶体管MPE3P和MPE3N中流动。因此，相较于第二实施例，第三实施例可以减少DC电流消耗。

出于以上描述的原因，被提供以使电流在超过击穿电压防止PMOS晶体管MPE3P和MPE3N中流动的钳位NMOS晶体管MNF1P和MNF1N基本上不需要。然而，当在超过击穿电压防止PMOS晶体管MPE3P和MPE3N中存在泄漏电流时，中间节点hhp和hhn与中间节点hxp和hxn之间的电位差被减小以减小超过击穿电压防止效果。因此，图9中的钳位NMOS晶体管MNF1P和MNF1N被提供以补偿由于以上提到的泄漏电流在中间节点hhp和hhn处的电压减小。结果，足以使经由钳位NMOS晶体管MNF1P和MNF1N注入超过击穿电压防止PMOS晶体管MPE3P和MPE3N中的电流显著小于第一和第二实施例的情况中的那些。

由于图9另外与图8相同，所以类似的或等同的部分由类似的附图标记来给出，并且其描述不进行重复。注意，以上描述的超过击穿电压防止PMOS晶体管MPE3P和MPE3N的相应栅极的耦合的改变也适用于第一实施例中的图6中的情况。

[控制信号ctrl6的特定电压值和生成电路]

将给出控制信号ctrl6的特定电压值的描述。

在超过击穿电压防止控制期间，在中间节点hxp和hxn处的电压的下限值是控制信号ctrl2的电压值(VPPC，例如，3.0V)，并且在中间节点hhp和hhn处的电压的下限值是控制信号ctrl6的电压值。因此，为了增大在交叉耦合的PMOS晶体管MPCCP和MPCCN上的超过击穿电压防止效果，有必要满足ctrl6>VPPC。

另一方面，在钳位NMOS晶体管MNF1P和MNF1N的钳位效果下，在中间节点hhp和hhn处的电压不可以被设定得高于控制信号ctrl4的电压值(VPPR，例如，5.5V)。因此，有必要满足ctrl6<VPPR。

因此，在超过击穿电压防止控制期间控制信号ctrl6的电压值在中间电压VPPR的值与中间电压VPPC的值之间。下面示出生成控制信号ctrl6以便满足该关系的电路的示例。

图10是示出生成图9中的控制信号ctrl6的电路的示例的视图。参考图10，控制信号生成电路120接收被输入到其的偏置电压bias1(中间电压VPPR)和偏置电压bias2(中间电压VPPC)并基于这些信号来生成并输出控制信号ctrl6。具体地，控制信号生成电路120包括PMOS晶体管MPSW和MPEMI以及NMOS晶体管MNEMI、MNCL和MNFX。下文将描述以上提到的晶体管之间的耦合。

PMOS晶体管MPSW、NMOS晶体管MNEMI、PMOS晶体管MPEMI和NMOS晶体管MNCL以这种顺序被布置并且被串联耦合在偏置电压bias1被输入到的电源节点121与接地节点104之间。控制信号ctrl1被输入到PMOS晶体管MPSW的栅极。控制信号ctrl2被输入到PMOS晶体管MPEMI的栅极。偏置电压bias1被应用到NMOS晶体管MNEMI和MNCL的栅极中的每个。PMOS晶体管MPSW和MPEMI的背栅中的每个被耦合到电源节点121。NMOS晶体管MNEMI和MNCL的相应背栅被耦合到其相应源极。NMOS晶体管MNFX被耦合在NMOS晶体管MNEMI与PMOS晶体管MPEMI之间的耦合节点123与接地节点104之间。控制信号ctrl6被输入到NMOS晶体管MNFX的栅极。NMOS晶体管MNFX的背栅被耦合到其源极。从以上提到的耦合节点123，控制信号ctrl6被输出。

在具有前述配置的控制信号生成电路120中，NMOS晶体管MNCL被用作防止PMOS晶体管MPEMI被直接耦合到接地电压VSS的钳位MOS晶体管。

PMOS晶体管MPSW被用作将控制信号ctrl6在有效状态与无效状态之间切换的开关。当存在超过击穿电压防止控制时，控制信号ctrl1被设定为接地电压VSS以将PMOS晶体管MPSW带入导通状态。当不存在超过击穿电压防止控制时，控制信号ctrl1被设定为偏置电压bias1以将PMOS晶体管MPSW带入截止状态。

NMOS晶体管MNFX被用作用于当控制信号ctrl6未被使用时(即，当存在超过击穿电压防止控制并且超过击穿电压防止PMOS晶体管MPE3P和MPE3N被激活时)将耦合节点123固定到接地电压VSS的下拉NMOS晶体管。因此，当超过击穿电压防止PMOS晶体管MPE3P和MPE3N被激活时，控制电路将控制信号ctrl5设定为接地电压VSS以使NMOS晶体管MNFX截止。

当控制信号ctrl6被使用时，即，当NMOS晶体管MNFX截止时，控制信号ctrl6的电压实质上由NMOS晶体管MNEMI与PMOS晶体管MPEMI之间的大小比率来确定。

具体地，通过NMOS晶体管MNEMI，控制信号ctrl6被限制到不超过bias1的电压值(VPPR)-Vthn，其中Vthn是NMOS晶体管MNEMI的阈值电压。控制信号ctrl6进一步通过PMOS晶体管MPEMI限制于不少于ctrl2的电压值(VPPC)。因此，控制信号ctrl6的电压值处于由VPPC<ctrl6<VPPR-Vthn给出的范围内。当电流通过调节NMOS晶体管MNEMI和PMOS晶体管MPEMI的大小来增大时，控制信号ctrl6的电压值接近以上示出的范围的下限(即，VPPC)。相反，当电流被减小时，控制信号ctrl6的电压值接近上限(即，VPPR-Vthn)。因此，能够改变控制信号ctrl6的电压值并调节超过击穿电压防止效果.

注意，当不存在超过击穿电压防止控制时，控制电路将控制信号ctrl1设定为VPPR以使PMOS晶体管MPSW截止并且将控制信号ctrl5设定为VPPC以将控制信号ctrl6固定为接地电压VSS。

[控制信号ctrl1至ctrl6的设定值和效果的汇总]

表3示出了各个操作模式中的控制信号ctrl1至ctrl6的设定值的汇总

表3控制信号的值

bias1＝VPPR(5.5V)bias2＝VPPC(3.0V)bias2<bias3<bias1

操作模式包括没有超过击穿电压防止控制的模式、具有松散超过击穿电压防止控制的模式以及具有严格超过击穿电压防止控制的模式。具有严格超过击穿电压防止控制的模式和具有松散超过击穿电压防止控制的模式中的每个对应于超过击穿电压防止控制有效的状态。具体地，具有严格超过击穿电压防止控制的模式对应于控制信号ctrl6有效的情况(即，在控制信号ctrl6处在由VPPC<ctrl6<VPPR-Vthn给出的范围内的情况下)，导致图9中的超过击穿电压防止PMOS晶体管MPE3P和MPE3N中的每个具有超过击穿电压防止效果的状态。具有松散超过击穿电压防止控制的模式对应于控制信号ctrl6无效的情况(即，等于接地电压VSS)，导致图9中的超过击穿电压防止PMOS晶体管MPE3P和MPE3N不存在的状态。

控制信号ctrl6在有效状态与无效状态之间的切换可以使用控制信号ctrl5来执行。其他控制信号ctrl1和ctrl1未示出在具有松散超过击穿电压防止控制的模式与具有严格超过击穿电压防止控制的模式的差异。因此，控制信号ctrl1至ctrl4的设定值与表2的情况相同。

如以上所描述的，当高电源电压VPPA相对高时，控制电路将控制信号ctrl5设定为接地电压VSS以激活超过击穿电压防止PMOS晶体管MPE3P和MPE3N。这允许获得更高的超过击穿电压防止效果。另一方面，当高电源电压VPPA相对低时，控制电路将控制信号ctrl5设定为偏置电压bias2(VPPC)以使超过击穿电压防止PMOS晶体管MPE3P和MPE3N不活动。这可以增强电平移位器100B的操作稳定性。

<第四实施例>

在第三实施例的情况下，在包括于电平移位器100B中的PMOS晶体管之中，六个元件，即交叉耦合的PMOS晶体管MPCCP和MPCCN、超过击穿电压防止PMOS晶体管MPE3P和MPE3N以及驱动器PMOS晶体管MPDRP和MPDRN可以相较于由相关技术电路提供的效果相比提供足够的超过击穿电压防止效果。另一方面，仅仅两个元件，即，超过击穿电压防止PMOS晶体管MPE1P和MPE1N可以仅仅提供等效于由相关技术电路提供的效果的超过击穿电压防止效果。

更具体地，在前六个PMOS晶体管中，最大栅极-源极应用的电压是VPPA-bias3(bias3是控制信号ctrl6的电压值)。另一方面，在后面的超过击穿电压防止PMOS晶体管MPE1P和MPE1N中，最大栅极-源极应用的电压是VPPA-bias2(bias2＝VPPC)。由于由bias2<bias3给出的关系被建立，所以在后面的超过击穿电压防止PMOS晶体管MPE1P和MPE1N中，在栅极与源极之间应用较高电压。

结果，出现的问题在于为了获得较高的超过击穿电压防止属性，在超过击穿电压防止PMOS晶体管MPE1P和MPE1N上的超过击穿电压防止效果不足。在第四实施例中，将给出解决以上描述的问题的电平移位器100C的描述。

[电平移位器的配置]

图11是示出第四实施例中的半导体器件中的电平移位器的配置的电路图。图11中的电平移位器100C包括电平移位器级101C和驱动器级102A。驱动器级102A的配置与图8和9的情况相同，并且因此其描述不进行重复。电平移位器级101C的配置通过部分地修改图9中的电平移位器级101B来获得。

电平移位器级101C中的超过击穿电压防止电路112与第三实施例的情况(即，图9中的超过击穿电压防止电路112)在超过击穿电压防止NMOS晶体管MNE1P和MNE1N的布局方面不同。具体地，在图11的情况下，超过击穿电压防止NMOS晶体管MNE1P被设置在超过击穿电压防止PMOS晶体管MPE3P与超过击穿电压防止PMOS晶体管MPE1P之间并且被串联耦合到超过击穿电压防止PMOS晶体管MPE3P和MPE1P。类似地，超过击穿电压防止NMOS晶体管MNE1N被设置在超过击穿电压防止PMOS晶体管MPE3N与超过击穿电压防止PMOS晶体管之间并且被串联耦合到超过击穿电压防止PMOS晶体管MPE3N和MPE1N。

偏置电压bias1(VPPR)被给予超过击穿电压防止NMOS晶体管MNE1P和MNE1N的栅极中的每个。超过击穿电压防止NMOS晶体管MNE1P和MNE1N的相应背栅被耦合到其相应源极。在这些超过击穿电压防止NMOS晶体管之间的耦合与图9的情况相同。

注意，在与图11相关的描述中，在超过击穿电压防止PMOS晶体管MPE3P和MPE3N与超过击穿电压防止NMOS晶体管MNE1P和MNE1N之间的相应耦合节点被称为中间节点hxp和hxn。在超过击穿电压防止NMOS晶体管MNE1P和MNE1N与超过击穿电压防止PMOS晶体管MPE1P和MPE1N之间的相应耦合节点被称为中间节点hyp和hyn。在超过击穿电压防止PMOS晶体管MPE1P和MPE1N与输入NMOS晶体管MNINP和MNINN之间的相应耦合节点被称为中间节点11p和11n。

在图11中，钳位NMOS晶体管MNF4P的漏极被耦合到中间节点hyp，而不是中间hxp。钳位NMOS晶体管MNF4N的漏极被耦合到中间节点hyn，而不是中间节点hxn。

图11中的配置另外与图9的情况相同，并且因此其描述不进行重复。

[电平移位器的操作]

图11中的电平移位器100C11具有通过将超过击穿电压防止NMOS晶体管MNE1P和MNE1N设置在超过击穿电压防止PMOS晶体管MPE1P和MPE1N的较高电位侧上获得的配置，其呈现在图9中的电平移位器100B中的超过击穿电压防止方面的问题。偏置电压bias1(VPPR)被应用到超过击穿电压防止NMOS晶体管MNE1P和MNE1N的栅极中的每个。

在以上描述的图9的情况下，在超过击穿电压防止PMOS晶体管MPE1P和MPE1N的源极(即，中间节点hxp和hxn)处的最大电压是高电源电压VPPA。例如，当PMOS晶体管MPCCP处于导通状态时，在中间节点hhp和中间节点hxp处的相应电位等于在高压节点103处的电位(VPPA)。对比之下，在图11的情况下，在超过击穿电压防止PMOS晶体管MPE1P和MPE1N的源极(即，中间节点hyp和hyn)处的最大电压是偏置电压bias1(VPPR)，其显著低于高电源电压VPPA。因此，应用到超过击穿电压防止PMOS晶体管MPE1P和MPE1N的最大电压从VPPA减小到VPPR.

当超过击穿电压防止电路112活动(即，当存在超过击穿电压防止控制时))在中间节点hyp和hyn处的最小电压是bias2(VPPC)作为控制信号ctrl2的电压值。当假定VPPR＝5.5V和VPPC＝3.0V通过示例的方式来满足，则超过击穿电压防止NMOS晶体管MNE1P和MNE1N中的每个中的栅极-源极电压Vgs是VPPR-VPPC(＝大约2.5V)。结果，超过击穿电压防止NMOS晶体管MNE1P和MNE1N可以被可靠地控制成导通状态，其防止当使要求的电流在超过击穿电压防止电路112中流动时不存在障碍。

[第四实施例的效果]

通过采用图11中示出的电平移位器100C中的超过击穿电压防止电路112的配置，在电平移位器100C中的电流路径中的所有PMOS晶体管上施加超过击穿电压防止效果。结果，能够在PMOS晶体管接收FN应力时抑制PMOS晶体管中的每个的阈值电压的退化并提供具有针对FN退化的较高电阻的电平移位器。

<第四实施例>

在第一实施例至第四实施例中，假定在使用图5描述的高压开关电路中使用的电平移位器。因此，在存在超过击穿电压防止控制的状态中(即，当高电源电压VPPA被设定在高电压处时)，电平移位器不需要被反相。

然而，在生成高电源电压VPPA的电源电路中提供的控制电路中，在高电源电压VPPA相对高并且超过击穿电压防止控制有效的状态中使电平移位器反相的需要出现。第五实施例将描述可以在超过击穿电压防止控制有效的状态中被反相的电平移位器的配置的示例。

[电平移位器的配置]

图12是示出第五实施例中的半导体器件中的电平移位器的配置的电路图。图12中的电平移位器100D通过修改图9中的电平移位器100B来获得。

具体地，图12中的电平移位器100D与图9中的电平移位器100B的不同在于到超过击穿电压防止PMOS晶体管MPE3P和MPE3N的栅极中的每个的输入信号从控制信号ctrl6改变为控制信号ctrl7。与当超过击穿电压防止控制有效时被固定的控制信号ctrl6的电压值相反，控制信号ctrl7的电压值通过根据高电源电压VPPA改变来表征(即，当高电源电压VPPA增大时，控制信号ctrl7增大)。

另外，图12中的电平移位器100D中的超过击穿电压防止电路112与图9中的电平移位器100B的不同在于被并联耦合到超过击穿电压防止PMOS晶体管MPE1P和MPE1N的超过击穿电压防止PMOS晶体管MPE4P和MPE4N还被包括于其中。控制信号ctrl8被输入到以上提到的超过击穿电压防止PMOS晶体管MPE4P和MPE4N的栅极中的每个。超过击穿电压防止PMOS晶体管MPE4P和MPE4N的相应背栅被耦合到其相应源极。

当超过击穿电压防止控制有效时输入到超过击穿电压防止PMOS晶体管MPE1P和MPE1N的栅极中的每个的控制信号ctrl2的电压值被固定到偏置电压bias2的值(VPPC)。对比回信，输入到新添加的超过击穿电压防止PMOS晶体管MPE4P和MPE4N的栅极中的每个的控制信号ctrl8的电压值通过根据高电源电压VPPA的改变来表征(即，当高电源电压VPPA增大时，控制信号ctrl8增大)。这允许当高电源电压VPPA下降时超过击穿电压防止PMOS晶体管MPE1P和MPE1N的超过击穿电压防止效果被减小。

在稍后描述的图13中示出的示例中，以上描述的控制信号ctrl7和ctrl8中的每个与高电源电压VPPA成比例地变化。例如，控制信号ctrl7和ctrl8中的每个通过将高电源电压VPPA分压来生成。在该示例中，控制信号ctrl8的电压值在控制信号ctrl7的电压值7与接地电压VSS的值之间。

图12中的电平移位器100D与图9中的电平移位器100B的不同在于NMOS晶体管MNP1P和MNP1N被进一步包括于其中。具体地，NMOS晶体管MNP1P具有耦合到中间节点hxp的漏极、耦合到中间节点hxn的栅极、以及控制信号ctrl2被输入到源极和背栅。NMOS晶体管MNP1N具有耦合到中间节点hxn的漏极、耦合到中间节点hxp的栅极、以及控制信号ctrl2被输入到源极和背栅。

具有前述配置的NMOS晶体管MNP1P和MNP1N可以将在中间节点hxp和hxn处的下限电压下拉到中间电压VPPC。这允许输出信号outp和outn的下限电压被保持在中间电压VPPC处，而不管高电源电压VPPA的设定值如何。

注意，在没有NMOS晶体管MNP1P和MNP1N的情况下，输出信号outp和outn的下限电压至多比VPPC高大约1V。NMOS晶体管MNP1P和MNP1N可以在其实际使用不存在问题时被省略。

由于图12中的配置另外与图9的情况相同，所以类似的或等同的部分由类似的附图标记来给出，并且其描述不进行重复。

[控制信号生成电路]

图13是示出生成图12中的控制信号ctrl7和ctrl8的电路的示例的视图。

参考图13，控制信号生成电路130被配置为分压电路，其将高电源电压VPPA分压。高电源电压VPPA被给予分压电路的较高电位电源节点131，而接地电压VSS被给予其较低电位电源节点132。控制信号ctrl6从较高电位电源节点131与较低电位电源节点132之间的分压节点133被输出，而控制信号ctrl8从分压节点133与较低电位电源节点132之间的分压节点134被输出。

具体地，在图13中示出的示例中，控制信号生成电路130包括均是二极管耦合的并且串联耦合到彼此的八个PMOS晶体管MPR1至MPR8以及耦合在PMOS晶体管MPR1的漏极与较低电位电源节点132之间的NMOS晶体管MNR。NMOS晶体管MNR被用作开关。PMOS晶体管MPR8的源极被耦合到较高电位电源节点131。控制信号ctrl2被输入到NMOS晶体管MNR的栅极。在MOS晶体管中的每个中，背栅和源极被耦合在一起。

PMOS晶体管MPR4与PMOS晶体管MPR5之间的耦合节点用作分压节点133并且输出控制信号ctrl7。PMOS晶体管MPR3与PMOS晶体管MPR4之间的耦合节点用作分压节点134并且输出控制信号ctrl8。

接下来，将给出具有前述配置的控制信号生成电路130的操作的描述。当超过击穿电压防止控制有效时，控制信号ctrl2的电压值被设定为偏置电压bias2(VPPC)以将NMOS晶体管MNR带入导通状态。在此时，控制信号ctrl7的电压值是(1/2)×VPPA，而控制信号ctrl8的电压值是(3/8)×VPPA。

另一方面，当超过击穿电压防止控制无效时，控制信号ctrl2的电压值被设定为接地电压VSS以将NMOS晶体管MNR带入截止状态。在这种情况下，控制信号ctrl7和ctrl8中的每个被固定到高电源电压VPPA。

[抑制电平移位器的反相的因素]

在描述图12的电平移位器100D的操作之前，首先，将给出为什么在超过击穿电压防止控制有效的状态中难以使对应于图12的图9中的电平移位器100B反相的原因的描述。

参考图9，当输入信号inp和inn的逻辑电平被反相时，包括于输入电路111中的输入NMOS晶体管MNINP和MNINN的导通/截止状态被改变。在此时，在输入NMOS晶体管MNINP和MNINN中流动的电流从中间节点hhp和hhn提取电荷。结果，包括于锁存电路110中的交叉耦合的PMOS晶体管MPCCP和MPCCN的导通/截止状态被改变。换言之，电平移位器100B被反相。

因此，为了改进反相属性，重要的是增大将锁存电路110和输入电路111耦合在一起的电流路径中的电流。然而，在如图9所示的超过击穿电压防止类型的电平移位器中，超过击穿电压防止电路112(特别是超过击穿电压防止PMOS晶体管MPE1P、MPE1N、MPE3P和MPE3N)配置抑制以上提到的电流路径中的电流的增大的因素。

具体地，问题在于，当锁存电路110被反相时，高电源电压VPPA应当被减小到防止交叉耦合的PMOS晶体管MPCCP和MPCCN超过导通击穿电压的程度。另一方面，超过击穿电压防止PMOS晶体管MPE1P、MPE1N、MPE3P和MPE3N的栅极电压(ctrl2或控制信号ctrl6)中的每个被设定在相对高值处以允许当高电源电压VPPA具有上限值时获得足够的超过击穿电压防止效果。因此，当高电源电压VPPA被减小而不改变超过击穿电压防止PMOS晶体管MPE1P、MPE1N、MPE3P和MPE3N的栅极电压的设定值时，交叉耦合的PMOS晶体管MPCCP和MPCCN中的每个不可以具有足够的栅极-源极电压。结果，锁存电路110不可以被反相。

为了避免以上描述的问题，在图12中示出的电平移位器100D中，超过击穿电压防止PMOS晶体管MPE3P和MPE3N中的每个的栅极电压(ctrl7)和超过击穿电压防止PMOS晶体管MPE4P和MPE4N中的每个的栅极电压(ctrl8)与高电源电压VPPA成比例地改变。具体，当高电源电压VPPA减小时，控制信号ctrl7和ctrl8的电压值也减小。

[电平移位器的操作]

表4示出具有/没有超过击穿电压防止控制的控制信号ctrl1至ctrl4、ctrl7和ctrl8的设定值的汇总。

表4控制信号的值

bias1＝VPPR(5.5V)bias2＝VPPC(3.0V)

下文将基于表4描述图12中的电平移位器100D的操作。注意，表4和以下描述中的数值是示例性的而非限制性的。

此外，如表4所示，下文将单独地描述其中存在超过击穿电压防止控制的情况(1)和其中不存在超过击穿电压防止控制的情况(2)。在其中存在超过击穿电压防止控制的情况(1)总，控制信号ctrl7和ctrl8与高电源电压VPPA成比例地改变，使得将根据高电源电压VPPA的值而单独地给出三种情况的描述。具体地，存在三种情况，即，其中高电源电压VPPA是大约11V的情况(1.1)、其中高电源电压VPPA被减小到大约8V的情况(1.2)、以及其中高电源电压VPPA不超过6V的情况(1.3)。

如将在下面详细描述的，在情况(1.1)中，被应用到MOS晶体管的电压超过导通击穿电压，并且因此电平移位器不可以被反相。另一方面，在情况(1.2)和情况(1.3)中的每个中，电平移位器可以被反相。然而，在情况(1.2)中，超过击穿电压防止PMOS晶体管MPE1P和MPE1N形成主电流路径，而在情况(1.3)中，超过击穿电压防止PMOS晶体管MPE4P和MPE4N形成主电流路径。

将描述情况(1.1)，其中存在超过击穿电压防止控制并且高电源电压VPPA是大约11V。

在这种情况下，控制信号ctrl7的电压值是大约5.5V(11V×1/2)。因此，高于图9中的电平移位器100B的控制信号ctrl6的电压值的电压被提供给超过击穿电压防止PMOS晶体管MPE3P和MPE3N的栅极中的每个。结果，在交叉耦合的PMOS晶体管MPCCP和MPCCN上的超过击穿电压防止效果高于图9中的情况，而电平移位器100D的反相裕量更窄。

另一方面，被应用到包括于电平移位器100D中的各个MOS晶体管的电压的最大值是大约VPPA(11V)-VPPC(3V)＝8V。电压值超过MOS晶体管的导通击穿电压(大约7V)。因此，不管电平移位器100D的反相裕量的大小如何，电平移位器100D不可以在导通击穿电压方面被反相。

将描述情况(1.2)，其中存在超过击穿电压防止控制并且高电源电压VPPA被减小到大约8V。

在这种情况下，被提供给包括于电平移位器100D中的各个MOS晶体管的电压的最大值是大约VPPA(8V)-VPPC(3V)＝5V。由于该电压值低于MOS晶体管的导通击穿电压(大约7V)，所以电平移位器100D可以在导通击穿电压方面被反相。

另一方面，被提供给超过击穿电压防止PMOS晶体管MPE3P和MPE3N的栅极中的每个的控制信号ctrl7的电压值是大约4V(8V×1/2)。因此，在交叉耦合的PMOS晶体管MPCCP和MPCCN上的超过击穿电压防止效果相较于图9中的电平移位器100B的情况的效果被减小。然而，由于在超过击穿电压防止电路112中流动的电流可以被增大，所以能够使电平移位器100B反相。

将描述情况(1.3)，其中存在超过击穿电压防止控制并且高电源电压VPPA不超过6V。

在这种情况下，控制信号ctrl7的电压值不超过3V(6V×1/2)。结果，均具有固定值(ctrl2)的栅极电压的超过击穿电压防止PMOS晶体管MPE1P和MPE1N呈现允许电流在超过击穿电压防止电路112中流动的障碍。为了避免该问题，超过击穿电压防止PMOS晶体管MPE4P和MPE4N与相应的超过击穿电压防止PMOS晶体管MPE1P和MPE1N并联提供。由于被提供给超过击穿电压防止PMOS晶体管MPE4P和MPE4N的栅极中的每个的控制信号ctrl8的电压不超过2.25V(6V×3/8)，所以允许电流在超过击穿电压防止PMOS晶体管MPE4P和MPE4N中流动。因此，能够使电平移位器100B反相。

将描述情况(2)，其中不存在超过击穿电压防止控制。在这种情况下，控制电路将控制信号ctrl7的电压值设定为VPPA以将超过击穿电压防止PMOS晶体管MPE3P和MPE3N带入截止状态。控制电路还将控制信号ctrl8设定为VPPA以将超过击穿电压防止PMOS晶体管MPE4P和MPE4N带入导通状态。控制信号ctrl1至ctrl4的设定值与使用表2描述的第二实施例和使用表3描述的第三实施例的情况相同。因此，当不存在超过击穿电压防止控制时电平移位器100D的操作与第二和第三实施例的情况相同。

[关于NMOS晶体管MNP1P和MNP1N的效果]

下文将补充地描述NMOS晶体管MNP1P和MNP1N的效果。

如果NMOS晶体管MNP1P和MNP1N不存在，则从中间节点hxp和hxn提取的电荷进入的路径是超过击穿电压防止PMOS晶体管MPE1P和MPE1N介入其中的第一路径或超过击穿电压防止PMOS晶体管MPE4P和MPE4N介入其中的第二路径。在第一路径的情况下，在中间节点hxp和hxn处的下限电压是ctrl2+Vthp(Vthp是PMOS晶体管的阈值电压)。在第二路径的情况下，在中间节点hxp和hxn处的下限电压是ctrl8+Vthp。因此，在中间节点hxp和hxn处的最终下限电压具有通过将值Vthp添加到控制信号ctrl2和ctrl8的电压值中的较小一个而获得的值。当高电源电压VPPA被设定在不少于8V的值时，在中间节点hxp和hxn处的下限电压大约是ctrl2+Vthp＝VPPC+Vthp＝VPPC+1V。

另一方面，通过提供NMOS晶体管MNP1P和MNP1N，电荷经由NMOS晶体管MNP1P和MNP1N从中间节点hxp和hxn被提取。结果，在中间节点hxp和hxn处的下限电压可以被保持在VPPC处。由于输出信号outp和outn的下限电压由在中间节点hxp和hxn处的电压确定，所以输出信号outp和outn的下限电压可以因此被保持在VPPC处。

[第五实施例的效果]

根据第五实施例，通过使用与高电源电压VPPA成比例的控制信号ctrl7和ctrl8，能够允许在高电源电压VPPA的相对宽设置范围内执行使电平移位器反相的操作，同时保持足够的超过击穿电压防止效果。

<第六实施例>

以与第三实施例的情况、以及还有第五实施例的情况相同的方式，六个元件，即包括于电平移位器100D中的PMOS晶体管之中的交叉耦合的PMOS晶体管MPCCP和MPCCN、超过击穿电压防止PMOS晶体管MPE3P和MPE3N以及驱动器PMOS晶体管MPDRP和MPDRN可以相较于由相关技术电路提供的效果相比提供足够的超过击穿电压防止效果。另一方面，仅仅两个元件，即，超过击穿电压防止PMOS晶体管MPE1P和MPE1N可以仅仅提供等效于由相关技术电路提供的效果的超过击穿电压防止效果。

第五实施例中新添加的超过击穿电压防止PMOS晶体管MPE4P和MPE4N具有由VPPA-ctrl8＝VPPA-(3/8)×VPPA＝(5/8)×VPPA给出的最大栅极-源极应用的电压。因此，当高电源电压VPPA被设定在11V处时，最大应用的电压是6.857V，并且可以获得等于由除了超过击穿电压防止PMOS晶体管MPE1P和MPE1N的其他PMOS晶体管提供的效果的超过击穿电压防止效果。

以上给出的考虑示出，以与第三实施例的情况相同的方式，在超过击穿电压防止PMOS晶体管MPE1P和MPE1N上的不足的超过击穿电压防止效果呈现获得较高超过击穿电压防止属性的问题。在第六实施例中，将给出解决以上描述的问题的电平移位器100E的描述。具体地，对于图12中的电平移位器100D采取如在第四实施例中描述的相同度量。

[电平移位器的配置]

图14是示出第六实施例中的半导体器件中的电平移位器的配置的电路图。图14中的电平移位器100E包括电平移位器级101E和驱动器级102A。驱动器级102A的配置与图8、9、11和12的情况相同，并且因此其描述不进行重复。电平移位器级101E的配置通过部分地修改图12中的电平移位器级101D来获得。

电平移位器级101E中的超过击穿电压防止电路112与第五实施例的情况(即，图12中的超过击穿电压防止电路112)在超过击穿电压防止NMOS晶体管MNE1P和MNE1N的布局方面不同。在图14的示例中，超过击穿电压防止NMOS晶体管MNE1P被设置在超过击穿电压防止PMOS晶体管MPE3P与超过击穿电压防止PMOS晶体管MPE1P之间并且被串联耦合到超过击穿电压防止PMOS晶体管MPE3P和MPE1P。类似地，超过击穿电压防止NMOS晶体管MNE1N被设置在超过击穿电压防止PMOS晶体管MPE3N与超过击穿电压防止PMOS晶体管MPE1N之间并且被串联耦合到超过击穿电压防止PMOS晶体管MPE3N和MPE1N。

超过击穿电压防止NMOS晶体管MNE1P和MNE1N,偏置电压bias1(VPPR)被给予超过击穿电压防止NMOS晶体管MNE1P和MNE1N的栅极中的每个。超过击穿电压防止NMOS晶体管MNE1P和MNE1N的相应背栅被分别耦合到中间节点11p和11n。超过击穿电压防止PMOS晶体管MPE1P和MPE1N的相应背栅被分别耦合到中间节点hxp和hxn。

注意，在与图14相关的描述中，在超过击穿电压防止PMOS晶体管MPE3P和MPE3N与超过击穿电压防止NMOS晶体管MNE1P和MNE1N之间的相应耦合节点被称为中间节点hxp和hxn。在超过击穿电压防止NMOS晶体管MNE1P和MNE1N与超过击穿电压防止PMOS晶体管MPE1P和MPE1N之间的相应耦合节点被称为中间节点hyp和hyn。在超过击穿电压防止PMOS晶体管MPE1P和MPE1N与输入NMOS晶体管MNINP和MNINN之间的相应耦合节点被称为中间节点11p和11n。

电平移位器级101E中的超过击穿电压防止电路112与图12中的超过击穿电压防止电路112的不同在于耦合到超过击穿电压防止PMOS晶体管MPE4P和MPE4N的相应漏极的超过击穿电压防止NMOS晶体管MNE3P和MNE3N还被包括于其中。具体地，在图14中，包括超过击穿电压防止PMOS晶体管MPE4P和超过击穿电压防止NMOS晶体管MNE3P的串联耦合体被并联耦合到包括超过击穿电压防止NMOS晶体管MNE1P和超过击穿电压防止PMOS晶体管MPE1P的串联耦合体。类似地，包括超过击穿电压防止PMOS晶体管MPE4N和超过击穿电压防止NMOS晶体管MNE3N的串联耦合体被并联耦合到包括超过击穿电压防止NMOS晶体管MNE1N和超过击穿电压防止PMOS晶体管MPE1N的串联耦合体。

在新添加的超过击穿电压防止NMOS晶体管MNE3P和MNE3N中的每个中，偏置电压bias1被应用到栅极，并且背栅被耦合到源极。在与图14相关的描述中，在超过击穿电压防止PMOS晶体管MPE4P和MPE4N与超过击穿电压防止NMOS晶体管MNE3P和MNE3N之间的相应耦合节点被称为中间节点hzp和hzn。

图14中的电平移位器级101E还包括耦合在相应中间节点hyp和hyn与偏置电压bias1之间的钳位NMOS晶体管MNC3P和MNC3N。在钳位NMOS晶体管MNC3P和MNC3N中的每个中，漏极和栅极被耦合在一起，并且偏置电压bias1被应用到源极。钳位NMOS晶体管MNC3P和MNC3N的相应背栅被耦合到相应中间节点11p和11n。钳位NMOS晶体管MNC3P和MNC3N被提供以便从中间节点hyp和hyn提取高电压。

注意，在图14中，NMOS晶体管MNP1P的栅极被耦合到的节点从中间节点hxn改变为中间节点hy，而NMOS晶体管MNP1N的栅极被耦合到的节点从中间节点hxp改变为中间节点hyp。

由于图14中的配置另外与图12的情况相同，所以类似的或等同的部分由类似的附图标记来给出，并且其描述不进行重复。

[电平移位器的操作]

在图12中的电平移位器100D的情况下，在超过击穿电压防止PMOS晶体管MPE1P和MPE1N的相应源极(即，中间节点hxp和hxn)处的最大电压是VPPA。对比之下，在图14中的电平移位器100E的情况下，在超过击穿电压防止PMOS晶体管MPE1P和MPE1N的相应源极(即，中间节点hyp和hyn)处的最大电压是VPPR。因此，应用到超过击穿电压防止PMOS晶体管MPE1P和MPE1N的最大电压可以从VPPA显著减小到VPPR。效果与第四实施例的情况相同。

在超过击穿电压防止PMOS晶体管MPE4P和MPE4N的相应漏极(即，中间节点hzp和hzn)处的最大电压是VPPA。为了防止电压被无意地发送到中间节点hyp和hyn，超过击穿电压防止NMOS晶体管MNE3P和MNE3N被提供以将中间节点hzp与中间节点hyp隔离并将中间节点hzn与中间节点hyn隔离。

当高于VPPR的电压被暂时应用到中间节点hyp和hyn中的每个时，电荷从中间节点hyp和hyn通过相应钳位NMOS晶体管MNC3P和MNC3N被释放直到在中间节点hyp和hyn中的每个处的电压等于VPPR(bias1)。

[第六实施例的效果]

通过采用图14中示出的电平移位器100E中的超过击穿电压防止电路112的配置，能够在电平移位器100E中的电流路径中的所有PMOS晶体管上施加超过击穿电压防止效果。结果，能够在PMOS晶体管接收FN应力时抑制PMOS晶体管中的每个的阈值电压的退化并提供具有针对FN退化的较高电阻的电平移位器。

<第七实施例>

在第一实施例至第六实施例中，诸如选择信号selpp_a的VDD电平控制信号被假定为到电平移位器100A至100E的输入信号inp和inn，其中，VDD是例如大约1.5V的低电压。因此，为了使电平移位器100A至100E中的每个中的锁存电路110反相，有必要增大输入NMOS晶体管MNINP和MNINN的大小并且因此允许足够的电流流动。因此，在第七实施例中，将给出可以确保较大反相裕量的电平移位器的配置的描述。

[电平移位器的配置]

图15是示出第七实施例中的半导体器件中的电平移位器的配置的框图。

图15中的电平移位器200包括：VDD-VCC电平移位器201，其将VDD电平差分输入信号inp_vdd和inn_vdd转换为VCC电平信号；以及VCC-VPPA电平移位器202，其将电平差分输入信号inp_vcc和inn_vcc转换为VPPA电平信号。从在电平移位器202前面的级中提供的电平移位器201输出的差分信号作为输入信号inp_vcc和inn_vcc被输入到电平移位器202。

在第七实施例中，VCC是例如大约3V的电压。在其中数字电路和模拟电路以混合关系被嵌入的半导体集成电路中，例如，VDD作为电源电压从外部被提供到数字电路，同时VCC作为电源电压从外部被提供到模拟电路。

在第一实施例至第六实施例中描述的电平移位器100和100A至100E中的每个可以在不更改的情况下被用作VCC-VPPA电平移位器202。具有不包括超过击穿电压防止电路的简单配置的交叉耦合电平移位器可以被用作VDD-VCC电平移位器201。

图16是示出图15中的VDD-VCC电平移位器的配置的示例的电路图。参考图16，VDD-VCC电平移位器140包括电源电压VCC被输入到的电源节点141、接地电压VSS被输入到的接地节点142、锁存电路147、以及差分输入信号inp和inn被输入到的输入电路148。

锁存电路110包括具有耦合到电源节点141的相应源极的成对的交叉耦合PMOS晶体管143和144。PMOS晶体管143和144具有交叉耦合在一起的相应栅极和漏极。具体地，PMOS晶体管143的栅极被耦合到PMOS晶体管144的漏极，同时PMOS晶体管143的漏极被耦合到PMOS晶体管144的栅极。

输入电路148包括成对的输入NMOS晶体管145和146。输入NMOS晶体管145和146中的源极中的每个被耦合到接地节点142。输入信号inp被输入到输入NMOS晶体管145的栅极，同时输入信号inn被输入到输入NMOS晶体管146的栅极。

输入NMOS晶体管146的漏极和PMOS晶体管144的漏极被耦合在一起以用作输出信号outp的输出节点。类似地，输入NMOS晶体管145的漏极和PMOS晶体管143的漏极被耦合在一起以用作输出信号outn的输出节点。

[第七实施例的效果]

具有以上描述的配置的电平移位器200使用先前级电平移位器201将VDD电平输入信号转换为VCC电平信号。VCC电平信号被输入到随后级电平移位器202。这允许随后级电平移位器202获得足够的反相裕量而不增大输入NMOS晶体管MNINP和MNINN的大小。

<修改>

即使当在第一至第六实施例中的以上描述的电平移位器100和100A至100E中MOS晶体管中的每个的导电类型从P型改变为N型或者从N型改变为P型并且高电源电压VPPA、中间电压VPPR、中间电压VPPC等等从正值改变为负值时，也实现与以上描述的相同功能/效果。

尽管由本发明人实现的本发明迄今为止已经基于其实施例来具体地描述，但是本发明不限于前述实施例。将认识到，各种改变和修改可以在本发明中在不脱离其目标的范围内做出。

Claims

1.一种半导体器件，包括：

电平移位器，

其中所述电平移位器包括：

锁存电路，包括成对的第一导电类型交叉耦合晶体管，每个第一导电类型交叉耦合晶体管被耦合到第一电源节点，高电源电压被输入到所述第一电源节点；

输入电路，包括成对的第二导电类型晶体管，每个第二导电类型晶体管被耦合到第二电源节点、并且具有接收去往所述电平移位器的互补输入信号的相应栅极，参考电压被输入到所述第二电源节点；以及

超过击穿电压防止电路，被耦合在所述锁存电路与所述输入电路之间，

其中所述超过击穿电压防止电路包括：

第一导电类型第一超过击穿电压防止晶体管，具有接收在所述高电源电压与所述参考电压之间的第一中间电压的栅极；

第二导电类型第二超过击穿电压防止晶体管，具有接收在所述高电源电压与所述参考电压之间的第二中间电压的栅极、并且被串联耦合到所述第一超过击穿电压防止晶体管；以及

第一导电类型第三超过击穿电压防止晶体管，在所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管与所述锁存电路之间，被串联耦合到所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管，并且

其中所述电平移位器还包括被耦合在耦合节点与所述第一电源节点之间的第一导电类型钳位晶体管，所述耦合节点在所述第三超过击穿电压防止晶体管与所述锁存电路之间。

2.根据权利要求1所述的半导体器件，

其中所述第二中间电压在所述高电源电压与所述第一中间电压之间。

3.根据权利要求2所述的半导体器件，

其中，第三中间电压被应用到所述第三超过击穿电压防止晶体管的栅极，并且

其中所述第三中间电压在所述第一中间电压与所述第二中间电压之间。

4.根据权利要求3所述的半导体器件，还包括：

用于生成所述第三中间电压的第一电压生成电路，

其中所述第一电压生成电路包括：

第三电源节点，所述第二中间电压被给予所述第三电源节点；

输出节点，用于输出所述第三中间电压；

第二导电类型第一晶体管，被耦合在所述第三电源节点与所述输出节点之间、并且具有接收所述第二中间电压的栅极；以及

第一导电类型第二晶体管，被耦合在所述输出节点与所述第二电源节点之间、并且具有接收所述第一中间电压的栅极。

5.根据权利要求4所述的半导体器件，

其中所述第一电压生成电路还包括：

第一开关，被并联耦合到所述输出节点与所述第二电源节点之间的所述第二晶体管，并且

其中，当所述第一开关被引入接通状态时，所述参考电压代替所述第三中间电压被供应到所述第三超过击穿电压防止晶体管的所述栅极。

6.根据权利要求2所述的半导体器件，

其中，第四中间电压被应用到所述第三超过击穿电压防止晶体管的栅极，并且

其中，所述第四中间电压在所述高电源电压与所述参考电压之间，并且当所述高电源电压增加时增加。

7.根据权利要求6所述的半导体器件，

其中所述第四中间电压通过将所述高电源电压分压来生成。

8.根据权利要求6所述的半导体器件，

其中所述第一超过击穿电压防止晶体管被耦合在所述第二超过击穿电压防止晶体管与所述第三超过击穿电压防止晶体管之间，

其中所述超过击穿电压防止电路还包括：

第一导电类型第四超过击穿电压防止晶体管，被并联耦合到所述第一超过击穿电压防止晶体管、并且具有接收第五中间电压的栅极，并且

其中所述第五中间电压在所述第四中间电压与所述参考电压之间，并且当所述高电源电压增加时增加。

9.根据权利要求8所述的半导体器件，

其中所述第五中间电压通过将所述高电源电压分压来生成。

10.根据权利要求6所述的半导体器件，

其中所述第二超过击穿电压防止晶体管被耦合在所述第一超过击穿电压防止晶体管与所述第三超过击穿电压防止晶体管之间，

其中所述超过击穿电压防止电路还包括：

第一导电类型第四超过击穿电压防止晶体管，被并联耦合到包括所述第二超过击穿电压防止晶体管和所述第三超过击穿电压防止晶体管的串联耦合体、并且具有接收第五中间电压的栅极，并且

11.根据权利要求10所述的半导体器件，

其中所述第五中间电压通过将所述高电源电压分压来生成。

12.根据权利要求8所述的半导体器件，

其中所述超过击穿电压防止电路还包括：

第二导电类型第五超过击穿电压防止晶体管，在所述第四超过击穿电压防止晶体管与所述输入电路之间被串联耦合到第四超过击穿电压防止晶体管，并且被并联耦合到包括所述第二超过击穿电压防止晶体管和所述第三超过击穿电压防止晶体管的串联耦合体。

13.根据权利要求2所述的半导体器件，

其中所述第三超过击穿电压防止晶体管是二极管耦合的。

14.根据权利要求2所述的半导体器件，

其中所述电平移位器还包括：

旁路路径，将所述超过击穿电压防止晶体管旁路，以将所述锁存电路与所述输入电路耦合在一起；以及

第二开关，被提供在所述旁路路径中，以在导电状态与非导电状态之间切换所述旁路路径。

15.根据权利要求2所述的半导体器件，

其中所述第二超过击穿电压防止晶体管被耦合在所述第一超过击穿电压防止晶体管与所述第三超过击穿电压防止晶体管之间。

16.根据权利要求1所述的半导体器件，

其中所述半导体器件还包括：

先前级电平移位器，将第一电压电平上的信号转换为高于所述第一电压电平的第二电压电平上的信号，并且

其中去往所述电平移位器的所述输入信号是从由所述先前级电平移位器进行的所述转换得到的所述信号。

17.一种半导体器件，包括：

电平移位器，

其中所述电平移位器包括：

其中所述超过击穿电压防止电路包括：

第二导电类型第二超过击穿电压防止晶体管，具有接收在所述高电源电压与所述第一中间电压之间的第二中间电压的栅极、并且被串联耦合到所述第一超过击穿电压防止晶体管；以及

第一导电类型第三超过击穿电压防止晶体管，在所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管与所述锁存电路之间，被串联耦合到所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管，

其中所述第三超过击穿电压防止晶体管具有第三中间电压被应用到的栅极，并且

18.一种半导体器件，包括：

电平移位器，

其中所述电平移位器包括：

其中所述超过击穿电压防止电路包括：

其中所述第三超过击穿电压防止晶体管具有第四中间电压被应用到的栅极，并且

其中所述第四中间电压在所述高电源电压与所述参考电压之间，并且当所述高电源电压增加时增加。