JP5838141B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、例えば電圧条件を切り替えて使用可能な半導体集積回路に関する。

例えば、ＳＤカードに搭載される半導体集積回路の出力電圧は、ＳＤカード規格により、１．８Ｖ及び３．３Ｖの何れかと決まっている。そのため、近年では、何れの電圧レベルの出力電圧も生成可能な半導体集積回路の開発が進んでいる。

一般的に、何れの電圧レベルの出力電圧も生成可能な半導体集積回路は、高電圧条件（３．３Ｖ）にも耐えられるように、厚いゲート酸化膜厚のＭＯＳトランジスタにより構成される。

しかしながら、半導体集積回路は、厚いゲート酸化膜厚のＭＯＳトランジスタで構成された場合、動作速度が低下したり、回路規模が増大したりする問題がある。そのため、半導体集積回路は、できるだけ薄いゲート酸化膜厚のＭＯＳトランジスタで構成されることにより、動作速度を向上させ、回路規模の増大を抑制する必要がある。

関連する技術が特許文献１に開示されている。特許文献１に開示された出力回路（半導体集積回路）は、外部ＬＳＩの電源電圧がＭＯＳトランジスタのゲート酸化膜の耐圧以上でも、各ＭＯＳトランジスタのゲート酸化膜に耐圧以上の電圧を印加させることなく、外部ＬＳＩの電源電圧を振幅とする信号を出力している。

さらに、この半導体出力回路は、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１以下である場合（即ち、低電圧条件の場合）にバイパス経路を形成することにより、Ｈレベルの出力電圧を生成するときの遅延時間を短くしている。

特許第３５３０３１５号明細書

しかし、特許文献１に開示された出力回路では、出力トランジスタのゲートとグランドとの間のバイパス経路に３個以上のＭＯＳトランジスタが直列接続されているため、当該バイパス経路のインピーダンスが高くなってしまう。そのため、この出力回路は、出力トランジスタのゲート電圧を速く変化せることができないため、速やかに所望のレベルの出力電圧を生成することができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体集積回路は、低電圧条件の場合にバイパス経路を形成するバイパス回路を備え、当該バイパス回路は、第１及び第２ＰＭＯＳトランジスタのそれぞれのドレインと、接地電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに第２電源電圧が印加された第１及び第２バイパス用ＭＯＳトランジスタと、前記第１及び第２バイパス用ＭＯＳトランジスタと、接地電圧端子と、の間にそれぞれ設けられ、入力信号及び電圧条件に応じてオンオフが制御される第３及び第４バイパス用ＭＯＳトランジスタと、を有する。

前記一実施の形態によれば、速やかに所望のレベルの出力電圧を生成することが可能な半導体集積回路を提供することができる。

実施の形態１にかかる半導体集積回路の構成例を示す図である。 実施の形態１にかかる半導体集積回路に設けられたクランプ電位生成回路の構成例を示す図である。 実施の形態１にかかる半導体集積回路の低電圧条件時の動作を示すタイミングチャートである。 実施の形態１にかかる半導体集積回路の高電圧条件時の動作を示すタイミングチャートである。 実施の形態２にかかる半導体集積回路のレイアウト構成例を示す図である。 実施の形態２にかかる半導体集積回路のレイアウト構成例を示す図である。 関連する技術の半導体集積回路の構成を示す図である。 実施の形態３にかかる半導体集積回路に設けられたバイパス回路の構成例を示す図である。 実施の形態４にかかる半導体集積回路に設けられたバイパス回路の構成例を示す図である。 実施の形態５にかかる半導体集積回路に設けられたバイパス回路の構成例を示す図である。 実施の形態６にかかる半導体集積回路に設けられたバイパス回路の構成例を示す図である。 実施の形態７にかかる半導体集積回路に設けられたバイパス回路の構成例を示す図である。 実施の形態１〜７にかかる半導体集積回路の構成例を示すブロック図である。 実施の形態８にかかるＬＳＩシステムの構成例を示すブロック図である。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる半導体集積回路１の構成例を示す図である。本実施の形態にかかる半導体集積回路１は、低電圧条件の場合において、出力トランジスタのゲート電圧を速やかに変化させるためのバイパス経路を形成することにより、速やかに所望の電圧レベルの出力信号を生成することを特徴とする。以下、具体的に説明する。

（半導体集積回路１の構成）
まず、図１に示す半導体集積回路１の構成について説明する。なお、図１に示す半導体集積回路１は、外部から供給される入力信号及び電圧条件（高電圧条件又は低電圧条件）に応じた電圧レベルの出力信号を出力する回路である。

図１に示す半導体集積回路１は、レベルシフト回路１１と、出力回路１２と、バイパス回路１３と、クランプ電位生成回路１４と、否定論理和回路（以下、単にＮＯＲ回路と称す）ＮＲ１，ＮＲ２と、を備える。

なお、第１電源電圧端子（便宜上、第１電源電圧端子ＶＤＤ１と称す）には、電源から第１電源電圧ＶＤＤ１が供給される。第２電源電圧端子（便宜上、第２電源電圧端子ＶＤＤ２と称す）には、電源から第２電源電圧ＶＤＤ２が供給される。また、接地電圧端子（便宜上、接地電圧端子ＧＮＤと称す）には、電源から接地電圧ＧＮＤが供給される。本実施の形態では、第１電源電圧ＶＤＤ１が高電圧条件で３．３Ｖを示し、低電圧条件で１．８Ｖを示す場合を例に説明する。また、本実施の形態では、第２電源電圧ＶＤＤ２が１．８Ｖを示す場合を例に説明する。また、本実施の形態では、接地電圧ＧＮＤが０Ｖを示す場合を例に説明する。

（レベルシフト回路１１）
レベルシフト回路１１は、外部から入力端子ＩＮを介して供給される入力信号（以下、入力信号ＩＮと称す）と、電圧条件（高電圧条件又は低電圧条件）と、に応じた中間電圧Ｖｐｇ，Ｖｐｇｂを生成する回路である。

レベルシフト回路１１は、ラッチ回路１１１と、クランプ回路１１２と、ラッチ反転回路１１３と、インバータ回路ＩＮＶ１，ＩＮＶ２と、を有する。

ラッチ回路１１１は、ＰチャネルＭＯＳトランジスタであるトランジスタ（第１ＰＭＯＳトランジスタ）ＭＰ１１及びトランジスタ（第２ＰＭＯＳトランジスタ）ＭＰ１２を有する。クランプ回路１１２は、ＰチャネルＭＯＳトランジスタであるトランジスタ（第３ＰＭＯＳトランジスタ）ＭＰ１３及びトランジスタ（第４ＰＭＯＳトランジスタ）ＭＰ１４と、ＮチャネルＭＯＳトランジスタであるトランジスタ（第１ＮＭＯＳトランジスタ）ＭＮ１３及びトランジスタ（第２ＮＭＯＳトランジスタ）ＭＮ１４と、を有する。ラッチ反転回路１１３は、ＮチャネルＭＯＳトランジスタであるトランジスタ（第３ＮＭＯＳトランジスタ）ＭＮ１１及びトランジスタ（第４ＮＭＯＳトランジスタ）ＭＮ１２を有する。ここで、トランジスタＭＰ１１〜ＭＰ１４，ＭＮ１１〜ＭＮ１４には、何れも、比較的薄いゲート酸化膜厚（比較的低い耐圧）のトランジスタが用いられている。具体的には、トランジスタＭＰ１１〜ＭＰ１４，ＭＮ１１〜ＭＮ１４には、何れも、低電圧条件の電圧に耐えられる程度のトランジスタが用いられている。

ラッチ回路１１１において、トランジスタＭＰ１１では、ソースが第１電源電圧端子ＶＤＤ１に接続され、ドレインがノードＮ１に接続され、ゲートがノードＮ２に接続される。トランジスタＭＰ１２では、ソースが第１電源電圧端子ＶＤＤ１に接続され、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続される。

クランプ回路１１２において、トランジスタＭＰ１３では、ソースがノードＮ１に接続され、ドレインがトランジスタＭＮ１３のドレインに接続され、ゲートにクランプ電位ＶＤＤ３（後述）が印加される。トランジスタＭＰ１４では、ソースがノードＮ２に接続され、ドレインがトランジスタＭＮ１４のドレインに接続され、ゲートにクランプ電位ＶＤＤ３（後述）が印加される。トランジスタＭＮ１３では、ソースがトランジスタＭＮ１１のドレインに接続され、ゲートに第２電源電圧ＶＤＤ２が印加される。トランジスタＭＮ１４では、ソースがトランジスタＭＮ１２のドレインに接続され、ゲートに第２電源電圧ＶＤＤ２が印加される。

ラッチ反転回路１１３において、トランジスタＭＮ１１では、ソースが接地電圧端子ＧＮＤに接続され、ゲートにインバータ回路ＩＮＶ１の出力（即ち、入力信号ＩＮの反転信号）が印加される。トランジスタＭＮ１２では、ソースが接地電圧端子ＧＮＤに接続され、ゲートにインバータ回路ＩＮＶ２の出力（即ち、入力信号ＩＮの正転信号）が印加される。したがって、トランジスタＭＮ１１，ＭＮ１２では、入力信号ＩＮに応じて相補的にオンオフが制御される。

そして、レベルシフト回路１１では、ノードＮ２，Ｎ１の電圧がそれぞれ中間電圧Ｖｐｇ，Ｖｐｇｂとして出力される。レベルシフト回路１１の具体的動作については、半導体集積回路１の動作とともに後述する。

（クランプ電位生成回路１４）
クランプ電位生成回路１４は、電圧条件に応じたクランプ電位ＶＤＤ３を生成する回路である。具体的には、クランプ電位生成回路１４は、外部から入力端子ＣＴＬを介して供給される電圧条件切替信号（以下、電圧条件切替信号ＣＴＬと称す）に応じたクランプ電位ＶＤＤ３を生成する。なお、本実施の形態では、低電圧条件（ＶＤＤ１＝１．８Ｖ）の場合、電圧条件切替信号ＣＴＬがＬレベルを示し、高電圧条件（ＶＤＤ１＝３．３Ｖ）の場合、電圧条件切替信号ＣＴＬがＨレベルを示す場合を例に説明する。

例えば、低電圧条件の場合、クランプ電位生成回路１４は、Ｌレベルの電圧条件切替信号ＣＴＬに応じて接地電圧レベル（０Ｖ）のクランプ電位ＶＤＤ３を生成する。一方、高電圧条件の場合、クランプ電位生成回路１４は、Ｈレベルの電圧条件切替信号ＣＴＬに応じて第２電源電圧レベル（１．８Ｖ）のクランプ電位ＶＤＤ３を生成する。

このクランプ電位ＶＤＤ３は、レベルシフト回路１１のトランジスタＭＰ１３，ＭＰ１４のそれぞれのゲートに印加されるとともに、後述する出力回路１２のトランジスタＭＰ１６のゲートに印加される。

（クランプ電位生成回路１４の具体的構成例）
図２は、クランプ電位生成回路１４の具体的構成例を示す図である。図２に示すクランプ電位生成回路１４は、ＰチャネルＭＯＳトランジスタであるトランジスタＭＰ２１，
ＭＰ２２と、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮ２１，ＭＮ２２と、抵抗素子Ｒ１，Ｒ２と、を有する。

抵抗素子Ｒ１，Ｒ２は、第１電源電圧端子ＶＤＤ１と接地電圧端子ＧＮＤとの間に直列に接続されている。具体的には、抵抗素子Ｒ１の一端は、第１電源電圧端子ＶＤＤ１に接続され、抵抗素子Ｒ１の他端は、ノードＮ５に接続される。抵抗素子Ｒ２の一端は、ノードＮ５に接続され、抵抗素子Ｒ２の他端は、接地電圧端子ＧＮＤに接続される。本実施の形態では、ノードＮ５の電位が第２電源電圧レベル（１．８Ｖ）である場合を例に説明するが、これに限られない。抵抗素子Ｒ１，Ｒ２の抵抗比を調整することにより、ノードＮ５の電位は、接地電圧ＧＮＤよりも大きく第１電源電圧ＶＤＤ１よりも小さい電位に適宜変更可能である。

トランジスタＭＰ２１，ＭＮ２１により第１のインバータ回路が構成される。具体的には、トランジスタＭＰ２１では、ソースが第２電源電圧端子ＶＤＤ２に接続され、ドレインがノードＮ３に接続され、ゲートに電圧条件切替信号ＣＴＬが印加される。トランジスタＭＮ２１では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ３に接続され、ゲートに電圧条件切替信号ＣＴＬが印加される。そして、第１のインバータ回路は、ノードＮ３の電位を、電圧条件切替信号ＣＴＬの反転信号として出力する。

トランジスタＭＰ２２，ＭＮ２２により第２のインバータ回路が構成される。具体的には、トランジスタＭＰ２２では、ソースがノードＮ５に接続され、ドレインがノードＮ４に接続され、ゲートに第１のインバータ回路の出力（ノードＮ３の電位）が印加される。トランジスタＭＮ２２では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ４に接続され、ゲートに第１のインバータ回路の出力（ノードＮ３の電位）が印加される。そして、第２のインバータ回路は、ノードＮ４の電位を、クランプ電位ＶＤＤ３として出力する。

例えば、低電圧条件の場合、即ち、電圧条件切替信号ＣＴＬがＬレベルの場合、クランプ電位生成回路１４は、接地電圧レベル（０Ｖ）のクランプ電位ＶＤＤ３を出力する。一方、高電圧条件の場合、即ち、電圧条件切替信号ＣＴＬがＨレベルの場合、クランプ電位生成回路１４は、ノードＮ５の電位（ここでは、第２電源電圧レベル（１．８Ｖ））をクランプ電位ＶＤＤ３として出力する。

なお、図２に示すクランプ電位生成回路１４の構成は一例に過ぎず、同様の機能を有する他の回路構成に適宜変更可能であることは言うまでもない。

（出力回路１２）
出力回路１２は、入力信号ＩＮ及び中間電圧Ｖｐｇに応じた出力信号（以下、出力端子ＯＵＴから出力される信号を出力信号ＯＵＴと称す）を出力する回路である。

出力回路１２は、ＰチャネルＭＯＳトランジスタであるトランジスタ（第５ＰＭＯＳトランジスタ）ＭＰ１５及びトランジスタ（第６ＰＭＯＳトランジスタ）ＭＰ１６と、ＮチャネルＭＯＳトランジスタであるトランジスタ（第５ＮＭＯＳトランジスタ）ＭＮ１５及びトランジスタ（第６ＮＭＯＳトランジスタ）ＭＮ１６と、を有する。ここで、トランジスタＭＰ１５，ＭＰ１６，ＭＮ１５，ＭＮ１６には、何れも、比較的薄いゲート酸化膜厚（比較的低い耐圧）のトランジスタが用いられている。具体的には、トランジスタＭＰ１５，ＭＰ１６，ＭＮ１５，ＭＮ１６には、何れも、低電圧条件の電圧に耐えられる程度のトランジスタが用いられている。

出力回路１２において、トランジスタＭＰ１５では、ソースが第１電源電圧端子ＶＤＤ１に接続され、ドレインがトランジスタＭＰ１６のソースに接続され、ゲートに中間電圧Ｖｐｇが印加される。トランジスタＭＰ１６では、ドレインが出力端子ＯＵＴに接続され、ゲートにクランプ電位ＶＤＤ３が印加される。トランジスタＭＮ１５では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがトランジスタＭＮ１６のソースに接続され、ゲートにインバータ回路ＩＮＶ１の出力（即ち、入力信号ＩＮの反転信号）が印加される。トランジスタＭＮ１６では、ドレインが出力端子ＯＵＴに接続され、ゲートに第２電源電圧ＶＤＤ２が印加される。

出力回路１２は、トランジスタＭＰ１５，ＭＰ１６がオンし、トランジスタＭＮ１５，ＭＮ１６がオフしている場合に、第１電源電圧レベル（３．３Ｖ又は１．８Ｖ）の出力信号ＯＵＴを出力する。一方、出力回路１２は、トランジスタＭＰ１５，ＭＰ１６がオフし、トランジスタＭＮ１５，ＭＮ１６がオンしている場合に、接地電圧レベル（０Ｖ）の出力信号ＯＵＴを出力する。

（バイパス回路１３）
バイパス回路１３は、低電圧条件の場合に、ノードＮ１，Ｎ２と接地電圧端子ＧＮＤとの間にそれぞれバイパス経路（電流経路）を形成する回路である。

バイパス回路１３は、ＮチャネルＭＯＳトランジスタであるトランジスタ（第１バイパス用ＭＯＳトランジスタ）ＭＮ１７，トランジスタ（第３バイパス用ＭＯＳトランジスタ）ＭＮ１８，トランジスタ（第２バイパス用ＭＯＳトランジスタ）ＭＮ１９，及びトランジスタ（第４バイパス用ＭＯＳトランジスタ）ＭＮ２０を有する。ここで、トランジスタＭＮ１７〜ＭＮ２０には、何れも、比較的薄いゲート酸化膜厚（比較的低い耐圧）のトランジスタが用いられている。具体的には、トランジスタＭＮ１７〜ＭＮ２０には、何れも、低電圧条件の電圧に耐えられる程度のトランジスタが用いられている。

バイパス回路１３において、トランジスタＭＮ１７では、ソースがノードＶｍ２に接続され、ドレインがノードＮ１に接続され、ゲートに第２電源電圧ＶＤＤ２が印加される。トランジスタＭＮ１８では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＶｍ２に接続され、ゲートにＮＯＲ回路ＮＲ２の出力信号Ｖｎｏｒ２が印加される。トランジスタＭＮ１９では、ソースがノードＶｍ１に接続され、ドレインがノードＮ２に接続され、ゲートに第２電源電圧ＶＤＤ２が印加される。トランジスタＭＮ２０では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＶｍ１に接続され、ゲートにＮＯＲ回路ＮＲ１の出力信号Ｖｎｏｒ１が印加される。

なお、ＮＯＲ回路ＮＲ１は、電圧条件切替信号ＣＴＬと、インバータ回路ＩＮＶ１の出力（即ち、入力信号ＩＮの反転信号）と、の否定論理和を出力信号Ｖｎｏｒ１として出力する。また、ＮＯＲ回路ＮＲ２は、電圧条件切替信号ＣＴＬと、インバータ回路ＩＮＶ２の出力（即ち、入力信号ＩＮの正転信号）と、の否定論理和を出力信号Ｖｎｏｒ２として出力する。

例えば、高電圧条件の場合、即ち、電圧条件切替信号ＣＴＬがＨレベルの場合、ＮＯＲ回路ＮＲ１は、入力信号ＩＮに関わらず、Ｌレベルの出力信号Ｖｎｏｒ１を出力する。同様に、ＮＯＲ回路ＮＲ２は、入力信号ＩＮに関わらず、Ｌレベルの出力信号Ｖｎｏｒ２を出力する。したがって、高電圧条件の場合、トランジスタＭＮ１８，ＭＮ２０は何れもオフする。

一方、低電圧条件の場合、即ち、電圧条件切替信号ＣＴＬがＬレベルの場合、ＮＯＲ回路ＮＲ１は、インバータ回路ＩＮＶ１の反転信号（即ち、入力信号ＩＮの正転信号）を出力信号Ｖｎｏｒ１として出力する。また、ＮＯＲ回路ＮＲ２は、インバータ回路ＩＮＶ２の反転信号（即ち、入力信号ＩＮの反転信号）を出力信号Ｖｎｏｒ２として出力する。したがって、低電圧条件の場合、トランジスタＭＮ１８，ＭＮ２０は、それぞれトランジスタＭＮ１１，ＭＮ１２がオンした場合にオンし、それぞれトランジスタＭＮ１１，ＭＮ１２がオフした場合にオフする。

（半導体集積回路１の動作）
続いて、図３及び図４を参照して、半導体集積回路１の動作について説明する。図３は、低電圧条件時の半導体集積回路１の動作を示すタイミングチャートである。図４は、高電圧条件時の半導体集積回路１の動作を示すタイミングチャートである。なお、本実施の形態では、説明の簡略化のため、トランジスタＭＰ１１〜ＭＰ１６の閾値電圧が何れも同じ値である場合を例に説明する（以下、閾値電圧Ｖｔｐと称す）。同様に、本実施の形態では、トランジスタＭＮ１１〜ＭＮ２０の閾値電圧が何れも同じ値である場合を例に説明する（以下、閾値電圧Ｖｔｎと称す）。

（低電圧条件時の半導体集積回路１の動作）
まず、低電圧条件時の半導体集積回路１の動作について、図３を参照して説明する。なお、低電圧条件では、第１電源電圧ＶＤＤ１が１．８Ｖを示し、第２電源電圧ＶＤＤ２が１．８Ｖを示し、接地電圧ＧＮＤが０Ｖを示している。

また、低電圧条件では、電圧条件切替信号ＣＴＬはＬレベルを示す。そのため、クランプ電位生成回路１４は、接地電圧レベル（０Ｖ）のクランプ電位ＶＤＤ３を生成する。ＮＯＲ回路ＮＲ１は、インバータ回路ＩＮＶ１の反転信号（即ち、入力信号ＩＮの正転信号）を出力信号Ｖｎｏｒ１として出力する。ＮＯＲ回路ＮＲ２は、インバータ回路ＩＮＶ２の反転信号（即ち、入力信号ＩＮの反転信号）を出力信号Ｖｎｏｒ２として出力する。

まず、初期状態（時刻ｔ１０）では、入力信号ＩＮはＬレベル（接地電圧レベル）を示している。したがって、インバータ回路ＩＮＶ１の出力はＨレベル（第２電源電圧レベル）を示し、インバータ回路ＩＮＶ２の出力はＬレベル（接地電圧レベル）を示す。したがって、ＮＯＲ回路ＮＲ１の出力信号Ｖｎｏｒ１はＬレベル（接地電圧レベル）を示し、ＮＯＲ回路ＮＲ２の出力信号Ｖｎｏｒ２はＨレベル（第２電源電圧レベル）を示す。その他、ノードＮ２の電位（中間電圧Ｖｐｇ）は第１電源電圧レベル（１．８Ｖ）を示し、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は接地電圧レベル（０Ｖ）を示す。そして、出力回路１２は、Ｌレベル（接地電圧レベル）の出力信号ＯＵＴを出力している。

なお、このとき、トランジスタＭＰ１２，ＭＰ１３，ＭＮ１１，ＭＮ１３，ＭＮ１５，ＭＮ１６，ＭＮ１７，ＭＮ１８は何れもオンし、トランジスタＭＰ１１，ＭＰ１４，ＭＰ１５，ＭＰ１６，ＭＮ１２，ＭＮ１４，ＭＮ１９，ＭＮ２０は何れもオフしている。

入力信号ＩＮがＬレベル（接地電圧レベル）からＨレベル（第２電源電圧レベル）に変化し始めると（時刻ｔ１１）、それに伴って、インバータ回路ＩＮＶ１の出力はＨレベル（第２電源電圧レベル）からＬレベル（接地電圧レベル）に変化し始め、インバータ回路ＩＮＶ２の出力はＬレベル（接地電圧レベル）からＨレベル（第２電源電圧レベル）に変化し始める。それにより、ＮＯＲ回路ＮＲ１の出力Ｖｎｏｒ１は、Ｌレベル（接地電圧レベル）からＨレベル（第２電源電圧レベル）に変化し始める。また、ＮＯＲ回路ＮＲ２の出力Ｖｎｏｒ２は、Ｈレベル（第２電源電圧レベル）からＬレベル（接地電圧レベル）に変化し始める。以下、入力信号ＩＮが立ち上がり始めてから（時刻ｔ１１）、出力信号ＯＵＴが立ち上がるまで（時刻ｔ１２）を詳細に見ていく。

インバータ回路ＩＮＶ２の出力電圧がトランジスタＭＮ１２の閾値電圧Ｖｔｎ以上になると、トランジスタＭＮ１２はオンする。また、トランジスタＭＮ１４は、ゲートが第２電源電圧ＶＤＤ２にクランプされているため、オンしている。トランジスタＭＰ１４は、ゲートが接地電圧レベル（０Ｖ）のクランプ電位ＶＤＤ３にクランプされているため、オンしている。したがって、ノードＮ２からトランジスタＭＰ１４，ＭＮ１４，ＭＮ１２を介して接地電圧端子ＧＮＤに向けて電流が流れ始める。それにより、ノードＮ２の電位（中間電圧Ｖｐｇ）は第１電源電圧レベル（１．８Ｖ）から低下し始める。なお、トランジスタＭＰ１２はオン状態を維持している。

一方、インバータ回路ＩＮＶ１の出力電圧がトランジスタＭＮ１１の閾値電圧Ｖｔｎより小さくなるため、トランジスタＭＮ１１はオフする。したがって、ノードＮ１からトランジスタＭＰ１３，ＭＮ１３，ＭＮ１１を介して接地電圧端子ＧＮＤに向けて電流は流れなくなる。なお、トランジスタＭＰ１１はオフ状態を維持している。

さらに、ＮＯＲ回路ＮＲ１の出力Ｖｎｏｒ１がトランジスタＭＮ２０の閾値電圧Ｖｔｎ以上になると、トランジスタＭＮ２０はオンする。また、トランジスタＭＮ１９は、ゲートに第２電源電圧ＶＤＤ２が印加されているため、オンしている。つまり、ノードＮ２と接地電圧端子ＧＮＤとの間には、上記したトランジスタＭＰ１４，ＭＮ１４，ＭＮ１２を介した電流経路とは別にバイパス経路（電流経路）が形成される。このバイパス経路上にはわずかに２つのトランジスタＭＮ１９，ＭＮ２０が直列に設けられているのみである。したがって、このバイパス経路のインピーダンスは比較的小さい。そのため、ノードＮ２からトランジスタＭＮ１９，ＭＮ２０を介して接地電圧端子ＧＮＤに向けて比較的大きな電流が流れ始める。それにより、ノードＮ２の電位（中間電圧Ｖｐｇ）は急速に低下する。

一方、ＮＯＲ回路ＮＲ２の出力Ｖｎｏｒ２がトランジスタＭＮ１８の閾値電圧Ｖｔｎより小さくなるため、トランジスタＭＮ１８はオフする。したがって、ノードＮ１からトランジスタＭＮ１７，ＭＮ１８を介して接地電圧端子ＧＮＤに向けて電流は流れなくなる。

ノードＮ２の電位（中間電圧Ｖｐｇ）が第１電源電圧ＶＤＤ１（１．８Ｖ）よりもトランジスタＭＰ１１の閾値電圧Ｖｔｐだけ低い電位にまで低下すると（Ｖｐｇ＝ＶＤＤ１−Ｖｔｐになると）、ノードＮ２の電位がゲートに印加されているトランジスタＭＰ１１は、オフからオンに切り替わる。それにより、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は第１電源電圧レベルにまで上昇する。それにより、ノードＮ１の電位がゲートに印加されているトランジスタＭＰ１２は、オンからオフに切り替わる。それにより、ノードＮ２の電位（中間電圧Ｖｐｇ）は、接地電圧レベル（０Ｖ）にまでさらに低下する。

ノードＮ２の電位（中間電圧Ｖｐｇ）が接地電圧レベルになると、トランジスタＭＰ１５はオンする。また、トランジスタＭＰ１６は、ゲートが接地電圧レベルのクランプ電位ＶＤＤ３にクランプされているため、オンしている。したがって、第１電源電圧端子ＶＤＤ１からトランジスタＭＰ１５，ＭＰ１６を介して出力端子ＯＵＴに向けて電流が流れる。一方、トランジスタＭＮ１５は、ゲートにＬレベルの信号（インバータ回路ＩＮＶ１の出力）が印加されるため、オフする。したがって、出力端子ＯＵＴからトランジスタＭＮ１６，ＭＮ１５を介して接地電圧端子ＧＮＤに向けて電流は流れない。そのため、出力端子ＯＵＴの電位は、第１電源電圧レベル（１．８Ｖ）にまで上昇する。つまり、出力回路１２は、低電圧条件でのＨレベル（１．８Ｖ）の出力信号ＯＵＴを出力する（時刻ｔ１２）。

このように、低電圧条件の場合において、入力信号ＩＮが立ち上がると、ノードＮ２と接地電圧端子ＧＮＤとの間に比較的インピーダンスの低いバイパス経路（電流経路）が形成される。それにより、ノードＮ２の電位（中間電圧Ｖｐｇ）は比較的速く接地電圧レベルにまで低下する。そのため、出力信号ＯＵＴは速やかに第１電源電圧レベルにまで上昇する。

続いて、入力信号ＩＮがＨレベル（第２電源電圧レベル）からＬレベル（接地電圧レベル）に変化し始めると（時刻ｔ１３）、それに伴って、インバータ回路ＩＮＶ１の出力はＬレベル（接地電圧レベル）からＨレベル（第２電源電圧レベル）に変化し始め、インバータ回路ＩＮＶ２の出力はＨレベル（第２電源電圧レベル）からＬレベル（接地電圧レベル）に変化し始める。それにより、ＮＯＲ回路ＮＲ１の出力Ｖｎｏｒ１は、Ｈレベル（第２電源電圧レベル）からＬレベル（接地電圧レベル）に変化し始める。また、ＮＯＲ回路ＮＲ２の出力Ｖｎｏｒ２は、Ｌレベル（接地電圧レベル）からＨレベル（第２電源電圧レベル）に変化し始める。以下、入力信号ＩＮが立ち下がり始めてから（時刻ｔ１３）、出力信号ＯＵＴが立ち下がるまで（時刻ｔ１４）を詳細に見ていく。

インバータ回路ＩＮＶ１の出力電圧がトランジスタＭＮ１１の閾値電圧Ｖｔｎ以上になると、トランジスタＭＮ１１はオンする。また、トランジスタＭＮ１３は、ゲートが第２電源電圧ＶＤＤ２にクランプされているため、オンしている。トランジスタＭＰ１３は、ゲートが接地電圧レベル（０Ｖ）のクランプ電位ＶＤＤ３にクランプされているため、オンしている。したがって、ノードＮ１からトランジスタＭＰ１３，ＭＮ１３，ＭＮ１１を介して接地電圧端子ＧＮＤに向けて電流が流れ始める。それにより、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は第１電源電圧レベル（１．８Ｖ）から低下し始める。なお、トランジスタＭＰ１１はオン状態を維持している。

一方、インバータ回路ＩＮＶ２の出力電圧がトランジスタＭＮ１２の閾値電圧Ｖｔｎより小さくなるため、トランジスタＭＮ１２はオフする。したがって、ノードＮ２からトランジスタＭＰ１４，ＭＮ１４，ＭＮ１２を介して接地電圧端子ＧＮＤに向けて電流は流れなくなる。なお、トランジスタＭＰ１２はオフ状態を維持している。

さらに、ＮＯＲ回路ＮＲ２の出力Ｖｎｏｒ２がトランジスタＭＮ１８の閾値電圧Ｖｔｎ以上になると、トランジスタＭＮ１８はオンする。また、トランジスタＭＮ１７は、ゲートに第２電源電圧ＶＤＤ２が印加されているため、オンしている。つまり、ノードＮ１と接地電圧端子ＧＮＤとの間には、上記したトランジスタＭＰ１３，ＭＮ１３，ＭＮ１１を介した電流経路とは別にバイパス経路（電流経路）が形成される。このバイパス経路上にはわずかに２つのトランジスタＭＮ１７，ＭＮ１８が直列に設けられているのみである。したがって、このバイパス経路のインピーダンスは比較的小さい。そのため、ノードＮ１からトランジスタＭＮ１７，ＭＮ１８を介して接地電圧端子ＧＮＤに向けて比較的大きな電流が流れ始める。それにより、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は急速に低下する。

一方、ＮＯＲ回路ＮＲ１の出力Ｖｎｏｒ１がトランジスタＭＮ２０の閾値電圧Ｖｔｎより小さくなるため、トランジスタＭＮ２０はオフする。したがって、ノードＮ２からトランジスタＭＮ１９，ＭＮ２０を介して接地電圧端子ＧＮＤに向けて電流は流れなくなる。

ノードＮ１の電位（中間電圧Ｖｐｇｂ）が第１電源電圧ＶＤＤ１（１．８Ｖ）よりもトランジスタＭＰ１２の閾値電圧Ｖｔｐだけ低い電位にまで低下すると（Ｖｐｇｂ＝ＶＤＤ１−Ｖｔｐになると）、ノードＮ１の電位がゲートに印加されているトランジスタＭＰ１２は、オフからオンに切り替わる。それにより、ノードＮ２の電位（中間電圧Ｖｐｇ）は第１電源電圧レベルにまで上昇する。それにより、ノードＮ２の電位がゲートに印加されているトランジスタＭＰ１１は、オフからオンに切り替わる。それにより、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は、接地電圧レベル（０Ｖ）にまでさらに低下する。

ノードＮ２の電位（中間電圧Ｖｐｇ）が第１電源電圧レベルになると、トランジスタＭＰ１５はオフする。したがって、第１電源電圧端子ＶＤＤ１からトランジスタＭＰ１５，ＭＰ１６を介して出力端子ＯＵＴに向けて電流は流れない。一方、トランジスタＭＮ１５は、ゲートにＨレベルの信号（インバータ回路ＩＮＶ１の出力）が印加されるため、オンする。また、トランジスタＭＮ１６は、ゲートが第２電源電圧ＶＤＤ２にクランプされているため、オンしている。したがって、出力端子ＯＵＴからトランジスタＭＮ１６，ＭＮ１５を介して接地電圧端子ＧＮＤに向けて電流が流れる。そのため、出力端子ＯＵＴの電位は、接地電圧レベル（０Ｖ）にまで低下する。つまり、出力回路１２は、Ｌレベル（０Ｖ）の出力信号ＯＵＴを出力する（時刻ｔ１４）。

このように、低電圧条件の場合において、入力信号ＩＮが立ち下がると、ノードＮ１と接地電圧端子ＧＮＤとの間に比較的インピーダンスの低いバイパス経路（電流経路）が形成される。それにより、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は比較的速く接地電圧レベルにまで低下する。即ち、ノードＮ２の電位（中間電圧Ｖｐｇ）は比較的速く第１電源電圧レベルにまで上昇する。そのため、出力信号ＯＵＴは速やかに接地電圧レベルにまで低下する。

まとめると、本実施の形態にかかる半導体集積回路１では、低電圧条件時において、ノードＮ１又はノードＮ２と、接地電圧端子ＧＮＤと、の間に比較的インピーダンスの低いバイパス経路（電流経路）が形成される。それにより、本実施の形態にかかる半導体集積回路１は、低電圧条件時において、ノードＮ１，Ｎ２の電位（中間電圧Ｖｐｇｂ，Ｖｐｇ）を比較的速く所望の電位にまで変化させることができる。そのため、本実施の形態にかかる半導体集積回路１は、低電圧条件時において、速やかに所望の電圧レベルの出力信号ＯＵＴを出力することができる。

なお、低電圧条件では、高電圧（３．３Ｖ）が供給されないため、比較的低い耐圧の各トランジスタに耐圧以上の電圧が印加されることはない。そのため、各トランジスタの破壊や劣化は生じない。

（高電圧条件時の半導体集積回路１の動作）
次に、高電圧条件時の半導体集積回路１の動作について、図４を参照して説明する。なお、高電圧条件時では、第１電源電圧ＶＤＤ１が３．３Ｖを示し、第２電源電圧ＶＤＤ２が１．８Ｖを示し、接地電圧ＧＮＤが０Ｖを示している。

また、高電圧条件時では、電圧条件切替信号ＣＴＬはＨレベルを示す。そのため、クランプ電位生成回路１４は、第２電源電圧レベル（１．８Ｖ）のクランプ電位ＶＤＤ３を生成する。ＮＯＲ回路ＮＲ１は、入力信号ＩＮに関わらず、Ｌレベル（接地電圧レベル）の出力信号Ｖｎｏｒ１を出力する。ＮＯＲ回路ＮＲ２は、入力信号ＩＮに関わらず、Ｌレベル（接地電圧レベル）の出力信号Ｖｎｏｒ２を出力する。そのため、トランジスタＭＮ１８，ＭＮ２０は何れもオフする。つまり、高電圧条件時では、ノードＮ１，Ｎ２と接地電圧端子ＧＮＤとの間にバイパス経路は形成されない。

まず、初期状態（時刻ｔ２０）では、入力信号ＩＮはＬレベル（接地電圧レベル）を示している。したがって、インバータ回路ＩＮＶ１の出力はＨレベル（第２電源電圧レベル）を示し、インバータ回路ＩＮＶ２の出力はＬレベル（接地電圧レベル）を示す。その他、ノードＮ２の電位（中間電圧Ｖｐｇ）は第１電源電圧レベル（３．３Ｖ）を示し、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は、クランプ電位ＶＤＤ３（１．８Ｖ）よりトランジスタＭＰ１３の閾値電圧Ｖｔｐだけ高い値を示す。そして、出力回路１２は、Ｌレベル（接地電圧レベル）の出力信号ＯＵＴを出力している。

なお、このとき、トランジスタＭＰ１２，ＭＰ１３，ＭＮ１１，ＭＮ１３，ＭＮ１５，ＭＮ１６は何れもオンし、トランジスタＭＰ１１，ＭＰ１４，ＭＰ１５，ＭＰ１６，ＭＮ１２，ＭＮ１４，ＭＮ１７，ＭＮ１８，ＭＮ１９，ＭＮ２０は何れもオフしている。

入力信号ＩＮがＬレベル（接地電圧レベル）からＨレベル（第２電源電圧レベル）に変化し始めると（時刻ｔ２１）、それに伴って、インバータ回路ＩＮＶ１の出力はＨレベル（第２電源電圧レベル）からＬレベル（接地電圧レベル）に変化し始め、インバータ回路ＩＮＶ２の出力はＬレベル（接地電圧レベル）からＨレベル（第２電源電圧レベル）に変化し始める。以下、入力信号ＩＮが立ち上がり始めてから（時刻ｔ２１）、出力信号ＯＵＴが立ち上がるまで（時刻ｔ２２）を詳細に見ていく。

インバータ回路ＩＮＶ２の出力電圧がトランジスタＭＮ１２の閾値電圧Ｖｔｎ以上になると、トランジスタＭＮ１２はオンする。また、トランジスタＭＮ１４は、ゲートが第２電源電圧ＶＤＤ２にクランプされているため、オンしている。トランジスタＭＰ１４は、ゲートが１．８Ｖのクランプ電位ＶＤＤ３にクランプされているため、オンしている。したがって、ノードＮ２からトランジスタＭＰ１４，ＭＮ１４，ＭＮ１２を介して接地電圧端子ＧＮＤに向けて電流が流れ始める。それにより、ノードＮ２の電位（中間電圧Ｖｐｇ）は、第１電源電圧ＶＤＤ１（３．３Ｖ）から低下し始める。なお、トランジスタＭＰ１２はオン状態を維持している。

一方、インバータ回路ＩＮＶ１の出力電圧がトランジスタＭＮ１１の閾値電圧Ｖｔｎより小さくなるため、トランジスタＭＮ１１はオフする。したがって、ノードＮ１からトランジスタＭＰ１３，ＭＮ１３，ＭＮ１１を介して接地電圧端子ＧＮＤに向けて電流は流れなくなる。なお、トランジスタＭＰ１１はオフ状態を維持している。

なお、上記したように、トランジスタＭＮ１８，ＭＮ２０は何れもオフしている。したがって、ノードＮ１，Ｎ２と接地電圧端子ＧＮＤとの間にバイパス経路は形成されない。

ノードＮ２の電位（中間電圧Ｖｐｇ）が第１電源電圧ＶＤＤ１（３．３Ｖ）よりもトランジスタＭＰ１１の閾値電圧Ｖｔｐだけ低い電位にまで低下すると（Ｖｐｇ＝ＶＤＤ１−Ｖｔｐになると）、ノードＮ２の電位がゲートに印加されているトランジスタＭＰ１１は、オフからオンに切り替わる。それにより、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は第１電源電圧レベル（３．３Ｖ）にまで上昇する。それにより、ノードＮ１の電位がゲートに印加されているトランジスタＭＰ１２は、オンからオフに切り替わる。それにより、ノードＮ２の電位（中間電圧Ｖｐｇ）は、クランプ電位ＶＤＤ３（１．８Ｖ）よりもトランジスタＭＰ１４の閾値電圧Ｖｔｐだけ高い電位にまでさらに低下する。

ノードＮ２の電位（中間電圧Ｖｐｇ）が、クランプ電位ＶＤＤ３よりもトランジスタＭＰ１４の閾値電圧Ｖｔｐだけ高い電位にまで低下すると、トランジスタＭＰ１５は、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｐよりも大きくなるため、オンする。また、トランジスタＭＰ１６も、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｐよりも大きくなるため、同じくオンする。したがって、第１電源電圧端子ＶＤＤ１からトランジスタＭＰ１５，ＭＰ１６を介して出力端子ＯＵＴに向けて電流が流れる。一方、トランジスタＭＮ１５は、ゲートにＬレベルの信号（インバータ回路ＩＮＶ１の出力）が印加されるため、オフする。したがって、出力端子ＯＵＴからトランジスタＭＮ１６，ＭＮ１５を介して接地電圧端子ＧＮＤに向けて電流は流れない。そのため、出力端子ＯＵＴの電位は、第１電源電圧レベル（３．３Ｖ）にまで上昇する。つまり、出力回路１２は、高電圧条件でのＨレベル（３．３Ｖ）の出力信号ＯＵＴを出力する（時刻ｔ２２）。

なお、このとき、トランジスタＭＮ１８，ＭＮ２０がオフしているため、ノードＶｍ２，Ｖｍ１の電位は、何れも接地電圧レベルにまで低下しない。また、トランジスタＭＮ１７，ＭＮ１９のゲートは第２電源電圧ＶＤＤ２にクランプされているため、ノードＶｍ２，Ｖｍ１の電位は、何れも第２電源電圧ＶＤＤ２よりもトランジスタＭＮ１７，ＭＮ１９の閾値電圧Ｖｔｎだけ低い電位以上には上昇しない。つまり、０Ｖ＜ノードＶｍ２，Ｖｍ１の電位≦（第２電源電圧ＶＤＤ２−閾値電圧Ｖｔｎ）を満たしている。

それにより、バイパス回路１３を構成する各トランジスタＭＮ１７〜ＭＮ２０のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間には、何れも耐圧以上の電位（例えば、３．３Ｖ）が印加されない。そのため、比較的低い耐圧の各トランジスタＭＮ１７〜ＭＮ２０の破壊及び劣化は生じない。

なお、レベルシフト回路１１を構成する各トランジスタＭＰ１１〜ＭＰ１４，ＭＮ１１〜ＭＮ１４のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間にも、耐圧以上の電圧（例えば、３．３Ｖ）が印加されない。同じく、出力回路１２を構成する各トランジスタＭＰ１５，ＭＰ１６，ＭＮ１５，ＭＮ１６のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間にも、耐圧以上の電圧（例えば、３．３Ｖ）が印加されない。そのため、比較的低い耐圧の各トランジスタＭＰ１１〜ＭＰ１６，ＭＮ１１〜ＭＮ１６の破壊及び劣化は生じない。

続いて、入力信号ＩＮがＨレベル（第２電源電圧レベル）からＬレベル（接地電圧レベル）に変化し始めると（時刻ｔ２３）、それに伴って、インバータ回路ＩＮＶ１の出力はＬレベル（接地電圧レベル）からＨレベル（第２電源電圧レベル）に変化し始め、インバータ回路ＩＮＶ２の出力はＨレベル（第２電源電圧レベル）からＬレベル（接地電圧レベル）に変化し始める。以下、入力信号ＩＮが立ち下がり始めてから（時刻ｔ２３）、出力信号ＯＵＴが立ち下がるまで（時刻ｔ２４）を詳細に見ていく。

インバータ回路ＩＮＶ１の出力電圧がトランジスタＭＮ１３の閾値電圧Ｖｔｎ以上になると、トランジスタＭＮ１１はオンする。また、トランジスタＭＮ１３は、ゲートが第２電源電圧ＶＤＤ２にクランプされているため、オンしている。トランジスタＭＰ１３は、ゲートが１．８Ｖのクランプ電位ＶＤＤ３にクランプされているため、オンしている。したがって、ノードＮ１からトランジスタＭＰ１３，ＭＮ１３，ＭＮ１１を介して接地電圧端子ＧＮＤに向けて電流が流れ始める。それにより、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は、第１電源電圧ＶＤＤ１（３．３Ｖ）から低下し始める。なお、トランジスタＭＰ１１はオン状態を維持している。

一方、インバータ回路ＩＮＶ２の出力電圧がトランジスタＭＮ１２の閾値電圧Ｖｔｎより小さくなるため、トランジスタＭＮ１２はオフする。したがって、ノードＮ２からトランジスタＭＰ１４，ＭＮ１４，ＭＮ１２を介して接地電圧端子ＧＮＤに向けて電流は流れなくなる。なお、トランジスタＭＰ１２はオフ状態を維持している。

なお、上記したように、トランジスタＭＮ１８，ＭＮ２０は何れもオフしている。したがって、ノードＮ１，Ｎ２と接地電圧端子ＧＮＤとの間にバイパス経路は形成されない。

ノードＮ１の電位（中間電圧Ｖｐｇｂ）が第２電源電圧（３．３Ｖ）よりもトランジスタＭＰ１２の閾値電圧Ｖｔｐだけ低い電位にまで低下すると（Ｖｐｇｂ＝ＶＤＤ１−Ｖｔｐになると）、ノードＮ１の電位がゲートに印加されているトランジスタＭＰ１２は、オフからオンに切り替わる。それにより、ノードＮ２の電位（中間電圧Ｖｐｇ）は第１電源電圧レベル（３．３Ｖ）にまで上昇する。それにより、ノードＮ２の電位がゲートに印加されているトランジスタＭＰ１１は、オンからオフに切り替わる。それにより、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は、クランプ電位ＶＤＤ３（１．８Ｖ）よりもトランジスタＭＰ１３の閾値電圧Ｖｔｐだけ高い電位にまでさらに低下する。

ノードＮ２の電位（中間電圧Ｖｐｇ）が第１電源電圧レベル（３．３Ｖ）になると、トランジスタＭＰ１５は、ゲート−ソース間電圧Ｖｇｓが自己の閾値電圧Ｖｔｐよりも小さくなるため、オフする。したがって、第１電源電圧端子ＶＤＤ１からトランジスタＭＰ１５，ＭＰ１６を介して出力端子ＯＵＴに向けて電流は流れない。一方、トランジスタＭＮ１５は、ゲートにＨレベルの信号（インバータ回路ＩＮＶ１の出力）が印加されるため、オンする。また、トランジスタＭＮ１６は、ゲートが第２電源電圧ＶＤＤ２にクランプされているため、オンしている。したがって、出力端子ＯＵＴからトランジスタＭＮ１６，ＭＮ１５を介して接地電圧端子ＧＮＤに向けて電流が流れる。そのため、出力端子ＯＵＴの電位は、接地電圧レベル（０Ｖ）にまで低下する。つまり、出力回路１２は、Ｌレベル（０Ｖ）の出力信号ＯＵＴを出力する（時刻ｔ２４）。

なお、このとき、トランジスタＭＮ１８，ＭＮ２０がオフしているため、ノードＶｍ２，Ｖｍ１の電位は、何れも接地電圧レベルにまで低下しない。また、トランジスタＭＮ１７，ＭＮ１９のゲートは第２電源電圧ＶＤＤ２にクランプされているため、ノードＶｍ２，Ｖｍ１の電位は、何れも第２電源電圧ＶＤＤ２よりもトランジスタＭＮ１７，ＭＮ１９の閾値電圧Ｖｔｎだけ低い電位以上には上昇しない。つまり、０Ｖ＜ノードＶｍ２，Ｖｍ１の電位≦（第２電源電圧ＶＤＤ２−閾値電圧Ｖｔｎ）を満たしている。

それにより、バイパス回路１３を構成する各トランジスタＭＮ１７〜ＭＮ２０のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間には、何れも耐圧以上の電圧（例えば、３．３Ｖ）が印加されない。そのため、比較的低い耐圧の各トランジスタＭＮ１７〜ＭＮ２０の破壊及び劣化は生じない。

なお、レベルシフト回路１１を構成する各トランジスタＭＰ１１〜ＭＰ１４，ＭＮ１１〜ＭＮ１４のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間にも、耐圧以上の電圧（例えば、３．３Ｖ）が印加されない。同じく、出力回路１２を構成する各トランジスタＭＰ１５，ＭＰ１６，ＭＮ１５，ＭＮ１６のソース−ドレイン間、ゲート−ソース間、及び、ゲート−ドレイン間にも、耐圧以上の電圧（例えば、３．３Ｖ）が印加されない。そのため、比較的低い耐圧の各トランジスタＭＰ１１〜ＭＰ１６，ＭＮ１１〜ＭＮ１６の破壊及び劣化は生じない。

このように、本実施の形態にかかる半導体集積回路１は、高電圧条件時において、比較的低い耐圧の各トランジスタＭＰ１１〜ＭＰ１６，ＭＮ１１〜ＭＮ２０に耐圧以上の電圧を印加させない。そのため、各トランジスタＭＰ１１〜ＭＰ１６，ＭＮ１１〜ＭＮ２０の破壊及び劣化を防止することができる。換言すると、本実施の形態にかかる半導体集積回路１は、サイズの大きな高い耐圧のトランジスタにより構成される必要が無いため、回路規模の増大を抑制することができる。

以上をまとめると、本実施の形態にかかる半導体集積回路１は、回路規模を増大させることなく、低電圧条件時においては、速やかに所望の電圧レベルの出力信号ＯＵＴを生成することができる。

さらに、上記したように、低電圧条件時に形成されるバイパス経路上には、わずかに２つのトランジスタ（ＭＮ１７，ＭＮ１８、又は、ＭＮ１９，ＭＮ２０）が直列に設けられているのみである。そのため、ノードＮ２と接地電圧端子ＧＮＤとの間の、トランジスタＭＰ１４，ＭＮ１４，ＭＮ１２を介した電流経路と、トランジスタＭＮ１９，ＭＮ２０を介したバイパス経路（電流経路）と、の合成インピーダンスは比較的小さくなる。換言すると、低電圧条件時におけるノードＮ２のＬレベル側の出力インピーダンスは、高電圧条件時よりも小さくなる。同じく、ノードＮ１と接地電圧端子ＧＮＤとの間の、トランジスタＭＰ１３，ＭＮ１３，ＭＮ１１を介した電流経路と、トランジスタＭＮ１７，ＭＮ１８を介したバイパス経路（電流経路と、の合成インピーダンスが比較的小さくなる。換言すると、低電圧条件時におけるノードＮ１のＬレベル側の出力インピーダンスは、高電圧条件時よりも小さくなる。

ここで、低電圧条件時にノードＮ２の電位（中間電圧Ｖｐｇ）が立ち下がる場合において、その立ち下がり直前のトランジスタＭＰ１２のオン抵抗が、高電圧条件時よりも小さくなる場合がある。それは、例えば、高電圧条件時にＶＤＤ１＝３．３Ｖ、ＶＤＤ３＝１．８Ｖとなり、低電圧条件時にＶＤＤ１＝１．８Ｖ、ＶＤＤ３＝０Ｖとなる場合である。なお、トランジスタＭＰ１３，ＭＰ１４の閾値電圧Ｖｔｐ＝０．４Ｖとする。

この場合、高電圧条件時におけるトランジスタＭＰ１２のゲート−ソース間電圧は、ＶＤＤ１−（ＶＤＤ３＋トランジスタＭＰ１３の閾値電圧Ｖｔｐ）＝１．１Ｖを示す。一方、低電圧条件時におけるトランジスタＭＰ１２のゲート−ソース間電圧は、ＶＤＤ１−ＧＮＤ＝１．８Ｖを示す。つまり、低電圧条件時におけるトランジスタＭＰ１２のゲート−ソース間電圧は、高電圧条件時の場合よりも大きい。つまり、低電圧条件時におけるトランジスタＭＰ１２のオン抵抗は、高電圧条件時の場合よりも小さくなる。

トランジスタＭＰ１２のオン抵抗が小さいということは、ノードＮ２と接地電圧端子ＧＮＤとの間に電流経路が形成されて電流が流れ始めた場合に、トランジスタＭＰ１２による電圧降下が小さいことを意味する。即ち、ノードＮ２のＨレベル側の出力インピーダンスが大きいことを意味する。この場合、仮に、高電圧条件時と低電圧条件時とでノードＮ２のＬレベル側の出力インピーダンスが同じであれば、低電圧条件時におけるノードＮ２の電位の立ち下がりは、高電圧条件時の場合よりも遅くなってしまう。

しかしながら、本実施の形態にかかる半導体集積回路１では、上記したように、高電圧条件時と低電圧条件時とでノードＮ２のＬレベル側の出力インピーダンスが変化する。具体的には、低電圧条件時におけるノードＮ２のＬレベル側の出力インピーダンスは、高電圧条件時の場合よりも小さくなる。そのため、高電圧条件時と低電圧条件時とでノードＮ２のＨレベル側の出力インピーダンス及びＬレベル側の出力インピーダンスの比を揃えることができる。それにより、デューティ比の劣化を防止することができる。

（本実施の形態にかかる半導体集積回路１と関連技術との差異）
次に、本実施の形態にかかる半導体集積回路１と関連技術との差異について説明する。

図７は、特許文献１に開示された半導体集積回路（出力回路）５００の構成を示す図である。図７に示す半導体集積回路５００では、第２の電位ＶＤＤ２'が第１の電位ＶＤＤ１'よりも高電位であるとき（即ち、高電圧条件時）は、Ｎ型ＭＯＳトランジスタ５６２，５６４がオフになるので、ノードＡ−Ｃ間及びノードＢ−Ｄ間はバイパスされない。一方、第２の電位ＶＤＤ２'が第１の電位ＶＤＤ１'以下であるとき（即ち、低電圧条件時）は、Ｎ型ＭＯＳトランジスタ５６２，５６４がオンになるので、ノードＡ−Ｃ間にはＮ型ＭＯＳトランジスタ５６１，５６２からなるバイパスが形成されると共にノードＢ−Ｄ間にはＮ型ＭＯＳトランジスタ５６３，５６４からなるバイパスが形成される。

それにより、例えば、出力パッド部ＯＵＴから"Ｈ"を出力する場合、Ｎ型ＭＯＳトランジスタ５６３，５６４からなるバイパスによってノードＢの電位が引き下げられるため、ノードＢの電位はバイパスが無い場合よりも速く立ち下がる。それにより、出力パッド部ＯＵＴから"Ｈ"を出力するときの遅延時間が短くなる。

しかしながら、図７に示す半導体集積回路５００では、ノードＢとグランドとの間のバイパス経路に３個のＭＯＳトランジスタ５６３，５６４，５２４が直列に設けられているため、当該バイパス経路のインピーダンスが高くなってしまう。そのため、図７に示す半導体集積回路５００は、ノードＢの電位を速く立ち下げることができず、出力パッド部ＯＵＴから"Ｈ"を出力するときの遅延時間をそれほど短くすることができない。

同様にして、図７に示す半導体集積回路５００では、ノードＡとグランドとの間のバイパス経路上に３個のＭＯＳトランジスタ５６１，５６２，５２３が直列に設けられているため、当該バイパス経路のインピーダンスが高くなってしまう。そのため、図７に示す半導体集積回路５００は、ノードＡの電位を速く立ち下げることができず（即ち、ノードＢの電位を速く立ち上げることができず）、出力パッド部ＯＵＴから"Ｌ"を出力するときの遅延時間をそれほど短くすることができない。

要するに、図７に示す半導体集積回路５００は、バイパス経路のインピーダンスが高いため、出力トランジスタ５３１のゲート電圧を速く変化させることができず、速やかに所望のレベルの出力電圧を生成することができない。なお、直列接続された３個のＭＯＳトランジスタのゲート幅を大きくすることにより、バイパス経路のインピーダンスを小さくしようとすると、回路規模が増大してしまう。

一方、本実施の形態にかかる半導体集積回路１では、ノードＮ２と接地電圧端子ＧＮＤとの間のバイパス経路上に、わずかに２個のトランジスタＭＮ１９，ＭＮ２０が直列に設けられているのみであるため、当該バイパス経路のインピーダンスは比較的小さくなる。そのため、本実施の形態にかかる半導体集積回路１は、ノードＮ２の電位を従来よりも速く立ち下げ、速やかにＨレベルの出力信号ＯＵＴを生成することができる。

同様にして、本実施の形態にかかる半導体集積回路１では、ノードＮ１と接地電圧端子ＧＮＤとの間のバイパス経路上に、わずかに２個のトランジスタＭＮ１７，ＭＮ１８が直列に設けられているのみであるため、当該バイパス経路のインピーダンスは比較的小さくなる。そのため、本実施の形態にかかる半導体集積回路１は、ノードＮ１の電位を従来よりも速く立ち下げ（即ち、ノードＮ２の電位を従来よりも速く立ち上げ）、速やかにＬレベルの出力信号ＯＵＴを生成することができる。

要するに、本実施の形態にかかる半導体集積回路１は、バイパス経路のインピーダンスが低いため、出力トランジスタＭＰ１５のゲート電圧を速く変化させて、速やかに所望の電圧レベル（特にＨレベル）の出力電圧を生成することができる。

＜実施の形態２＞
本実施の形態では、図１に示す半導体集積回路１のレイアウト構成について説明する。図５は、図１に示す半導体集積回路１のレイアウト構成の一例を示す図である。

図５に示すように、トランジスタＭＰ１３，ＭＰ１２，ＭＰ１１，ＭＰ１４が、紙面の上方において左側から右側に向けて順に配置されている。その下方には、トランジスタＭＮ１７，ＭＮ１８，ＭＮ２０，ＭＮ１９が、紙面の左側から右側に向けて順に配置されている。さらにその下方には、トランジスタＭＮ１３，ＭＮ１２，ＭＮ１，ＭＮ１４が、紙面の左側から右側に向けて順に配置されている。これら１２個のトランジスタにより、レベルシフト回路１１及びバイパス回路１３が構成される。

また、インバータ回路ＩＮＶ１，インバータ回路ＩＮＶ２，ＮＯＲ回路ＮＲ２，ＮＯＲ回路ＮＲ１が、紙面の下方において左側から右側に向けて順に配置されている。また、トランジスタＭＰ１５，ＭＰ１６，ＭＮ１５，ＭＮ１６が、紙面の右側に配置されている。

なお、レベルシフト回路１１及びバイパス回路１３を構成する１２個のトランジスタは、紙面の縦方向に伸びる一点鎖線を対称軸にして左右対称に配置されている。それにより、動作タイミングのずれが抑制される。

また、ノードＮ２に接続されるトランジスタＭＰ１４，ＭＮ１９，ＭＰ１５は、互いに近接配置されている。それにより、トランジスタＭＰ１４，ＭＮ１９，ＭＰ１５間を接続する配線容量が低減されるため、より高速な動作を実現することが可能になる。

また、トランジスタＭＰ１１，ＭＰ１２は、それぞれのソース端子を共通化させることもできる（図６参照）。トランジスタＭＮ１８，ＭＮ２０は、それぞれのソース端子を共通化させることもできる（図６参照）。トランジスタＭＮ１２，ＭＮ１１は、それぞれのソース端子を共通化させることもできる（図６参照）。それにより、回路規模の増大がさらに抑制される。

本実施の形態では、図１に示す半導体集積回路１のレイアウト構成について説明したが、以下に示す他の実施の形態にかかる半導体集積回路のレイアウト構成にも応用可能であり、同等の効果を期待できる。
＜実施の形態３＞
本実施の形態では、バイパス回路１３の第１の変形例を説明する。図８は、バイパス回路１３の第１の変形例をバイパス回路２３として示す図である。バイパス回路２３は、バイパス回路１３と比較して、２個のＰチャネルＭＯＳトランジスタをさらに有する。以下、具体的に説明する。

図８に示すバイパス回路２３は、トランジスタ（第１バイパス用ＭＯＳトランジスタ）ＭＮ２７と、トランジスタ（第３バイパス用ＭＯＳトランジスタ）ＭＮ２８と、トランジスタ（第２バイパス用ＭＯＳトランジスタ）ＭＮ２９と、トランジスタ（第４バイパス用ＭＯＳトランジスタ）ＭＮ３０と、トランジスタ（第５バイパス用ＭＯＳトランジスタ）ＭＰ１７と、トランジスタ（第６バイパス用ＭＯＳトランジスタ）ＭＰ１８と、を有する。本実施の形態では、トランジスタＭＮ２７〜ＭＮ３０がＮチャネルＭＯＳトランジスタ、トランジスタＭＰ１７，ＭＰ１８がＰチャネルＭＯＳトランジスタである場合を例に説明する。なお、トランジスタＭＮ２７，ＭＮ２８，ＭＮ２９，ＭＮ３０は、それぞれトランジスタＭＮ１７，ＭＮ１８，ＭＮ１９，ＭＮ２０に対応する。

トランジスタＭＰ１７では、ソースが第２電源電圧端子ＶＤＤ２に接続され、ドレインがノードＶｍ２に接続され、ゲートにＮＯＲ回路ＮＲ２の出力信号Ｖｎｏｒ２が印加される。トランジスタＭＰ１８では、ソースが第２電源電圧端子ＶＤＤ２に接続され、ドレインがノードＶｍ１に接続され、ゲートにＮＯＲ回路ＮＲ１の出力信号Ｖｎｏｒ１が印加される。トランジスタＭＮ２７〜ＭＮ３０のそれぞれの接続関係については、トランジスタＭＮ１７〜ＭＮ２０の場合と同様であるため、その説明を省略する。

図１に示す半導体集積回路１では、高電圧条件の場合、ＮＯＲ回路ＮＲ１，ＮＲ２からＬレベルの出力信号Ｖｎｏｒ１，Ｖｎｏｒ２が出力されるため、トランジスタＭＮ１８，ＭＮ２０は何れもオフする。

また、図１に示す半導体集積回路１では、入力信号ＩＮがＨレベルの場合、トランジスタＭＰ１２はオフする。つまり、高電圧条件にて入力信号ＩＮがＨレベルの場合、トランジスタＭＰ１２，ＭＮ２０はいずれもオフする。したがって、高電圧条件にて入力信号ＩＮがＨレベルの場合、ノードＮ２の電位（中間電圧Ｖｐｇ）は、トランジスタＭＰ１２のオフ時の抵抗と、トランジスタＭＮ２０のオフ時の抵抗と、によって抵抗分圧された値を示す。ここで、トランジスタＭＰ１２のオフ時の抵抗がトランジスタＭＮ２０のオフ時の抵抗よりも大きくなるほど、中間電圧Ｖｐｇは低くなる。中間電圧Ｖｐｇが低くなると、耐圧の低いＭＯＳトランジスタＭＰ１１，ＭＰ１５が破壊してしまう恐れがある。

同様にして、図１に示す半導体集積回路１では、入力信号ＩＮがＬレベルの場合、トランジスタＭＰ１１はオフする。つまり、高電圧条件にて入力信号ＩＮがＬレベルの場合、トランジスタＭＰ１１，ＭＮ１８はいずれもオフする。したがって、高電圧条件にて入力信号ＩＮがＬレベルの場合、ノードＮ１の電位（中間電圧Ｖｐｇｂ）は、トランジスタＭＰ１１のオフ時の抵抗と、トランジスタＭＮ１８のオフ時の抵抗と、によって抵抗分圧された値を示す。ここで、トランジスタＭＰ１１のオフ時の抵抗がトランジスタＭＮ１８のオフ時の抵抗よりも大きくなるほど、中間電圧Ｖｐｇｂは低くなる。中間電圧Ｖｐｇｂが低くなると、耐圧の低いＭＯＳトランジスタＭＰ１２，ＭＰ１５が破壊してしまう恐れがある。

それに対し、本実施の形態では、高電圧条件の場合、トランジスタＭＮ２８，ＭＮ３０が何れもオフする一方で、トランジスタＭＰ１７，ＭＰ１８は何れもオンする。したがって、高電圧条件の場合、ノードＶｍ１，Ｖｍ２には、それぞれトランジスタＭＰ１８，ＭＰ１７を介して第２電源電圧ＶＤＤ２が供給される。つまり、高電圧条件の場合、ノードＶｍ１，Ｖｍ２の電位は何れも第２電源電圧ＶＤＤ２レベルを示す。

また、本実施の形態では、入力信号ＩＮがＨレベルの場合、トランジスタＭＰ１２はオフする。つまり、高電圧条件にて入力信号ＩＮがＨレベルの場合、トランジスタＭＰ１２，ＭＮ３０が何れもオフする一方で、トランジスタＭＰ１８はオンする。したがって、高電圧条件にて入力信号ＩＮがＨレベルの場合、トランジスタＭＮ２９は、中間電圧Ｖｐｇが第２電源電圧ＶＤＤ２より閾値電圧Ｖｔｎだけ低くなったときにオンする。そのため、中間電圧ＶｐｇはＶＤＤ２−Ｖｔｎ以下にはならない。そこで、ＶＤＤ１−（ＶＤＤ２−Ｖｔｎ）＜ＭＯＳトランジスタの耐圧、を満たすように設計することにより、耐圧の低いＭＯＳトランジスタの破壊及び劣化を防ぐことができる。

同様にして、本実施の形態では、入力信号ＩＮがＬレベルの場合、トランジスタＭＰ１１はオフする。つまり、高電圧条件にて入力信号ＩＮがＬレベルの場合、トランジスタＭＰ１１，ＭＮ２８が何れもオフする一方で、トランジスタＭＰ１７はオンする。したがって、高電圧条件にて入力信号ＩＮがＬレベルの場合、トランジスタＭＮ２７は、中間電圧Ｖｐｇｂが第２電源電圧ＶＤＤ２より閾値電圧Ｖｔｎだけ低くなったときにオンする。そのため、中間電圧ＶｐｇｂはＶＤＤ２−Ｖｔｎ以下にはならない。そこで、ＶＤＤ１−（ＶＤＤ２−Ｖｔｎ）＜ＭＯＳトランジスタの耐圧、を満たすように設計することにより、耐圧の低いＭＯＳトランジスタの破壊及び劣化を防ぐことができる。

本実施の形態にかかるバイパス回路２３が適用された半導体集積回路は、実施の形態１にかかる半導体集積回路と同等の効果を奏することができる。つまり、本実施の形態にかかる半導体集積回路は、ノードＮ１，Ｎ２の電位の立ち下がりに要する時間を短くすることができるため、速やかに所望の電圧レベルの出力電圧を生成することができる。

さらに、本実施の形態にかかるバイパス回路２３が適用された半導体集積回路は、フローティング状態のノードＮ１，Ｎ２の電圧降下を抑制することができるため、耐圧の低いＭＯＳトランジスタの破壊及び劣化を防止することができる。

＜実施の形態４＞
図９は、バイパス回路１３の第２の変形例を説明する。図９は、バイパス回路１３の第２の変形例をバイパス回路３３として示す図である。バイパス回路３３では、図８に示すバイパス回路２３と比較して、トランジスタＭＰ１７，ＭＰ１８のオンオフを制御する信号が異なる。

具体的には、トランジスタＭＰ１７のゲートには、出力信号Ｖｎｏｒ２に代えて、電圧条件切替信号ＣＴＬの反転信号が供給される。トランジスタＭＰ１８のゲートには、出力信号Ｖｎｏｒ１に代えて、電圧条件切替信号ＣＴＬの反転信号が供給される。バイパス回路３３のその他の回路構成については、バイパス回路２３と同様であるため、その説明を省略する。

図９に示すバイパス回路３３では、低電圧条件時にトランジスタＭＰ１７，ＭＰ１８が常にオフする。それにより、トランジスタＭＰ１７，ＭＰ１８がノードＮ１、Ｎ２の電位の立ち上がり動作に寄与することを防止することができる。

本実施の形態にかかるバイパス回路３３が適用された半導体集積回路は、実施の形態３にかかる半導体集積回路と同等の効果を奏することができる。つまり、本実施の形態にかかる半導体集積回路は、ノードＮ１，Ｎ２の電位の立ち下がりに要する時間を短くすることができるため、速やかに所望の電圧レベルの出力電圧を生成することができる。さらに、本実施の形態にかかるバイパス回路３３が適用された半導体集積回路は、フローティング状態のノードＮ１，Ｎ２の電圧降下を抑制することができるため、耐圧の低いＭＯＳトランジスタの破壊及び劣化を防止することができる。

さらに、本実施の形態にかかるバイパス回路３３が適用された半導体集積回路では、トランジスタＭＰ１７，ＭＰ１８がノードＮ１、Ｎ２の電位の立ち上がり動作に寄与することを防止することができる。

＜実施の形態５＞
本実施の形態では、バイパス回路１３の第３の変形例を説明する。図１０は、バイパス回路１３の第３の変形例をバイパス回路４３として示す図である。バイパス回路１３では、バイパス経路上にＭＯＳトランジスタが２段縦積みされていた。一方、バイパス回路４３では、バイパス経路上にＭＯＳトランジスタが３段縦積みされている。以下、具体的に説明する。

図１０に示すバイパス回路４３は、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮ３１〜ＭＮ３６を有する。なお、トランジスタＭＮ３１，ＭＮ３２，ＭＮ３４，ＭＮ３５は、それぞれトランジスタＭＮ１７，ＭＮ１８，ＭＮ１９，ＭＮ２０に対応する。

トランジスタ（第７バイパス用ＭＯＳトランジスタ）ＭＮ３３は、トランジスタＭＮ３１，ＭＮ３２に直列に設けられ（縦積みされ）、ゲートに出力信号Ｖｎｏｒ２が供給される。トランジスタ（第８バイパス用ＭＯＳトランジスタ）ＭＮ３６は、トランジスタＭＮ３４，ＭＮ３５に直列に設けられ（縦積みされ）、ゲートに出力信号Ｖｎｏｒ１が供給される。トランジスタＭＮ３１，ＭＮ３２，ＭＮ３４，ＭＮ３５のそれぞれの接続関係については、トランジスタＭＮ１７，ＭＮ１８，ＭＮ１９，ＭＮ２０の場合と同様であるため、その説明を省略する。

本実施の形態にかかるバイパス回路４３が適用された半導体集積回路は、実施の形態１にかかる半導体集積回路と同等の効果を奏することができる。つまり、本実施の形態にかかるバイパス回路４３が適用された半導体集積回路は、ノードＮ１，Ｎ２の電位の立ち下がりに要する時間を短くすることができるため、速やかに所望の電圧レベルの出力電圧を生成することができる。

＜実施の形態６＞
本実施の形態では、バイパス回路１３の第４の変形例を説明する。図１１は、バイパス回路１３の第４の変形例をバイパス回路５３として示す図である。バイパス回路５３は、バイパス回路１３及びＮＯＲ回路ＮＲ１，ＮＲ２のそれぞれの機能を含んでいる。以下、具体的に説明する。

図１１に示すバイパス回路５３は、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮ４１〜ＭＮ４６と、ＰチャネルＭＯＳトランジスタであるトランジスタＭＰ２３〜ＭＰ２６と、を有する。

トランジスタＭＮ４１では、ソースがノードＶｍ２に接続され、ドレインがノードＮ１に接続され、ゲートに第２電源電圧ＶＤＤ２が印加される。トランジスタＭＮ４２では、ソースがトランジスタＭＮ４３のドレインに接続され、ドレインがノードＶｍ２に接続され、ゲートにインバータ回路ＩＮＶ２の出力（即ち、入力信号ＩＮの正転信号）ｉｎ＿ｔが印加される。トランジスタＭＮ４３では、ソースが接地電圧端子ＧＮＤに接続され、ゲートに電圧条件切替信号ＣＴＬの反転信号が印加される。

トランジスタＭＰ２３では、ソースが第２電源電圧端子ＶＤＤ２に接続され、ドレインがノードＶｍ２に接続され、ゲートにインバータ回路ＩＮＶ２の出力ｉｎ＿ｔが印加される。トランジスタＭＰ２４では、ソースが第２電源電圧端子ＶＤＤ２に接続され、ドレインがノードＶｍ２に接続され、ゲートに電圧条件切替信号ＣＴＬの反転信号が印加される。

トランジスタＭＮ４４では、ソースがノードＶｍ１に接続され、ドレインがノードＮ２に接続され、ゲートに第２電源電圧ＶＤＤ２が印加される。トランジスタＭＮ４５では、ソースがトランジスタＭＮ４６のドレインに接続され、ドレインがノードＶｍ１に接続され、ゲートにインバータ回路ＩＮＶ１の出力（即ち、入力信号ＩＮの反転信号）ｉｎ＿ｂが印加される。トランジスタＭＮ４６では、ソースが接地電圧端子ＧＮＤに接続され、ゲートに電圧条件切替信号ＣＴＬの反転信号が印加される。

トランジスタＭＰ２５では、ソースが第２電源電圧端子ＶＤＤ２に接続され、ドレインがノードＶｍ１に接続され、ゲートにインバータ回路ＩＮＶ１の出力ｉｎ＿ｂが印加される。トランジスタＭＰ２６では、ソースが第２電源電圧端子ＶＤＤ２に接続され、ドレインがノードＶｍ１に接続され、ゲートに電圧条件切替信号ＣＴＬの反転信号が印加される。

本実施の形態にかかるバイパス回路５３が適用された半導体集積回路は、実施の形態１にかかる半導体集積回路と同等の効果を奏することができる。つまり、本実施の形態にかかるバイパス回路５３が適用された半導体集積回路は、ノードＮ１，Ｎ２の電位の立ち下がりに要する時間を短くすることができるため、速やかに所望の電圧レベルの出力電圧を生成することができる。

さらに、本実施の形態にかかるバイパス回路５３が適用された半導体集積回路は、実施の形態３の場合と同様に、フローティング状態のノードＮ１，Ｎ２の電圧降下を抑制することができるため、耐圧の低いＭＯＳトランジスタの破壊及び劣化を防止することができる。

さらに、本実施の形態にかかるバイパス回路５３が適用された半導体集積回路は、バイパス回路５３がバイパス回路１３及びＮＯＲ回路ＮＲ１，ＮＲ２のそれぞれの機能を含んでいるため、回路規模の増大を抑制することができる。

＜実施の形態７＞
本実施の形態では、バイパス回路１３の第５の変形例を説明する。図１２は、バイパス回路１３の第５の変形例をバイパス回路６３として示す図である。バイパス回路６３は、図１１に示すバイパス回路５３と比較して、トランジスタＭＰ２３，ＭＰ２５を有しない。バイパス回路６３のその他の回路構成については、バイパス回路５３の場合と同様であるため、その説明を省略する。

図１２に示すバイパス回路６３では、低電圧条件時にトランジスタＭＰ２３，ＭＰ２５がノードＮ１，Ｎ２の電位の立ち上がり動作に寄与することを防止することができる。

本実施の形態にかかるバイパス回路６３が適用された半導体集積回路は、実施の形態６にかかる半導体集積回路と同等の効果を奏することができる。

さらに、本実施の形態にかかるバイパス回路６３が適用された半導体集積回路では、低電圧条件時にトランジスタＭＰ２３，ＭＰ２５がノードＮ１，Ｎ２の電位の立ち上がり動作に寄与することを防止することができる。

図１３に、上記実施の形態１〜７にかかる半導体集積回路の構成例をより抽象的に示したブロック図を示しておく。

＜実施の形態８＞
図１４は、上記実施の形態にかかる半導体集積回路が複数適用されたＬＳＩシステムの構成例を示すブロック図である。本実施の形態では、図１に示す半導体集積回路１がＬＳＩシステムに複数適用された場合を例に説明するが、他の実施の形態にかかる半導体集積回路が適用されても良い。

図１４に示すＬＳＩシステム１００は、出力電圧を生成するｎ（ｎは自然数）個の出力ドライバ１＿１〜１＿ｎと、電圧条件切替信号ＣＴＬを生成する電圧条件判定回路２と、クランプ電位生成回路１４と、を備える。

なお、各出力ドライバ１＿１〜１＿ｎには半導体集積回路１の構成が用いられている。但し、図１４の例では、出力ドライバ１＿１〜１＿ｎは、一つのクランプ電位生成回路１４を共用している。

以上のように、上記実施の形態にかかる半導体集積回路は、低電圧条件の場合において、出力トランジスタのゲート電圧を速やかに変化させるためのバイアス経路を形成することにより、速やかに所望の電圧レベルの出力信号ＯＵＴを生成することができる。

さらに、上記実施の形態にかかる半導体集積回路は、高電圧条件の場合において、比較的低い耐圧の各トランジスタＭＰ１１〜ＭＰ１６，ＭＮ１１〜ＭＮ２０に耐圧以上の電圧を印加させない。そのため、各トランジスタＭＰ１１〜ＭＰ１６，ＭＮ１１〜ＭＮ２０の破壊及び劣化を防止することができる。換言すると、上記実施の形態にかかる半導体集積回路は、サイズの大きな高い耐圧のトランジスタにより構成される必要が無いため、回路規模の増大を抑制することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

上記実施の形態では、クランプ電位生成回路１４が高電圧条件時に第２電源電圧レベル（１．８Ｖ）のクランプ電位ＶＤＤ３を生成する場合を例に説明したが、これに限られない。クランプ電位生成回路１４は、接地電圧より大きく前記第１電源電圧より小さい任意のレベルのクランプ電位ＶＤＤ３を生成する構成に適宜変更可能である。

１ 半導体集積回路
１＿１〜１＿ｎ 出力ドライバ
２ 電圧条件判定回路
１１ レベルシフト回路
１２ 出力回路
１３，２３，３３，４３，５３，６３ バイパス回路
１４ クランプ電位生成回路
１１１ ラッチ回路
１１２ クランプ回路
１１３ ラッチ反転回路
ＩＮＶ１，ＩＮＶ２ インバータ回路
ＮＲ１，ＮＲ２ ＮＯＲ回路
ＭＮ１１〜ＭＮ２２，ＭＮ２７〜ＭＮ３６，ＭＮ４１〜ＭＮ４６ トランジスタ
ＭＰ１１〜ＭＰ１８，ＭＰ２１〜ＭＰ２６ トランジスタ
Ｒ１，Ｒ２ 抵抗素子
１００ ＬＳＩシステム

Claims (12)

1. レベルシフト回路、バイパス回路及び出力回路を備え、
   前記レベルシフト回路は、
   電圧条件に応じたレベルの第１電源電圧が供給される第１電源端子と、接地電圧端子と、の間に並列に設けられ、それぞれのゲートが他方のドレインに接続された第１及び第２ＰＭＯＳトランジスタと、
   前記第１及び第２ＰＭＯＳトランジスタのそれぞれのドレインと、前記接地電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに前記電圧条件に応じたレベルのクランプ電位が印加される第３及び第４ＰＭＯＳトランジスタと、
   前記第３及び第４ＰＭＯＳトランジスタのそれぞれのドレインと、前記接地電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに所定レベルの第２電源電圧が印加される第１及び第２ＮＭＯＳトランジスタと、
   前記第１及び第２ＮＭＯＳトランジスタのそれぞれのソースと、前記接地電圧端子と、の間にそれぞれ設けられ、入力信号に応じて相補的にオンオフが制御される第３及び第４ＮＭＯＳトランジスタと、を有し、
   前記バイパス回路は、
   前記第１及び第２ＰＭＯＳトランジスタのそれぞれのドレインと、前記接地電圧端子と、の間にそれぞれ設けられ、それぞれのゲートに前記第２電源電圧が印加される第１及び第２バイパス用ＭＯＳトランジスタと、
   前記第１及び第２バイパス用ＭＯＳトランジスタと、前記接地電圧端子と、の間にそれぞれ設けられ、前記入力信号及び前記電圧条件に応じてオンオフが制御される第３及び第４バイパス用ＭＯＳトランジスタと、を有し、
   前記出力回路は、
   前記第１電源端子と外部出力端子との間に設けられ、ゲートに前記第２ＰＭＯＳトランジスタのドレイン電圧が印加される第５ＰＭＯＳトランジスタと、
   前記第５ＰＭＯＳトランジスタのドレインと前記外部出力端子との間に設けられ、ゲートに前記クランプ電位が印加される第６ＰＭＯＳトランジスタと、
   前記接地電圧端子と前記外部出力端子との間に設けられ、前記入力信号に応じてオンオフが制御される第５ＮＭＯＳトランジスタと、
   前記第５ＮＭＯＳトランジスタのドレインと前記外部出力端子との間に設けられ、ゲートに前記第２電源電圧が印加される第６ＮＭＯＳトランジスタと、を有する、半導体集積回路。
2. 前記第１電源電圧が低電圧レベルを示す低電圧条件の場合、前記第３及び第４バイパス用ＭＯＳトランジスタは、それぞれ前記第３及び第４ＮＭＯＳトランジスタがオンした場合にオンし、それぞれ前記第３及び第４ＮＭＯＳトランジスタがオフした場合にオフする、請求項１に記載の半導体集積回路。
3. 前記第１電源電圧が高電圧レベルを示す高電圧条件の場合、前記第３及び第４バイパス用ＭＯＳトランジスタは何れもオフする、請求項１に記載の半導体集積回路。
4. 前記第１電源電圧が低電圧レベルを示す低電圧条件の場合、接地電圧レベルの前記クランプ電位を生成し、前記第１電源電圧が高電圧レベルを示す高電圧条件の場合、接地電圧より大きく前記第１電源電圧より小さいレベルの前記クランプ電位を生成する、クランプ電位生成回路をさらに備えた請求項１に記載の半導体集積回路。
5. 前記第１電源電圧が低電圧レベルを示す低電圧条件の場合、接地電圧レベルの前記クランプ電位を生成し、前記第１電源電圧が高電圧レベルを示す高電圧条件の場合、前記第２電源電圧と略同一レベルの前記クランプ電位を生成する、クランプ電位生成回路をさらに備えた請求項１に記載の半導体集積回路。
6. 前記第１電源端子には、低電圧条件の場合、前記第２電源電圧と略同一レベルの前記第１電源電圧が供給され、高電圧条件の場合、前記第２電源電圧よりも高いレベルの前記第１電源電圧が供給される、請求項１に記載の半導体集積回路。
7. 前記第４ＰＭＯＳトランジスタ、前記第５ＰＭＯＳトランジスタ、及び、前記第２バイパス用ＭＯＳトランジスタは、互いに近接配置される請求項１に記載の半導体集積回路。
8. 前記第２ＰＭＯＳトランジスタ、前記第３バイパス用ＭＯＳトランジスタ、前記第４ＮＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第１バイパス用ＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタ、前記第４バイパス用ＭＯＳトランジスタ、前記第３ＮＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタ、前記第２バイパス用ＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタとは、互いに対称に配置される、請求項１に記載の半導体集積回路。
9. 前記バイパス回路は、
   前記第２電源電圧が供給される第２電源端子と、前記第１及び前記第３バイパス用ＭＯＳトランジスタ間のノードと、の間に設けられ、前記第３バイパス用ＭＯＳトランジスタと相補的にオンオフが制御される第５バイパス用ＭＯＳトランジスタと、
   前記第２電源端子と、前記第２及び前記第４バイパス用ＭＯＳトランジスタ間のノードと、の間に設けられ、前記第４バイパス用ＭＯＳトランジスタと相補的にオンオフが制御される第６バイパス用ＭＯＳトランジスタと、をさらに備えた請求項１に記載の半導体集積回路。
10. 前記バイパス回路は、
    前記第２電源電圧が供給される第２電源端子と、前記第１及び前記第３バイパス用ＭＯＳトランジスタ間のノードと、の間に設けられ、低電圧条件の場合にオフし高電圧条件の場合にオンする第５バイパス用ＭＯＳトランジスタと、
    前記第２電源端子と、前記第２及び前記第４バイパス用ＭＯＳトランジスタ間のノードと、の間に設けられ、低電圧条件の場合にオフし高電圧条件の場合にオンする第６バイパス用ＭＯＳトランジスタと、をさらに備えた請求項１に記載の半導体集積回路。
11. 前記バイパス回路は、
    前記第３バイパス用ＭＯＳトランジスタと前記接地電圧端子との間に設けられ、前記入力信号及び前記電圧条件に応じてオンオフが制御される第７バイアス用トランジスタと、
    前記第４バイパス用ＭＯＳトランジスタと前記接地電圧端子との間に設けられ、前記入力信号及び前記電圧条件に応じてオンオフが制御される第８バイアス用トランジスタと、をさらに備えた請求項１に記載の半導体集積回路。
12. 前記外部出力端子から出力電圧を生成する請求項１に記載の複数の半導体集積回路と、
    前記第１電源電圧が低電圧レベルを示す低電圧条件の場合、接地電圧レベルの前記クランプ電位を生成し、前記第１電源電圧が高電圧レベルを示す高電圧条件の場合、接地電圧より大きく前記第１電源電圧より小さいレベルの前記クランプ電位を生成する、クランプ電位生成回路と、を備えたＬＳＩシステム。

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