JPH06152383A - 信号電圧レベル変換回路及び出力バッファ回路 - Google Patents
信号電圧レベル変換回路及び出力バッファ回路Info
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- JPH06152383A JPH06152383A JP4298757A JP29875792A JPH06152383A JP H06152383 A JPH06152383 A JP H06152383A JP 4298757 A JP4298757 A JP 4298757A JP 29875792 A JP29875792 A JP 29875792A JP H06152383 A JPH06152383 A JP H06152383A
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Abstract
(57)【要約】
【目的】０〜３ｖの狭論理振幅の入力信号を０〜５ｖの
広論理振幅の出力信号に変換する信号電圧レベル変換回
路において、半導体製造プロセス上、すべてのトランジ
スタをゲート−ソース，ゲート−ドレイン，ゲート−サ
ブスレート間３ｖ耐圧に作り込み可能な回路構成を提供
すること。 【構成】バイアス回路２におけるトランジスタＱ11, Ｑ
21の介在によってトランジスタＱ1,Ｑ2 への電圧印加を
緩和させる。また出力バッファ回路３のトランジスタＱ
71, Ｑ81の介在によってトランジスタＱ7,Ｑ8 への電圧
印加を緩和させる。トランジスタＱ31, Ｑ41によって０
〜３ｖの入力信号Ｖinを約３〜５ｖのバイアス信号
Ｖin′に一旦変換し、更にバイアス信号Ｖin′を０〜５
ｖの出力信号Ｖout に変換する。全てのトランジスタを
ゲート−ソース，ゲート−ドレイン，ゲート−サブスレ
ート間５ｖ耐圧でなく、３ｖ耐圧のものとすることがで
きる。
広論理振幅の出力信号に変換する信号電圧レベル変換回
路において、半導体製造プロセス上、すべてのトランジ
スタをゲート−ソース，ゲート−ドレイン，ゲート−サ
ブスレート間３ｖ耐圧に作り込み可能な回路構成を提供
すること。 【構成】バイアス回路２におけるトランジスタＱ11, Ｑ
21の介在によってトランジスタＱ1,Ｑ2 への電圧印加を
緩和させる。また出力バッファ回路３のトランジスタＱ
71, Ｑ81の介在によってトランジスタＱ7,Ｑ8 への電圧
印加を緩和させる。トランジスタＱ31, Ｑ41によって０
〜３ｖの入力信号Ｖinを約３〜５ｖのバイアス信号
Ｖin′に一旦変換し、更にバイアス信号Ｖin′を０〜５
ｖの出力信号Ｖout に変換する。全てのトランジスタを
ゲート−ソース，ゲート−ドレイン，ゲート−サブスレ
ート間５ｖ耐圧でなく、３ｖ耐圧のものとすることがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば０〜３ｖ範囲の
狭論理振幅を持つ入力信号を例えば０〜５ｖ範囲の広論
理振幅を持つ出力信号に変換する信号電圧レベル変換回
路に関する。
狭論理振幅を持つ入力信号を例えば０〜５ｖ範囲の広論
理振幅を持つ出力信号に変換する信号電圧レベル変換回
路に関する。
【０００２】
【従来の技術】サブミクロン・サイズ等の半導体微細化
プロセスを用いた論理ＬＳＩにおいては、信頼性と消費
電力の観点から内部回路の電源電圧は３ｖや３．３ｖ等
の３ｖ前後に下げる方向にある。５ｖから３ｖへの移行
期においては、システム設計時に周辺ＬＳＩなどに残っ
てしまう５ｖ系チップとの信号の入出力レベルをいかに
合わせるかが問題となる。例えば、３ｖ系回路で得られ
た０〜３ｖ範囲の狭論理振幅を持つ信号を５ｖ系回路で
処理する場合には、３ｖ系の狭論理振幅の入力信号を５
ｖ系の広論理振幅（０〜５ｖの範囲）の出力信号へ変換
する信号電圧レベル変換回路を必要とする。この電圧レ
ベル変換回路としては、図４に示すような低消費電力型
のフリップフロップ形回路構成が考えられる。図４に示
す信号電圧レベル変換回路は、０〜３ｖの狭論理振幅の
入力信号Ｖinにより０〜３ｖの狭論理振幅の反転信号Ｖ
in（バー）を生成するＣＭＯＳインバータ１と、入力信
号Ｖinによりスイッチング制御される第１のＭＯＳトラ
ンジスタＱ1 と、反転信号Ｖin（バー）によりスイッチ
ング制御され第１のＭＯＳトランジスタＱ1 とは排他的
に開閉する第２のＭＯＳトランジスタＱ2 と、第２のＭ
ＯＳトランジスタＱ2に対し直列しており第１のＭＯＳ
トランジスタＱ1 の閉成により閉成制御される第３のＭ
ＯＳトランジスタＱ3 と、第１のＭＯＳトランジスタＱ
1 に対し直列しており第２のＭＯＳトランジスタＱ2 の
閉成により閉成制御される第４のＭＯＳトランジスタＱ
4 とを有している。入力信号Ｖinが３ｖの高レベルにな
ると、第１のＭＯＳトランジスタＱ1 は閉成し、反転信
号Ｖin（バー）は０ｖの低レベルであることから第２の
ＭＯＳトランジスタＱ2 は開成状態にある。第１のＭＯ
ＳトランジスタＱ1 の閉成によって第３のＭＯＳトラン
ジスタＱ3 のゲート電極には０ｖの電位が印加するの
で、第３のＭＯＳトランジスタＱ3 は閉成し、出力信号
Ｖout は５ｖの高レベルに維持される。この出力信号Ｖ
out が高レベルのときには、第４のＭＯＳトランジスタ
Ｑ4 が開成状態にある。このように、３ｖ系の入力信号
Ｖinの高レベル（３ｖ）のときには、５ｖ系の出力信号
Ｖout は高レベル（５ｖ）となる。他方、入力信号Ｖin
が０ｖの低レベルになると、第１のＭＯＳトランジスタ
Ｑ1 は開成し、反転信号Ｖin（バー）が高レベルになる
ことから第２のＭＯＳトランジスタＱ2 は閉成する。こ
の第２のＭＯＳトランジスタＱ2の閉成によって第４の
ＭＯＳトランジスタＱ4 のゲート電極には０ｖの電位が
印加するので、第４のＭＯＳトランジスタＱ4 は閉成
し、第３のＭＯＳトランジスタＱ3 は開成状態になる。
この結果、出力信号Ｖout は０ｖの低レベルに維持され
る。
プロセスを用いた論理ＬＳＩにおいては、信頼性と消費
電力の観点から内部回路の電源電圧は３ｖや３．３ｖ等
の３ｖ前後に下げる方向にある。５ｖから３ｖへの移行
期においては、システム設計時に周辺ＬＳＩなどに残っ
てしまう５ｖ系チップとの信号の入出力レベルをいかに
合わせるかが問題となる。例えば、３ｖ系回路で得られ
た０〜３ｖ範囲の狭論理振幅を持つ信号を５ｖ系回路で
処理する場合には、３ｖ系の狭論理振幅の入力信号を５
ｖ系の広論理振幅（０〜５ｖの範囲）の出力信号へ変換
する信号電圧レベル変換回路を必要とする。この電圧レ
ベル変換回路としては、図４に示すような低消費電力型
のフリップフロップ形回路構成が考えられる。図４に示
す信号電圧レベル変換回路は、０〜３ｖの狭論理振幅の
入力信号Ｖinにより０〜３ｖの狭論理振幅の反転信号Ｖ
in（バー）を生成するＣＭＯＳインバータ１と、入力信
号Ｖinによりスイッチング制御される第１のＭＯＳトラ
ンジスタＱ1 と、反転信号Ｖin（バー）によりスイッチ
ング制御され第１のＭＯＳトランジスタＱ1 とは排他的
に開閉する第２のＭＯＳトランジスタＱ2 と、第２のＭ
ＯＳトランジスタＱ2に対し直列しており第１のＭＯＳ
トランジスタＱ1 の閉成により閉成制御される第３のＭ
ＯＳトランジスタＱ3 と、第１のＭＯＳトランジスタＱ
1 に対し直列しており第２のＭＯＳトランジスタＱ2 の
閉成により閉成制御される第４のＭＯＳトランジスタＱ
4 とを有している。入力信号Ｖinが３ｖの高レベルにな
ると、第１のＭＯＳトランジスタＱ1 は閉成し、反転信
号Ｖin（バー）は０ｖの低レベルであることから第２の
ＭＯＳトランジスタＱ2 は開成状態にある。第１のＭＯ
ＳトランジスタＱ1 の閉成によって第３のＭＯＳトラン
ジスタＱ3 のゲート電極には０ｖの電位が印加するの
で、第３のＭＯＳトランジスタＱ3 は閉成し、出力信号
Ｖout は５ｖの高レベルに維持される。この出力信号Ｖ
out が高レベルのときには、第４のＭＯＳトランジスタ
Ｑ4 が開成状態にある。このように、３ｖ系の入力信号
Ｖinの高レベル（３ｖ）のときには、５ｖ系の出力信号
Ｖout は高レベル（５ｖ）となる。他方、入力信号Ｖin
が０ｖの低レベルになると、第１のＭＯＳトランジスタ
Ｑ1 は開成し、反転信号Ｖin（バー）が高レベルになる
ことから第２のＭＯＳトランジスタＱ2 は閉成する。こ
の第２のＭＯＳトランジスタＱ2の閉成によって第４の
ＭＯＳトランジスタＱ4 のゲート電極には０ｖの電位が
印加するので、第４のＭＯＳトランジスタＱ4 は閉成
し、第３のＭＯＳトランジスタＱ3 は開成状態になる。
この結果、出力信号Ｖout は０ｖの低レベルに維持され
る。
【０００３】
【発明が解決しようとする課題】しかしながら、図４に
示すような信号電圧レベル変換回路の構成にあっては、
入力信号Ｖinが高レベルのときはトランジスタＱ2 ，Ｑ
3 ，Ｑ4 の端子間には５ｖ電圧が印加し、また入力信号
Ｖinが低レベルのときはトランジスタＱ1 ，Ｑ3，Ｑ4
の端子間には５ｖ電圧が印加するので、トランジスタＱ
1 〜Ｑ4 はゲート−ソース間，ゲート−ドレイン間，ゲ
ート−サブスレート間が５ｖ耐圧のものを必要とする。
即ち、ＣＭＯＳインバータ１のトランジスタＱ5 ，Ｑ6
は３ｖ耐圧のトランジスタで充分であるが、トランジス
タＱ1 〜Ｑ4 は３ｖ耐圧のトランジスタでは耐圧破壊を
起こすため、製造プロセスを追加して従前のような５ｖ
耐圧のトランジスタに作り込む必要があり、これは却っ
て微細化プロセスの進展に相反している。従って、信号
電圧レベル変換回路の半導体製造においては耐圧の異な
るＭＯＳトランジスタが混在することから、製造プロセ
スの複雑化を招き、低コスト化の障害となっていた。
示すような信号電圧レベル変換回路の構成にあっては、
入力信号Ｖinが高レベルのときはトランジスタＱ2 ，Ｑ
3 ，Ｑ4 の端子間には５ｖ電圧が印加し、また入力信号
Ｖinが低レベルのときはトランジスタＱ1 ，Ｑ3，Ｑ4
の端子間には５ｖ電圧が印加するので、トランジスタＱ
1 〜Ｑ4 はゲート−ソース間，ゲート−ドレイン間，ゲ
ート−サブスレート間が５ｖ耐圧のものを必要とする。
即ち、ＣＭＯＳインバータ１のトランジスタＱ5 ，Ｑ6
は３ｖ耐圧のトランジスタで充分であるが、トランジス
タＱ1 〜Ｑ4 は３ｖ耐圧のトランジスタでは耐圧破壊を
起こすため、製造プロセスを追加して従前のような５ｖ
耐圧のトランジスタに作り込む必要があり、これは却っ
て微細化プロセスの進展に相反している。従って、信号
電圧レベル変換回路の半導体製造においては耐圧の異な
るＭＯＳトランジスタが混在することから、製造プロセ
スの複雑化を招き、低コスト化の障害となっていた。
【０００４】そこで、本発明は上記問題点を解決するも
のであり、その課題は、すべてのトランジスタが低耐圧
とすることが可能な信号電圧レベル変換回路を提供し、
半導体プロセスの削減を実現することにある。
のであり、その課題は、すべてのトランジスタが低耐圧
とすることが可能な信号電圧レベル変換回路を提供し、
半導体プロセスの削減を実現することにある。
【０００５】
【課題を解決するための手段】上記問題を解決するため
に、本発明においては以下のような手段を採用するもの
である。即ち、入力信号によりスイッチング制御される
第１のＭＩＳトランジスタと、その反転信号によりスイ
ッチング制御され第１のＭＩＳトランジスタとは排他的
に開閉する第２のＭＩＳトランジスタと、第２のＭＩＳ
トランジスタに対し直列しており第１のＭＩＳトランジ
スタの閉成により閉成制御される第３のＭＩＳトランジ
スタと、第１のＭＩＳトランジスタに対し直列しており
第２のＭＩＳトランジスタの閉成により閉成制御される
第４のＭＩＳトランジスタとを有する信号電圧レベル変
換回路において、第１のＭＩＳトランジスタの開成状態
時においてそれへの過電圧の印加を緩和する第１の電圧
印加緩和手段と、第２のＭＩＳトランジスタの開成状態
時にそれらへの過電圧の印加を緩和する第２の電圧印加
緩和手段と、第１のＭＩＳトランジスタの開閉により第
１の狭論理振幅の低レベルよりも高い低レベルと広論理
振幅の高レベルに実質的に等しい高レベルとの間で規定
される第２の狭論理振幅を持つ第１のバイアス信号を生
成してこれを第３のＭＩＳトランジスタのゲート信号と
する第１の高低両レベルシフト手段と、第２のＭＩＳト
ランジスタの開閉により第１の狭論理振幅の低レベルよ
りも高い低レベルと広論理振幅の高レベルに実質的に等
しい高レベルとの間で規定される第２の狭論理振幅を持
つ第２のバイアス信号を生成してこれを第４のＭＩＳト
ランジスタのゲート信号とする第２の高低両レベルシフ
ト手段とを設けたものである。
に、本発明においては以下のような手段を採用するもの
である。即ち、入力信号によりスイッチング制御される
第１のＭＩＳトランジスタと、その反転信号によりスイ
ッチング制御され第１のＭＩＳトランジスタとは排他的
に開閉する第２のＭＩＳトランジスタと、第２のＭＩＳ
トランジスタに対し直列しており第１のＭＩＳトランジ
スタの閉成により閉成制御される第３のＭＩＳトランジ
スタと、第１のＭＩＳトランジスタに対し直列しており
第２のＭＩＳトランジスタの閉成により閉成制御される
第４のＭＩＳトランジスタとを有する信号電圧レベル変
換回路において、第１のＭＩＳトランジスタの開成状態
時においてそれへの過電圧の印加を緩和する第１の電圧
印加緩和手段と、第２のＭＩＳトランジスタの開成状態
時にそれらへの過電圧の印加を緩和する第２の電圧印加
緩和手段と、第１のＭＩＳトランジスタの開閉により第
１の狭論理振幅の低レベルよりも高い低レベルと広論理
振幅の高レベルに実質的に等しい高レベルとの間で規定
される第２の狭論理振幅を持つ第１のバイアス信号を生
成してこれを第３のＭＩＳトランジスタのゲート信号と
する第１の高低両レベルシフト手段と、第２のＭＩＳト
ランジスタの開閉により第１の狭論理振幅の低レベルよ
りも高い低レベルと広論理振幅の高レベルに実質的に等
しい高レベルとの間で規定される第２の狭論理振幅を持
つ第２のバイアス信号を生成してこれを第４のＭＩＳト
ランジスタのゲート信号とする第２の高低両レベルシフ
ト手段とを設けたものである。
【０００６】また、このような信号電圧レベル変換回路
においては、上記入力信号により開閉制御される低レベ
ル設定用ＭＩＳトランジスタと、この低レベル設定用Ｍ
ＩＳトランジスタの開成状態時においてそれへの過電圧
の印加を緩和する電圧印加緩和用ＭＩＳトランジスタ
と、上記いずれかのバイアス信号により開閉制御される
高レベル設定用ＭＩＳトランジスタと、この高レベル設
定用ＭＩＳトランジスタの開成状態時においてそれへの
過電圧の印加を緩和する電圧印加緩和用ＭＩＳトランジ
スタとを有する出力バッファ回路を設けても良い。
においては、上記入力信号により開閉制御される低レベ
ル設定用ＭＩＳトランジスタと、この低レベル設定用Ｍ
ＩＳトランジスタの開成状態時においてそれへの過電圧
の印加を緩和する電圧印加緩和用ＭＩＳトランジスタ
と、上記いずれかのバイアス信号により開閉制御される
高レベル設定用ＭＩＳトランジスタと、この高レベル設
定用ＭＩＳトランジスタの開成状態時においてそれへの
過電圧の印加を緩和する電圧印加緩和用ＭＩＳトランジ
スタとを有する出力バッファ回路を設けても良い。
【０００７】更に、高電圧電源ラインと低電圧電源ライ
ンとの間には高電圧電源から低電圧を作成するバイパス
回路を設けても良い。例えば、このバイパス回路は複数
のダイオードの直列回路からなる電圧降下回路で構成す
ることができる。
ンとの間には高電圧電源から低電圧を作成するバイパス
回路を設けても良い。例えば、このバイパス回路は複数
のダイオードの直列回路からなる電圧降下回路で構成す
ることができる。
【０００８】
【作用】かかる構成においては、第１の電圧印加緩和手
段が第１のＭＩＳトランジスタの開成状態時にそれらへ
印加する電圧を緩和すると共に、第２の電圧印加緩和手
段が第２のＭＩＳトランジスタの開成状態時にそれらへ
印加する電圧を緩和しているので、第１のＭＩＳトラン
ジスタ及び第２のＭＩＳトランジスタが低耐圧のトラン
ジスタでも耐圧破壊を防止することができる。また、第
１及び第２の高低両レベルシフト手段の存在により、第
３及び第４のＭＩＳトランジスタの耐圧破壊を防止して
いる。このような信号電圧レベル変換回路のバイアス信
号を出力バッファ回路に加えることによって高論理振幅
の出力信号を得ることができるが、信号電圧レベル変換
回路を構成するすべてのトランジスタは低耐圧のものと
することができるため、製造プロセスを簡略化でき、低
コストの信号電圧レベル変換回路を提供できる。
段が第１のＭＩＳトランジスタの開成状態時にそれらへ
印加する電圧を緩和すると共に、第２の電圧印加緩和手
段が第２のＭＩＳトランジスタの開成状態時にそれらへ
印加する電圧を緩和しているので、第１のＭＩＳトラン
ジスタ及び第２のＭＩＳトランジスタが低耐圧のトラン
ジスタでも耐圧破壊を防止することができる。また、第
１及び第２の高低両レベルシフト手段の存在により、第
３及び第４のＭＩＳトランジスタの耐圧破壊を防止して
いる。このような信号電圧レベル変換回路のバイアス信
号を出力バッファ回路に加えることによって高論理振幅
の出力信号を得ることができるが、信号電圧レベル変換
回路を構成するすべてのトランジスタは低耐圧のものと
することができるため、製造プロセスを簡略化でき、低
コストの信号電圧レベル変換回路を提供できる。
【０００９】また、出力バッファ回路を上述のような回
路構成とすることにより、すべての低耐圧のトランジス
タで出力バッファ回路を作り込むことができる。
路構成とすることにより、すべての低耐圧のトランジス
タで出力バッファ回路を作り込むことができる。
【００１０】更に、電圧降下回路等のバイパス回路を設
けることによって、低電圧電源がかからないときでも、
第１及び第２の高低両レベルシフト手段の耐圧破壊を防
止することができる。
けることによって、低電圧電源がかからないときでも、
第１及び第２の高低両レベルシフト手段の耐圧破壊を防
止することができる。
【００１１】
【実施例】次に、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００１２】（第１実施例）図１は本発明の第１実施例
に係る回路図である。図１に示す信号電圧レベル変換回
路は、０〜３ｖの狭論理振幅の入力信号Ｖinにより狭論
理振幅の反転信号Ｖin（バー）を生成するＣＭＯＳイン
バータ１と、その０〜３ｖの狭論理振幅の入力信号Ｖin
及び反転信号Ｖin（バー）を基に、その狭論理振幅の低
レベルよりも高い低レベルと０〜５ｖの広論理振幅の高
レベルに実質的に等しい高レベルとの間で規定される論
理振幅を持つバイアス信号Ｖ′inを生成するバイアス回
路２と、バイアス信号Ｖin′と入力信号Ｖinを基に入力
信号Ｖinの論理に対応しており、０〜５ｖの広論理振幅
の出力信号Ｖout を生成する出力バッファ回路３と、５
ｖ電源ラインと３ｖ電源ラインとの間に介在する電源バ
イパス回路４とを有している。
に係る回路図である。図１に示す信号電圧レベル変換回
路は、０〜３ｖの狭論理振幅の入力信号Ｖinにより狭論
理振幅の反転信号Ｖin（バー）を生成するＣＭＯＳイン
バータ１と、その０〜３ｖの狭論理振幅の入力信号Ｖin
及び反転信号Ｖin（バー）を基に、その狭論理振幅の低
レベルよりも高い低レベルと０〜５ｖの広論理振幅の高
レベルに実質的に等しい高レベルとの間で規定される論
理振幅を持つバイアス信号Ｖ′inを生成するバイアス回
路２と、バイアス信号Ｖin′と入力信号Ｖinを基に入力
信号Ｖinの論理に対応しており、０〜５ｖの広論理振幅
の出力信号Ｖout を生成する出力バッファ回路３と、５
ｖ電源ラインと３ｖ電源ラインとの間に介在する電源バ
イパス回路４とを有している。
【００１３】ＣＭＯＳインバータ１は、入力信号Ｖinの
印加するゲートを有するＰ型ＭＯＳトランジスタＱ6 及
びＮ型ＭＯＳトランジスタＱ5 からなり、Ｐ型ＭＯＳト
ランジスタＱ6 のソースは３ｖ電源に接続されると共
に、Ｎ型ＭＯＳトランジスタＱ5 のソースは接地されて
おり、両トランジスタＱ6 ，Ｑ5 のドレインは互いに接
続されている。トランジスタＱ6 ，Ｑ5 のドレインから
は入力信号Ｖinに対応して０〜３ｖの狭論理振幅の反転
信号Ｖin（バー）が出力される。
印加するゲートを有するＰ型ＭＯＳトランジスタＱ6 及
びＮ型ＭＯＳトランジスタＱ5 からなり、Ｐ型ＭＯＳト
ランジスタＱ6 のソースは３ｖ電源に接続されると共
に、Ｎ型ＭＯＳトランジスタＱ5 のソースは接地されて
おり、両トランジスタＱ6 ，Ｑ5 のドレインは互いに接
続されている。トランジスタＱ6 ，Ｑ5 のドレインから
は入力信号Ｖinに対応して０〜３ｖの狭論理振幅の反転
信号Ｖin（バー）が出力される。
【００１４】バイアス回路２は、入力信号Ｖinによりス
イッチング制御される第１のＭＯＳトランジスタＱ
1 （Ｎ形トランジスタ）と、反転信号Ｖin（バー）によ
りスイッチング制御され第１のＭＯＳトランジスタＱ1
とは排他的に開閉する第２のＭＯＳトランジスタＱ
2 （Ｎ形トランジスタ）と、第２のＭＯＳトランジスタ
Ｑ2 に対し直列しており第１のＭＯＳトランジスタＱ1
の閉成により閉成制御される第３のＭＯＳトランジスタ
Ｑ3 （Ｐ形トランジスタ）と、第１のＭＯＳトランジス
タＱ1 に対し直列しており第２のＭＯＳトランジスタＱ
2 の閉成により閉成制御される第４のＭＯＳトランジス
タＱ4 （Ｐ形トランジスタ）と、第１のＭＯＳトランジ
スタＱ1 の開成状態時においてそれへの過電圧の印加を
緩和する電圧印加緩和用ＭＯＳトランジスタＱ11（Ｎ形
トランジスタ）と、第２のＭＯＳトランジスタＱ2 の開
成状態時においてそれらへの過電圧の印加を緩和する電
圧印加緩和用ＭＯＳトランジスタＱ21（Ｎ形トランジス
タ）と、第１のＭＯＳトランジスタＱ1 の開閉により０
〜３ｖの狭論理振幅の低レベル（０ｖ）よりも高い低レ
ベル（約３ｖ）と０〜５ｖの広論理振幅の高レベル（５
ｖ）に実質的に等しい高レベルとの間で規定される高レ
ベル共通の狭論理振幅を持つバイアス信号Ｖ7 を生成し
これを上記第３のＭＯＳトランジスタＱ3 のゲートに印
加する高低両レベルシフト用ＭＯＳトランジスタＱ
31（Ｐ形トランジスタ）と、第２のＭＯＳトランジスタ
Ｑ2 の開閉により０〜３ｖの狭論理振幅の低レベル（０
ｖ）よりも高い低レベル（約３ｖ）と０〜５ｖの広論理
振幅の高レベル（５ｖ）に実質的に等しい高レベルとの
間で規定される高レベル共通の狭論理振幅を持つバイア
ス信号Ｖin′を生成しこれを上記第４のＭＯＳトランジ
スタＱ4 のゲートに印加する高低両レベルシフト用ＭＯ
ＳトランジスタＱ41（Ｐ形トランジスタ）とを有してい
る。
イッチング制御される第１のＭＯＳトランジスタＱ
1 （Ｎ形トランジスタ）と、反転信号Ｖin（バー）によ
りスイッチング制御され第１のＭＯＳトランジスタＱ1
とは排他的に開閉する第２のＭＯＳトランジスタＱ
2 （Ｎ形トランジスタ）と、第２のＭＯＳトランジスタ
Ｑ2 に対し直列しており第１のＭＯＳトランジスタＱ1
の閉成により閉成制御される第３のＭＯＳトランジスタ
Ｑ3 （Ｐ形トランジスタ）と、第１のＭＯＳトランジス
タＱ1 に対し直列しており第２のＭＯＳトランジスタＱ
2 の閉成により閉成制御される第４のＭＯＳトランジス
タＱ4 （Ｐ形トランジスタ）と、第１のＭＯＳトランジ
スタＱ1 の開成状態時においてそれへの過電圧の印加を
緩和する電圧印加緩和用ＭＯＳトランジスタＱ11（Ｎ形
トランジスタ）と、第２のＭＯＳトランジスタＱ2 の開
成状態時においてそれらへの過電圧の印加を緩和する電
圧印加緩和用ＭＯＳトランジスタＱ21（Ｎ形トランジス
タ）と、第１のＭＯＳトランジスタＱ1 の開閉により０
〜３ｖの狭論理振幅の低レベル（０ｖ）よりも高い低レ
ベル（約３ｖ）と０〜５ｖの広論理振幅の高レベル（５
ｖ）に実質的に等しい高レベルとの間で規定される高レ
ベル共通の狭論理振幅を持つバイアス信号Ｖ7 を生成し
これを上記第３のＭＯＳトランジスタＱ3 のゲートに印
加する高低両レベルシフト用ＭＯＳトランジスタＱ
31（Ｐ形トランジスタ）と、第２のＭＯＳトランジスタ
Ｑ2 の開閉により０〜３ｖの狭論理振幅の低レベル（０
ｖ）よりも高い低レベル（約３ｖ）と０〜５ｖの広論理
振幅の高レベル（５ｖ）に実質的に等しい高レベルとの
間で規定される高レベル共通の狭論理振幅を持つバイア
ス信号Ｖin′を生成しこれを上記第４のＭＯＳトランジ
スタＱ4 のゲートに印加する高低両レベルシフト用ＭＯ
ＳトランジスタＱ41（Ｐ形トランジスタ）とを有してい
る。
【００１５】出力バッファ回路３は、入力信号Ｖinによ
り開閉制御される低レベル設定用ＭＯＳトランジスタＱ
7 と、この低レベル設定用ＭＯＳトランジスタＱ7 の開
成状態時においてそれへの過電圧の印加を緩和する電圧
印加緩和用トランジスタＱ71と、バイアス信号Ｖin′に
より開閉制御される高レベル設定用ＭＯＳトランジスタ
Ｑ8 と、この高レベル設定用ＭＯＳトランジスタＱ8 に
おいてそれへの過電圧の印加を緩和する電圧印加緩和用
ＭＯＳトランジスタＱ81とを有している。
り開閉制御される低レベル設定用ＭＯＳトランジスタＱ
7 と、この低レベル設定用ＭＯＳトランジスタＱ7 の開
成状態時においてそれへの過電圧の印加を緩和する電圧
印加緩和用トランジスタＱ71と、バイアス信号Ｖin′に
より開閉制御される高レベル設定用ＭＯＳトランジスタ
Ｑ8 と、この高レベル設定用ＭＯＳトランジスタＱ8 に
おいてそれへの過電圧の印加を緩和する電圧印加緩和用
ＭＯＳトランジスタＱ81とを有している。
【００１６】電源バイパス回路４は３個のダイオード４
a ，４b ，４c を直列接続した電圧降下回路で、ダイオ
ード４a のアノードは電源５ｖに接続され、ダイオード
４cのカソードは電源３ｖに接続されている。
a ，４b ，４c を直列接続した電圧降下回路で、ダイオ
ード４a のアノードは電源５ｖに接続され、ダイオード
４cのカソードは電源３ｖに接続されている。
【００１７】次に本実施例の動作を説明する。まず、バ
イアス回路２による３〜５ｖのバイアス信号Ｖin′の生
成について説明する。
イアス回路２による３〜５ｖのバイアス信号Ｖin′の生
成について説明する。
【００１８】図２に示すように、０〜３ｖの入力信号Ｖ
inが高レベルの３ｖであると、トランジスタＱ1 は閉成
し、トランジスタＱ1 のゲート−ソース間，ゲート−ド
レイン間及びゲート−サブスレート間は３ｖ−０ｖであ
るので、トランジスタＱ1 は３ｖ耐圧内にある。このト
ランジスタＱ1 の閉成によって、トランジスタＱ11のソ
ース電位Ｖ3 は図２に示すように０ｖであり、またその
ゲート電圧は３ｖであるので、トランジスタＱ11は閉成
している。このトランジスタＱ11の閉成によってトラン
ジスタＱ31のドレイン電圧Ｖ5 は０ｖとなる。なお、ト
ランジスタＱ11のゲート−ソース間，ゲート−ドレイン
間及びゲート−サブスレート間は３ｖ−０ｖであるの
で、トランジスタＱ11は３ｖ耐圧内にある。トランジス
タＱ31のドレイン電圧Ｖ5 が０ｖであるので、トランジ
スタＱ31はソースフォロア回路となり、トランジスタＱ
31のソース電圧Ｖ7 はゲート電圧と閾値電圧ＶTHP ′の
和、すなわち３ｖ＋ＶTHP ′となる（図２参照）。な
お、閾値電圧ＶTHP ′はＰ型ＭＯＳトランジスタにおい
てバックゲート・バイアスのカかったときの閾値電圧で
あり、絶対値で表す。ここで、トランジスタＱ31のゲー
ト−ソース間電圧は３ｖ＋ＶTHP ′−３ｖ＝ＶTHP ′で
あり、またゲート−ドレイン間電圧は３ｖ−０ｖ＝３ｖ
であり、ゲート−サブスレート間電圧は５ｖ−３ｖ＝２
ｖである。なお、このサブスレートはそのソースに接続
しても良い。かかる場合のゲート−サブスレート間電圧
はＶTHP ′である。従って、トランジスタＱ3 は３ｖ耐
圧内にある。
inが高レベルの３ｖであると、トランジスタＱ1 は閉成
し、トランジスタＱ1 のゲート−ソース間，ゲート−ド
レイン間及びゲート−サブスレート間は３ｖ−０ｖであ
るので、トランジスタＱ1 は３ｖ耐圧内にある。このト
ランジスタＱ1 の閉成によって、トランジスタＱ11のソ
ース電位Ｖ3 は図２に示すように０ｖであり、またその
ゲート電圧は３ｖであるので、トランジスタＱ11は閉成
している。このトランジスタＱ11の閉成によってトラン
ジスタＱ31のドレイン電圧Ｖ5 は０ｖとなる。なお、ト
ランジスタＱ11のゲート−ソース間，ゲート−ドレイン
間及びゲート−サブスレート間は３ｖ−０ｖであるの
で、トランジスタＱ11は３ｖ耐圧内にある。トランジス
タＱ31のドレイン電圧Ｖ5 が０ｖであるので、トランジ
スタＱ31はソースフォロア回路となり、トランジスタＱ
31のソース電圧Ｖ7 はゲート電圧と閾値電圧ＶTHP ′の
和、すなわち３ｖ＋ＶTHP ′となる（図２参照）。な
お、閾値電圧ＶTHP ′はＰ型ＭＯＳトランジスタにおい
てバックゲート・バイアスのカかったときの閾値電圧で
あり、絶対値で表す。ここで、トランジスタＱ31のゲー
ト−ソース間電圧は３ｖ＋ＶTHP ′−３ｖ＝ＶTHP ′で
あり、またゲート−ドレイン間電圧は３ｖ−０ｖ＝３ｖ
であり、ゲート−サブスレート間電圧は５ｖ−３ｖ＝２
ｖである。なお、このサブスレートはそのソースに接続
しても良い。かかる場合のゲート−サブスレート間電圧
はＶTHP ′である。従って、トランジスタＱ3 は３ｖ耐
圧内にある。
【００１９】一方、入力信号Ｖinが３ｖのときは、その
反転信号Ｖin（バー）は図２に示すように０ｖであるの
で、トランジスタＱ2 は開成状態にある。ここで、トラ
ンジスタＱ21は常時閉成状態にあるため、そのゲート電
圧が３ｖであるので、そのソース電圧Ｖ4 は３ｖ−Ｖ
THN ′となっている。なお、ＶTHN ′はＮ型ＭＯＳトラ
ンジスタにおいてバックゲート・バイアスのかかったと
きの閾値電圧であり、絶対値で表す。よって、トランジ
スタＱ2 のゲート−ドレイン間電圧は３ｖ−ＶTH N ′で
あり、またそのゲート−サブスレート間電圧は０ｖであ
るので、トランジスタＱ2 は３ｖ耐圧内にある。ところ
で、入力信号Ｖinが３ｖのときは上述したようにトラン
ジスタＱ3 のゲート電圧Ｖ7 は３ｖ＋ＶTHP ′であるの
で、そのトランジスタＱ3 は閉成し、そのドレイン電圧
すなわちバイアス電圧Ｖ′inは５ｖである。ここで、ト
ランジスタＱ3 のゲート−ソース間，ゲート−ドレイン
間及びゲート−サブスレート間のそれぞれの電圧は５ｖ
−（３ｖ＋ＶTHP ′）＝２ｖ−ＶTHP ′であるので、ト
ランジスタＱ3 は３ｖ耐圧内にある。またこのとき、ト
ランジスタＱ41のゲート電圧は３ｖであるので、トラン
ジスタＱ41は閉成し、そのドレイン電圧Ｖ6 は５ｖとな
る。トランジスタＱ41のゲート−ソース間，ゲート−ド
レイン間，ゲート−サブスレート間電圧は５ｖ−３ｖ＝
２ｖであるので、トランジスタＱ41は３ｖ耐圧内にあ
る。またトランジスタＱ21のドレイン電圧は５ｖで、そ
のゲート電圧は３ｖであるので、ゲート−ドレイン間電
圧は５ｖ−３ｖ＝２ｖであり、ゲート−ソース間電圧は
３ｖ−（３ｖ−ＶTHN ′）＝ＶTHN′であり、またゲー
ト−サブスレート間電圧は３ｖであるので、トランジス
タＱ21は３ｖ耐圧内にある。
反転信号Ｖin（バー）は図２に示すように０ｖであるの
で、トランジスタＱ2 は開成状態にある。ここで、トラ
ンジスタＱ21は常時閉成状態にあるため、そのゲート電
圧が３ｖであるので、そのソース電圧Ｖ4 は３ｖ−Ｖ
THN ′となっている。なお、ＶTHN ′はＮ型ＭＯＳトラ
ンジスタにおいてバックゲート・バイアスのかかったと
きの閾値電圧であり、絶対値で表す。よって、トランジ
スタＱ2 のゲート−ドレイン間電圧は３ｖ−ＶTH N ′で
あり、またそのゲート−サブスレート間電圧は０ｖであ
るので、トランジスタＱ2 は３ｖ耐圧内にある。ところ
で、入力信号Ｖinが３ｖのときは上述したようにトラン
ジスタＱ3 のゲート電圧Ｖ7 は３ｖ＋ＶTHP ′であるの
で、そのトランジスタＱ3 は閉成し、そのドレイン電圧
すなわちバイアス電圧Ｖ′inは５ｖである。ここで、ト
ランジスタＱ3 のゲート−ソース間，ゲート−ドレイン
間及びゲート−サブスレート間のそれぞれの電圧は５ｖ
−（３ｖ＋ＶTHP ′）＝２ｖ−ＶTHP ′であるので、ト
ランジスタＱ3 は３ｖ耐圧内にある。またこのとき、ト
ランジスタＱ41のゲート電圧は３ｖであるので、トラン
ジスタＱ41は閉成し、そのドレイン電圧Ｖ6 は５ｖとな
る。トランジスタＱ41のゲート−ソース間，ゲート−ド
レイン間，ゲート−サブスレート間電圧は５ｖ−３ｖ＝
２ｖであるので、トランジスタＱ41は３ｖ耐圧内にあ
る。またトランジスタＱ21のドレイン電圧は５ｖで、そ
のゲート電圧は３ｖであるので、ゲート−ドレイン間電
圧は５ｖ−３ｖ＝２ｖであり、ゲート−ソース間電圧は
３ｖ−（３ｖ−ＶTHN ′）＝ＶTHN′であり、またゲー
ト−サブスレート間電圧は３ｖであるので、トランジス
タＱ21は３ｖ耐圧内にある。
【００２０】トランジスタＱ3 のドレイン電圧が５ｖと
なると、トランジスタＱ4 は開成している。従って、ト
ランジスタＱ4 のゲート−ソース間，ゲート−サブスレ
ート間の電圧は０ｖであり、ゲート−ドレイン間電圧は
５ｖ−（３ｖ＋ＶTHP ′）＝２ｖ−ＶTHP ′であるの
で、トランジスタＱ4 は３ｖ耐圧内にある。
なると、トランジスタＱ4 は開成している。従って、ト
ランジスタＱ4 のゲート−ソース間，ゲート−サブスレ
ート間の電圧は０ｖであり、ゲート−ドレイン間電圧は
５ｖ−（３ｖ＋ＶTHP ′）＝２ｖ−ＶTHP ′であるの
で、トランジスタＱ4 は３ｖ耐圧内にある。
【００２１】このように、入力信号Ｖinが３ｖのときバ
イアス信号はＶin′は５ｖとなるが、バイアス回路２を
構成するすべてのトランジスタは３ｖ耐圧内にある。こ
こで、トランジスタＱ21は、トランジスタＱ3 ，Ｑ41が
閉成してトランジスタＱ2 のドレインに印加する電圧を
降圧する電圧印加緩和機能を有している。このトランジ
スタＱ21がないときには、トランジスタＱ2 のドレイン
に５ｖ電圧がダイレクトに印加してしまうので、トラン
ジスタＱ2 は耐圧破壊を招く。しかしながら、本例にお
いてはトランジスタＱ21の介在によって、トランジスタ
Ｑ2 のドレインに対して、５ｖ−（３ｖ−ＶTHN ′）＝
２ｖ＋ＶTHN ′の電圧緩和作用を果たしており、その耐
圧破壊を防止している。他方、トランジスタＱ31は、０
〜３ｖの狭論理振幅の低レベル（０ｖ）よりも高い低レ
ベル（約３ｖ）の狭論理振幅（３〜５ｖ）の信号Ｖ7 を
生成するバイアス機能を有しており、これによってトラ
ンジスタＱ3 ，Ｑ4 の耐圧破壊を防止している。なぜな
ら、トランジスタＱ31がないときには、トランジスタＱ
1 ，Ｑ11の閉成によってトランジスタＱ4 のドレイン及
びトランジスタＱ3 のゲートには電圧０ｖが印加される
ので、トランジスタＱ4 のゲート−ドレイン間には５ｖ
が加わり、またトランジスタＱ3 のゲート−ソース間に
も５ｖが加わり、３ｖ耐圧のトランジスタＱ4 ，Ｑ3 で
は耐圧破壊してしまう。しかしながら、本例においては
トランジスタＱ31の介在によって、トランジスタＱ4 の
ドレイン電圧及びトランジスタＱ3 のゲート電圧を０ｖ
から３ｖ＋ＶTHP ′まで昇圧しており、トランジスタＱ
3 ，Ｑ4 に印加する電圧を緩和し、それらの耐圧破壊を
防止している。
イアス信号はＶin′は５ｖとなるが、バイアス回路２を
構成するすべてのトランジスタは３ｖ耐圧内にある。こ
こで、トランジスタＱ21は、トランジスタＱ3 ，Ｑ41が
閉成してトランジスタＱ2 のドレインに印加する電圧を
降圧する電圧印加緩和機能を有している。このトランジ
スタＱ21がないときには、トランジスタＱ2 のドレイン
に５ｖ電圧がダイレクトに印加してしまうので、トラン
ジスタＱ2 は耐圧破壊を招く。しかしながら、本例にお
いてはトランジスタＱ21の介在によって、トランジスタ
Ｑ2 のドレインに対して、５ｖ−（３ｖ−ＶTHN ′）＝
２ｖ＋ＶTHN ′の電圧緩和作用を果たしており、その耐
圧破壊を防止している。他方、トランジスタＱ31は、０
〜３ｖの狭論理振幅の低レベル（０ｖ）よりも高い低レ
ベル（約３ｖ）の狭論理振幅（３〜５ｖ）の信号Ｖ7 を
生成するバイアス機能を有しており、これによってトラ
ンジスタＱ3 ，Ｑ4 の耐圧破壊を防止している。なぜな
ら、トランジスタＱ31がないときには、トランジスタＱ
1 ，Ｑ11の閉成によってトランジスタＱ4 のドレイン及
びトランジスタＱ3 のゲートには電圧０ｖが印加される
ので、トランジスタＱ4 のゲート−ドレイン間には５ｖ
が加わり、またトランジスタＱ3 のゲート−ソース間に
も５ｖが加わり、３ｖ耐圧のトランジスタＱ4 ，Ｑ3 で
は耐圧破壊してしまう。しかしながら、本例においては
トランジスタＱ31の介在によって、トランジスタＱ4 の
ドレイン電圧及びトランジスタＱ3 のゲート電圧を０ｖ
から３ｖ＋ＶTHP ′まで昇圧しており、トランジスタＱ
3 ，Ｑ4 に印加する電圧を緩和し、それらの耐圧破壊を
防止している。
【００２２】次に、入力信号Ｖinが０ｖのときは、その
反転信号Ｖin（バー）は３ｖとなるが、バイアス回路２
の対称性により、トランジスタＱ1 ，Ｑ11, Ｑ31 ,Ｑ4
の動作は入力信号Ｖinが３ｖのときのトランジスタ
Ｑ2 ，Ｑ21, Ｑ41 ,Ｑ3 のそれと同様であり、またトラ
ンジスタＱ2 ，Ｑ21, Ｑ41 ,Ｑ3 の動作は入力信号Ｖin
が３ｖのときのトランジスタＱ1 ，Ｑ11, Ｑ31 ,Ｑ4 の
それと同様である。従って、バイアス信号Ｖin′は３ｖ
＋ＶTHP ′となる。ここで、トランジスタＱ11はトラン
ジスタＱ1 のドレインに対して、５ｖ−（３ｖ−
ＶTHN ′）＝２ｖ＋ＶTHN′の電圧緩和作用を果たして
おり、その耐圧破壊を防止している。また、トランジス
タＱ41は、トランジスタＱ3 のドレイン電圧及びトラン
ジスタＱ4 のゲート電圧を０ｖから３ｖ＋ＶTHP ′まで
昇圧しており、トランジスタＱ3 ，Ｑ4 に印加する電圧
を緩和し、それらの耐圧破壊を防止している。
反転信号Ｖin（バー）は３ｖとなるが、バイアス回路２
の対称性により、トランジスタＱ1 ，Ｑ11, Ｑ31 ,Ｑ4
の動作は入力信号Ｖinが３ｖのときのトランジスタ
Ｑ2 ，Ｑ21, Ｑ41 ,Ｑ3 のそれと同様であり、またトラ
ンジスタＱ2 ，Ｑ21, Ｑ41 ,Ｑ3 の動作は入力信号Ｖin
が３ｖのときのトランジスタＱ1 ，Ｑ11, Ｑ31 ,Ｑ4 の
それと同様である。従って、バイアス信号Ｖin′は３ｖ
＋ＶTHP ′となる。ここで、トランジスタＱ11はトラン
ジスタＱ1 のドレインに対して、５ｖ−（３ｖ−
ＶTHN ′）＝２ｖ＋ＶTHN′の電圧緩和作用を果たして
おり、その耐圧破壊を防止している。また、トランジス
タＱ41は、トランジスタＱ3 のドレイン電圧及びトラン
ジスタＱ4 のゲート電圧を０ｖから３ｖ＋ＶTHP ′まで
昇圧しており、トランジスタＱ3 ，Ｑ4 に印加する電圧
を緩和し、それらの耐圧破壊を防止している。
【００２３】このように、バイアス回路２によって、狭
論理振幅０〜３ｖの入力信号Ｖinが狭論理振幅（３ｖ＋
ＶTHP ′〜５ｖ）のバイアス信号Ｖin′に変換される。
このバイアス信号Ｖin′を用いると、充分な電流容量の
広論理振幅（０〜５ｖ）の出力信号Ｖout （バー）を出
力バッファ回路３から得ることができる。まず、バイア
ス信号Ｖin′が５ｖの高レベルのときは（入力信号Ｖin
が３ｖであるとき）、トランジスタＱ7 は閉成し、トラ
ンジスタＱ8 は開成する。トランジスタＱ71,Ｑ81は常
時オン状態にあり、出力電圧ＶOUT （バー）は低レベル
の０ｖとなる。
論理振幅０〜３ｖの入力信号Ｖinが狭論理振幅（３ｖ＋
ＶTHP ′〜５ｖ）のバイアス信号Ｖin′に変換される。
このバイアス信号Ｖin′を用いると、充分な電流容量の
広論理振幅（０〜５ｖ）の出力信号Ｖout （バー）を出
力バッファ回路３から得ることができる。まず、バイア
ス信号Ｖin′が５ｖの高レベルのときは（入力信号Ｖin
が３ｖであるとき）、トランジスタＱ7 は閉成し、トラ
ンジスタＱ8 は開成する。トランジスタＱ71,Ｑ81は常
時オン状態にあり、出力電圧ＶOUT （バー）は低レベル
の０ｖとなる。
【００２４】ここで本例においてトランジスタＱ81がな
い場合には、トランジスタＱ8 のドレインには０ｖが印
加するため、そのゲート−ドレイン間電圧は５ｖとな
り、３ｖ耐圧のトランジスタＱ8 では耐圧破壊を起こし
てしまう。しかしながら、ソースフォロアのトランジス
タＱ81の介在によって、トランジスタＱ81のソース電圧
Ｖ9 は３ｖ＋ＶTHP ′であり、トランジスタＱ8 のゲー
ト−ドレイン間電圧は５ｖ−（３ｖ＋ＶTHP ′）＝２ｖ
−ＶTHP ′になっている。この結果、トランジスタＱ8
のゲート−ソース間，ゲート−ドレイン間，ゲート−サ
ブスレート間の電圧はそれぞれ３ｖ以内にあるので、ト
ランジスタＱ8 は耐圧内にある。また、トランジスタＱ
81，Ｑ71，Ｑ7 も耐圧内にある。一方、バイアス信号Ｖ
in′が３ｖ＋ＶTHP ′の低レベルのときは（入力信号Ｖ
inが０ｖであるとき）、トランジスタＱ8 は閉成し、ト
ランジスタＱ7 は開成する。トランジスタＱ71, Ｑ81は
常時オン状態にあり、出力電圧Ｖout （バー）は高レベ
ルの５ｖとなる。ここで本例においてトランジスタＱ71
がない場合には、トランジスタＱ7 のドレインには５ｖ
が印加するため、そのゲート−ドレイン間電圧は５ｖと
なり、３ｖ耐圧のトランジスタＱ7 では耐圧破壊を起こ
してしまう。しかしながら、ソースフォロアのトランジ
スタＱ71の介在によって、トランジスタＱ71のソース電
圧Ｖ10は３ｖ−ＶTHN ′であり、トランジスタＱ7 のゲ
ート−ドレイン間電圧は３ｖ−ＶTHN ′になっている。
この結果、トランジスタＱ7 のゲート−ソース間，ゲー
ト−ドレイン間，ゲート−サブスレート間の電圧はそれ
ぞれ３ｖ以内にあるので、トランジスタＱ7 は耐圧内に
ある。また、トランジスタＱ71，Ｑ8 ，Ｑ81も３ｖ耐圧
内にある。このような電圧印加緩和用トランジスタ
Ｑ71，Ｑ81の介在によって出力バッファ回路３のすべて
のトランジスタを３ｖ耐圧にしても構わない。なお、本
実施例ではトランジスタＱ11，Ｑ21，Ｑ31，Ｑ41，
Ｑ71，Ｑ81に３ｖ電源を直結して説明しているが、各ト
ランジスタの耐圧範囲内であれば３ｖでなくとも良い。
い場合には、トランジスタＱ8 のドレインには０ｖが印
加するため、そのゲート−ドレイン間電圧は５ｖとな
り、３ｖ耐圧のトランジスタＱ8 では耐圧破壊を起こし
てしまう。しかしながら、ソースフォロアのトランジス
タＱ81の介在によって、トランジスタＱ81のソース電圧
Ｖ9 は３ｖ＋ＶTHP ′であり、トランジスタＱ8 のゲー
ト−ドレイン間電圧は５ｖ−（３ｖ＋ＶTHP ′）＝２ｖ
−ＶTHP ′になっている。この結果、トランジスタＱ8
のゲート−ソース間，ゲート−ドレイン間，ゲート−サ
ブスレート間の電圧はそれぞれ３ｖ以内にあるので、ト
ランジスタＱ8 は耐圧内にある。また、トランジスタＱ
81，Ｑ71，Ｑ7 も耐圧内にある。一方、バイアス信号Ｖ
in′が３ｖ＋ＶTHP ′の低レベルのときは（入力信号Ｖ
inが０ｖであるとき）、トランジスタＱ8 は閉成し、ト
ランジスタＱ7 は開成する。トランジスタＱ71, Ｑ81は
常時オン状態にあり、出力電圧Ｖout （バー）は高レベ
ルの５ｖとなる。ここで本例においてトランジスタＱ71
がない場合には、トランジスタＱ7 のドレインには５ｖ
が印加するため、そのゲート−ドレイン間電圧は５ｖと
なり、３ｖ耐圧のトランジスタＱ7 では耐圧破壊を起こ
してしまう。しかしながら、ソースフォロアのトランジ
スタＱ71の介在によって、トランジスタＱ71のソース電
圧Ｖ10は３ｖ−ＶTHN ′であり、トランジスタＱ7 のゲ
ート−ドレイン間電圧は３ｖ−ＶTHN ′になっている。
この結果、トランジスタＱ7 のゲート−ソース間，ゲー
ト−ドレイン間，ゲート−サブスレート間の電圧はそれ
ぞれ３ｖ以内にあるので、トランジスタＱ7 は耐圧内に
ある。また、トランジスタＱ71，Ｑ8 ，Ｑ81も３ｖ耐圧
内にある。このような電圧印加緩和用トランジスタ
Ｑ71，Ｑ81の介在によって出力バッファ回路３のすべて
のトランジスタを３ｖ耐圧にしても構わない。なお、本
実施例ではトランジスタＱ11，Ｑ21，Ｑ31，Ｑ41，
Ｑ71，Ｑ81に３ｖ電源を直結して説明しているが、各ト
ランジスタの耐圧範囲内であれば３ｖでなくとも良い。
【００２５】本例の信号電圧レベル変換回路は５ｖ電源
と３ｖ電源を必要とするが、回路起動時等において何ら
かの原因により５ｖ電源のみが印加されて３ｖ電源がか
からない場合は、バイパス回路４がないと、トランジス
タＱ11, Ｑ21の耐圧破壊を招くこともある。例えば、ト
ランジスタＱ4 が閉成状態で、トランジスタＱ3 が開成
状態とすると、トランジスタＱ31, Ｑ11 のゲート電圧
は０ｖであるので、トランジスタＱ31は閉成状態で、ト
ランジスタＱ11は開成状態となってしまい、トランジス
タＱ11のドレインには５ｖが印加し、トランジスタＱ11
の耐圧破壊を招く。そこで、バイパス回路４によって５
ｖ電源から約３ｖ前後の電圧を生成し、これを３ｖ電源
ラインに加えておくことにより、３ｖ電源がかからない
場合でも、トランジスタＱ11を閉成させ、その耐圧破壊
を防止するようにしている。なお、本例においては３個
のダイオード４ａ，４ｂ，４ｃで電圧降下回路４が構成
されているので、ダイオードの順方向電圧を０．８ｖと
すれば、２．４ｖの電圧降下を得ることができ、３ｖ電
源がかからない場合は３ｖ電源ラインに２．６ｖが印加
するようになっている。また、その後３ｖ電源がかかる
ようになった場合は、ダイオード４ａ，４ｂ，４ｃはカ
ットオフし、正常使用には何ら支障がない。
と３ｖ電源を必要とするが、回路起動時等において何ら
かの原因により５ｖ電源のみが印加されて３ｖ電源がか
からない場合は、バイパス回路４がないと、トランジス
タＱ11, Ｑ21の耐圧破壊を招くこともある。例えば、ト
ランジスタＱ4 が閉成状態で、トランジスタＱ3 が開成
状態とすると、トランジスタＱ31, Ｑ11 のゲート電圧
は０ｖであるので、トランジスタＱ31は閉成状態で、ト
ランジスタＱ11は開成状態となってしまい、トランジス
タＱ11のドレインには５ｖが印加し、トランジスタＱ11
の耐圧破壊を招く。そこで、バイパス回路４によって５
ｖ電源から約３ｖ前後の電圧を生成し、これを３ｖ電源
ラインに加えておくことにより、３ｖ電源がかからない
場合でも、トランジスタＱ11を閉成させ、その耐圧破壊
を防止するようにしている。なお、本例においては３個
のダイオード４ａ，４ｂ，４ｃで電圧降下回路４が構成
されているので、ダイオードの順方向電圧を０．８ｖと
すれば、２．４ｖの電圧降下を得ることができ、３ｖ電
源がかからない場合は３ｖ電源ラインに２．６ｖが印加
するようになっている。また、その後３ｖ電源がかかる
ようになった場合は、ダイオード４ａ，４ｂ，４ｃはカ
ットオフし、正常使用には何ら支障がない。
【００２６】また３ｖ電源ラインがフローティングのと
きでも、トランジスタ等に残っている電荷やトランジタ
の非対称性によりトランジスタＱ3 又はトランジスタＱ
4 のいずれか一方が閉成するので、すべてのトランジス
タは３ｖ耐圧内にある。他方、３ｖ電源のみが印加され
た場合は、すべてのトランジスタは３ｖ（３．３ｖ）耐
圧であるので、耐圧破壊の心配はない。なお、ダイオー
ドの順方向電圧による電圧降下と同様に、ＭＯＳトラン
ジスタの閾値電圧を利用しても良い。
きでも、トランジスタ等に残っている電荷やトランジタ
の非対称性によりトランジスタＱ3 又はトランジスタＱ
4 のいずれか一方が閉成するので、すべてのトランジス
タは３ｖ耐圧内にある。他方、３ｖ電源のみが印加され
た場合は、すべてのトランジスタは３ｖ（３．３ｖ）耐
圧であるので、耐圧破壊の心配はない。なお、ダイオー
ドの順方向電圧による電圧降下と同様に、ＭＯＳトラン
ジスタの閾値電圧を利用しても良い。
【００２７】上記実施例においては０〜５ｖの広論理振
幅の出力信号を出力バッファ回路３より得るものであ
る。これは必要な電流容量を確保するためである。しか
しながら、０〜５Ｖの広論理振幅の論理信号はバイアス
回路３のＶ5,Ｖ6 でも得ることができる。
幅の出力信号を出力バッファ回路３より得るものであ
る。これは必要な電流容量を確保するためである。しか
しながら、０〜５Ｖの広論理振幅の論理信号はバイアス
回路３のＶ5,Ｖ6 でも得ることができる。
【００２８】（第２実施例）図３は本発明の第２実施例
の回路図である。この第２実施例においては第１実施例
と同一部分には同一参照符号を付し、その説明は省略す
る。この実施例においては、第１実施例の回路構成に対
して低レベル保持回路５ａ，５ｂと、閉成防止回路６
ａ，６ｂが追加されている。低レベル保持回路５ａが存
在しないと、トランジスタＱ4 の開成状態のときトラン
ジスタＱ3 のゲート電圧Ｖ7 は３ｖ＋ＶTHP ′である
が、ソースフォロアのトランジスタＱ31の微弱な電流に
よってゲート電圧Ｖ7 は徐々に降下し、トランジスタＱ
4 のゲート−ドレイン間の電圧はやがて３ｖ以上になっ
てしまい、トランジスタＱ4 の耐圧破壊を招くこともあ
り得る。本例のダイオードの直列回路からなる低レベル
保持回路５ａが付加されると、その順方向電圧によって
ゲート電圧Ｖ7 の低レベルの低下は所定値で留まり、そ
の値に維持される。これによってトランジスタＱ4 等の
耐圧破壊を防止することができる。同様な理由により、
低レベル保持回路５ｂはバイアス電圧Ｖin′の低レベル
の時間的な低下を阻止しており、トランジスタＱ3 等の
耐圧破壊を防止している。なお、低レベル保持回路５
ａ，５ｂは、トランジスタＱ3 , Ｑ4 のゲートと５ｖ電
源ラインとの間に介在しているが、これに限らず、トラ
ンジスタＱ3 , Ｑ4 のゲートと３ｖ電源ラインとの間に
介在させも良い。
の回路図である。この第２実施例においては第１実施例
と同一部分には同一参照符号を付し、その説明は省略す
る。この実施例においては、第１実施例の回路構成に対
して低レベル保持回路５ａ，５ｂと、閉成防止回路６
ａ，６ｂが追加されている。低レベル保持回路５ａが存
在しないと、トランジスタＱ4 の開成状態のときトラン
ジスタＱ3 のゲート電圧Ｖ7 は３ｖ＋ＶTHP ′である
が、ソースフォロアのトランジスタＱ31の微弱な電流に
よってゲート電圧Ｖ7 は徐々に降下し、トランジスタＱ
4 のゲート−ドレイン間の電圧はやがて３ｖ以上になっ
てしまい、トランジスタＱ4 の耐圧破壊を招くこともあ
り得る。本例のダイオードの直列回路からなる低レベル
保持回路５ａが付加されると、その順方向電圧によって
ゲート電圧Ｖ7 の低レベルの低下は所定値で留まり、そ
の値に維持される。これによってトランジスタＱ4 等の
耐圧破壊を防止することができる。同様な理由により、
低レベル保持回路５ｂはバイアス電圧Ｖin′の低レベル
の時間的な低下を阻止しており、トランジスタＱ3 等の
耐圧破壊を防止している。なお、低レベル保持回路５
ａ，５ｂは、トランジスタＱ3 , Ｑ4 のゲートと５ｖ電
源ラインとの間に介在しているが、これに限らず、トラ
ンジスタＱ3 , Ｑ4 のゲートと３ｖ電源ラインとの間に
介在させも良い。
【００２９】他方、出力バッファ回路３において、閉成
防止回路６ａが存在しないと、トランジスタＱ7 の開成
状態時においてトランジスタＱ71のソース電圧Ｖ10は３
ｖ−ＶTHN ′であるが、トランジスタＱ71の微弱な電流
によってソース電圧Ｖ10は徐々に上昇し、ゲート−ソー
ス間電圧は閾値電圧ＶTHN ′以下になり、トランジスタ
Ｑ71が開成してしまう。しかしながら、本例ではダイオ
ードの直列回路からなる閉成防止回路６ａが付加されて
いるため、その順方向電圧によってソース電圧Ｖ10の上
昇は所定値で留まり、その値に維持される。これによっ
てトランジスタＱ71の開成が阻止されるので、トランジ
スタＱ7 の耐圧破壊が防止されることになる。同等な理
由により、閉成防止回路６ｂは電圧Ｖ9 の上昇を阻止
し、トランジスタＱ8 の耐圧破壊を防止している。同じ
ようにトランジスタＱ11及びＱ21のソースと接地間に同
じ目的でダイオードを付加する。なお、図３における低
レベル保持回路５ａ，５ｂ、閉成防止回路６ａ，６ｂは
ダイオードの直列回路で構成されているが、ＭＯＳトラ
ンジスタの直列回路等を用い、その閾値電圧を利用して
電圧上限又は下限のリミッタ手段を構成することができ
る。
防止回路６ａが存在しないと、トランジスタＱ7 の開成
状態時においてトランジスタＱ71のソース電圧Ｖ10は３
ｖ−ＶTHN ′であるが、トランジスタＱ71の微弱な電流
によってソース電圧Ｖ10は徐々に上昇し、ゲート−ソー
ス間電圧は閾値電圧ＶTHN ′以下になり、トランジスタ
Ｑ71が開成してしまう。しかしながら、本例ではダイオ
ードの直列回路からなる閉成防止回路６ａが付加されて
いるため、その順方向電圧によってソース電圧Ｖ10の上
昇は所定値で留まり、その値に維持される。これによっ
てトランジスタＱ71の開成が阻止されるので、トランジ
スタＱ7 の耐圧破壊が防止されることになる。同等な理
由により、閉成防止回路６ｂは電圧Ｖ9 の上昇を阻止
し、トランジスタＱ8 の耐圧破壊を防止している。同じ
ようにトランジスタＱ11及びＱ21のソースと接地間に同
じ目的でダイオードを付加する。なお、図３における低
レベル保持回路５ａ，５ｂ、閉成防止回路６ａ，６ｂは
ダイオードの直列回路で構成されているが、ＭＯＳトラ
ンジスタの直列回路等を用い、その閾値電圧を利用して
電圧上限又は下限のリミッタ手段を構成することができ
る。
【００３０】
【発明の効果】以上説明したように、本発明は、第１及
び第２の電圧印加緩和手段と第１及び第２の高低両レベ
ルシフト手段とを設けた点に特徴を有するものであるの
で、以下の効果を奏する。
び第２の電圧印加緩和手段と第１及び第２の高低両レベ
ルシフト手段とを設けた点に特徴を有するものであるの
で、以下の効果を奏する。
【００３１】 信号電圧レベル変換回路のバイアス信
号を出力バッファ回路に加えることによって高論理振幅
の出力信号を得ることができるが、信号電圧レベル変換
回路を構成するすべてのトランジスタは低電圧下で支障
なく動作可能であり、従って、低耐圧のトランジスタと
することができるため、製造プロセスを簡略化でき、低
コストの信号電圧レベル変換回路を提供できる。
号を出力バッファ回路に加えることによって高論理振幅
の出力信号を得ることができるが、信号電圧レベル変換
回路を構成するすべてのトランジスタは低電圧下で支障
なく動作可能であり、従って、低耐圧のトランジスタと
することができるため、製造プロセスを簡略化でき、低
コストの信号電圧レベル変換回路を提供できる。
【００３２】 また出力バッファ回路を上述のような
回路構成とすることにより、低耐圧のトランジスタで出
力バッファ回路をも作り込むことができる。
回路構成とすることにより、低耐圧のトランジスタで出
力バッファ回路をも作り込むことができる。
【００３３】更に、電圧降下回路等のバイパス回路を
設けることによって、低電圧電源がかからないときで
も、第１及び第２の高低両レベルシフト手段の耐圧破壊
を防止することができる。
設けることによって、低電圧電源がかからないときで
も、第１及び第２の高低両レベルシフト手段の耐圧破壊
を防止することができる。
【図１】本発明の第１実施例に係る信号電圧レベル変換
回路を示す回路図である。
回路を示す回路図である。
【図２】同実施例における各部の信号波形を示すタイミ
ングチャート図である。
ングチャート図である。
【図３】本発明の第２実施例に係る信号電圧レベル変換
回路を示す回路図である。
回路を示す回路図である。
【図４】従来の信号電圧レベル変換回路を示す回路図で
ある。
ある。
１・・・ＣＭＯＳインバータ ２・・・バイアス回路 ３・・・出力バッファ回路 ４・・・バイパス回路 ５ａ，５ｂ・・・低レベル保持回路 ６ａ，６ｂ・・・閉成防止回路 Ｑ1,Ｑ2,Ｑ3,Ｑ4,Ｑ21, Ｑ31, Ｑ7,Ｑ8,Ｑ71, Ｑ81・・
・ＭＯＳトランジスタ
・ＭＯＳトランジスタ
Claims (5)
- 【請求項１】 入力信号によりスイッチング制御される
第１のＭＩＳトランジスタと、その反転信号によりスイ
ッチング制御され第１のＭＩＳトランジスタとは排他的
に開閉する第２のＭＩＳトランジスタと、第２のＭＩＳ
トランジスタに対し直列しており第１のＭＩＳトランジ
スタの閉成により閉成制御される第３のＭＩＳトランジ
スタと、第１のＭＩＳトランジスタに対し直列しており
第２のＭＩＳトランジスタの閉成により閉成制御される
第４のＭＩＳトランジスタとを有する信号電圧レベル変
換回路であって、 第１のＭＩＳトランジスタの開成状態時においてそれへ
の過電圧の印加を緩和する第１の電圧印加緩和手段と、
第２のＭＩＳトランジスタの開成状態時においてそれら
への過電圧の印加を緩和する第２の電圧印加緩和手段
と、第１のＭＩＳトランジスタの開閉により第１の狭論
理振幅の低レベルよりも高い低レベルと広論理振幅の高
レベルに実質的に等しい高レベルとの間で規定される第
２の狭論理振幅を持つ第１のバイアス信号を生成してこ
れを第３のＭＩＳトランジスタのゲート信号とする第１
の高低両レベルシフト手段と、第２のＭＩＳトランジス
タの開閉により第１の狭論理振幅の低レベルよりも高い
低レベルと広論理振幅の高レベルに実質的に等しい高レ
ベルとの間で規定される第２の狭論理振幅を持つ第２の
バイアス信号を生成してこれを第４のＭＩＳトランジス
タのゲート信号とする第２の高低両レベルシフト手段
と、を有することを特徴とする信号電圧レベル変換回
路。 - 【請求項２】 請求項１に記載の信号電圧レベル変換回
路において、前記入力信号により開閉制御される低レベ
ル設定用ＭＩＳトランジスタと、この低レベル設定用Ｍ
ＩＳトランジスタの開成状態時においてそれへの過電圧
の印加を緩和する電圧印加緩和用ＭＩＳトランジスタ
と、前記いずれかのバイアス信号により開閉制御される
高レベル設定用ＭＩＳトランジスタと、この高レベル設
定用ＭＩＳトランジスタにおいてそれへの過電圧の印加
を緩和する電圧印加緩和用ＭＩＳトランジスタとを有す
る出力バッファ回路を備えたことを特徴とする信号電圧
レベル変換回路。 - 【請求項３】 請求項１又は請求項２に記載の信号電圧
レベル変換回路において、高電圧電源ラインと低電圧電
源ラインとの間には該高電圧電源から該低電圧を作成す
るバイパス回路を有していることを特徴とする信号電圧
レベル変換回路。 - 【請求項４】 請求項３に記載の信号電圧レベル変換回
路において、前記バイパス回路は、複数のダイオードの
直列回路からなる電圧降下回路であることを特徴とする
信号電圧レベル変換回路。 - 【請求項５】 第１の狭論理振幅を持つ第１の入力信号
により開閉制御される低レベル設定用ＭＩＳトランジス
タと、この低レベル設定用ＭＩＳトランジスタの開成状
態時においてそれへの過電圧の印加を緩和する電圧印加
緩和用ＭＩＳトランジスタと、第１の狭論理振幅の低レ
ベルよりも高い低レベルと広論理振幅の高レベルに実質
的に等しい高レベルとの間で規定される第２の狭論理振
幅を持つ第２の入力信号により開閉制御される高レベル
設定用ＭＩＳトランジスタと、この高レベル設定用ＭＩ
Ｓトランジスタの開成状態時においてそれへの過電圧の
印加を緩和する電圧印加緩和用ＭＩＳトランジスタとを
有することを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298757A JPH06152383A (ja) | 1992-11-09 | 1992-11-09 | 信号電圧レベル変換回路及び出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298757A JPH06152383A (ja) | 1992-11-09 | 1992-11-09 | 信号電圧レベル変換回路及び出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152383A true JPH06152383A (ja) | 1994-05-31 |
Family
ID=17863840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4298757A Pending JPH06152383A (ja) | 1992-11-09 | 1992-11-09 | 信号電圧レベル変換回路及び出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152383A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08287695A (ja) * | 1994-11-15 | 1996-11-01 | Sgs Thomson Microelectron Ltd | 電圧レベル変換器 |
| WO1997019516A1 (en) * | 1995-11-21 | 1997-05-29 | Information Storage Devices, Inc. | A clocked high voltage switch |
| JPH11234117A (ja) * | 1997-12-09 | 1999-08-27 | Motorola Inc | 多数の供給電圧に対処するプログラマブル・バイアスを有する出力バッファおよびその方法 |
| JP2013179571A (ja) * | 2012-01-30 | 2013-09-09 | Renesas Electronics Corp | レベルシフト回路 |
| JP2013211817A (ja) * | 2012-02-27 | 2013-10-10 | Renesas Electronics Corp | 半導体集積回路 |
| JP2015136094A (ja) * | 2014-01-16 | 2015-07-27 | ▲し▼創電子股▲ふん▼有限公司 | ゲートドライバ及び関連する回路バッファ |
| US9438235B2 (en) | 2014-01-16 | 2016-09-06 | Sitronix Technology Corp. | Gate driver and related circuit buffer |
| US11621705B2 (en) | 2018-06-19 | 2023-04-04 | Socionext Inc. | Semiconductor integrated circuit device and level shifter circuit |
-
1992
- 1992-11-09 JP JP4298757A patent/JPH06152383A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08287695A (ja) * | 1994-11-15 | 1996-11-01 | Sgs Thomson Microelectron Ltd | 電圧レベル変換器 |
| US5764097A (en) * | 1994-11-15 | 1998-06-09 | Sgs-Thomson Microelectronics Limited | Automatically biased voltage level converter |
| WO1997019516A1 (en) * | 1995-11-21 | 1997-05-29 | Information Storage Devices, Inc. | A clocked high voltage switch |
| US5723985A (en) * | 1995-11-21 | 1998-03-03 | Information Storage Devices, Inc. | Clocked high voltage switch |
| JPH11234117A (ja) * | 1997-12-09 | 1999-08-27 | Motorola Inc | 多数の供給電圧に対処するプログラマブル・バイアスを有する出力バッファおよびその方法 |
| JP2013179571A (ja) * | 2012-01-30 | 2013-09-09 | Renesas Electronics Corp | レベルシフト回路 |
| JP2013211817A (ja) * | 2012-02-27 | 2013-10-10 | Renesas Electronics Corp | 半導体集積回路 |
| JP2015136094A (ja) * | 2014-01-16 | 2015-07-27 | ▲し▼創電子股▲ふん▼有限公司 | ゲートドライバ及び関連する回路バッファ |
| US9438235B2 (en) | 2014-01-16 | 2016-09-06 | Sitronix Technology Corp. | Gate driver and related circuit buffer |
| US9559696B2 (en) | 2014-01-16 | 2017-01-31 | Sitronix Technology Corp. | Gate driver and related circuit buffer |
| US11621705B2 (en) | 2018-06-19 | 2023-04-04 | Socionext Inc. | Semiconductor integrated circuit device and level shifter circuit |
| US11979155B2 (en) | 2018-06-19 | 2024-05-07 | Socionext Inc. | Semiconductor integrated circuit device and level shifter circuit |
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