JPS6143896B2 - - Google Patents
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- JPS6143896B2 JPS6143896B2 JP53057801A JP5780178A JPS6143896B2 JP S6143896 B2 JPS6143896 B2 JP S6143896B2 JP 53057801 A JP53057801 A JP 53057801A JP 5780178 A JP5780178 A JP 5780178A JP S6143896 B2 JPS6143896 B2 JP S6143896B2
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- transistors
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- 238000010586 diagram Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置を用いたパルス発生回
路に関するものである。
路に関するものである。
従来、トランジスタを用いたパルス発生回路に
おいて入力信号の変化分に対応するパルス信号出
力を必要とするとき、入力信号を数段の論理ゲー
トの初段ゲートに導入し、初段ゲートの出力信号
および数段の論理ゲートの出力信号とを用い又他
の論理ゲートに導入し変化分を導出する。しかし
ながらかかる従来回路を用いるとき変化分のパル
ス信号出力を得る回路素子数が極めて多く回路の
複雑性を避け得ない欠点を用する。
おいて入力信号の変化分に対応するパルス信号出
力を必要とするとき、入力信号を数段の論理ゲー
トの初段ゲートに導入し、初段ゲートの出力信号
および数段の論理ゲートの出力信号とを用い又他
の論理ゲートに導入し変化分を導出する。しかし
ながらかかる従来回路を用いるとき変化分のパル
ス信号出力を得る回路素子数が極めて多く回路の
複雑性を避け得ない欠点を用する。
この発明の目的は、回路素子の少ない簡易化さ
れたパルス発生回路を提供することにある。
れたパルス発生回路を提供することにある。
この発明によれば、電源の一電位端子と第１の
出力節点とを結合する第１の負荷素子と、上記第
１の出力節点と電源の他電位端子とを結合する少
なくとも２個の第１および第２のトランジスタの
直列回路と、上記トランジスタの制御電極にそれ
ぞれ共通に与えられる、入力信号と、上記電源の
一電位端子と第２の出力節点とを結合する第２の
負荷素子と、該第２の出力節点と上記２個のトラ
ンジスタの結合点とに２個の出力電極が結合する
第３のトランジスタとを含み、上記第１の出力節
点と上記第３のトランジスタの制御電極とを接続
し、上記第２の出力節点から出力信号を導出する
ことを特徴とするパルス発生回路が得られる。
出力節点とを結合する第１の負荷素子と、上記第
１の出力節点と電源の他電位端子とを結合する少
なくとも２個の第１および第２のトランジスタの
直列回路と、上記トランジスタの制御電極にそれ
ぞれ共通に与えられる、入力信号と、上記電源の
一電位端子と第２の出力節点とを結合する第２の
負荷素子と、該第２の出力節点と上記２個のトラ
ンジスタの結合点とに２個の出力電極が結合する
第３のトランジスタとを含み、上記第１の出力節
点と上記第３のトランジスタの制御電極とを接続
し、上記第２の出力節点から出力信号を導出する
ことを特徴とするパルス発生回路が得られる。
この発明のパルス発生回路は第３のトランジス
タの出力電源の一方が初段のインバータの駆動ト
ランジスタを構成する２個のトランジスタの結合
点に接続するため次段のインバータからの出力信
号の帰還で初段の入力信号に対する変化分のパル
スを発生することができる。このパルス発生回路
は従つて最小限５個の回路要素を用いて入力信号
の変化分に対応するパルス信号出力を発生するこ
とができる。
タの出力電源の一方が初段のインバータの駆動ト
ランジスタを構成する２個のトランジスタの結合
点に接続するため次段のインバータからの出力信
号の帰還で初段の入力信号に対する変化分のパル
スを発生することができる。このパルス発生回路
は従つて最小限５個の回路要素を用いて入力信号
の変化分に対応するパルス信号出力を発生するこ
とができる。
次に図を用いて本発明の実施例を説明する。
第１図はこの発明の第１の実施例の回路図であ
る。
る。
以下の実施例において、負荷素子として用いら
れるトランジスタQ1，Q4は−2vのゲート閾値電
圧を有するデイプレツシヨン型Ｎチヤンネル
MOSトランジスタであり、駆動トランジスタと
して用いられるトランジスタQ2，Q3，Q5は＋1V
のゲート閾値電圧を有するエンハンスメント型Ｎ
チヤンネルMOSトランジスタである。この実施
例は、電源の高電位端子Vo（＋5v）にトランジ
スタQ1のドレインを接続し、ゲート及びソース
は第１の出力節点A1に接続する。出力節点A1に
はトランジスタQ2のドレインを接続し、ソース
をこのトランジスタと直列回路を構成するトラン
ジスタQ3のドレインに結合点A2で接続する。ト
ランジスタQ3のソースには電源の抵電位端子
GND（0v）を接続し、トランジスタQ2，Q3のゲ
ートは共に入力信号端子１Ｎに接続する。又、電
源の高電位端子ＶD（＋5v）にはトランジスタQ4
のドレインを接続し、ソース及びゲートを第２の
出力節点A3に接続する。この出力節点A3にはト
ランジスタQ5のドレインを接続し、ゲートを第
１の出力節点A1に接続し結合点A2にソースを接
続する。第２の出力節点A3は、出力信号を外部
回路に供給する出力端子OUTに供給する。
れるトランジスタQ1，Q4は−2vのゲート閾値電
圧を有するデイプレツシヨン型Ｎチヤンネル
MOSトランジスタであり、駆動トランジスタと
して用いられるトランジスタQ2，Q3，Q5は＋1V
のゲート閾値電圧を有するエンハンスメント型Ｎ
チヤンネルMOSトランジスタである。この実施
例は、電源の高電位端子Vo（＋5v）にトランジ
スタQ1のドレインを接続し、ゲート及びソース
は第１の出力節点A1に接続する。出力節点A1に
はトランジスタQ2のドレインを接続し、ソース
をこのトランジスタと直列回路を構成するトラン
ジスタQ3のドレインに結合点A2で接続する。ト
ランジスタQ3のソースには電源の抵電位端子
GND（0v）を接続し、トランジスタQ2，Q3のゲ
ートは共に入力信号端子１Ｎに接続する。又、電
源の高電位端子ＶD（＋5v）にはトランジスタQ4
のドレインを接続し、ソース及びゲートを第２の
出力節点A3に接続する。この出力節点A3にはト
ランジスタQ5のドレインを接続し、ゲートを第
１の出力節点A1に接続し結合点A2にソースを接
続する。第２の出力節点A3は、出力信号を外部
回路に供給する出力端子OUTに供給する。
上述の実施例回路において各トランジスタ
Q1，Q2，Q3，Q4，Q5のチヤンネル幅（Weff）に
対するチヤンネル長（Leff）の比（Weff／
Leff）は、それぞれ4/3，40/3，40/3，4/3，40/3
でありゲート酸化膜は500ÅのSiO2である。
Q1，Q2，Q3，Q4，Q5のチヤンネル幅（Weff）に
対するチヤンネル長（Leff）の比（Weff／
Leff）は、それぞれ4/3，40/3，40/3，4/3，40/3
でありゲート酸化膜は500ÅのSiO2である。
第２図は、上述の第１図の実施例回路の動作用
波形を横軸に時間軸をとつて示す。第１図におい
て、INへの入力電圧Vinが0Vの時には、Q2，Q3
が共に非導通であるため、A1の電圧ＶA1は5V
（VDレベル）にあり、またA3は、Q5のゲート電
位が5Vであるが、これと直列に接続されている
Q3が非導通であるため、やはり5V（VDレベル）
となつている。A2はA1の電位（5V）からQ5の閾
値電圧分（1V）低下した値となるため、ＶA2
は4Vとなつている。
波形を横軸に時間軸をとつて示す。第１図におい
て、INへの入力電圧Vinが0Vの時には、Q2，Q3
が共に非導通であるため、A1の電圧ＶA1は5V
（VDレベル）にあり、またA3は、Q5のゲート電
位が5Vであるが、これと直列に接続されている
Q3が非導通であるため、やはり5V（VDレベル）
となつている。A2はA1の電位（5V）からQ5の閾
値電圧分（1V）低下した値となるため、ＶA2
は4Vとなつている。
次にVinが0Vから5Vに変化する場合を考える
と、Q2，Q3がまず非導通から導通に変化する。
この時、Q3のソースは接地されているので、A2
の電位ＶA2は速やかに0Vへと低下するが、Q2は
非導通から導通への還移状態にあるため、コンダ
クタンスが比較的小さく、そのためにA1の電位
ＶA1はすぐに変化しない。一方、Q5のゲート電
位はすでに5Vとなつているので、ＶA2が0Vに低
下すると、そのコンダクタンスは大きくなり、従
つて、A3の電位ＶA3はＶA2が0Vに変化するのに
追随して速やかに0Vに低下する。しかる後に、
A1に付加されている容量とQ2のコンダクタンス
によつて定められる時間だけ遅延してA1の電位
ＶA1は0Vに低下し、Q5を非導通にするため、A3
はQ4により充電され、再び5V（VDレベル）に上
昇する。即ち、第２図に示すようにA3は、5V→
0V→5Vと変化し、負のパルスを発生することに
なり、パルス巾はA1につく容量（Q5ゲート容量
とQ1のソース拡散層容量、Q2のドレイン拡散層
容量その他の寄生容量）とQ2のコンダクタンス
によつて定められる。
と、Q2，Q3がまず非導通から導通に変化する。
この時、Q3のソースは接地されているので、A2
の電位ＶA2は速やかに0Vへと低下するが、Q2は
非導通から導通への還移状態にあるため、コンダ
クタンスが比較的小さく、そのためにA1の電位
ＶA1はすぐに変化しない。一方、Q5のゲート電
位はすでに5Vとなつているので、ＶA2が0Vに低
下すると、そのコンダクタンスは大きくなり、従
つて、A3の電位ＶA3はＶA2が0Vに変化するのに
追随して速やかに0Vに低下する。しかる後に、
A1に付加されている容量とQ2のコンダクタンス
によつて定められる時間だけ遅延してA1の電位
ＶA1は0Vに低下し、Q5を非導通にするため、A3
はQ4により充電され、再び5V（VDレベル）に上
昇する。即ち、第２図に示すようにA3は、5V→
0V→5Vと変化し、負のパルスを発生することに
なり、パルス巾はA1につく容量（Q5ゲート容量
とQ1のソース拡散層容量、Q2のドレイン拡散層
容量その他の寄生容量）とQ2のコンダクタンス
によつて定められる。
Vinが5Vにある状態においては、Q2，Q3は導
通状態にあり、Q5は非導通状態にある。従つ
て、A1の電位ＶA1は0V.A3の電位ＶA3は5V（VD
レベル）を維持する。
通状態にあり、Q5は非導通状態にある。従つ
て、A1の電位ＶA1は0V.A3の電位ＶA3は5V（VD
レベル）を維持する。
Vinが5Vから0Vに変化する場合は、まずQ2，
Q3が導通から非導通へ変化し、その結果A1の電
位ＶA1は充填され、0Vから5Vに向かつて上昇を
始める。A2端子は、この状態ではQ2，Q3共に非
導通となつたため、電気的にはフローテイング状
態となり、電位的にはほぼ0Vを保つている。ま
た、Q5はここまでは、非導通を保つているので
ＶA3は5Vのままである。ＶA1がQ5の閾値電圧を
越える値にまで上昇すると、Q5は非導通から導
通に移ろが、Q3が非導通であるため、ＶA3は5V
の状態を保持し、一方、A2はQ4，Q5を通じて充
填されるため、ＶA2は0V近辺から4V（即ち、A1
の電位〔5V〕からQ5の閾値電圧分低下した値）
まで上昇する。
Q3が導通から非導通へ変化し、その結果A1の電
位ＶA1は充填され、0Vから5Vに向かつて上昇を
始める。A2端子は、この状態ではQ2，Q3共に非
導通となつたため、電気的にはフローテイング状
態となり、電位的にはほぼ0Vを保つている。ま
た、Q5はここまでは、非導通を保つているので
ＶA3は5Vのままである。ＶA1がQ5の閾値電圧を
越える値にまで上昇すると、Q5は非導通から導
通に移ろが、Q3が非導通であるため、ＶA3は5V
の状態を保持し、一方、A2はQ4，Q5を通じて充
填されるため、ＶA2は0V近辺から4V（即ち、A1
の電位〔5V〕からQ5の閾値電圧分低下した値）
まで上昇する。
又、上述の実施例において負荷トランジスタ
Q1，Q4には通常のエンハンスメント型トランジ
スタによる負荷回路、もしくは低抗負荷を用いる
こともできる。第１の出力端子OUT１は、過渡
時のパルス発生回路として用いるときは外部回路
への結合を必要としない。
Q1，Q4には通常のエンハンスメント型トランジ
スタによる負荷回路、もしくは低抗負荷を用いる
こともできる。第１の出力端子OUT１は、過渡
時のパルス発生回路として用いるときは外部回路
への結合を必要としない。
第１図はこの発明の１実施例の回路図、第２図
は、第１図の実施例の動作を説明するための動作
波形図である。図中、ＶDは電源の高電位端子、
Ａ１は第１の出力節点、Q1は第１の負荷素子と
して用いられる負荷トランジスタ、INは入力信
号端子、Q2は初段のインバータの第１の駆動ト
ランジスタ、Q3は初段インバータの第２の駆動
トランジスタ、Ａ２は前記２個の駆動トランジス
タの結合点、GNDは電源の低電位端子、Q4は第
２の負荷素子として用いられる負荷トランジス
タ、A4は第２の出力節点Q5は、第２の出力節点
Q5は、第２の出力節点Ａ４と前記２個のトラン
ジスタの結合点Ａ２とに２個の出力電極が結合す
る第３のトランジスタ、OUT１は第１の出力端
子、OUT２は第２の出力端子である。
は、第１図の実施例の動作を説明するための動作
波形図である。図中、ＶDは電源の高電位端子、
Ａ１は第１の出力節点、Q1は第１の負荷素子と
して用いられる負荷トランジスタ、INは入力信
号端子、Q2は初段のインバータの第１の駆動ト
ランジスタ、Q3は初段インバータの第２の駆動
トランジスタ、Ａ２は前記２個の駆動トランジス
タの結合点、GNDは電源の低電位端子、Q4は第
２の負荷素子として用いられる負荷トランジス
タ、A4は第２の出力節点Q5は、第２の出力節点
Q5は、第２の出力節点Ａ４と前記２個のトラン
ジスタの結合点Ａ２とに２個の出力電極が結合す
る第３のトランジスタ、OUT１は第１の出力端
子、OUT２は第２の出力端子である。
Claims (1)
- １ 電源の一電位端子と第１の節点とを結合する
第１の負荷素子と、前記第１の節点と電源の他電
位端子とを結合する２個の第１及び第２のトラン
ジスタの直列回路と、前記トランジスタの制御電
極にそれぞれ共通に与えられる入力信号と、前記
電源の一電位端子と第２の節点とを結合する第２
の負荷素子と、該第２の節点と前記２個のトラン
ジスタの中間接続点との間に直列に接続された第
３のトランジスタとを含み、前記第１の節点と前
記第３のトランジスタの制御電極とを接続し、前
記第２の節点から出力信号を導出することを特徴
とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5780178A JPS54148464A (en) | 1978-05-15 | 1978-05-15 | Pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5780178A JPS54148464A (en) | 1978-05-15 | 1978-05-15 | Pulse generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54148464A JPS54148464A (en) | 1979-11-20 |
| JPS6143896B2 true JPS6143896B2 (ja) | 1986-09-30 |
Family
ID=13066003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5780178A Granted JPS54148464A (en) | 1978-05-15 | 1978-05-15 | Pulse generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54148464A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336762A (ja) * | 1986-07-30 | 1988-02-17 | Yanagiya:Kk | 竹輪の焼焦げ付け方法 |
| JPS6347837Y2 (ja) * | 1987-02-25 | 1988-12-09 | ||
| JPS649589U (ja) * | 1987-07-06 | 1989-01-19 | ||
| JPH03201966A (ja) * | 1989-12-29 | 1991-09-03 | Itochu Shoji Kk | 魚類焼食品の製造方法及びそのための装置 |
| JPH0454795Y2 (ja) * | 1986-07-30 | 1992-12-22 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152227A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Input circuit |
| JPS57197911A (en) * | 1981-05-29 | 1982-12-04 | Sanyo Electric Co Ltd | Schmitt circuit |
| JPS6276813A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 絶縁ゲ−ト型シユミツト回路 |
-
1978
- 1978-05-15 JP JP5780178A patent/JPS54148464A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336762A (ja) * | 1986-07-30 | 1988-02-17 | Yanagiya:Kk | 竹輪の焼焦げ付け方法 |
| JPH0454795Y2 (ja) * | 1986-07-30 | 1992-12-22 | ||
| JPS6347837Y2 (ja) * | 1987-02-25 | 1988-12-09 | ||
| JPS649589U (ja) * | 1987-07-06 | 1989-01-19 | ||
| JPH03201966A (ja) * | 1989-12-29 | 1991-09-03 | Itochu Shoji Kk | 魚類焼食品の製造方法及びそのための装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54148464A (en) | 1979-11-20 |
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