JPS6217896B2 - - Google Patents
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- JPS6217896B2 JPS6217896B2 JP55003712A JP371280A JPS6217896B2 JP S6217896 B2 JPS6217896 B2 JP S6217896B2 JP 55003712 A JP55003712 A JP 55003712A JP 371280 A JP371280 A JP 371280A JP S6217896 B2 JPS6217896 B2 JP S6217896B2
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- JP
- Japan
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- transistor
- effect transistor
- gate electrode
- capacitor
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- 239000003990 capacitor Substances 0.000 claims description 21
- 230000005669 field effect Effects 0.000 claims description 12
- 238000006880 cross-coupling reaction Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/355—Monostable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Description
【発明の詳細な説明】
本発明は、迅速な立上り時間及び立下り時間を
有する制御されたパルス幅の波形を発生させるた
めの電界効果トランジスタ（FET）・マルチバイ
ブレータ回路に係る。
有する制御されたパルス幅の波形を発生させるた
めの電界効果トランジスタ（FET）・マルチバイ
ブレータ回路に係る。
本発明の目的は、FETを用いた集積回路マル
チバイブレータを提供することである。
チバイブレータを提供することである。
従来に於て、多数のマルチバイブレータ回路が
知られている。マルチバイブレータは制御された
波形を発生させるための周知の手段であり、一般
的に単安定、双安定又は非安定マルチバイブレー
タとして分類される。本発明の分野に於ては、単
安定及び非安定マルチバイブレータに特に興味が
持たれ、これらの型の回路は全体的ネツトワーク
内の他の回路にクロツク・パルスを発生及び供給
するために用いられることが多い。単安定マルチ
バイブレータと非安定マルチバイブレータとの間
の主な違いは、非安定マルチバイブレータが連続
的に動作して一連のパルスを供給するのに対し
て、単安定マルチバイブレータは単一の入力即ち
トリガ・パルスに応答して単一の出力パルスだけ
を供給することである。
知られている。マルチバイブレータは制御された
波形を発生させるための周知の手段であり、一般
的に単安定、双安定又は非安定マルチバイブレー
タとして分類される。本発明の分野に於ては、単
安定及び非安定マルチバイブレータに特に興味が
持たれ、これらの型の回路は全体的ネツトワーク
内の他の回路にクロツク・パルスを発生及び供給
するために用いられることが多い。単安定マルチ
バイブレータと非安定マルチバイブレータとの間
の主な違いは、非安定マルチバイブレータが連続
的に動作して一連のパルスを供給するのに対し
て、単安定マルチバイブレータは単一の入力即ち
トリガ・パルスに応答して単一の出力パルスだけ
を供給することである。
現在知られているマルチバイブレータの大多数
はバイポーラ・トランジスタ技術で達成されてい
る。EFTはソフトなターン・オン閾値特性を有
しているため、FET回路を用いて設計されてい
るマルチバイブレータは比較的僅かしかない。そ
の様なソフトなターン・オン特性は予測及び制御
の不可能なパルス幅並びに遅い立上り時間及び立
下り時間を生ぜしめる。
はバイポーラ・トランジスタ技術で達成されてい
る。EFTはソフトなターン・オン閾値特性を有
しているため、FET回路を用いて設計されてい
るマルチバイブレータは比較的僅かしかない。そ
の様なソフトなターン・オン特性は予測及び制御
の不可能なパルス幅並びに遅い立上り時間及び立
下り時間を生ぜしめる。
FET回路ネツトワークはクロツク信号の発生
又は他の機能を必要とし得るので、現在用いられ
得るそのための手段は、FETチツプの外部のマ
ルチバイブレータにより発生されたクロツク信号
を供給すること又は精度の低いクロツク・パルス
を供給するチツプ上のFETマルチバイブレータ
を設けることである。例えば、米国特許第
3719835号の明細書は完全にFETで達成された単
安定パルス発生回路を開示している。この回路は
FETの望ましくないソフトなターン・オン特性
を有しているものと考えられる。
又は他の機能を必要とし得るので、現在用いられ
得るそのための手段は、FETチツプの外部のマ
ルチバイブレータにより発生されたクロツク信号
を供給すること又は精度の低いクロツク・パルス
を供給するチツプ上のFETマルチバイブレータ
を設けることである。例えば、米国特許第
3719835号の明細書は完全にFETで達成された単
安定パルス発生回路を開示している。この回路は
FETの望ましくないソフトなターン・オン特性
を有しているものと考えられる。
次に、図面を参照して、本発明について更に詳
細に説明する。第１図は、本発明の一実施例によ
る、エンハンスメント型及びデプリーシヨン型の
FETを含む単安定マルチバイブレータ回路を示
している。デプリーシヨン型FETは、エンハン
スメント型FETと容易に区別される様に、その
ゲート電極が斜線で示されている。回路の全体的
動作に於て適当なトレード・オフが許されるなら
ば、デプリーシヨン型及びエンハンスメント型の
FETは相互に交換され得る場合もあることは当
業者に明らかである。又、示されているFETは
すべてＮチヤンネル型であるが、この回路はＰチ
ヤンネル型FETを用いても達成され得る。
細に説明する。第１図は、本発明の一実施例によ
る、エンハンスメント型及びデプリーシヨン型の
FETを含む単安定マルチバイブレータ回路を示
している。デプリーシヨン型FETは、エンハン
スメント型FETと容易に区別される様に、その
ゲート電極が斜線で示されている。回路の全体的
動作に於て適当なトレード・オフが許されるなら
ば、デプリーシヨン型及びエンハンスメント型の
FETは相互に交換され得る場合もあることは当
業者に明らかである。又、示されているFETは
すべてＮチヤンネル型であるが、この回路はＰチ
ヤンネル型FETを用いても達成され得る。
トランジスタＴ１は、ノードＡに接続されたド
レイン電極、第１固定電位（接地電位）の端子に
接続されたソース電極、及び入力端子に接続され
たゲート電極を有している。トランジスタＴ２
は、ノードＡに共通接続されたゲート電極及びソ
ース電極並びに＋Ｖ電位の端子に接続されたドレ
イン電極を有している。トランジスタＴ２は本質
的に負荷抵抗である。
レイン電極、第１固定電位（接地電位）の端子に
接続されたソース電極、及び入力端子に接続され
たゲート電極を有している。トランジスタＴ２
は、ノードＡに共通接続されたゲート電極及びソ
ース電極並びに＋Ｖ電位の端子に接続されたドレ
イン電極を有している。トランジスタＴ２は本質
的に負荷抵抗である。
第１及び第２の交叉結合されたトランジスタが
トランジスタＴ３及びＴ７として示されている。
トランジスタＴ３のドレイン―ソース路はノード
Ａと接地端子との間に接続され、そのゲート電極
はトランジスタＴ７のノード及び出力端子に直接
電気的に結合されている。ノードＡは、キヤパシ
タＣ１及びトランジスタＴ６を含む直列の電気的
径路によつてノードＣ及びトランジスタＴ７のゲ
ート電極に電気的に結合されている。トランジス
タＴ６のゲート電極は接地されている。
トランジスタＴ３及びＴ７として示されている。
トランジスタＴ３のドレイン―ソース路はノード
Ａと接地端子との間に接続され、そのゲート電極
はトランジスタＴ７のノード及び出力端子に直接
電気的に結合されている。ノードＡは、キヤパシ
タＣ１及びトランジスタＴ６を含む直列の電気的
径路によつてノードＣ及びトランジスタＴ７のゲ
ート電極に電気的に結合されている。トランジス
タＴ６のゲート電極は接地されている。
キヤパシタＣ１とトランジスタＴ６との間の電
気的接続は、トランジスタＴ８のドレイン電極及
びゲート電極にも接続されているノードＢを形成
している。トランジスタＴ８のソース電極は接地
されている。ここに於て、トランジスタＴ８はチ
ヤネル幅の狭い小寸法の素子であり、ノードＢと
接地端子との間に高い抵抗を形成していることに
注目されたい。トランジスタＴ４は、＋Ｖ電位の
端子に接続されたドレイン電極並びにノードＣに
接続されたゲート電極及びソース電極を有してい
る。トランジスタＴ５は、＋Ｖ電位の端子に接続
されたドレイン電極並びに出力ノードに接続され
たゲート電極及びソース電極を有している。
気的接続は、トランジスタＴ８のドレイン電極及
びゲート電極にも接続されているノードＢを形成
している。トランジスタＴ８のソース電極は接地
されている。ここに於て、トランジスタＴ８はチ
ヤネル幅の狭い小寸法の素子であり、ノードＢと
接地端子との間に高い抵抗を形成していることに
注目されたい。トランジスタＴ４は、＋Ｖ電位の
端子に接続されたドレイン電極並びにノードＣに
接続されたゲート電極及びソース電極を有してい
る。トランジスタＴ５は、＋Ｖ電位の端子に接続
されたドレイン電極並びに出力ノードに接続され
たゲート電極及びソース電極を有している。
簡単に云えば、FET Ｔ３及びＴ７は、共通接
続されているソース電極並びに各々第１及び第２
の交叉結合路によつて交叉結合されているドレイ
ン電極及びゲート電極を有している。FET Ｔ３
のドレイン電極をFET Ｔ７のゲート電極に接続
している交叉結合路は、キヤパシタＣ１と、デプ
リーシヨン型FET Ｔ６及びＴ４とを含んでい
る。入力信号の到来によつてノードＡ及びノード
Ｂの電位が引き下げられた後の過渡状態に於て、
ノードＢの浮遊容量及びキヤパシタＣ１がデプリ
ーシヨン型FET Ｔ４及びＴ６を経てゆつくりと
充電されるとともに、ノードＣの浮遊容量も又ゆ
つくりと充電され始める。しかしながら、ノード
Ｂが、ゲート電極が接地されているデプリーシヨ
ン型FET Ｔ６の閾値電圧に近づくとともに、
FET Ｔ６はターン・オフされらる。従つて、
FET Ｔ４を経て流れるすべての電流がノードＣ
の浮遊容量を充電するために用いられ、その結果
FET Ｔ７が急速にターン・オフされて出力ノー
ドが接地電位に引下げられる。
続されているソース電極並びに各々第１及び第２
の交叉結合路によつて交叉結合されているドレイ
ン電極及びゲート電極を有している。FET Ｔ３
のドレイン電極をFET Ｔ７のゲート電極に接続
している交叉結合路は、キヤパシタＣ１と、デプ
リーシヨン型FET Ｔ６及びＴ４とを含んでい
る。入力信号の到来によつてノードＡ及びノード
Ｂの電位が引き下げられた後の過渡状態に於て、
ノードＢの浮遊容量及びキヤパシタＣ１がデプリ
ーシヨン型FET Ｔ４及びＴ６を経てゆつくりと
充電されるとともに、ノードＣの浮遊容量も又ゆ
つくりと充電され始める。しかしながら、ノード
Ｂが、ゲート電極が接地されているデプリーシヨ
ン型FET Ｔ６の閾値電圧に近づくとともに、
FET Ｔ６はターン・オフされらる。従つて、
FET Ｔ４を経て流れるすべての電流がノードＣ
の浮遊容量を充電するために用いられ、その結果
FET Ｔ７が急速にターン・オフされて出力ノー
ドが接地電位に引下げられる。
次に、第２図を参照して、本発明の動作につい
て更に詳細に説明する。第２図に示されている始
めの波形は入力信号の状態を示している。始め、
入力端子はダウン・レベルにあるので、トランジ
スタＴ１はオフ状態にあり、ノードＡはトランジ
スタＴ２によつてアツプ・レベルに保持されてい
る。回路内の種々の電位レベルをより具体的に示
すために、アツプ・レベル（＋Ｖ）は5Vと仮定
されている。
て更に詳細に説明する。第２図に示されている始
めの波形は入力信号の状態を示している。始め、
入力端子はダウン・レベルにあるので、トランジ
スタＴ１はオフ状態にあり、ノードＡはトランジ
スタＴ２によつてアツプ・レベルに保持されてい
る。回路内の種々の電位レベルをより具体的に示
すために、アツプ・レベル（＋Ｖ）は5Vと仮定
されている。
ノードＣの浮遊容量は電源＋Ｖからトランジス
タＴ４のドレイン―ソース路を経て供給される電
流によりアツプ・レベルに充電されている。従つ
て、トランジスタＴ７がターン・オンされ、出力
端子がダウン・レベルになり、トランジスタＴ３
がオフ状態に維持され、その結果ノードＡがアツ
プ・レベルに維持される。ここに於て、トランジ
スタＴ４，Ｔ６及びＴ８を含む＋Ｖ電位から接地
電位への直列電流路が存在することに注目された
い。本発明の大きな特徴は、ゲート電極が接地さ
れたデプリーシヨン型の素子であるトランジスタ
Ｔ６を含む、この特定の回路の径路にある。デプ
リーシヨン型の素子は典型的には−1.5乃至−
2.0V程度の負の閾値電圧（ＶT）を有する。（本
実施例に於て、トランジスタＴ６は−2Vの閾値
電圧を有するものと仮定する）。従つてノードＣ
の浮遊容量が＋Ｖによつて充電される時、最初ノ
ードＢ及びノードＣの電位が低い間はＴ６が導通
しているのでノードＢの電位はノードＣの電位に
追従して増加する。しかしノードＢの電位が＋
2.0Vに達すると、Ｔ６の閾値は−2Vなので、Ｔ
６はオフ状態にある。トランジスタＴ８は高抵抗
素子であり、従つてトランジスタＴ４及びＴ６を
経てノードＢに電流が流れている間、ノードＢは
2.0Vに維持される。以上に於て、波形図に於け
る始めの状態を説明した。
タＴ４のドレイン―ソース路を経て供給される電
流によりアツプ・レベルに充電されている。従つ
て、トランジスタＴ７がターン・オンされ、出力
端子がダウン・レベルになり、トランジスタＴ３
がオフ状態に維持され、その結果ノードＡがアツ
プ・レベルに維持される。ここに於て、トランジ
スタＴ４，Ｔ６及びＴ８を含む＋Ｖ電位から接地
電位への直列電流路が存在することに注目された
い。本発明の大きな特徴は、ゲート電極が接地さ
れたデプリーシヨン型の素子であるトランジスタ
Ｔ６を含む、この特定の回路の径路にある。デプ
リーシヨン型の素子は典型的には−1.5乃至−
2.0V程度の負の閾値電圧（ＶT）を有する。（本
実施例に於て、トランジスタＴ６は−2Vの閾値
電圧を有するものと仮定する）。従つてノードＣ
の浮遊容量が＋Ｖによつて充電される時、最初ノ
ードＢ及びノードＣの電位が低い間はＴ６が導通
しているのでノードＢの電位はノードＣの電位に
追従して増加する。しかしノードＢの電位が＋
2.0Vに達すると、Ｔ６の閾値は−2Vなので、Ｔ
６はオフ状態にある。トランジスタＴ８は高抵抗
素子であり、従つてトランジスタＴ４及びＴ６を
経てノードＢに電流が流れている間、ノードＢは
2.0Vに維持される。以上に於て、波形図に於け
る始めの状態を説明した。
この時点に於て、入力トリガ・パルスが接地電
位から＋Ｖ電位に変化すると、極めて僅かな遅延
で、トランジスタＴ１がターン・オンされて、第
２図の波形Ａにより示されている如くノードＡの
電位を引き下げる。理想的には、これはキヤパシ
タＣ１の容量結合によりノードＢを5Vだけ降下
させる。実際に於て、示されている実際の回路条
件を考慮した場合には、ノードＢは略−1V迄降
下する。ノードＢが−1Vに降下する結果、トラ
ンジスタＴ６のゲート電圧が閾値電圧以上になる
のでＴ６は導通し、その結果ノードＣがノードＢ
に従つて第２図の波形Ｃにより示されている如く
略−1Vに降下される。ノードＣが−1Vに降下す
る結果、トランジスタＴ７が迅速にターン・オフ
され、出力ノードがトランジスタＴ５を経て流れ
る電流によつて＋Ｖ電位に上昇しれる。これは、
第２図の波形OUTにより示されている。これら
の波形の垂直方向の寸法は正確な比率では示され
ておらず、本発明の特徴を示すために誇張して示
されている。
位から＋Ｖ電位に変化すると、極めて僅かな遅延
で、トランジスタＴ１がターン・オンされて、第
２図の波形Ａにより示されている如くノードＡの
電位を引き下げる。理想的には、これはキヤパシ
タＣ１の容量結合によりノードＢを5Vだけ降下
させる。実際に於て、示されている実際の回路条
件を考慮した場合には、ノードＢは略−1V迄降
下する。ノードＢが−1Vに降下する結果、トラ
ンジスタＴ６のゲート電圧が閾値電圧以上になる
のでＴ６は導通し、その結果ノードＣがノードＢ
に従つて第２図の波形Ｃにより示されている如く
略−1Vに降下される。ノードＣが−1Vに降下す
る結果、トランジスタＴ７が迅速にターン・オフ
され、出力ノードがトランジスタＴ５を経て流れ
る電流によつて＋Ｖ電位に上昇しれる。これは、
第２図の波形OUTにより示されている。これら
の波形の垂直方向の寸法は正確な比率では示され
ておらず、本発明の特徴を示すために誇張して示
されている。
再び、第２図の波形INに於て、入力波形が実
線で示されている如くアツプ・レベルに維持され
ている状態を仮定する。この場合には、トランジ
スタＴ１がオン状態に維持されてノードＡをダウ
ン・レベルに維持するので、ノードＡは第２図の
波形Ａにより示されている如く完全にダウン・レ
ベルに維持される。この時点に於て、トランジス
タＴ４を流れる電流はノードＣの浮遊容量を充電
し始めるが、トランジスタＴ６がオン状態にある
ので、ノードＢの電位はノードＣの電位に追従し
キヤパシタＣ１を充電する。ノードＢが2Vに近
づくとともに、ノードＢに対するＴ６のゲート電
圧がＴ６の閾値電圧−2Vに接近するので、トラ
ンジスタＴ６がターン・オフされる。しかしなが
ら、トランジスタＴ４は、トランジスタＴ６がタ
ーン・オフされた後に於てもオン状態を維持する
ので＋Ｖから大きな電流がノードＣに供給され
る。この電流の大きさは、Ｔ６がターン・オフす
る以前に流れていたのと同程度の大きさである
が、ノードＣの浮遊容量はキヤパシタＣ１の容量
よりもずつと小さいので、ノードＣの浮遊容量は
Ｔ６のターン・オフ後、急速に充電される。これ
は、ノードＣの電圧を極めて迅速に上昇させ、ト
ランジスタＴ７を迅速にターン・オンさせて、出
力端子をダウン・レベルにする。
線で示されている如くアツプ・レベルに維持され
ている状態を仮定する。この場合には、トランジ
スタＴ１がオン状態に維持されてノードＡをダウ
ン・レベルに維持するので、ノードＡは第２図の
波形Ａにより示されている如く完全にダウン・レ
ベルに維持される。この時点に於て、トランジス
タＴ４を流れる電流はノードＣの浮遊容量を充電
し始めるが、トランジスタＴ６がオン状態にある
ので、ノードＢの電位はノードＣの電位に追従し
キヤパシタＣ１を充電する。ノードＢが2Vに近
づくとともに、ノードＢに対するＴ６のゲート電
圧がＴ６の閾値電圧−2Vに接近するので、トラ
ンジスタＴ６がターン・オフされる。しかしなが
ら、トランジスタＴ４は、トランジスタＴ６がタ
ーン・オフされた後に於てもオン状態を維持する
ので＋Ｖから大きな電流がノードＣに供給され
る。この電流の大きさは、Ｔ６がターン・オフす
る以前に流れていたのと同程度の大きさである
が、ノードＣの浮遊容量はキヤパシタＣ１の容量
よりもずつと小さいので、ノードＣの浮遊容量は
Ｔ６のターン・オフ後、急速に充電される。これ
は、ノードＣの電圧を極めて迅速に上昇させ、ト
ランジスタＴ７を迅速にターン・オンさせて、出
力端子をダウン・レベルにする。
第２図に於て、その波形は、トランジスタＴ６
がオン状態にある間、指数関数的に上昇すること
に注目されたい。本質的には、キヤパシタＣ１
は、該キヤパシタＣ１が容量を形成しそしてトラ
ンジスタＴ６及びＴ４が抵抗素子を形成している
RC時定数に従つて充電される。トランジスタＴ
６がターン・オフされるや否や（略2Vとして示
されたトランジスタＴ６の閾値電圧の絶対値の近
傍に於て）、ノードＢには極めて少しの電流しか
流れず、ノードＢは最終的にトランジスタＴ６を
経て流れる漏洩のみによつて2Vに達する。トラ
ンジスタＴ６がターン・オフされ始めるとすぐ
に、ノードＣの波形が急に上昇することに注目さ
れたい。エンハンスメント型の素子であるトラン
ジスタＴ７の閾値電圧は＋1Vの範囲にあるの
で、トランジスタＴ７は略トランジスタＴ６がタ
ーン・オフされる時点で迅速にターン・オンされ
る。
がオン状態にある間、指数関数的に上昇すること
に注目されたい。本質的には、キヤパシタＣ１
は、該キヤパシタＣ１が容量を形成しそしてトラ
ンジスタＴ６及びＴ４が抵抗素子を形成している
RC時定数に従つて充電される。トランジスタＴ
６がターン・オフされるや否や（略2Vとして示
されたトランジスタＴ６の閾値電圧の絶対値の近
傍に於て）、ノードＢには極めて少しの電流しか
流れず、ノードＢは最終的にトランジスタＴ６を
経て流れる漏洩のみによつて2Vに達する。トラ
ンジスタＴ６がターン・オフされ始めるとすぐ
に、ノードＣの波形が急に上昇することに注目さ
れたい。エンハンスメント型の素子であるトラン
ジスタＴ７の閾値電圧は＋1Vの範囲にあるの
で、トランジスタＴ７は略トランジスタＴ６がタ
ーン・オフされる時点で迅速にターン・オンされ
る。
トランジスタＴ７がターン・オンされるまでの
時間をＴ、キヤパシタＣ１の容量をＣ、トランジ
スタＴ４及びＴ６の導通時の抵抗値をＲとすると
ｅ-T/RC＝Ａの関係が成立する。但しＡはノード
Ｂの初期の電圧及びＴ６の閾値電圧等によつて決
まる定数である。従つてＴ＝−RClog Ａとな
る。
時間をＴ、キヤパシタＣ１の容量をＣ、トランジ
スタＴ４及びＴ６の導通時の抵抗値をＲとすると
ｅ-T/RC＝Ａの関係が成立する。但しＡはノード
Ｂの初期の電圧及びＴ６の閾値電圧等によつて決
まる定数である。従つてＴ＝−RClog Ａとな
る。
従つて、トランジスタＴ７がターン・オンされ
るこの時点は予測が可能なだけでなく制御も可能
である。出力パルスの幅はキヤパシタＣ１の容量
の大きさに正比例する。従つて、出力パルスをダ
ウン・レベルにしそして出力パルスの幅を限定す
るトランジスタＴ７のターン・オンは、キヤパシ
タＣ１の容量（又はFCネツトワークに於ける抵
抗素子）を調節することによつて制御され得る。
キヤパシタＣ１の容量を0.5ピコフアラドから1.5
ピコフアラドに変えることによつて、出力パルス
の幅が20ナノ秒から60ナノ秒に線形に変化するこ
とが解つた。
るこの時点は予測が可能なだけでなく制御も可能
である。出力パルスの幅はキヤパシタＣ１の容量
の大きさに正比例する。従つて、出力パルスをダ
ウン・レベルにしそして出力パルスの幅を限定す
るトランジスタＴ７のターン・オンは、キヤパシ
タＣ１の容量（又はFCネツトワークに於ける抵
抗素子）を調節することによつて制御され得る。
キヤパシタＣ１の容量を0.5ピコフアラドから1.5
ピコフアラドに変えることによつて、出力パルス
の幅が20ナノ秒から60ナノ秒に線形に変化するこ
とが解つた。
本発明に於けるもう１つの特徴は、本発明が
種々のパルス幅の入力信号に応答して出力クロツ
ク信号を供給することである。更に、トランジス
タＴ１のゲート電極に於ける入力端子に於て単一
の入力信号しか必要とされない。例えば、第２図
に於て点線で示されている入力波形に於て、その
入力信号は出力信号がアツプ・レベルに上昇した
後に接地レベルに降下するものと仮定する。この
時点に於て、出力端子に於けるアツプ・レベル
は、トランジスタＴ３をターン・オンさせ、入力
端子も又ダウン・レベルにされているが、ノード
Ａをダウン・レベルに維持する。しかしながら、
このタイミング条件に於ては、出力パルスが終了
するとともに、トランジスタＴ３がターン・オフ
され、ノードＡが波形図に示されている如く＋Ｖ
電位に上昇する。
種々のパルス幅の入力信号に応答して出力クロツ
ク信号を供給することである。更に、トランジス
タＴ１のゲート電極に於ける入力端子に於て単一
の入力信号しか必要とされない。例えば、第２図
に於て点線で示されている入力波形に於て、その
入力信号は出力信号がアツプ・レベルに上昇した
後に接地レベルに降下するものと仮定する。この
時点に於て、出力端子に於けるアツプ・レベル
は、トランジスタＴ３をターン・オンさせ、入力
端子も又ダウン・レベルにされているが、ノード
Ａをダウン・レベルに維持する。しかしながら、
このタイミング条件に於ては、出力パルスが終了
するとともに、トランジスタＴ３がターン・オフ
され、ノードＡが波形図に示されている如く＋Ｖ
電位に上昇する。
第１図に示された実施例は単安定マルチバイブ
レータであるが、本発明の上記利点は非安定マル
チバイブレータに於ても同様に達成される。本発
明の他の実施例による、その様な非安定マルチバ
イブレータ回路が第３図に示されている。第３図
は、本質的には、非安定マルチバイブレータの機
能を達成するために用いられている、第１図の実
施例と同一の回路である。従つて、対応する素子
及びノードはダツシユ符号（′）及び二重ダツシ
ユ符号（″）を付された対応する参照番号で示さ
れている。第３図には、トランジスタＴ１０′の
ゲート電極がトランジスタＴ５′とトランジスタ
Ｔ７′との間の出力ノードに接続されている、ト
ランジスタＴ９′及びＴ１０′を含むバツフア・ド
ライバ・インバータ回路が加えられている。（こ
れは、所望ならば、単にバツフア・ドライバでも
よい。）トランジスタＴ９′のドレイン電極は、他
のトランジスタの場合と同一の＋Ｖ電位の端子に
接続されて示されているが、端子OUT′に於て異
なるアツプ・レベルの出力信号を得るために異な
る電源に接続されることも可能である。又、更に
バツフア・ドライバ出力OUT″を形成するトラン
ジスタＴ９″及びＴ１０″が加えられている。これ
は、所望ならば、異なる位相の非安定波形を供給
する。
レータであるが、本発明の上記利点は非安定マル
チバイブレータに於ても同様に達成される。本発
明の他の実施例による、その様な非安定マルチバ
イブレータ回路が第３図に示されている。第３図
は、本質的には、非安定マルチバイブレータの機
能を達成するために用いられている、第１図の実
施例と同一の回路である。従つて、対応する素子
及びノードはダツシユ符号（′）及び二重ダツシ
ユ符号（″）を付された対応する参照番号で示さ
れている。第３図には、トランジスタＴ１０′の
ゲート電極がトランジスタＴ５′とトランジスタ
Ｔ７′との間の出力ノードに接続されている、ト
ランジスタＴ９′及びＴ１０′を含むバツフア・ド
ライバ・インバータ回路が加えられている。（こ
れは、所望ならば、単にバツフア・ドライバでも
よい。）トランジスタＴ９′のドレイン電極は、他
のトランジスタの場合と同一の＋Ｖ電位の端子に
接続されて示されているが、端子OUT′に於て異
なるアツプ・レベルの出力信号を得るために異な
る電源に接続されることも可能である。又、更に
バツフア・ドライバ出力OUT″を形成するトラン
ジスタＴ９″及びＴ１０″が加えられている。これ
は、所望ならば、異なる位相の非安定波形を供給
する。
非安定マルチバイブレータの機能は、ノード
C′に於て信号を取出し、該信号をトランジスタ
Ｔ１″のゲート電極の端子IN″に於ける入力とし
て供給することによつて達成される。端子
OUT′から端子IN″への接続は実質的に同一の機
能を達成しそしてトランジスタＴ９′及びＴ１
０′を含むバツフア回路が用いられる場合に代替
的に用いられ得ることに注目されたい。非安定マ
ルチバイブレータの連続的出力波形特性を維持す
るために、ノードC″がトランジスタＴ１′のゲー
ト電極に於ける端子IN′に接続されている。ノー
ドC″の代りに、端子OUT″がトランジスタＴ
１′のゲート電極に接続されても、それに匹敵す
る結果が得られる。又、第１図の単安定マルチバ
イブレータでは、出力パルスが出ている間に入力
信号が低レベルになりノードＡの電位を引き上げ
その結果所定の長さよりも短かい出力パルスが形
成される事を防止するためにトランジスタＴ３が
設けられていたが、第３図の回路では所定の長さ
の出力パルスが完全に出力される以前に入力が低
レベルになる事はないので、トランジスタＴ３′
及びＴ３″は除去してもよい。
C′に於て信号を取出し、該信号をトランジスタ
Ｔ１″のゲート電極の端子IN″に於ける入力とし
て供給することによつて達成される。端子
OUT′から端子IN″への接続は実質的に同一の機
能を達成しそしてトランジスタＴ９′及びＴ１
０′を含むバツフア回路が用いられる場合に代替
的に用いられ得ることに注目されたい。非安定マ
ルチバイブレータの連続的出力波形特性を維持す
るために、ノードC″がトランジスタＴ１′のゲー
ト電極に於ける端子IN′に接続されている。ノー
ドC″の代りに、端子OUT″がトランジスタＴ
１′のゲート電極に接続されても、それに匹敵す
る結果が得られる。又、第１図の単安定マルチバ
イブレータでは、出力パルスが出ている間に入力
信号が低レベルになりノードＡの電位を引き上げ
その結果所定の長さよりも短かい出力パルスが形
成される事を防止するためにトランジスタＴ３が
設けられていたが、第３図の回路では所定の長さ
の出力パルスが完全に出力される以前に入力が低
レベルになる事はないので、トランジスタＴ３′
及びＴ３″は除去してもよい。
キヤパシタＣ１，Ｃ１′及びＣ１″は、ゲート電
極がキヤパシタの一方のプレートを形成しそして
ドレイン及びソース接合が共通に他方のプレート
を形成しているFETキヤパシタとして示されて
いることに注目されたい。容量を形成する任意の
構造的配置も又本発明の機能的条件を充たすこと
は勿論である。
極がキヤパシタの一方のプレートを形成しそして
ドレイン及びソース接合が共通に他方のプレート
を形成しているFETキヤパシタとして示されて
いることに注目されたい。容量を形成する任意の
構造的配置も又本発明の機能的条件を充たすこと
は勿論である。
第１図は本発明の一好実施例を示す回路図であ
り、第２図は第１図の回路の動作を示す一連の波
形図であり、第３図は本発明の他の実施例を示す
回路図である。
り、第２図は第１図の回路の動作を示す一連の波
形図であり、第３図は本発明の他の実施例を示す
回路図である。
Claims (1)
- １ 第１及び第２の電界効果トランジスタを有
し、それらのソース電極は共通接続されそしてそ
れらのドレイン電極及びゲート電極は各々第１及
び第２の交叉結合路によつて交叉結合され、上記
第１の電界効果トランジスタのドレイン電極と上
記第２の電界効果トランジスタのゲート電極との
間の結合路にキヤパシタが接続されたマルチバイ
ブレータにおいて、上記キヤパシタと上記第２の
電界効果トランジスタのゲート電極との間に第３
の電界効果トランジスタのソース―ドレイン経路
を接続し、上記第３の電界効果トランジスタのゲ
ート電極を固定電位に接続し、上記第２の電界効
果トランジスタのゲート電極に電流供給手段を接
続し、上記キヤパシタと上記第３の電界効果トラ
ンジスタとの間のノードと一定電位との間に高抵
抗の抵抗を接続した事を特徴とする電界効果トラ
ンジスタ・マルチバイブレータ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/016,261 US4321484A (en) | 1979-02-28 | 1979-02-28 | Field effect transistor multivibrator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55117326A JPS55117326A (en) | 1980-09-09 |
| JPS6217896B2 true JPS6217896B2 (ja) | 1987-04-20 |
Family
ID=21776211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP371280A Granted JPS55117326A (en) | 1979-02-28 | 1980-01-18 | Field effect transistor multivibrator |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4321484A (ja) |
| EP (1) | EP0015364B1 (ja) |
| JP (1) | JPS55117326A (ja) |
| DE (1) | DE3063212D1 (ja) |
| IT (1) | IT1150004B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108258A (en) * | 1980-02-01 | 1981-08-27 | Seiko Instr & Electronics Ltd | Semiconductor device |
| US4629908A (en) * | 1985-02-19 | 1986-12-16 | Standard Microsystems Corp. | MOS monostable multivibrator |
| IT1204915B (it) * | 1987-03-11 | 1989-03-10 | Montedison Spa | Derivatori per sistemi asincronici |
| FR2662607B1 (fr) * | 1990-05-30 | 1992-08-28 | Oreal | Composition destinee a etre utilisee pour freiner la chute des cheveux et pour induire et stimuler leur croissance, contenant des derives d'alkyl-2 amino-4 (ou dialkyl-2-4) pyrimidine oxyde-3 . |
| FR2707058B1 (ja) * | 1993-06-23 | 1995-09-15 | Sgs Thomson Microelectronics |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US1288391A (en) * | 1918-04-27 | 1918-12-17 | Singer Mfg Co | Sewing-machine. |
| US3562559A (en) * | 1967-11-29 | 1971-02-09 | Rca Corp | P-mos multivibrator |
| US3610290A (en) * | 1968-10-22 | 1971-10-05 | Texas Instruments Inc | Metal laminates and tubing embodying such laminates |
| GB1288391A (ja) * | 1969-02-19 | 1972-09-06 | ||
| US3578989A (en) * | 1969-06-17 | 1971-05-18 | Rca Corp | Pulse width stabilized monostable multivibrator |
| US3719835A (en) * | 1971-12-01 | 1973-03-06 | Motorola Inc | Variable delay,mos,monostable pulse generating circuit |
| FR2259436B1 (ja) * | 1974-01-24 | 1978-01-13 | Commissariat Energie Atomique | |
| US3996482A (en) * | 1975-05-09 | 1976-12-07 | Ncr Corporation | One shot multivibrator circuit |
| US4039861A (en) * | 1976-02-09 | 1977-08-02 | International Business Machines Corporation | Cross-coupled charge transfer sense amplifier circuits |
-
1979
- 1979-02-28 US US06/016,261 patent/US4321484A/en not_active Expired - Lifetime
-
1980
- 1980-01-16 DE DE8080100193T patent/DE3063212D1/de not_active Expired
- 1980-01-16 EP EP80100193A patent/EP0015364B1/de not_active Expired
- 1980-01-18 JP JP371280A patent/JPS55117326A/ja active Granted
- 1980-01-25 IT IT19450/80A patent/IT1150004B/it active
Also Published As
| Publication number | Publication date |
|---|---|
| US4321484A (en) | 1982-03-23 |
| JPS55117326A (en) | 1980-09-09 |
| DE3063212D1 (en) | 1983-07-07 |
| EP0015364A1 (de) | 1980-09-17 |
| IT1150004B (it) | 1986-12-10 |
| EP0015364B1 (de) | 1983-05-18 |
| IT8019450A0 (it) | 1980-01-25 |
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