JPS607854B2 - 単安定マルチバイブレ−タ回路 - Google Patents
単安定マルチバイブレ−タ回路Info
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- JPS607854B2 JPS607854B2 JP52129276A JP12927677A JPS607854B2 JP S607854 B2 JPS607854 B2 JP S607854B2 JP 52129276 A JP52129276 A JP 52129276A JP 12927677 A JP12927677 A JP 12927677A JP S607854 B2 JPS607854 B2 JP S607854B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/355—Monostable circuits
Description
【発明の詳細な説明】
本発明は出力パルス幅の精度を向上させた単安定マルチ
パイプレータ回路に関するものである。
パイプレータ回路に関するものである。
ＭＯＳ素子ＦＥＴ（電界効果トランジスタ）を用いて構
成した従来の単安定マルチパイプレータを第１図に示す
。これは、可変抵抗ＶＲ、コンデンサＣＬからなる積分
回路１と、トランジスタＴ１，Ｔ２からなるインバータ
２と、フリツプフロップ３と、その出力でコンデンサＣ
Ｌの放電制御を行なうトランジスタＴ３とからなる。こ
の回路の動作は、フリップフロップ３の出力Ｑ＝“１”
の時、トランジスタＴ３は導通（オン）し、ａ点は“０
”になっている。
成した従来の単安定マルチパイプレータを第１図に示す
。これは、可変抵抗ＶＲ、コンデンサＣＬからなる積分
回路１と、トランジスタＴ１，Ｔ２からなるインバータ
２と、フリツプフロップ３と、その出力でコンデンサＣ
Ｌの放電制御を行なうトランジスタＴ３とからなる。こ
の回路の動作は、フリップフロップ３の出力Ｑ＝“１”
の時、トランジスタＴ３は導通（オン）し、ａ点は“０
”になっている。
リセット入力ＩＮ＝“１”になり、Ｑ＝“０”になると
、抵抗ＶＲを通してコンデンサＣＬが充電され、ａ点が
ィンバータ２の反転レベルを越えると、ｂ点が“０”に
なり、フリツプフロツプ３がセットされてＱ＝“１”と
なり、ａ点は“０”に落ちる。単安定マルチパイプレー
タの出力ＯＵＴはフリップフロツプ３の出力Ｑとすれば
よい。ここで出力ＯＵＴのパルス幅はＶＲ，ＣＬとイン
バ−夕２の反転レベルで決定される。ＶＲ，ＣＬは外部
で調整可能であるが、ィンバータ２の反転レベルは、製
造上の条件によりＭＯＳトランジスタのスレッショルド
電圧ｙｔｈに相当のばらつきが生じる。このため上記出
力パルス幅は２〜３倍のばらつきをもち、実用上問題と
なっている。本発明は上記実情に鑑みてなされたもので
、前記従来のものがコンデンサ充電電圧とスレッショル
ド電圧ｙｔｈとを比較していたのを、コンデンサ充電電
圧と基準電圧とを比較する構成とすることにより、出力
パルス幅の精度を格段に向上させ得る単安定マルチパイ
プレータ回路を提供しようとするものである。
、抵抗ＶＲを通してコンデンサＣＬが充電され、ａ点が
ィンバータ２の反転レベルを越えると、ｂ点が“０”に
なり、フリツプフロツプ３がセットされてＱ＝“１”と
なり、ａ点は“０”に落ちる。単安定マルチパイプレー
タの出力ＯＵＴはフリップフロツプ３の出力Ｑとすれば
よい。ここで出力ＯＵＴのパルス幅はＶＲ，ＣＬとイン
バ−夕２の反転レベルで決定される。ＶＲ，ＣＬは外部
で調整可能であるが、ィンバータ２の反転レベルは、製
造上の条件によりＭＯＳトランジスタのスレッショルド
電圧ｙｔｈに相当のばらつきが生じる。このため上記出
力パルス幅は２〜３倍のばらつきをもち、実用上問題と
なっている。本発明は上記実情に鑑みてなされたもので
、前記従来のものがコンデンサ充電電圧とスレッショル
ド電圧ｙｔｈとを比較していたのを、コンデンサ充電電
圧と基準電圧とを比較する構成とすることにより、出力
パルス幅の精度を格段に向上させ得る単安定マルチパイ
プレータ回路を提供しようとするものである。
以下図面を参照して本発明の一実施例を説明する。
第２図は同実施例の回路図、第３図は同回路の動作を示
すタイミングチャートである。なおここで用いているＭ
ＯＳトランジスタは、トランジスタＴ１，Ｔ３がデプレ
ツション型、トランジスタＴ２，Ｔ４〜Ｔ７がェンハン
スメント型である。第２図において１１は積分回路で、
これは電源Ｖｏｏとアース端間に可変抵抗ＶＲとコンデ
ンサＣＬを直列接続してなる。１２は基準電圧ＶＲ８Ｆ
の供給端、１３は電圧比較回路である。
すタイミングチャートである。なおここで用いているＭ
ＯＳトランジスタは、トランジスタＴ１，Ｔ３がデプレ
ツション型、トランジスタＴ２，Ｔ４〜Ｔ７がェンハン
スメント型である。第２図において１１は積分回路で、
これは電源Ｖｏｏとアース端間に可変抵抗ＶＲとコンデ
ンサＣＬを直列接続してなる。１２は基準電圧ＶＲ８Ｆ
の供給端、１３は電圧比較回路である。
この電圧比較回路１３は、電源Ｖｏ。とアース端間に、
負荷素子としてのトランジスタＴＩと駆動素子としての
トランジスタＴ２を直列接続し、またこれに対応してト
ランジスタＴ３，Ｔ４を直列接続している。これにより
構成される反転増幅回路（以下ィンバ−夕）１４の出力
端ＢとトランジスタＴ１，Ｔ４のゲートは互いに接続さ
れ、またトランジスタＴ３，Ｔ４で構成されるィンバ−
夕１５の出力端ＣとトランジスタＴ２，Ｔ３のゲートは
互いに接続される。上言己ィンバー夕１４の出力端Ｂと
積分回路１１の出力端Ａとの間は「トランスフア素子と
してのトランジスタＴ５で援続され、インバーター５の
出力端Ｃと基準電圧供給部１２との間は、トランスフア
素子としてのトランジスタＴ６で接続される。これらト
ランジスタＴ５，Ｔ６のゲート入力は、第３図ａに示す
クロックパルス（タイミングパルス）めである。１６は
Ｒ一Ｓフリップフロツプ回路であり、これはノア回路１
７の出力端とノァ回路１８の一入力端とを接続し、ノア
回路１８の出力端とノア回路１７の一入力端とを接続し
、ノア回路１８の出力端Ｑを、本単安定マルチパイプレ
ータの出力ＯＵＴの導出端に接続する。
負荷素子としてのトランジスタＴＩと駆動素子としての
トランジスタＴ２を直列接続し、またこれに対応してト
ランジスタＴ３，Ｔ４を直列接続している。これにより
構成される反転増幅回路（以下ィンバ−夕）１４の出力
端ＢとトランジスタＴ１，Ｔ４のゲートは互いに接続さ
れ、またトランジスタＴ３，Ｔ４で構成されるィンバ−
夕１５の出力端ＣとトランジスタＴ２，Ｔ３のゲートは
互いに接続される。上言己ィンバー夕１４の出力端Ｂと
積分回路１１の出力端Ａとの間は「トランスフア素子と
してのトランジスタＴ５で援続され、インバーター５の
出力端Ｃと基準電圧供給部１２との間は、トランスフア
素子としてのトランジスタＴ６で接続される。これらト
ランジスタＴ５，Ｔ６のゲート入力は、第３図ａに示す
クロックパルス（タイミングパルス）めである。１６は
Ｒ一Ｓフリップフロツプ回路であり、これはノア回路１
７の出力端とノァ回路１８の一入力端とを接続し、ノア
回路１８の出力端とノア回路１７の一入力端とを接続し
、ノア回路１８の出力端Ｑを、本単安定マルチパイプレ
ータの出力ＯＵＴの導出端に接続する。
ノア回路１７の他の入力端はオア回路ｌ９の出力端に接
続され、ノア回路１８の他の入力端はアンド回路２０の
出力端に接続される。オア回路１９の一入力端はアンド
回路２１の出力端に接続され、この回路２１の一入力端
はインバーター４の出力端Ｂに接続される。アンド回路
２０の一入力端はリセット入力ＩＮの入力端に接続され
、アンド回路２０，２１の他の入力端には、第３図に示
すクロック反転パルス？が供給される。オア回路１９の
他の入力端はスタートパルス発生用微分回路２２の出力
端に接続される。この回路２２は電源ＶＤｏとアース端
間にコンデンサＣｏと抵抗Ｒｏを直列接続してなる。上
記積分回路１１， の出力端Ａとアース端間には、コン
デンサ放電用スイッチ素子としてのトランジスタＴ７が
接続され、このトランジスタＴ７のゲートにフリツプフ
ロップ１６の出力端Ｑが接続される。次に上記比較回路
１３と積分回路１１とはそれぞれ独立していて相互間の
影響は動作に支障ないものとして、第２図の回路動作を
説明する。
続され、ノア回路１８の他の入力端はアンド回路２０の
出力端に接続される。オア回路１９の一入力端はアンド
回路２１の出力端に接続され、この回路２１の一入力端
はインバーター４の出力端Ｂに接続される。アンド回路
２０の一入力端はリセット入力ＩＮの入力端に接続され
、アンド回路２０，２１の他の入力端には、第３図に示
すクロック反転パルス？が供給される。オア回路１９の
他の入力端はスタートパルス発生用微分回路２２の出力
端に接続される。この回路２２は電源ＶＤｏとアース端
間にコンデンサＣｏと抵抗Ｒｏを直列接続してなる。上
記積分回路１１， の出力端Ａとアース端間には、コン
デンサ放電用スイッチ素子としてのトランジスタＴ７が
接続され、このトランジスタＴ７のゲートにフリツプフ
ロップ１６の出力端Ｑが接続される。次に上記比較回路
１３と積分回路１１とはそれぞれ独立していて相互間の
影響は動作に支障ないものとして、第２図の回路動作を
説明する。
まず本マルチパイプレータ回路に電源Ｖ。ｏが投入され
ると、微分回路２２の出力端に、第３図ｃに示すような
スタート信号が発生する。するとフリップフロツプ１６
がセットされ、その出力Ｑコ“１”となる。従ってトラ
ンジスタＴ７がオンし、Ａ点は接地電位となる。この状
態はリセット信号ｍが供給されるまで保持される。この
リセツト信号ｍが“１”になると、フリツプフロツプ１
６の出力Ｑはクロツク○＝‘‘１”のタイミングで“０
”になり、トランジスタＴ７はオフする。するとＡ点の
電位は、可変抵抗ＶＲの抵抗値とコンデンサＣＬのキャ
パシタンスで決まる時定数でコンデンサＣＬが充電され
るので、徐々に上昇する。一方電圧比較回路１３では、
クロツク◇＝“１”のタイミングでトランジスタＴ５，
Ｔ６がオンするので、Ａ点の電圧Ｖ＾と基準電圧ＶＲＥ
Ｆとを比較し、クロック０＝“１”（少＝“０”）に同
期してＢ点に電圧比較結果をデジタル値として出力する
。
ると、微分回路２２の出力端に、第３図ｃに示すような
スタート信号が発生する。するとフリップフロツプ１６
がセットされ、その出力Ｑコ“１”となる。従ってトラ
ンジスタＴ７がオンし、Ａ点は接地電位となる。この状
態はリセット信号ｍが供給されるまで保持される。この
リセツト信号ｍが“１”になると、フリツプフロツプ１
６の出力Ｑはクロツク○＝‘‘１”のタイミングで“０
”になり、トランジスタＴ７はオフする。するとＡ点の
電位は、可変抵抗ＶＲの抵抗値とコンデンサＣＬのキャ
パシタンスで決まる時定数でコンデンサＣＬが充電され
るので、徐々に上昇する。一方電圧比較回路１３では、
クロツク◇＝“１”のタイミングでトランジスタＴ５，
Ｔ６がオンするので、Ａ点の電圧Ｖ＾と基準電圧ＶＲＥ
Ｆとを比較し、クロック０＝“１”（少＝“０”）に同
期してＢ点に電圧比較結果をデジタル値として出力する
。
即ち？＝“１”のとき、Ｂ点、Ｃ点の電圧ＶＢ，Ｖｃは
、トランジスタＴ１，Ｔ５，Ｔ３，Ｔ６のオン抵抗をそ
れぞれＲＴ，，Ｒ丁５，ＲＴ３， ＲＴ６とすると、Ｖ
Ｂ＝Ｖ。
、トランジスタＴ１，Ｔ５，Ｔ３，Ｔ６のオン抵抗をそ
れぞれＲＴ，，Ｒ丁５，ＲＴ３， ＲＴ６とすると、Ｖ
Ｂ＝Ｖ。
。ＲＴ５十ＶＡＲＴ，ＲＴ，十ＲＴ５
ＶＣ＝ＶｏｏＲＴ６十ＶＲＥＦＲ，３
ＲＴ３十ＲＴ６
ここでＲＴ・＝ＲＴ３，ＲＴ５コＲＴ６とすれば、ＶＢ
とＶｃの差はＶ＾とＶＲ８ｐの差に比例し、？＝“１”
のときに、Ｂ点、及びＣ点の電圧は電源電圧ＶＤｏか接
地電位Ｖｓｓのうちずれかになる。
とＶｃの差はＶ＾とＶＲ８ｐの差に比例し、？＝“１”
のときに、Ｂ点、及びＣ点の電圧は電源電圧ＶＤｏか接
地電位Ｖｓｓのうちずれかになる。
即ちＲｎ＝ＲＴ３，ＲＴ５＝Ｒ丁６とすればＶ＾＜ＶＲ
ＥＦのときにはぐ＝“０”時にＶＢ＝Ｖｓｓ＝“０”，
Ｖｃ＝Ｖｏｏ＝“１”となり、Ｖ＾＞ＶＲＥＦのときは
ぐ＝“０”時にＶ８＝ＶＤ。＝“１’、Ｖｃ＝Ｖｓｓ＝
‘‘０’’となる。従ってＩＮ＝“１”となってＡ点の
電位が徐々に上昇し、これが基準電位ＶＲＥＦと同じ電
位になるまではぐ＝“０”のときＶＢ＝“０”である。
或る時間後にＶ＾がＶＲ８Ｆを越えると、ぐ＝“０”の
ときにＶＢ＝“１”に反転する。すると０＝“１”とな
るタイミングでフリツプフロツプ１６のＳ端子に“１”
が現われて出力Ｑコ“１”となり、トランジスタＴ７が
オンしてＶ＾＝“０”となる。この状態は次にリセット
入力ＩＮが供給されるまで保持される。従ってフリップ
フロップ１６の出力Ｑを見れば分るように、リセット入
力ｍの供給で“０”になり、或る一定時間後に“１”に
戻る動作を行なう。即ち単安定マルチパイプレータとし
て勤作るする。この動作で、出力ＯＵＴ＝Ｑ＝“０”と
なる時間幅ｔ，は、可変抵抗ＶＲの抵抗値の大きさを変
えることで、任意に調整でき、例えばＶＲの値を小とし
た場合にはらのようになる。上記第２図の回路では、積
分回路１１の充電電圧と基準電圧ＶＲ耳Ｆとを比較して
おり、これらは共に一定化し得るので、マルチパイプレ
ータ出力ＯＵＴのパルス幅（ｔ，，ｔ２）の精度が向上
するものである。
ＥＦのときにはぐ＝“０”時にＶＢ＝Ｖｓｓ＝“０”，
Ｖｃ＝Ｖｏｏ＝“１”となり、Ｖ＾＞ＶＲＥＦのときは
ぐ＝“０”時にＶ８＝ＶＤ。＝“１’、Ｖｃ＝Ｖｓｓ＝
‘‘０’’となる。従ってＩＮ＝“１”となってＡ点の
電位が徐々に上昇し、これが基準電位ＶＲＥＦと同じ電
位になるまではぐ＝“０”のときＶＢ＝“０”である。
或る時間後にＶ＾がＶＲ８Ｆを越えると、ぐ＝“０”の
ときにＶＢ＝“１”に反転する。すると０＝“１”とな
るタイミングでフリツプフロツプ１６のＳ端子に“１”
が現われて出力Ｑコ“１”となり、トランジスタＴ７が
オンしてＶ＾＝“０”となる。この状態は次にリセット
入力ＩＮが供給されるまで保持される。従ってフリップ
フロップ１６の出力Ｑを見れば分るように、リセット入
力ｍの供給で“０”になり、或る一定時間後に“１”に
戻る動作を行なう。即ち単安定マルチパイプレータとし
て勤作るする。この動作で、出力ＯＵＴ＝Ｑ＝“０”と
なる時間幅ｔ，は、可変抵抗ＶＲの抵抗値の大きさを変
えることで、任意に調整でき、例えばＶＲの値を小とし
た場合にはらのようになる。上記第２図の回路では、積
分回路１１の充電電圧と基準電圧ＶＲ耳Ｆとを比較して
おり、これらは共に一定化し得るので、マルチパイプレ
ータ出力ＯＵＴのパルス幅（ｔ，，ｔ２）の精度が向上
するものである。
第４図は第２図に示した原理図を実際に使用するのに通
した回路構成としたもので、本回路は第３図の波形図が
そのま）当てはめられる。
した回路構成としたもので、本回路は第３図の波形図が
そのま）当てはめられる。
この回路の構成の特徴は、インバータ１４の負荷素子を
、ェンハンスメント型トランジスタＴ１ａとＴ１ｂの直
列回路で構成してその接続端を出力端Ｂとし、またィン
バータ１５の負荷素子を、ヱンハンスメント型トランジ
スタＴ３ａとＴ３ｂの直列回路で構成してその接続端を
出力端Ｃとする。そして上記トランジスタＴ１ａ，Ｔ１
ｂ，Ｔ３ａ，Ｔ３ｂのゲートにクロックパルスマを供給
したものである。この回路の動作は、比較回路１３のィ
ンバータ１４，１５が◇＝“１”の時だけ動作する。
、ェンハンスメント型トランジスタＴ１ａとＴ１ｂの直
列回路で構成してその接続端を出力端Ｂとし、またィン
バータ１５の負荷素子を、ヱンハンスメント型トランジ
スタＴ３ａとＴ３ｂの直列回路で構成してその接続端を
出力端Ｃとする。そして上記トランジスタＴ１ａ，Ｔ１
ｂ，Ｔ３ａ，Ｔ３ｂのゲートにクロックパルスマを供給
したものである。この回路の動作は、比較回路１３のィ
ンバータ１４，１５が◇＝“１”の時だけ動作する。
これによりで＝“１”でトランジスタＴ５，Ｔ６が導通
した時Ｂ点、Ｃ点にはそれぞれＶ＾，ＶＲＥＦが伝達さ
れ、それぞれの出力容量で記憶される。そしてこれらの
記憶値を◇＝“０”のタイミングで比較するものである
。従ってこの回路によれば、第２図の回路で必要だった
各ＭＯＳトランジスタのオン抵抗値を揃えるという条件
が不要になるし、またＢ点とＣ点で記憶した値どうしを
比較するから、Ａ点と端子１２はＢ点とＣ点からの影響
を受けることはない。その他の構成、作用は第２図の場
合と同機だから、同一個所に同一符号を付して説明を略
す。第５図は第４図の一部を改良したものである。
した時Ｂ点、Ｃ点にはそれぞれＶ＾，ＶＲＥＦが伝達さ
れ、それぞれの出力容量で記憶される。そしてこれらの
記憶値を◇＝“０”のタイミングで比較するものである
。従ってこの回路によれば、第２図の回路で必要だった
各ＭＯＳトランジスタのオン抵抗値を揃えるという条件
が不要になるし、またＢ点とＣ点で記憶した値どうしを
比較するから、Ａ点と端子１２はＢ点とＣ点からの影響
を受けることはない。その他の構成、作用は第２図の場
合と同機だから、同一個所に同一符号を付して説明を略
す。第５図は第４図の一部を改良したものである。
即ち第４図では全てのトランジスタをェンハンスメント
型としているので、比較回路１３の出力レベルが、トラ
ンジスタのスレツショルド電圧ｙｔｈ分だけ電源ＶＤＤ
より下る。しかし第５図のようにトランジスタＴ１ａ，
Ｔ３ａと電源Ｖｏｏとの間にデプレッション型トランジ
スタＴｉｃ，Ｔ３ｃを挿入し、トランジスタＴ１ｃ，Ｔ
１ａ間から出力をとると、該出力レベル電源ＶＤｏまで
上げることが可能となり、従ってフリップフロップ１６
の設計が容易化されることになるし、更にトランジスタ
Ｔ１ｃ，Ｔ３ｃが電流制限をするから、低消費電力化が
可能となる。第６図はインバータ１ ４，１ ５を相補
ＭＯＳ構成とした場合の例で、少＝“１”の時だけトラ
ンジスタＴ１ａ，Ｔ１ｂ，Ｔ３ａ，Ｔ３ｂが導通してＣ
ＭＯＳィンバー夕動作を行なう。
型としているので、比較回路１３の出力レベルが、トラ
ンジスタのスレツショルド電圧ｙｔｈ分だけ電源ＶＤＤ
より下る。しかし第５図のようにトランジスタＴ１ａ，
Ｔ３ａと電源Ｖｏｏとの間にデプレッション型トランジ
スタＴｉｃ，Ｔ３ｃを挿入し、トランジスタＴ１ｃ，Ｔ
１ａ間から出力をとると、該出力レベル電源ＶＤｏまで
上げることが可能となり、従ってフリップフロップ１６
の設計が容易化されることになるし、更にトランジスタ
Ｔ１ｃ，Ｔ３ｃが電流制限をするから、低消費電力化が
可能となる。第６図はインバータ１ ４，１ ５を相補
ＭＯＳ構成とした場合の例で、少＝“１”の時だけトラ
ンジスタＴ１ａ，Ｔ１ｂ，Ｔ３ａ，Ｔ３ｂが導通してＣ
ＭＯＳィンバー夕動作を行なう。
従って第５図の場合より更に低消費電力化が可能となる
ものである。第７図はィンバータ１４，１５の電源にク
ロックパルス◇を用いた場合の例で、ぐ＝“１”の時だ
けトランジスタＴ１ｂ，Ｔ３ｂがオンしかつ電源が入っ
て、インバーター４，１５が、インバータ動作を行ない
、従ってこの動作の期間が少なくなるから、低消費電力
化が可能となる。
ものである。第７図はィンバータ１４，１５の電源にク
ロックパルス◇を用いた場合の例で、ぐ＝“１”の時だ
けトランジスタＴ１ｂ，Ｔ３ｂがオンしかつ電源が入っ
て、インバーター４，１５が、インバータ動作を行ない
、従ってこの動作の期間が少なくなるから、低消費電力
化が可能となる。
以上第４図ないし第６図の回路は、いずれも少＝“１”
の時Ｂ点、Ｃ点にＶ＾，ＶＲＥＦが入力され、少＝“１
”の時出力結果が現われるものである。
の時Ｂ点、Ｃ点にＶ＾，ＶＲＥＦが入力され、少＝“１
”の時出力結果が現われるものである。
第８図は第４図のダイナミック方式をスタチック方式と
したものである。
したものである。
即ち第４図の方式では、クロックぐの周波数が低いとＢ
点での記憶結果がリークで逃げるおそれがあるが、第８
図のようにトランジスタＴ５，Ｔ６の一端い′，１ ２
′をトランジスタＴ８，Ｔ９を介して電源Ｖ。。に接続
すると、Ａ点１２点の電位がそのままＡ′，１２′点に
そのまま伝達され、またＢ点の最終的出力はトランジス
タＴ１，Ｔ２のレシオ、Ｃ点の最終的出力はトランジス
タＴ，３，Ｔ４のレシオで決まるため、Ｂ点、Ｃ点の電
位が損なわれるようなことはなく動作が安定である。ま
た比較回路１３の入力インピーダンスはほとんど無限大
で、該比較回路亀３と積分回路１１の出力、基準電圧供
給端１２とは切離されたのと等価になって、これらＡ点
と１２点は比較回路１３の影響を受けなくなるから、本
単安定マルチの出力パルス幅の精度が向上する。第９図
は第８図の比較回路１３の出力点Ｂ，Ｃの充電開始の初
期値を定めるようにしたもので、トランジスタＴ２，Ｔ
４にトランジスタＴＩ０，ＴＩＩを並列後続し、これら
トランジスタのゲート入力として、第１０図に示される
如くクロツクふと位相をずらせたりセット信号Ｒを印加
し、タイミングパルスＴと比較回路出力との論理糟信号
をフリツプフロツプ１６のセット信号としたものである
。
点での記憶結果がリークで逃げるおそれがあるが、第８
図のようにトランジスタＴ５，Ｔ６の一端い′，１ ２
′をトランジスタＴ８，Ｔ９を介して電源Ｖ。。に接続
すると、Ａ点１２点の電位がそのままＡ′，１２′点に
そのまま伝達され、またＢ点の最終的出力はトランジス
タＴ１，Ｔ２のレシオ、Ｃ点の最終的出力はトランジス
タＴ，３，Ｔ４のレシオで決まるため、Ｂ点、Ｃ点の電
位が損なわれるようなことはなく動作が安定である。ま
た比較回路１３の入力インピーダンスはほとんど無限大
で、該比較回路亀３と積分回路１１の出力、基準電圧供
給端１２とは切離されたのと等価になって、これらＡ点
と１２点は比較回路１３の影響を受けなくなるから、本
単安定マルチの出力パルス幅の精度が向上する。第９図
は第８図の比較回路１３の出力点Ｂ，Ｃの充電開始の初
期値を定めるようにしたもので、トランジスタＴ２，Ｔ
４にトランジスタＴＩ０，ＴＩＩを並列後続し、これら
トランジスタのゲート入力として、第１０図に示される
如くクロツクふと位相をずらせたりセット信号Ｒを印加
し、タイミングパルスＴと比較回路出力との論理糟信号
をフリツプフロツプ１６のセット信号としたものである
。
即ち比較回路１３では、Ｒ＝“１”の時Ｂ点、Ｃ点は“
０”となっているが、少＝“１”になり、Ｒ＝“０”に
なると、トランジスタＴ８，Ｔ５のパス及びトランジス
タＴＩのパスを通してＢ点の浮遊容量が充電され、トラ
ンジスタＴ９，Ｔ６のパス及びトランジスタＴ３のパス
を通してＣ点の浮遊容量が充電されていく。ここでトラ
ンジスタＴＩとＴ３、トランジスタＴ５とＴ６のｇｍ（
コンダクタンス）を等しくし、トランジスタＴ８とＴ９
のＷ／Ｌを等しくし、（Ｗはチャンネル幅、Ｌはチャン
ネル長）Ｂ点とＣ点の浮遊容量を等しくしておけば、充
電速度はトランジスタＴ８とＴ９のゲート電位によって
決まる。Ａ点の電位が基準電位ＶＲＥＦより低い時はＲ
・■＝“１”のタイミングにおいてＢ点は“０”レベル
、Ｃ点の電位は“１”レベルになる。次にＡ点の電位が
ＶＲＥＦより高くなると、Ｂ点は“１”レベル、Ｃ点は
“０”レベルになり、Ｔ＝“１”のタイミングでフリツ
プフロツプ１６はセットされてＱ＝‘‘１’’となり、
トランジスタＴ７はオンしてＡ点は“０”レベルとなる
。この一連の動作は第１０図に示され出力ＯＵＴのパル
ス幅設定は可能抵抗ＶＲで決められる。この回路の利点
は前述した如く、Ｂ点とＣ点の電位をトランジスタＴＩ
０，ＴＩＩで定めてから比較電圧を供給するから、Ｂ，
Ｃ点での初期電位が定まることと、本回路がスタチック
方式であるため、つまりトランジスタＴＩとＴ２のレシ
オ、トランジスタＴ３とＴ４のレシオでＢ点、Ｃ点の電
位が定まるため、ダイナミック方式より動作が安定して
いる点である。以上説明した如く本発明によれば、電圧
比較回路で、積分回路の充電電圧と基準電圧供給部から
の電圧値とを比較するようにしたので、出力パルス幅の
精度を各段に向上させ得る。
０”となっているが、少＝“１”になり、Ｒ＝“０”に
なると、トランジスタＴ８，Ｔ５のパス及びトランジス
タＴＩのパスを通してＢ点の浮遊容量が充電され、トラ
ンジスタＴ９，Ｔ６のパス及びトランジスタＴ３のパス
を通してＣ点の浮遊容量が充電されていく。ここでトラ
ンジスタＴＩとＴ３、トランジスタＴ５とＴ６のｇｍ（
コンダクタンス）を等しくし、トランジスタＴ８とＴ９
のＷ／Ｌを等しくし、（Ｗはチャンネル幅、Ｌはチャン
ネル長）Ｂ点とＣ点の浮遊容量を等しくしておけば、充
電速度はトランジスタＴ８とＴ９のゲート電位によって
決まる。Ａ点の電位が基準電位ＶＲＥＦより低い時はＲ
・■＝“１”のタイミングにおいてＢ点は“０”レベル
、Ｃ点の電位は“１”レベルになる。次にＡ点の電位が
ＶＲＥＦより高くなると、Ｂ点は“１”レベル、Ｃ点は
“０”レベルになり、Ｔ＝“１”のタイミングでフリツ
プフロツプ１６はセットされてＱ＝‘‘１’’となり、
トランジスタＴ７はオンしてＡ点は“０”レベルとなる
。この一連の動作は第１０図に示され出力ＯＵＴのパル
ス幅設定は可能抵抗ＶＲで決められる。この回路の利点
は前述した如く、Ｂ点とＣ点の電位をトランジスタＴＩ
０，ＴＩＩで定めてから比較電圧を供給するから、Ｂ，
Ｃ点での初期電位が定まることと、本回路がスタチック
方式であるため、つまりトランジスタＴＩとＴ２のレシ
オ、トランジスタＴ３とＴ４のレシオでＢ点、Ｃ点の電
位が定まるため、ダイナミック方式より動作が安定して
いる点である。以上説明した如く本発明によれば、電圧
比較回路で、積分回路の充電電圧と基準電圧供給部から
の電圧値とを比較するようにしたので、出力パルス幅の
精度を各段に向上させ得る。
また各トランスフア素子が導適時に各反転増幅回路の出
力端子、反転増幅回路の電源に対しフローティング状態
とするスイッチ素子を具備し、電圧比較回路は積分回路
、基準電圧供給部からフローティング状態で比較値が入
力されるため、上記電圧比較回路と積分回路、基準電圧
供給部との間の相互千渉による悪影響がなく、また積分
回路、基準電圧供給部にゲートが接続されるＭＯＳ素子
により電圧比較回路の入力インピーダンスをほとんど無
限大としたので、同様に電圧比較回路と積分回路、基準
電圧供給部との間の相互干渉による悪影響がなく、従っ
てこの点でも出力パルス幅の精度を向上させ得る単安定
マルチパイプレータ回路が提供できるものである。
力端子、反転増幅回路の電源に対しフローティング状態
とするスイッチ素子を具備し、電圧比較回路は積分回路
、基準電圧供給部からフローティング状態で比較値が入
力されるため、上記電圧比較回路と積分回路、基準電圧
供給部との間の相互千渉による悪影響がなく、また積分
回路、基準電圧供給部にゲートが接続されるＭＯＳ素子
により電圧比較回路の入力インピーダンスをほとんど無
限大としたので、同様に電圧比較回路と積分回路、基準
電圧供給部との間の相互干渉による悪影響がなく、従っ
てこの点でも出力パルス幅の精度を向上させ得る単安定
マルチパイプレータ回路が提供できるものである。
第１図は従来の単安定マルチパイプレータ回路図、第２
図は本発明の一実施例を説明するための原理的回路図、
第３図は同回路の動作波形図、第４図ないし第９図はそ
れぞれ本発明の実施例を示す回路図、第１０図は第９図
の回路の動作波形図である。 １１・・・・・・積分回路、１２・・・・・・基準電圧
供給部、１３・・・・・・電圧比較回路、１４，１５・
・・…反転増幅回路（インバータ）、１６…・・・フリ
ップフロツプ回路、Ｔ５，Ｔ６・・・・・・トランスフ
ア素子、Ｔ７・・・・・・放電用スイッチ素子、Ｔ８・
・・・・・第１のＭＯＳ素子、Ｔ９……第２のＭＯＳ素
子、ＴＩ０，ＴＩ １．・・．・・スイッチ素子。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図
図は本発明の一実施例を説明するための原理的回路図、
第３図は同回路の動作波形図、第４図ないし第９図はそ
れぞれ本発明の実施例を示す回路図、第１０図は第９図
の回路の動作波形図である。 １１・・・・・・積分回路、１２・・・・・・基準電圧
供給部、１３・・・・・・電圧比較回路、１４，１５・
・・…反転増幅回路（インバータ）、１６…・・・フリ
ップフロツプ回路、Ｔ５，Ｔ６・・・・・・トランスフ
ア素子、Ｔ７・・・・・・放電用スイッチ素子、Ｔ８・
・・・・・第１のＭＯＳ素子、Ｔ９……第２のＭＯＳ素
子、ＴＩ０，ＴＩ １．・・．・・スイッチ素子。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図
Claims (1)
- 【特許請求の範囲】 １ 所望の時定数でコンデンサの充電を行なう積分回路
と、基準電圧供給部と、一方の入力端子と他方の出力端
どうしをそれぞれ接続した一対の反転増幅回路、これら
増幅回路のうちの一方の出力端と前記積分回路の出力側
を接続しタイミングパルスで制御されるトランスフア素
子、前記各反転増幅回路のうちの他方の出力端と前記基
準電圧供給部間を接続しタイミングパルスで制御される
トランスフア素子、前記各トランスフア素子が導通時に
前記各反転増幅回路の出力端を前記反転増幅回路の電源
に対しフローテイング状態とするスイツチ素子を有した
電圧比較回路と、一方、他方の安定状態を得る入力端子
を有し前記一方の安定状態を得る入力端子に前記一方の
反転増幅回路の出力が供給されるフリツプフロツプ回路
と、この回路の出力で制御され前記コンデンサの放電を
行なうスイツチ素子とを具備したことを特徴とする単安
定マルチバイブレータ回路。 ２ 所望の時定数でコンデンサの充電を行なう積分回路
と、この回路出力をゲート入力とし一方の端子が電源電
圧供給端に接続された第１のＭＯＳ素子と、基準電圧供
給部と、この電圧供給部からの電圧をゲート入力とし一
方の端子が電源電圧供給端に接続された第２のＭＯＳ素
子と、一方の入力端と他方の出力端どうしをそれぞれ接
続した一対のＭＯＳ型反転増幅回路、これら増幅回路の
うちの一方の出力端と前記第１のＭＯＳ素子の他方の端
子を接続しタイミングパルスで制御されるトランスフア
素子、前記増幅回路のうちの他方の出力端と前記第２の
ＭＯＳ素子の他方の端子を接続しタイミングパルスで制
御されるトランスフア素子を有した電圧比較回路と、一
方、他方の安定状態を得る入力端子を有し前記一方の安
定状態を得る入力端子に前記一方の反転増幅回路の出力
が供給されるフリツプフロツプ回路と、この回路の出力
で制御され前記コンデンサの放電を行なうスイツチ素子
とを具備したことを特徴とする単安定マルチバイブレー
タ回路。 ３ 所望の時定数でコンデンサの充電を行なう積分回路
と、この回路出力をゲート入力とし一方の端子が電源電
圧供給端に接続された第１のＭＯＳ素子と、基準電圧供
給部と、この電圧供給部からの電圧をゲート入力とし一
方の端子が電源電圧供給端に接続された第２のＭＯＳ素
子と、一方の入力端と他方の出力端どうしをそれぞれ接
続した一対のＭＯＳ型反転増幅回路、これら増幅回路の
うちの一方の出力端と前記第１のＭＯＳ素子の他方の端
子を接続しタイミングパルスで制御されるトランスフア
素子、前記増幅回路のうちの他方の出力端と前記第２の
ＭＯＳ素子の他方の端子を接続しタイミングパルスで制
御されるトランスフア素子を有した電圧比較回路と、一
方、他方の安定状態を得る入力端子を有し前記一方の安
定状態を得る入力端子に前記一方の反転増幅回路の出力
が供給されるフリツプフロツプ回路と、この回路の出力
で制御され前記コンデンサの放電を行なうスイツチ素子
とを具備し、前記電圧比較回路では、各反転増幅回路の
出力端と或る電位供給端との間にそれぞれスイツチ素子
が設けられ、該スイツチ素子は前記トランスフア素子が
非導通時に導通することを特徴とした単安定マルチバイ
ブレータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52129276A JPS607854B2 (ja) | 1977-10-28 | 1977-10-28 | 単安定マルチバイブレ−タ回路 |
| US05/954,822 US4217505A (en) | 1977-10-28 | 1978-10-26 | Monostable multivibrator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52129276A JPS607854B2 (ja) | 1977-10-28 | 1977-10-28 | 単安定マルチバイブレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5462764A JPS5462764A (en) | 1979-05-21 |
| JPS607854B2 true JPS607854B2 (ja) | 1985-02-27 |
Family
ID=15005575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52129276A Expired JPS607854B2 (ja) | 1977-10-28 | 1977-10-28 | 単安定マルチバイブレ−タ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4217505A (ja) |
| JP (1) | JPS607854B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580065A (en) * | 1983-07-29 | 1986-04-01 | American Microsystems, Inc. | Single-shot circuit having process independent duty cycle |
| JPH0728206B2 (ja) * | 1985-05-31 | 1995-03-29 | ソニー株式会社 | 単安定マルチバイブレ−タ |
| US5841306A (en) * | 1992-08-18 | 1998-11-24 | Samsung Electronics Co., Ltd. | Pulse generator for generating output pulse of a predetermined width |
| US9335954B2 (en) * | 2012-09-10 | 2016-05-10 | Texas Instruments Incorporated | Customizable backup and restore from nonvolatile logic array |
| WO2014091088A1 (fr) * | 2012-12-11 | 2014-06-19 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Circuit de comparaison d'une tension a un seuil et conversion d'energie electrique |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3820029A (en) * | 1973-05-15 | 1974-06-25 | Halliburton Co | Precision voltage control monostable multivibrator |
| US3883756A (en) * | 1973-12-27 | 1975-05-13 | Burroughs Corp | Pulse generator with automatic timing adjustment for constant duty cycle |
| US3904894A (en) * | 1974-07-24 | 1975-09-09 | Gen Motors Corp | Circuit for producing an output signal during the period between the pulses of repeating time displaced pulse pairs |
-
1977
- 1977-10-28 JP JP52129276A patent/JPS607854B2/ja not_active Expired
-
1978
- 1978-10-26 US US05/954,822 patent/US4217505A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4217505A (en) | 1980-08-12 |
| JPS5462764A (en) | 1979-05-21 |
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