JP3586059B2 - 半導体回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に形成される半導体回路に関し、例えば、複数のインバータを直列に接続して構成した発振回路などを対象とする。
【０００２】
【従来の技術】
入力信号を反転して出力するインバータを複数直列に接続すると発振回路を構成できることが従来から知られており、インバータをＭＯＳトランジスタで構成することにより発振回路全体を半導体基板上に形成することが可能となる。
【０００３】
図１１はこの種の発振回路の一例を示す回路図である。図１１の発振回路は、一点鎖線で図示したインバータＩＮＶ１１〜ＩＮＶ１６を６段直列接続して、最終段のインバータＩＮＶ１６の出力をＮＡＮＤゲートＧ１を介して初段のインバータＩＮＶ１１に帰還させる構成になっている。
【０００４】
図１１のＰＭＯＳトランジスタＰ１〜Ｐ８とＮＭＯＳトランジスタＮ１〜Ｎ８は、インバータＩＮＶ１１〜ＩＮＶ１６に流れる電流を制限するリミッタとして作用する。ＰＭＯＳトランジスタＰ１には直列に抵抗素子Ｒ１が接続され、抵抗素子Ｒ１を流れる電流ＩはＰＭＯＳトランジスタＰ１で検出される。また、ＰＭＯＳトランジスタＰ１〜Ｐ８のゲート端子は互いに接続されており、これらトランジスタＰ１〜Ｐ８のゲート電圧はすべて等しいため、ＰＭＯＳトランジスタＰ２〜Ｐ８を流れる電流も、抵抗素子Ｒ１を流れる電流Ｉでリミットされる。
【０００５】
また、ＰＭＯＳトランジスタＰ２にはＮＭＯＳトランジスタＮ２が直列に接続され、ＮＭＯＳトランジスタＮ２〜Ｎ８のゲート端子は互いに接続されているため、ＮＭＯＳトランジスタＮ３〜Ｎ８を流れる電流も同様に、抵抗Ｒ１を流れる電流Ｉでリミットされる。
【０００６】
さらに、インバータＩＮＶ１１〜ＩＮＶ１６を構成するＰＭＯＳトランジスタＰ９〜Ｐ１４のサイズをＰＭＯＳトランジスタＰ３〜Ｐ８よりも大きくし、かつ、ＮＭＯＳトランジスタＮ９〜Ｎ１４のサイズをＮＭＯＳトランジスタＮ３〜Ｎ８よりも大きくすることで、図示のノードｎ１〜ｎ６を流れる電流量も、抵抗Ｒ１を流れる電流Ｉでリミットされる。
【０００７】
ノードｎ１〜ｎ６にはそれぞれ、ＰＭＯＳトランジスタ構成のコンデンサＰＣ１〜ＰＣ６と、ＮＭＯＳトランジスタ構成のコンデンサＮＣ１〜ＮＣ６とが１つずつ接続されており、これらコンデンサは、ノードｎ１〜ｎ６の電圧レベルに応じて充放電を繰り返す。
【０００８】
ここで、ノードｎ１〜ｎ６の電荷量は、各ノードｎ１〜ｎ６の容量Ｃと電源電圧ＶＤＤで定まり、図示の発振回路のインバータ一段当たりの遅延時間Ｔは、（１）式で表される。
【０００９】
Ｔ＝Ｃ×ＶＤＤ／Ｉ …（１）
また、抵抗素子Ｒ１を流れる電流Ｉは、電源電圧ＶＤＤと抵抗素子Ｒ１の抵抗値Ｒによって定まり、（２）式で表される。
【００１０】
Ｉ＝ＶＤＤ／Ｒ …（２）
したがって、インバータ一段当たりの遅延時間Ｔは、（３）式のようになる。
Ｔ＝Ｃ×Ｒ …（３）
（３）式からわかるように、遅延時間Ｔは、電源電圧ＶＤＤには依存せず、抵抗Ｒ１の抵抗値Ｒとノードｎ１〜ｎ６の容量Ｃによって定まる。
【００１１】
図１２は図１１の発振回路の等価回路であり、ＰＭＯＳトランジスタＰ２〜Ｐ８を抵抗Ｒ１３〜Ｒ１８に置き換え、ＮＭＯＳトランジスタＮ３〜Ｎ８を抵抗Ｒ２３〜Ｒ２８に置き換えるとともに、図１１のノードｎ１〜ｎ６に接続されるコンデンサＰＣ１〜ＰＣ６およびＮＣ１〜ＮＣ６を、それぞれコンデンサＣ１１〜Ｃ１６に置き換えて簡略化している。
【００１２】
図１２の等価回路に示すように、発振周波数はコンデンサＣ１１〜Ｃ１６の容量を変えることで調整することができる。また、図１２の等価回路では省略している図１１の抵抗素子Ｒ１の抵抗値を変えることで、図１２の等価回路の抵抗Ｒ１３〜Ｒ１８およびＲ２３〜Ｒ２８を流れる電流が変化し、これによっても、発振周波数を変えることができる。
【００１３】
このように、図１１に示す従来の発振回路は、電源電圧の変動の影響を受けることなく発振周波数を設定できるという特徴を有し、また、ＭＯＳトランジスタの組み合わせにより発振回路を構成できることから、半導体基板上に直接形成できるという特徴も有する。
【００１４】
【発明が解決しようとする課題】
図１１の発振回路を半導体基板上に形成する場合には、図示の抵抗素子Ｒ１を拡散抵抗で形成するのが一般的であるが、半導体基板上に形成されるＭＯＳトランジスタの耐圧改善などを行うと、それに応じて拡散層の濃度が変わるおそれがあり、拡散層の濃度が変わると抵抗素子の抵抗値が変化することから、回路の変更が必要となる。
【００１５】
本発明は、このような点に鑑みてなされたもので、その目的は、拡散層の濃度等の影響を受けないようにインピーダンスを設定できる半導体回路を提供することにある。
【００１６】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、第１の電圧に設定される第１のノードと、それよりも低電圧の第２の電圧に設定される第２のノードとの間に直列に接続された第１および第２のＮＭＯＳトランジスタを備え、前記第１のＮＭＯＳトランジスタは、前記第１の電圧に設定されるドレイン端子と、前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に設定されるゲート端子と、前記第２のＮＭＯＳトランジスタのドレイン端子に接続されるソース端子と、を有し、前記第２のＮＭＯＳトランジスタは、前記第２の電圧に設定されるソース端子と、前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有する。
【００１７】
また、本発明は、第１の電圧端子と、それよりも低電圧の第２の電圧端子との間に直列に接続された第１および第２のＮＭＯＳトランジスタと、前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に基づいて、出力レベルが変動しないように帰還制御を行う差動増幅器とを備え、前記第１のＮＭＯＳトランジスタのドレイン端子を前記第１の電圧に設定し、そのゲート端子を前記差動増幅器の出力に基づいて前記第１の電圧より低く前記基準電圧より高い電圧に設定することにより、前記第２のＮＭＯＳトランジスタのドレイン端子が前記第１の電圧の影響を受けないようにし、前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有する。
【００１８】
請求項３の発明は、前記第１のＮＭＯＳトランジスタと同一構造の第３のＮＭＯＳトランジスタを備え、前記第２のＮＭＯＳトランジスタのドレイン電圧が前記第１のＮＭＯＳトランジスタのスレッショルド電圧の影響を受けないように、前記差動増幅器の出力端子と前記第１のＮＭＯＳトランジスタのゲート端子との間に前記第３のＮＭＯＳトランジスタを接続する。
【００１９】
また、本発明は、第１の電圧端子と、それよりも低電圧の第２の電圧端子との間に直列に接続された第１および第２のＮＭＯＳトランジスタと、前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に基づいて、出力レベルが変動しないように帰還制御を行う差動増幅器とを備え、前記第１のＮＭＯＳトランジスタのドレイン端子を前記第１の電圧に設定し、そのゲート端子を前記差動増幅器の出力に基づいて前記基準電圧より低く前記第２の電圧より高い電圧に設定することにより、前記第２のＮＭＯＳトランジスタのドレイン端子が前記第１の電圧の影響を受けないようにし、前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有する。
【００２０】
また、本発明は、第１の電圧端子と、それよりも低電圧の第２の電圧端子との間に直列に接続された第１および第２のＮＭＯＳトランジスタと、前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に基づいて、出力レベルが変動しないように帰還制御を行う差動増幅器と、前記差動増幅器の出力に応じて変化する電圧を抵抗分圧して、前記第１の電圧より高電圧の第３の電圧以下で前記第２の電圧以上の異なる複数の電圧を出力する抵抗分圧回路と、外部からの制御信号に基づいて、前記抵抗分圧回路から出力された電圧のいずれか一つを選択する電圧選択回路とを備え、前記第１のＮＭＯＳトランジスタのドレイン端子を前記第１の電圧に設定し、ゲート端子を前記電圧選択回路で選択された電圧に設定することにより、前記第２のＮＭＯＳトランジスタのドレイン端子が前記第１の電圧の影響を受けないようにし、前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有する。
【００２１】
請求項６の発明は、前記所定の電圧を前記第１の電圧より高電圧の第３の電圧にする。
【００２２】
請求項７の発明は、前記所定の電圧を、前記第１の電圧より高電圧の第３の電圧以下より低く、前記第２の電圧より高い電圧にする。
【００２３】
請求項８の発明は、抵抗分圧により、前記第１の電圧より高電圧の第３の電圧以下で前記第２の電圧以上の異なる複数の電圧を出力する抵抗分圧回路と、外部からの制御信号に基づいて、前記抵抗分圧回路から出力された電圧のいずれか一つを前記所定の電圧として選択する電圧選択回路とを備える。
【００２４】
請求項９の発明の前記第１のＮＭＯＳトランジスタは、スレッショルド電圧が略０ボルトのＩｔｙｐｅのＮＭＯＳトランジスタである。
【００２５】
請求項１０の発明の前記第１のＮＭＯＳトランジスタは、スレッショルド電圧が正の値のエンハンスメント型のＮＭＯＳトランジスタである。
【００２６】
また、本発明は、一端が第１の電圧に設定され、他端が前記第１の電圧よりも低電圧の第２の電圧に設定される抵抗回路を備えた半導体回路において、前記第１および第２の電圧端子間に直列接続された複数の抵抗素子と、これら抵抗素子間の接続箇所の電圧のうちいずれか一つの電圧を外部からの制御信号によって選択するスイッチとを備え、前記抵抗回路の抵抗値は、前記スイッチの一端と前記第２の電圧端子との間のインピーダンスで決定される。
【００２７】
また、本発明は、直列接続された複数のインバータと、電源電圧または接地端子と前記各インバータの出力との間に接続されたコンデンサと、前記インバータの電源端子から接地端子に流れる電流を制限する抵抗とを備え、前記抵抗の抵抗値と前記コンデンサの容量との積に応じた発振周波数で発振する半導体回路であって、前記ＮＭＯＳトランジスタのゲート−ドレイン間抵抗を前記抵抗として利用する。
【００２８】
請求項１の発明を例えば図１に対応づけて説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１５に、第２のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１６に、第１の電圧端子はＮＭＯＳトランジスタＮ１５のドレイン端子すなわち電源電圧より若干低い電圧端子に、第２の電圧端子は接地端子に、それぞれ対応する。
【００２９】
請求項２の発明を例えば図５に対応づけて説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１５に、第２のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１６に、差動増幅器はオペアンプＯＰ１に、第１の電圧端子はＮＭＯＳトランジスタＮ１５のドレイン端子電圧すなわち電源電圧より若干低い電圧端子に、第２の電圧端子は接地端子に、それぞれ対応する。
【００３０】
請求項３の発明を例えば図７に対応づけて説明すると、第３のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１８に対応する。
【００３１】
請求項４の発明を例えば図８に対応づけて説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１５に、第２のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１６に、差動増幅器はオペアンプＯＰ１に、第１の電圧端子はＮＭＯＳトランジスタＮ１５のドレイン端子すなわち電源電圧より若干低い電圧端子に、第２の電圧端子は接地端子に、それぞれ対応する。
【００３２】
請求項５の発明を例えば図９に対応づけて説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１５に、第２のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１６に、差動増幅器はオペアンプＯＰ１に、抵抗分圧回路は抵抗分圧回路８１に、電圧選択回路は電圧選択回路８２に、第１の電圧端子はＮＭＯＳトランジスタＮ１５のドレイン端子すなわち電源電圧より若干低い電圧端子に、第２の電圧端子は接地端子に、それぞれ対応する。
【００３３】
請求項６は例えば図１のように、ＮＭＯＳトランジスタＮ１６のゲート電圧を電源電圧ＶＤＤに設定する。第３の電圧は電源電圧に対応する。
【００３４】
請求項７は例えば図２のように、ＮＭＯＳトランジスタＮ１６のゲート電圧を電源電圧未満の正の電圧に設定する。第３の電圧は電源電圧に対応する。
【００３５】
請求項８の発明を例えば図３に対応づけて説明すると、抵抗分圧回路は抵抗分圧回路３１に、電圧選択回路は電圧選択回路３２に、それぞれ対応する。
【００３６】
請求項９は例えば図１のように、ＮＭＯＳトランジスタＮ１６として、Ｉｔｙｐｅのものを用いる。
【００３７】
請求項１０は例えば図４のように、ＮＭＯＳトランジスタＮ１６として、Ｅｔｙｐｅのものを用いる。
【００３８】
請求項１１の発明を例えば図１０に対応づけて説明すると、複数の抵抗素子は抵抗素子Ｒ１，Ｒ２，Ｒ３に対応し、スイッチはトランスファーゲートＴ１，Ｔ２，Ｔ３に、それぞれ対応する。
【００３９】
請求項１２の発明を例えば図１１に対応づけて説明すると、インバータはインバータＩＮＶ１１〜ＩＮＶ１６に、コンデンサはコンデンサＰＣ１〜ＰＣ６，ＮＣ１〜ＮＣ６に、それぞれ対応する。
【００４０】
【発明の実施の形態】
以下、本発明を適用した半導体回路について、図面を参照しながら具体的に説明する。
【００４１】
〔第１の実施形態〕
第１の実施形態に係る半導体回路は、図１１に示した発振回路と基本的な構成は同じであり、図１１の抵抗素子Ｒ１を２個のＮＭＯＳトランジスタＮ１５，Ｎ１６に置き換えたことを特徴とする。
【００４２】
図１は第１の実施形態の発振回路の構成を示す回路図であり、図１１に示した従来の発振回路と異なる構成部分を示している。図１の一点鎖線部１は、図１１の抵抗素子Ｒ１に置き換わるインピーダンス素子であり、その他の構成は図１１と同じである。
【００４３】
図１の一点鎖線部１内には、スレッショルド電圧Ｖｔｈが略０ボルト（いわゆるＩｔｙｐｅ）のＮＭＯＳトランジスタＮ１５，Ｎ１６が設けられており、ＮＭＯＳトランジスタＮ１５のドレイン端子はＰＭＯＳトランジスタＰ１のソース端子に、ＮＭＯＳトランジスタＮ１５のソース端子はＮＭＯＳトランジスタＮ１６のドレイン端子にそれぞれ接続され、ＮＭＯＳトランジスタＮ１６のソース端子は接地されている。また、ＮＭＯＳトランジスタＮ１６のゲート端子には電源電圧ＶＤＤが印加され、ＮＭＯＳトランジスタＮ１６のゲート端子には電源電圧ＶＤＤよりも低電圧の基準電圧ＶＲＥＦが印加される。
【００４４】
図１に示すＥＮＡＢＬＥ信号がハイレベルのときに図示の発振回路は発振動作を行い、ＰＭＯＳトランジスタＰ１のソース端子電圧はほぼ電源電圧ＶＤＤに等しくなる。
【００４５】
また、ＮＭＯＳトランジスタＮ１６のドレイン電圧ＶＤは、（４）式で表される。
【００４６】
ＶＤ＝ＶＲＥＦ−Ｖｔｈ …（４）
ＮＭＯＳトランジスタＮ１６はＩｔｙｐｅであるため、スレッショルド電圧Ｖｔｈはほぼ０ボルトであり、（４）式に示すドレイン電圧ＶＤは基準電圧ＶＲＥＦとほぼ等しくなる。すなわち、ＮＭＯＳトランジスタＮ１６のドレイン電圧ＶＤは、電源電圧ＶＤＤに影響されない一定値となる。
【００４７】
また、ＮＭＯＳトランジスタＮ１６のゲート端子に電源電圧ＶＤＤを入力するため、ゲート端子がドレイン端子よりも高電位になり、ＮＭＯＳトランジスタＮ１６は線形領域（３極間領域）で動作する。したがって、ＮＭＯＳトランジスタＮ１６のドレイン電流とゲート電圧は線形的に変化し、ゲート電圧をドレイン電流で割った値がＮＭＯＳトランジスタＮ１６のドレイン−ソース間のインピーダンスになる。
【００４８】
このように、第１の実施形態は、ＮＭＯＳトランジスタＮ１６を線形領域で動作させるため、ＮＭＯＳトランジスタＮ１６自体がインピーダンス素子として作用する。したがって、別個に抵抗素子を設ける必要がなくなり、拡散層の濃度によるインピーダンス（抵抗分）の変動も生じなくなる。また、第１の実施形態は、ＮＭＯＳトランジスタＮ１５のゲート端子に基準電圧ＶＲＥＦを印加することで、ＮＭＯＳトランジスタＮ１６のドレイン端子電圧ＶＤが電源電圧ＶＤＤの影響を受けないようにしたため、電源電圧ＶＤＤが変動してもインピーダンスが変化しなくなる。したがって、図１１に示した発振回路のインバータ一段当たりの遅延時間を正確に設定できるようになる。
【００４９】
〔第２の実施形態〕
図２は第２の実施形態の発振回路の構成を示す回路図である。第２の実施形態の発振回路は、図１のＮＭＯＳトランジスタＮ１６のゲート端子に抵抗分圧回路２１を接続したことを特徴とする。抵抗分圧回路２１は、２つの抵抗Ｒ２，Ｒ３を直列接続し、抵抗Ｒ２の一端に電源電圧ＶＤＤを、抵抗Ｒ３の一端にＮＭＯＳトランジスタＮ１７のドレイン端子を接続したものである。ＮＭＯＳトランジスタＮ１７のソース端子は接地され、ゲート端子にはＥＮＡＢＬＥ信号が入力される。
【００５０】
発振回路の動作時にはＥＮＡＢＬＥ信号がハイレベルになり、ＮＭＯＳトランジスタＮ１７がオンして抵抗Ｒ３の一端は接地レベルになる。したがって、ＮＭＯＳトランジスタＮ１６のゲート端子には、電源電圧ＶＤＤを抵抗Ｒ２とＲ３で分圧した電圧Ｖｇが入力される。この分圧電圧Ｖｇは（５）式で表される。
【００５１】
Ｖｇ＝Ｋ・ＶＤＤ …（５） （ただし、Ｋ＝Ｒ３／（Ｒ２＋Ｒ３））
なお、ＮＭＯＳトランジスタＮ１６を線形領域で動作させるためには、分圧電圧Ｖｇを基準電圧ＶＲＥＦよりも高電圧にする必要があり、Ｖｇ＞ＶＲＥＦとなるように抵抗Ｒ２とＲ３の抵抗比が設定される。
【００５２】
このように、第２の実施形態の発振回路は、ＮＭＯＳトランジスタＮ１６のゲート端子電圧を第１の実施形態よりも低くするため、図１の一点鎖線部２内のインピーダンスが第１の実施形態よりも大きくなり、発振回路を構成するインバータ一段当たりの遅延時間を長く設定できる。
【００５３】
〔第３の実施形態〕
第３の実施形態は、図１，２に示したＮＭＯＳトランジスタＮ１６のゲート端子電圧を外部からの制御信号によって切り換えるものである。
【００５４】
図３は第３の実施形態の発振回路の構成を示す回路図である。第３の実施形態の発振回路は、３種類の異なる電圧Ｖ１，Ｖ２，Ｖ３を出力する抵抗分圧回路３１と、抵抗分圧回路３１から出力された３電圧Ｖ１，Ｖ２，Ｖ３のいずれか一つを選択する電圧選択回路３２とを備えており、電圧選択回路３２の出力がＮＭＯＳトランジスタＮ１６のゲート端子に入力される。
【００５５】
抵抗分圧回路３１は、直列接続された３つの抵抗Ｒ２，Ｒ３，Ｒ４を備えており、電源電圧ＶＤＤと抵抗Ｒ２との接続点の電圧Ｖ１と、抵抗Ｒ２とＲ３との接続点の電圧Ｖ２と、抵抗Ｒ３と抵抗Ｒ４との接続点の電圧Ｖ３とを出力する。
【００５６】
電圧選択回路３２は、外部からの制御信号ＣＴＬ１〜ＣＴＬ３によりオン、オフする３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を備えており、制御信号ＣＴＬ１〜ＣＴＬ３の論理によってＮＭＯＳトランジスタＮ１６のゲート端子電圧が変化する。
【００５７】
なお、制御信号ＣＴＬ１〜ＣＴＬ３は、不図示の制御回路から出力され、必要に応じて任意に信号の状態が切り換えられる。あるいは、ディップスイッチなどの機械的なスイッチによって制御信号ＣＴＬ１〜ＣＴＬ３を切り換えてもよい。なお、トランスファーゲートＴ１，Ｔ２，Ｔ３は、同時に複数がオンしないように制御信号ＣＴＬ１〜ＣＴＬ３により切換制御される。
【００５８】
このように、第３の実施形態の発振回路は、外部からの制御信号ＣＴＬ１〜ＣＴＬ３によってＮＭＯＳトランジスタのゲート端子電圧を変更するため、図１１に示したインバータ一段当たりの遅延時間を必要に応じてプログラマブルに切り換えることができ、発振周波数を自動調整できるようになる。
【００５９】
〔第４の実施形態〕
第４の実施形態は、ＩｔｙｐｅのＮＭＯＳトランジスタの代わりに、エンハンスメント型（以下、Ｅｔｙｐｅと呼ぶ）のＮＭＯＳトランジスタを用いて発振回路を構成するものである。
【００６０】
図４は第４の実施形態の発振回路の構成を示す回路図である。第４の実施形態の発振回路は、図１に示したＩｔｙｐｅのＮＭＯＳトランジスタＮ１５をＥｔｙｐｅのＮＭＯＳトランジスタＮ１５に変える以外は図１と同じ構成を有する。
【００６１】
図４のＮＭＯＳトランジスタＮ１５のドレイン電圧ＶＤは（６）式で表される。
【００６２】
ＶＤ＝ＶＲＥＦ−Ｖｔｈ …（６）
ＥｔｙｐｅのＮＭＯＳトランジスタＮ１５のスレッショルド電圧Ｖｔｈは、０ボルトよりも大きい正の値であるため、第１の実施形態よりもドレイン電圧ＶＤが低くなり、ＮＭＯＳトランジスタＮ１６のゲート端子に入力される電圧値を低くしても、ＮＭＯＳトランジスタＮ１６は線形領域で動作するようになる。すなわち、ＥｔｙｐｅのＮＭＯＳトランジスタＮ１６を用いることで、電源電圧ＶＤＤの選択範囲が広がり、低消費電力での動作が可能となる。
【００６３】
〔第５の実施形態〕
第５の実施形態は、図１に示したＮＭＯＳトランジスタＮ１５のゲート端子電圧をオペアンプＯＰ１を用いて制御するものである。
【００６４】
図５は第５の実施形態の発振回路の構成を示す回路図である。第５の実施形態の発振回路は、オペアンプＯＰ１と、オペアンプＯＰ１の出力がゲート端子に入力されるＰＭＯＳトランジスタＰ１５と、ＮＭＯＳトランジスタＮ１９と、直列接続された抵抗Ｒ５，Ｒ６とを備えている。ＰＭＯＳトランジスタＰ１５のドレイン端子は電源電圧ＶＤＤに設定され、ソース端子にはＮＭＯＳトランジスタＮ１５のベース端子が接続される。また、オペアンプＯＰ１の（−）入力端子には基準電圧ＶＲＥＦが入力され、（＋）入力端子には抵抗Ｒ５，Ｒ６との接続点の電圧ＶＧが入力される。
【００６５】
図６は図５で用いるオペアンプＯＰ１の詳細構成を示す回路図である。図６のＰＬＵＳ端子が図５の（＋）入力端子に対応し、ＭＩＮＵＳ端子が図５の（−）入力端子に対応する。ＤＩＳＡＢＬＥ端子がハイレベルのときは、出力段のＮＭＯＳトランジスタＮ１０１がオンして出力はローレベル固定になる。また、ＤＩＳＡＢＬＥ端子がローレベルで、ＰＬＵＳ端子がＭＩＮＵＳ端子よりも高電位のときは、ＰＭＯＳトランジスタＰ１０１がオンして出力はハイレベルになる。一方、ＰＬＵＳ端子がＭＩＮＵＳ端子よりも低電位のときは出力はローレベルになる。
【００６６】
図５に示すオペアンプＯＰ１は、基準電圧ＶＲＥＦと分圧電圧ＶＧが一致するような制御を行うため、オペアンプＯＰ１の出力は一定レベルに維持される。また、ＮＭＯＳトランジスタＮ１６のゲート端子電圧ＶＯＵＴは、電源電圧ＶＤＤより低く基準電圧ＶＲＥＦより高くなり、また電源電圧ＶＤＤの影響を受けないため、ＮＭＯＳトランジスタＮ１５のドレイン電圧ＶＤも電源電圧ＶＤＤの影響を受けなくなる。したがって、ドレイン電圧ＶＤの選択範囲を広げることができる。なお、図５のＮＭＯＳトランジスタＮ１９は、ＥＮＡＢＬＥ信号がローレベルのときに抵抗Ｒ５，Ｒ６に電流が流れないようにするためのものである。
【００６７】
〔第６の実施形態〕
第６の実施形態は、第５の実施形態にＮＭＯＳトランジスタを１個追加して、ＮＭＯＳトランジスタＮ１５のスレッショルド電圧の影響を相殺するものである。
図７は第６の実施形態の発振回路の構成を示す回路図である。第６の実施形態の発振回路は、図６のＰＭＯＳトランジスタＰ１５のソース端子と抵抗Ｒ５との間に、ＮＭＯＳトランジスタＮ１５と同じ構造のＮＭＯＳトランジスタＮ１８を接続したものである。
【００６８】
ＮＭＯＳトランジスタＮ１８のソース端子と抵抗Ｒ５との接続点の電圧をＶｏｕｔ、ＮＭＯＳトランジスタＮ１５のゲート端子電圧をＶｏｕｔ１とすると、（７）式の関係が成り立つ。
【００６９】
Ｖｏｕｔ１＝Ｖｏｕｔ＋Ｖｔｈ …（７）
また、ＮＭＯＳトランジスタのドレイン電圧ＶＤは、（８）式で表される。
【００７０】
ＶＤ＝Ｖｏｕｔ１−Ｖｔｈ＝（Ｖｏｕｔ＋Ｖｔｈ）−Ｖｔｈ＝Ｖｏｕｔ …（８）
（８）式に示すように、ドレイン電圧ＶＤは、スレッショルド電圧Ｖｔｈの影響を受けないため、半導体プロセスのばらつきや温度特性などを考慮に入れる必要がなくなる。
【００７１】
なお、ＮＭＯＳトランジスタＮ１５とＮ１８は同一構造であればよいため、ＩｔｙｐｅとＥｔｙｐｅのどちらを用いて構成してもよい。
【００７２】
〔第７の実施形態〕
第７の実施形態は、第５の実施形態の変形例であり、ＮＭＯＳトランジスタのゲート端子に印加する電圧を、基準電圧ＶＲＥＦよりも低くしたものである。
【００７３】
図８は第７の実施形態の発振回路の構成を示す回路図である。オペアンプＯＰ１の（＋）入力端子にはＰＭＯＳトランジスタＰ１５のソース端子電圧ＶＧが入力され、ＮＭＯＳトランジスタＮ１５のゲート端子には抵抗Ｒ５とＲ６の接続点の電圧が入力される。図５に示す第５の実施形態と比べて、ＮＭＯＳトランジスタＮ１５のゲート端子電圧が低くなるため、ＮＭＯＳトランジスタＮ１６のドレイン端子電圧ＶＤが第５の実施形態よりも低くなり、ＮＭＯＳトランジスタＮ１６のゲート端子電圧である電源電圧ＶＤＤをより低く設定できる。すなわち、電源電圧ＶＤＤの選択範囲を広げることができる。
【００７４】
〔第８の実施形態〕
第８の実施形態は、第７の実施形態の変形例であり、ＮＭＯＳトランジスタＮ１５のゲート端子に印加する電圧を、外部からの制御信号によって切換制御できるようにしたものである。
【００７５】
図９は第８の実施形態の発振回路の構成を示す回路図である。第８の実施形態の発振回路は、３種類の異なる電圧ＶＧ１，ＶＧ２，ＶＧ３を出力する抵抗分圧回路８１と、抵抗分圧回路８１から出力された３電圧ＶＧ１，ＶＧ２，ＶＧ３のいずれか一つを選択する電圧選択回路８２とを備えており、電圧選択回路８２の出力がＮＭＯＳトランジスタＮ１５のゲート端子に入力される。
【００７６】
図９の回路では、ＮＭＯＳトランジスタＮ１５のゲート端子電圧をプログラマブルに可変できるため、図１１に示した発振回路のインバータ一段当たりの遅延時間を自動的に変更できる。
【００７７】
〔第９の実施形態〕
上述した第１〜第８の実施形態では、抵抗素子をＮＭＯＳトランジスタＮ１５，Ｎ１６に置き換える例を説明したが、従来と同様の抵抗素子を用いて抵抗値をプログラマブルに可変できるようにしてもよい。
【００７８】
図１０は第９の実施形態の発振回路の構成を示す回路図である。第９の実施形態の発振回路は、直列接続された３つの抵抗素子Ｒ２，Ｒ３，Ｒ４と、各抵抗の端部に接続されたトランスファーゲートＴ１，Ｔ２，Ｔ３とを備える。これらトランスファーゲートＴ１，Ｔ２，Ｔ３は、外部からの制御信号ＣＴＬ１〜ＣＴＬ３によって切換制御され、各トランスファーゲートＴ１，Ｔ２，Ｔ３の他端はいずれもＰＭＯＳトランジスタＰ１のソース端子に接続されている。
【００７９】
制御信号ＣＴＬ１〜ＣＴＬ３を切り換えることにより、ＰＭＯＳトランジスタＰ１のソース端子電圧を３通りに変更できるため、仮に拡散層の濃度のばらつき等によって各抵抗素子の抵抗値が変動しても、制御信号ＣＴＬ１〜ＣＴＬ３の切り換えにより、最適な抵抗値を選択することができる。
【００８０】
なお、以上に説明した第１〜第８の実施形態は、任意に組み合わせて実施することができる。例えば、第１〜第４の実施形態のそれぞれを、第５〜第９の実施形態に適用することができる。すなわち、第１〜第４の実施形態のいずれかを利用してＮＭＯＳトランジスタＮ１６のゲート電圧を設定し、第５〜第９の実施形態のいずれかを利用してＮＭＯＳトランジスタＮ１５のゲート電圧を設定してもよい。
【００８１】
また、上述した第１〜第９の実施形態では、図１１の発振回路内の抵抗素子Ｒ１を置き換える例について説明したが、第１〜第９の実施形態の半導体回路は発振回路以外にも適用可能である。すなわち、第１〜第９の実施形態の半導体回路を各種の回路の抵抗として利用できる。
【００８２】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１および第２のＮＭＯＳトランジスタを直列接続して、第２のＮＭＯＳトランジスタを線形領域で動作させるため、第２のＮＭＯＳトランジスタは擬似的に抵抗素子と同じ働きを行い、別個に抵抗素子を設ける必要がなくなる。したがって、抵抗素子に特有の問題である拡散層の濃度の影響を受けることがなく、電気的特性を安定化できる。また、第１のＮＭＯＳトランジスタを設けて、第２のＮＭＯＳトランジスタのドレイン電圧が第１の電圧の影響を受けないようにしたため、第２のＮＭＯＳトランジスタをインピーダンス素子として利用しても電源電圧の変動の影響を受けなくなる。また、外部からの制御信号によって、第１のＮＭＯＳトランジスタか第２のＮＭＯＳトランジスタのゲート電圧を切換制御すれば、インピーダンスをプログラマブルに設定変更でき、インピーダンスの自動調整が可能となる。
【図面の簡単な説明】
【図１】第１の実施形態の発振回路の構成を示す回路図。
【図２】第２の実施形態の発振回路の構成を示す回路図。
【図３】第３の実施形態の発振回路の構成を示す回路図。
【図４】第４の実施形態の発振回路の構成を示す回路図。
【図５】第５の実施形態の発振回路の構成を示す回路図。
【図６】図５で用いるオペアンプの詳細構成を示す回路図。
【図７】第６の実施形態の発振回路の構成を示す回路図。
【図８】第７の実施形態の発振回路の構成を示す回路図。
【図９】第８の実施形態の発振回路の構成を示す回路図。
【図１０】第９の実施形態の発振回路の構成を示す回路図。
【図１１】この種の発振回路の一例を示す回路図。
【図１２】図１１の発振回路の等価回路図。
【符号の説明】
１〜９ インピーダンス部
Ｎ１５，Ｎ１６ ＮＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、半導体基板上に形成される半導体回路に関し、例えば、複数のインバータを直列に接続して構成した発振回路などを対象とする。
【０００２】
【従来の技術】
入力信号を反転して出力するインバータを複数直列に接続すると発振回路を構成できることが従来から知られており、インバータをＭＯＳトランジスタで構成することにより発振回路全体を半導体基板上に形成することが可能となる。
【０００３】
図１１はこの種の発振回路の一例を示す回路図である。図１１の発振回路は、一点鎖線で図示したインバータＩＮＶ１１〜ＩＮＶ１６を６段直列接続して、最終段のインバータＩＮＶ１６の出力をＮＡＮＤゲートＧ１を介して初段のインバータＩＮＶ１１に帰還させる構成になっている。
【０００４】
図１１のＰＭＯＳトランジスタＰ１〜Ｐ８とＮＭＯＳトランジスタＮ１〜Ｎ８は、インバータＩＮＶ１１〜ＩＮＶ１６に流れる電流を制限するリミッタとして作用する。ＰＭＯＳトランジスタＰ１には直列に抵抗素子Ｒ１が接続され、抵抗素子Ｒ１を流れる電流ＩはＰＭＯＳトランジスタＰ１で検出される。また、ＰＭＯＳトランジスタＰ１〜Ｐ８のゲート端子は互いに接続されており、これらトランジスタＰ１〜Ｐ８のゲート電圧はすべて等しいため、ＰＭＯＳトランジスタＰ２〜Ｐ８を流れる電流も、抵抗素子Ｒ１を流れる電流Ｉでリミットされる。
【０００５】
また、ＰＭＯＳトランジスタＰ２にはＮＭＯＳトランジスタＮ２が直列に接続され、ＮＭＯＳトランジスタＮ２〜Ｎ８のゲート端子は互いに接続されているため、ＮＭＯＳトランジスタＮ３〜Ｎ８を流れる電流も同様に、抵抗Ｒ１を流れる電流Ｉでリミットされる。
【０００６】
さらに、インバータＩＮＶ１１〜ＩＮＶ１６を構成するＰＭＯＳトランジスタＰ９〜Ｐ１４のサイズをＰＭＯＳトランジスタＰ３〜Ｐ８よりも大きくし、かつ、ＮＭＯＳトランジスタＮ９〜Ｎ１４のサイズをＮＭＯＳトランジスタＮ３〜Ｎ８よりも大きくすることで、図示のノードｎ１〜ｎ６を流れる電流量も、抵抗Ｒ１を流れる電流Ｉでリミットされる。
【０００７】
ノードｎ１〜ｎ６にはそれぞれ、ＰＭＯＳトランジスタ構成のコンデンサＰＣ１〜ＰＣ６と、ＮＭＯＳトランジスタ構成のコンデンサＮＣ１〜ＮＣ６とが１つずつ接続されており、これらコンデンサは、ノードｎ１〜ｎ６の電圧レベルに応じて充放電を繰り返す。
【０００８】
ここで、ノードｎ１〜ｎ６の電荷量は、各ノードｎ１〜ｎ６の容量Ｃと電源電圧ＶＤＤで定まり、図示の発振回路のインバータ一段当たりの遅延時間Ｔは、（１）式で表される。
【０００９】
Ｔ＝Ｃ×ＶＤＤ／Ｉ …（１）
また、抵抗素子Ｒ１を流れる電流Ｉは、電源電圧ＶＤＤと抵抗素子Ｒ１の抵抗値Ｒによって定まり、（２）式で表される。
【００１０】
Ｉ＝ＶＤＤ／Ｒ …（２）
したがって、インバータ一段当たりの遅延時間Ｔは、（３）式のようになる。
Ｔ＝Ｃ×Ｒ …（３）
（３）式からわかるように、遅延時間Ｔは、電源電圧ＶＤＤには依存せず、抵抗Ｒ１の抵抗値Ｒとノードｎ１〜ｎ６の容量Ｃによって定まる。
【００１１】
図１２は図１１の発振回路の等価回路であり、ＰＭＯＳトランジスタＰ２〜Ｐ８を抵抗Ｒ１３〜Ｒ１８に置き換え、ＮＭＯＳトランジスタＮ３〜Ｎ８を抵抗Ｒ２３〜Ｒ２８に置き換えるとともに、図１１のノードｎ１〜ｎ６に接続されるコンデンサＰＣ１〜ＰＣ６およびＮＣ１〜ＮＣ６を、それぞれコンデンサＣ１１〜Ｃ１６に置き換えて簡略化している。
【００１２】
図１２の等価回路に示すように、発振周波数はコンデンサＣ１１〜Ｃ１６の容量を変えることで調整することができる。また、図１２の等価回路では省略している図１１の抵抗素子Ｒ１の抵抗値を変えることで、図１２の等価回路の抵抗Ｒ１３〜Ｒ１８およびＲ２３〜Ｒ２８を流れる電流が変化し、これによっても、発振周波数を変えることができる。
【００１３】
このように、図１１に示す従来の発振回路は、電源電圧の変動の影響を受けることなく発振周波数を設定できるという特徴を有し、また、ＭＯＳトランジスタの組み合わせにより発振回路を構成できることから、半導体基板上に直接形成できるという特徴も有する。
【００１４】
【発明が解決しようとする課題】
図１１の発振回路を半導体基板上に形成する場合には、図示の抵抗素子Ｒ１を拡散抵抗で形成するのが一般的であるが、半導体基板上に形成されるＭＯＳトランジスタの耐圧改善などを行うと、それに応じて拡散層の濃度が変わるおそれがあり、拡散層の濃度が変わると抵抗素子の抵抗値が変化することから、回路の変更が必要となる。
【００１５】
本発明は、このような点に鑑みてなされたもので、その目的は、拡散層の濃度等の影響を受けないようにインピーダンスを設定できる半導体回路を提供することにある。
【００１６】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、第１の電圧に設定される第１のノードと、それよりも低電圧の第２の電圧に設定される第２のノードとの間に直列に接続された第１および第２のＮＭＯＳトランジスタを備え、前記第１のＮＭＯＳトランジスタは、前記第１の電圧に設定されるドレイン端子と、前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に設定されるゲート端子と、前記第２のＮＭＯＳトランジスタのドレイン端子に接続されるソース端子と、を有し、前記第２のＮＭＯＳトランジスタは、前記第２の電圧に設定されるソース端子と、前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有する。
【００１７】
また、本発明は、第１の電圧端子と、それよりも低電圧の第２の電圧端子との間に直列に接続された第１および第２のＮＭＯＳトランジスタと、前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に基づいて、出力レベルが変動しないように帰還制御を行う差動増幅器とを備え、前記第１のＮＭＯＳトランジスタのドレイン端子を前記第１の電圧に設定し、そのゲート端子を前記差動増幅器の出力に基づいて前記第１の電圧より低く前記基準電圧より高い電圧に設定することにより、前記第２のＮＭＯＳトランジスタのドレイン端子が前記第１の電圧の影響を受けないようにし、前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有する。
【００１８】
請求項３の発明は、前記第１のＮＭＯＳトランジスタと同一構造の第３のＮＭＯＳトランジスタを備え、前記第２のＮＭＯＳトランジスタのドレイン電圧が前記第１のＮＭＯＳトランジスタのスレッショルド電圧の影響を受けないように、前記差動増幅器の出力端子と前記第１のＮＭＯＳトランジスタのゲート端子との間に前記第３のＮＭＯＳトランジスタを接続する。
【００１９】
また、本発明は、第１の電圧端子と、それよりも低電圧の第２の電圧端子との間に直列に接続された第１および第２のＮＭＯＳトランジスタと、前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に基づいて、出力レベルが変動しないように帰還制御を行う差動増幅器とを備え、前記第１のＮＭＯＳトランジスタのドレイン端子を前記第１の電圧に設定し、そのゲート端子を前記差動増幅器の出力に基づいて前記基準電圧より低く前記第２の電圧より高い電圧に設定することにより、前記第２のＮＭＯＳトランジスタのドレイン端子が前記第１の電圧の影響を受けないようにし、前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有する。
【００２０】
また、本発明は、第１の電圧端子と、それよりも低電圧の第２の電圧端子との間に直列に接続された第１および第２のＮＭＯＳトランジスタと、前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に基づいて、出力レベルが変動しないように帰還制御を行う差動増幅器と、前記差動増幅器の出力に応じて変化する電圧を抵抗分圧して、前記第１の電圧より高電圧の第３の電圧以下で前記第２の電圧以上の異なる複数の電圧を出力する抵抗分圧回路と、外部からの制御信号に基づいて、前記抵抗分圧回路から出力された電圧のいずれか一つを選択する電圧選択回路とを備え、前記第１のＮＭＯＳトランジスタのドレイン端子を前記第１の電圧に設定し、ゲート端子を前記電圧選択回路で選択された電圧に設定することにより、前記第２のＮＭＯＳトランジスタのドレイン端子が前記第１の電圧の影響を受けないようにし、前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有する。
【００２１】
請求項６の発明は、前記所定の電圧を前記第１の電圧より高電圧の第３の電圧にする。
【００２２】
請求項７の発明は、前記所定の電圧を、前記第１の電圧より高電圧の第３の電圧以下より低く、前記第２の電圧より高い電圧にする。
【００２３】
請求項８の発明は、抵抗分圧により、前記第１の電圧より高電圧の第３の電圧以下で前記第２の電圧以上の異なる複数の電圧を出力する抵抗分圧回路と、外部からの制御信号に基づいて、前記抵抗分圧回路から出力された電圧のいずれか一つを前記所定の電圧として選択する電圧選択回路とを備える。
【００２４】
請求項９の発明の前記第１のＮＭＯＳトランジスタは、スレッショルド電圧が略０ボルトのＩｔｙｐｅのＮＭＯＳトランジスタである。
【００２５】
請求項１０の発明の前記第１のＮＭＯＳトランジスタは、スレッショルド電圧が正の値のエンハンスメント型のＮＭＯＳトランジスタである。
【００２６】
また、本発明は、一端が第１の電圧に設定され、他端が前記第１の電圧よりも低電圧の第２の電圧に設定される抵抗回路を備えた半導体回路において、前記第１および第２の電圧端子間に直列接続された複数の抵抗素子と、これら抵抗素子間の接続箇所の電圧のうちいずれか一つの電圧を外部からの制御信号によって選択するスイッチとを備え、前記抵抗回路の抵抗値は、前記スイッチの一端と前記第２の電圧端子との間のインピーダンスで決定される。
【００２７】
また、本発明は、直列接続された複数のインバータと、電源電圧または接地端子と前記各インバータの出力との間に接続されたコンデンサと、前記インバータの電源端子から接地端子に流れる電流を制限する抵抗とを備え、前記抵抗の抵抗値と前記コンデンサの容量との積に応じた発振周波数で発振する半導体回路であって、前記ＮＭＯＳトランジスタのゲート−ドレイン間抵抗を前記抵抗として利用する。
【００２８】
請求項１の発明を例えば図１に対応づけて説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１５に、第２のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１６に、第１の電圧端子はＮＭＯＳトランジスタＮ１５のドレイン端子すなわち電源電圧より若干低い電圧端子に、第２の電圧端子は接地端子に、それぞれ対応する。
【００２９】
請求項２の発明を例えば図５に対応づけて説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１５に、第２のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１６に、差動増幅器はオペアンプＯＰ１に、第１の電圧端子はＮＭＯＳトランジスタＮ１５のドレイン端子電圧すなわち電源電圧より若干低い電圧端子に、第２の電圧端子は接地端子に、それぞれ対応する。
【００３０】
請求項３の発明を例えば図７に対応づけて説明すると、第３のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１８に対応する。
【００３１】
請求項４の発明を例えば図８に対応づけて説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１５に、第２のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１６に、差動増幅器はオペアンプＯＰ１に、第１の電圧端子はＮＭＯＳトランジスタＮ１５のドレイン端子すなわち電源電圧より若干低い電圧端子に、第２の電圧端子は接地端子に、それぞれ対応する。
【００３２】
請求項５の発明を例えば図９に対応づけて説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１５に、第２のＮＭＯＳトランジスタはＮＭＯＳトランジスタＮ１６に、差動増幅器はオペアンプＯＰ１に、抵抗分圧回路は抵抗分圧回路８１に、電圧選択回路は電圧選択回路８２に、第１の電圧端子はＮＭＯＳトランジスタＮ１５のドレイン端子すなわち電源電圧より若干低い電圧端子に、第２の電圧端子は接地端子に、それぞれ対応する。
【００３３】
請求項６は例えば図１のように、ＮＭＯＳトランジスタＮ１６のゲート電圧を電源電圧ＶＤＤに設定する。第３の電圧は電源電圧に対応する。
【００３４】
請求項７は例えば図２のように、ＮＭＯＳトランジスタＮ１６のゲート電圧を電源電圧未満の正の電圧に設定する。第３の電圧は電源電圧に対応する。
【００３５】
請求項８の発明を例えば図３に対応づけて説明すると、抵抗分圧回路は抵抗分圧回路３１に、電圧選択回路は電圧選択回路３２に、それぞれ対応する。
【００３６】
請求項９は例えば図１のように、ＮＭＯＳトランジスタＮ１６として、Ｉｔｙｐｅのものを用いる。
【００３７】
請求項１０は例えば図４のように、ＮＭＯＳトランジスタＮ１６として、Ｅｔｙｐｅのものを用いる。
【００３８】
請求項１１の発明を例えば図１０に対応づけて説明すると、複数の抵抗素子は抵抗素子Ｒ１，Ｒ２，Ｒ３に対応し、スイッチはトランスファーゲートＴ１，Ｔ２，Ｔ３に、それぞれ対応する。
【００３９】
請求項１２の発明を例えば図１１に対応づけて説明すると、インバータはインバータＩＮＶ１１〜ＩＮＶ１６に、コンデンサはコンデンサＰＣ１〜ＰＣ６，ＮＣ１〜ＮＣ６に、それぞれ対応する。
【００４０】
【発明の実施の形態】
以下、本発明を適用した半導体回路について、図面を参照しながら具体的に説明する。
【００４１】
〔第１の実施形態〕
第１の実施形態に係る半導体回路は、図１１に示した発振回路と基本的な構成は同じであり、図１１の抵抗素子Ｒ１を２個のＮＭＯＳトランジスタＮ１５，Ｎ１６に置き換えたことを特徴とする。
【００４２】
図１は第１の実施形態の発振回路の構成を示す回路図であり、図１１に示した従来の発振回路と異なる構成部分を示している。図１の一点鎖線部１は、図１１の抵抗素子Ｒ１に置き換わるインピーダンス素子であり、その他の構成は図１１と同じである。
【００４３】
図１の一点鎖線部１内には、スレッショルド電圧Ｖｔｈが略０ボルト（いわゆるＩｔｙｐｅ）のＮＭＯＳトランジスタＮ１５，Ｎ１６が設けられており、ＮＭＯＳトランジスタＮ１５のドレイン端子はＰＭＯＳトランジスタＰ１のソース端子に、ＮＭＯＳトランジスタＮ１５のソース端子はＮＭＯＳトランジスタＮ１６のドレイン端子にそれぞれ接続され、ＮＭＯＳトランジスタＮ１６のソース端子は接地されている。また、ＮＭＯＳトランジスタＮ１６のゲート端子には電源電圧ＶＤＤが印加され、ＮＭＯＳトランジスタＮ１６のゲート端子には電源電圧ＶＤＤよりも低電圧の基準電圧ＶＲＥＦが印加される。
【００４４】
図１に示すＥＮＡＢＬＥ信号がハイレベルのときに図示の発振回路は発振動作を行い、ＰＭＯＳトランジスタＰ１のソース端子電圧はほぼ電源電圧ＶＤＤに等しくなる。
【００４５】
また、ＮＭＯＳトランジスタＮ１６のドレイン電圧ＶＤは、（４）式で表される。
【００４６】
ＶＤ＝ＶＲＥＦ−Ｖｔｈ …（４）
ＮＭＯＳトランジスタＮ１６はＩｔｙｐｅであるため、スレッショルド電圧Ｖｔｈはほぼ０ボルトであり、（４）式に示すドレイン電圧ＶＤは基準電圧ＶＲＥＦとほぼ等しくなる。すなわち、ＮＭＯＳトランジスタＮ１６のドレイン電圧ＶＤは、電源電圧ＶＤＤに影響されない一定値となる。
【００４７】
また、ＮＭＯＳトランジスタＮ１６のゲート端子に電源電圧ＶＤＤを入力するため、ゲート端子がドレイン端子よりも高電位になり、ＮＭＯＳトランジスタＮ１６は線形領域（３極間領域）で動作する。したがって、ＮＭＯＳトランジスタＮ１６のドレイン電流とゲート電圧は線形的に変化し、ゲート電圧をドレイン電流で割った値がＮＭＯＳトランジスタＮ１６のドレイン−ソース間のインピーダンスになる。
【００４８】
このように、第１の実施形態は、ＮＭＯＳトランジスタＮ１６を線形領域で動作させるため、ＮＭＯＳトランジスタＮ１６自体がインピーダンス素子として作用する。したがって、別個に抵抗素子を設ける必要がなくなり、拡散層の濃度によるインピーダンス（抵抗分）の変動も生じなくなる。また、第１の実施形態は、ＮＭＯＳトランジスタＮ１５のゲート端子に基準電圧ＶＲＥＦを印加することで、ＮＭＯＳトランジスタＮ１６のドレイン端子電圧ＶＤが電源電圧ＶＤＤの影響を受けないようにしたため、電源電圧ＶＤＤが変動してもインピーダンスが変化しなくなる。したがって、図１１に示した発振回路のインバータ一段当たりの遅延時間を正確に設定できるようになる。
【００４９】
〔第２の実施形態〕
図２は第２の実施形態の発振回路の構成を示す回路図である。第２の実施形態の発振回路は、図１のＮＭＯＳトランジスタＮ１６のゲート端子に抵抗分圧回路２１を接続したことを特徴とする。抵抗分圧回路２１は、２つの抵抗Ｒ２，Ｒ３を直列接続し、抵抗Ｒ２の一端に電源電圧ＶＤＤを、抵抗Ｒ３の一端にＮＭＯＳトランジスタＮ１７のドレイン端子を接続したものである。ＮＭＯＳトランジスタＮ１７のソース端子は接地され、ゲート端子にはＥＮＡＢＬＥ信号が入力される。
【００５０】
発振回路の動作時にはＥＮＡＢＬＥ信号がハイレベルになり、ＮＭＯＳトランジスタＮ１７がオンして抵抗Ｒ３の一端は接地レベルになる。したがって、ＮＭＯＳトランジスタＮ１６のゲート端子には、電源電圧ＶＤＤを抵抗Ｒ２とＲ３で分圧した電圧Ｖｇが入力される。この分圧電圧Ｖｇは（５）式で表される。
【００５１】
Ｖｇ＝Ｋ・ＶＤＤ …（５） （ただし、Ｋ＝Ｒ３／（Ｒ２＋Ｒ３））
なお、ＮＭＯＳトランジスタＮ１６を線形領域で動作させるためには、分圧電圧Ｖｇを基準電圧ＶＲＥＦよりも高電圧にする必要があり、Ｖｇ＞ＶＲＥＦとなるように抵抗Ｒ２とＲ３の抵抗比が設定される。
【００５２】
このように、第２の実施形態の発振回路は、ＮＭＯＳトランジスタＮ１６のゲート端子電圧を第１の実施形態よりも低くするため、図１の一点鎖線部２内のインピーダンスが第１の実施形態よりも大きくなり、発振回路を構成するインバータ一段当たりの遅延時間を長く設定できる。
【００５３】
〔第３の実施形態〕
第３の実施形態は、図１，２に示したＮＭＯＳトランジスタＮ１６のゲート端子電圧を外部からの制御信号によって切り換えるものである。
【００５４】
図３は第３の実施形態の発振回路の構成を示す回路図である。第３の実施形態の発振回路は、３種類の異なる電圧Ｖ１，Ｖ２，Ｖ３を出力する抵抗分圧回路３１と、抵抗分圧回路３１から出力された３電圧Ｖ１，Ｖ２，Ｖ３のいずれか一つを選択する電圧選択回路３２とを備えており、電圧選択回路３２の出力がＮＭＯＳトランジスタＮ１６のゲート端子に入力される。
【００５５】
抵抗分圧回路３１は、直列接続された３つの抵抗Ｒ２，Ｒ３，Ｒ４を備えており、電源電圧ＶＤＤと抵抗Ｒ２との接続点の電圧Ｖ１と、抵抗Ｒ２とＲ３との接続点の電圧Ｖ２と、抵抗Ｒ３と抵抗Ｒ４との接続点の電圧Ｖ３とを出力する。
【００５６】
電圧選択回路３２は、外部からの制御信号ＣＴＬ１〜ＣＴＬ３によりオン、オフする３つのトランスファーゲートＴ１，Ｔ２，Ｔ３を備えており、制御信号ＣＴＬ１〜ＣＴＬ３の論理によってＮＭＯＳトランジスタＮ１６のゲート端子電圧が変化する。
【００５７】
なお、制御信号ＣＴＬ１〜ＣＴＬ３は、不図示の制御回路から出力され、必要に応じて任意に信号の状態が切り換えられる。あるいは、ディップスイッチなどの機械的なスイッチによって制御信号ＣＴＬ１〜ＣＴＬ３を切り換えてもよい。なお、トランスファーゲートＴ１，Ｔ２，Ｔ３は、同時に複数がオンしないように制御信号ＣＴＬ１〜ＣＴＬ３により切換制御される。
【００５８】
このように、第３の実施形態の発振回路は、外部からの制御信号ＣＴＬ１〜ＣＴＬ３によってＮＭＯＳトランジスタのゲート端子電圧を変更するため、図１１に示したインバータ一段当たりの遅延時間を必要に応じてプログラマブルに切り換えることができ、発振周波数を自動調整できるようになる。
【００５９】
〔第４の実施形態〕
第４の実施形態は、ＩｔｙｐｅのＮＭＯＳトランジスタの代わりに、エンハンスメント型（以下、Ｅｔｙｐｅと呼ぶ）のＮＭＯＳトランジスタを用いて発振回路を構成するものである。
【００６０】
図４は第４の実施形態の発振回路の構成を示す回路図である。第４の実施形態の発振回路は、図１に示したＩｔｙｐｅのＮＭＯＳトランジスタＮ１５をＥｔｙｐｅのＮＭＯＳトランジスタＮ１５に変える以外は図１と同じ構成を有する。
【００６１】
図４のＮＭＯＳトランジスタＮ１５のドレイン電圧ＶＤは（６）式で表される。
【００６２】
ＶＤ＝ＶＲＥＦ−Ｖｔｈ …（６）
ＥｔｙｐｅのＮＭＯＳトランジスタＮ１５のスレッショルド電圧Ｖｔｈは、０ボルトよりも大きい正の値であるため、第１の実施形態よりもドレイン電圧ＶＤが低くなり、ＮＭＯＳトランジスタＮ１６のゲート端子に入力される電圧値を低くしても、ＮＭＯＳトランジスタＮ１６は線形領域で動作するようになる。すなわち、ＥｔｙｐｅのＮＭＯＳトランジスタＮ１６を用いることで、電源電圧ＶＤＤの選択範囲が広がり、低消費電力での動作が可能となる。
【００６３】
〔第５の実施形態〕
第５の実施形態は、図１に示したＮＭＯＳトランジスタＮ１５のゲート端子電圧をオペアンプＯＰ１を用いて制御するものである。
【００６４】
図５は第５の実施形態の発振回路の構成を示す回路図である。第５の実施形態の発振回路は、オペアンプＯＰ１と、オペアンプＯＰ１の出力がゲート端子に入力されるＰＭＯＳトランジスタＰ１５と、ＮＭＯＳトランジスタＮ１９と、直列接続された抵抗Ｒ５，Ｒ６とを備えている。ＰＭＯＳトランジスタＰ１５のドレイン端子は電源電圧ＶＤＤに設定され、ソース端子にはＮＭＯＳトランジスタＮ１５のベース端子が接続される。また、オペアンプＯＰ１の（−）入力端子には基準電圧ＶＲＥＦが入力され、（＋）入力端子には抵抗Ｒ５，Ｒ６との接続点の電圧ＶＧが入力される。
【００６５】
図６は図５で用いるオペアンプＯＰ１の詳細構成を示す回路図である。図６のＰＬＵＳ端子が図５の（＋）入力端子に対応し、ＭＩＮＵＳ端子が図５の（−）入力端子に対応する。ＤＩＳＡＢＬＥ端子がハイレベルのときは、出力段のＮＭＯＳトランジスタＮ１０１がオンして出力はローレベル固定になる。また、ＤＩＳＡＢＬＥ端子がローレベルで、ＰＬＵＳ端子がＭＩＮＵＳ端子よりも高電位のときは、ＰＭＯＳトランジスタＰ１０１がオンして出力はハイレベルになる。一方、ＰＬＵＳ端子がＭＩＮＵＳ端子よりも低電位のときは出力はローレベルになる。
【００６６】
図５に示すオペアンプＯＰ１は、基準電圧ＶＲＥＦと分圧電圧ＶＧが一致するような制御を行うため、オペアンプＯＰ１の出力は一定レベルに維持される。また、ＮＭＯＳトランジスタＮ１６のゲート端子電圧ＶＯＵＴは、電源電圧ＶＤＤより低く基準電圧ＶＲＥＦより高くなり、また電源電圧ＶＤＤの影響を受けないため、ＮＭＯＳトランジスタＮ１５のドレイン電圧ＶＤも電源電圧ＶＤＤの影響を受けなくなる。したがって、ドレイン電圧ＶＤの選択範囲を広げることができる。なお、図５のＮＭＯＳトランジスタＮ１９は、ＥＮＡＢＬＥ信号がローレベルのときに抵抗Ｒ５，Ｒ６に電流が流れないようにするためのものである。
【００６７】
〔第６の実施形態〕
第６の実施形態は、第５の実施形態にＮＭＯＳトランジスタを１個追加して、ＮＭＯＳトランジスタＮ１５のスレッショルド電圧の影響を相殺するものである。
図７は第６の実施形態の発振回路の構成を示す回路図である。第６の実施形態の発振回路は、図６のＰＭＯＳトランジスタＰ１５のソース端子と抵抗Ｒ５との間に、ＮＭＯＳトランジスタＮ１５と同じ構造のＮＭＯＳトランジスタＮ１８を接続したものである。
【００６８】
ＮＭＯＳトランジスタＮ１８のソース端子と抵抗Ｒ５との接続点の電圧をＶｏｕｔ、ＮＭＯＳトランジスタＮ１５のゲート端子電圧をＶｏｕｔ１とすると、（７）式の関係が成り立つ。
【００６９】
Ｖｏｕｔ１＝Ｖｏｕｔ＋Ｖｔｈ …（７）
また、ＮＭＯＳトランジスタのドレイン電圧ＶＤは、（８）式で表される。
【００７０】
ＶＤ＝Ｖｏｕｔ１−Ｖｔｈ＝（Ｖｏｕｔ＋Ｖｔｈ）−Ｖｔｈ＝Ｖｏｕｔ …（８）
（８）式に示すように、ドレイン電圧ＶＤは、スレッショルド電圧Ｖｔｈの影響を受けないため、半導体プロセスのばらつきや温度特性などを考慮に入れる必要がなくなる。
【００７１】
なお、ＮＭＯＳトランジスタＮ１５とＮ１８は同一構造であればよいため、ＩｔｙｐｅとＥｔｙｐｅのどちらを用いて構成してもよい。
【００７２】
〔第７の実施形態〕
第７の実施形態は、第５の実施形態の変形例であり、ＮＭＯＳトランジスタのゲート端子に印加する電圧を、基準電圧ＶＲＥＦよりも低くしたものである。
【００７３】
図８は第７の実施形態の発振回路の構成を示す回路図である。オペアンプＯＰ１の（＋）入力端子にはＰＭＯＳトランジスタＰ１５のソース端子電圧ＶＧが入力され、ＮＭＯＳトランジスタＮ１５のゲート端子には抵抗Ｒ５とＲ６の接続点の電圧が入力される。図５に示す第５の実施形態と比べて、ＮＭＯＳトランジスタＮ１５のゲート端子電圧が低くなるため、ＮＭＯＳトランジスタＮ１６のドレイン端子電圧ＶＤが第５の実施形態よりも低くなり、ＮＭＯＳトランジスタＮ１６のゲート端子電圧である電源電圧ＶＤＤをより低く設定できる。すなわち、電源電圧ＶＤＤの選択範囲を広げることができる。
【００７４】
〔第８の実施形態〕
第８の実施形態は、第７の実施形態の変形例であり、ＮＭＯＳトランジスタＮ１５のゲート端子に印加する電圧を、外部からの制御信号によって切換制御できるようにしたものである。
【００７５】
図９は第８の実施形態の発振回路の構成を示す回路図である。第８の実施形態の発振回路は、３種類の異なる電圧ＶＧ１，ＶＧ２，ＶＧ３を出力する抵抗分圧回路８１と、抵抗分圧回路８１から出力された３電圧ＶＧ１，ＶＧ２，ＶＧ３のいずれか一つを選択する電圧選択回路８２とを備えており、電圧選択回路８２の出力がＮＭＯＳトランジスタＮ１５のゲート端子に入力される。
【００７６】
図９の回路では、ＮＭＯＳトランジスタＮ１５のゲート端子電圧をプログラマブルに可変できるため、図１１に示した発振回路のインバータ一段当たりの遅延時間を自動的に変更できる。
【００７７】
〔第９の実施形態〕
上述した第１〜第８の実施形態では、抵抗素子をＮＭＯＳトランジスタＮ１５，Ｎ１６に置き換える例を説明したが、従来と同様の抵抗素子を用いて抵抗値をプログラマブルに可変できるようにしてもよい。
【００７８】
図１０は第９の実施形態の発振回路の構成を示す回路図である。第９の実施形態の発振回路は、直列接続された３つの抵抗素子Ｒ２，Ｒ３，Ｒ４と、各抵抗の端部に接続されたトランスファーゲートＴ１，Ｔ２，Ｔ３とを備える。これらトランスファーゲートＴ１，Ｔ２，Ｔ３は、外部からの制御信号ＣＴＬ１〜ＣＴＬ３によって切換制御され、各トランスファーゲートＴ１，Ｔ２，Ｔ３の他端はいずれもＰＭＯＳトランジスタＰ１のソース端子に接続されている。
【００７９】
制御信号ＣＴＬ１〜ＣＴＬ３を切り換えることにより、ＰＭＯＳトランジスタＰ１のソース端子電圧を３通りに変更できるため、仮に拡散層の濃度のばらつき等によって各抵抗素子の抵抗値が変動しても、制御信号ＣＴＬ１〜ＣＴＬ３の切り換えにより、最適な抵抗値を選択することができる。
【００８０】
なお、以上に説明した第１〜第８の実施形態は、任意に組み合わせて実施することができる。例えば、第１〜第４の実施形態のそれぞれを、第５〜第９の実施形態に適用することができる。すなわち、第１〜第４の実施形態のいずれかを利用してＮＭＯＳトランジスタＮ１６のゲート電圧を設定し、第５〜第９の実施形態のいずれかを利用してＮＭＯＳトランジスタＮ１５のゲート電圧を設定してもよい。
【００８１】
また、上述した第１〜第９の実施形態では、図１１の発振回路内の抵抗素子Ｒ１を置き換える例について説明したが、第１〜第９の実施形態の半導体回路は発振回路以外にも適用可能である。すなわち、第１〜第９の実施形態の半導体回路を各種の回路の抵抗として利用できる。
【００８２】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１および第２のＮＭＯＳトランジスタを直列接続して、第２のＮＭＯＳトランジスタを線形領域で動作させるため、第２のＮＭＯＳトランジスタは擬似的に抵抗素子と同じ働きを行い、別個に抵抗素子を設ける必要がなくなる。したがって、抵抗素子に特有の問題である拡散層の濃度の影響を受けることがなく、電気的特性を安定化できる。また、第１のＮＭＯＳトランジスタを設けて、第２のＮＭＯＳトランジスタのドレイン電圧が第１の電圧の影響を受けないようにしたため、第２のＮＭＯＳトランジスタをインピーダンス素子として利用しても電源電圧の変動の影響を受けなくなる。また、外部からの制御信号によって、第１のＮＭＯＳトランジスタか第２のＮＭＯＳトランジスタのゲート電圧を切換制御すれば、インピーダンスをプログラマブルに設定変更でき、インピーダンスの自動調整が可能となる。
【図面の簡単な説明】
【図１】第１の実施形態の発振回路の構成を示す回路図。
【図２】第２の実施形態の発振回路の構成を示す回路図。
【図３】第３の実施形態の発振回路の構成を示す回路図。
【図４】第４の実施形態の発振回路の構成を示す回路図。
【図５】第５の実施形態の発振回路の構成を示す回路図。
【図６】図５で用いるオペアンプの詳細構成を示す回路図。
【図７】第６の実施形態の発振回路の構成を示す回路図。
【図８】第７の実施形態の発振回路の構成を示す回路図。
【図９】第８の実施形態の発振回路の構成を示す回路図。
【図１０】第９の実施形態の発振回路の構成を示す回路図。
【図１１】この種の発振回路の一例を示す回路図。
【図１２】図１１の発振回路の等価回路図。
【符号の説明】
１〜９ インピーダンス部
Ｎ１５，Ｎ１６ ＮＭＯＳトランジスタ
Claims (12)
- 第１の電圧に設定される第１のノードと、それよりも低電圧の第２の電圧に設定される第２のノードとの間に直列に接続された第１および第２のＮＭＯＳトランジスタを備え、
前記第１のＮＭＯＳトランジスタは、
前記第１の電圧に設定されるドレイン端子と、
前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に設定されるゲート端子と、
前記第２のＮＭＯＳトランジスタのドレイン端子に接続されるソース端子と、を有し、
前記第２のＮＭＯＳトランジスタは、
前記第２の電圧に設定されるソース端子と、
前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有することを特徴とする半導体回路。 - 第１の電圧端子と、それよりも低電圧の第２の電圧端子との間に直列に接続された第１および第２のＮＭＯＳトランジスタと、
前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に基づいて、出力レベルが変動しないように帰還制御を行う差動増幅器とを備え、
前記第１のＮＭＯＳトランジスタのドレイン端子を前記第１の電圧に設定し、そのゲート端子を前記差動増幅器の出力に基づいて前記第１の電圧より低く前記基準電圧より高い電圧に設定することにより、前記第２のＮＭＯＳトランジスタのドレイン端子が前記第１の電圧の影響を受けないようにし、
前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有することを特徴とする半導体回路。 - 前記第１のＮＭＯＳトランジスタと同一構造の第３のＮＭＯＳトランジスタを備え、
前記第２のＮＭＯＳトランジスタのドレイン電圧が前記第１のＮＭＯＳトランジスタのスレッショルド電圧の影響を受けないように、前記差動増幅器の出力端子と前記第１のＮＭＯＳトランジスタのゲート端子との間に前記第３のＮＭＯＳトランジスタを接続したことを特徴とする請求項２記載の半導体回路。 - 第１の電圧端子と、それよりも低電圧の第２の電圧端子との間に直列に接続された第１および第２のＮＭＯＳトランジスタと、
前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に基づいて、出力レベルが変動しないように帰還制御を行う差動増幅器とを備え、
前記第１のＮＭＯＳトランジスタのドレイン端子を前記第１の電圧に設定し、そのゲート端子を前記差動増幅器の出力に基づいて前記基準電圧より低く前記第２の電圧より高い電圧に設定することにより、前記第２のＮＭＯＳトランジスタのドレイン端子が前記第１の電圧の影響を受けないようにし、
前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有することを特徴とする半導体回路。 - 第１の電圧端子と、それよりも低電圧の第２の電圧端子との間に直列に接続された第１および第２のＮＭＯＳトランジスタと、
前記第１の電圧より低く前記第２の電圧より高い所定の基準電圧に基づいて、出力レベルが変動しないように帰還制御を行う差動増幅器と、
前記差動増幅器の出力に応じて変化する電圧を抵抗分圧して、前記第１の電圧より高電圧の第３の電圧以下で前記第２の電圧以上の異なる複数の電圧を出力する抵抗分圧回路と、
外部からの制御信号に基づいて、前記抵抗分圧回路から出力された電圧のいずれか一つを選択する電圧選択回路とを備え、
前記第１のＮＭＯＳトランジスタのドレイン端子を前記第１の電圧に設定し、ゲート端子を前記電圧選択回路で選択された電圧に設定することにより、前記第２のＮＭＯＳトランジスタのドレイン端子が前記第１の電圧の影響を受けないようにし、
前記第２のＮＭＯＳトランジスタのゲート電圧とドレイン電流とが線形に変化する線形領域で動作するように所定の電圧に設定されるゲート端子と、を有することを特徴とする半導体回路。 - 前記所定の電圧は、前記第１の電圧より高電圧の第３の電圧であることを特徴とする請求項１〜５のいずれかに記載の半導体回路。
- 前記所定の電圧は、前記第１の電圧より高電圧の第３の電圧以下で前記第２の電圧以上の電圧であることを特徴とする請求項１〜５のいずれかに記載の半導体回路。
- 抵抗分圧により、前記第１の電圧より高電圧の第３の電圧以下で前記第２の電圧以上の異なる複数の電圧を出力する抵抗分圧回路と、
外部からの制御信号に基づいて、前記抵抗分圧回路から出力された電圧のいずれか一つを前記所定の電圧として選択する電圧選択回路とを備えたことを特徴とする請求項１〜５のいずれかに記載の半導体回路。 - 前記第１のＮＭＯＳトランジスタは、スレッショルド電圧が略０ボルトのItype のＮＭＯＳトランジスタであることを特徴とする請求項１〜８のいずれかに記載の半導体回路。
- 前記第１のＮＭＯＳトランジスタは、スレッショルド電圧が正の値のエンハンスメント型のＮＭＯＳトランジスタであることを特徴とする請求項１〜８のいずれかに記載の半導体回路。
- 一端が第１の電圧に設定され、他端が前記第１の電圧よりも低電圧の第２の電圧に設定される抵抗回路を備えた半導体回路において、
前記第１および第２の電圧端子間に直列接続された複数の抵抗素子と、
これら抵抗素子間の接続箇所の電圧のうちいずれか一つの電圧を外部からの制御信号によって選択するスイッチとを備え、
前記抵抗回路の抵抗値は、前記スイッチの一端と前記第２の電圧端子との間のインピーダンスで決定されることを特徴とする半導体回路。 - 直列接続された複数のインバータと、
電源電圧または接地端子と前記各インバータの出力との間に接続されたコンデンサと、
前記インバータの電源端子から接地端子に流れる電流を制限する抵抗とを備え、
前記抵抗の抵抗値と前記コンデンサの容量との積に応じた発振周波数で発振する半導体回路であって、
前記ＮＭＯＳトランジスタのゲート−ドレイン間抵抗を前記抵抗として利用することを特徴とする請求項１〜１０のいずれかに記載の半導体回路。
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