JPH10242812A - 半導体回路 - Google Patents
半導体回路Info
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- JPH10242812A JPH10242812A JP9042627A JP4262797A JPH10242812A JP H10242812 A JPH10242812 A JP H10242812A JP 9042627 A JP9042627 A JP 9042627A JP 4262797 A JP4262797 A JP 4262797A JP H10242812 A JPH10242812 A JP H10242812A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
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Abstract
(57)【要約】
【課題】 拡散層の濃度等の影響を受けないようにイン
ピーダンスを設定できる半導体回路を提供する。 【解決手段】 本発明の半導体回路は、電源電圧ＶDDと
接地間に直列接続されたItypeのＮＭＯＳトランジスタ
Ｎ15，Ｎ16を備える。ＮＭＯＳトランジスタＮ15のゲー
ト端子は電源電圧ＶDDよりも低電圧の基準電圧ＶREFに
設定され、ＮＭＯＳトランジスタＮ16のゲート端子は電
源電圧ＶDDに設定される。ＮＭＯＳトランジスタＮ16の
ドレイン電圧ＶDはほぼ基準電圧ＶREFに一致し、ＮＭＯ
ＳトランジスタＮ16は線形領域で動作する。したがっ
て、ＮＭＯＳトランジスタＮ16をインピーダンス素子と
して利用でき、別個に抵抗素子を設ける必要がなくな
り、拡散層の濃度や電源電圧による影響を受けなくな
る。
ピーダンスを設定できる半導体回路を提供する。 【解決手段】 本発明の半導体回路は、電源電圧ＶDDと
接地間に直列接続されたItypeのＮＭＯＳトランジスタ
Ｎ15，Ｎ16を備える。ＮＭＯＳトランジスタＮ15のゲー
ト端子は電源電圧ＶDDよりも低電圧の基準電圧ＶREFに
設定され、ＮＭＯＳトランジスタＮ16のゲート端子は電
源電圧ＶDDに設定される。ＮＭＯＳトランジスタＮ16の
ドレイン電圧ＶDはほぼ基準電圧ＶREFに一致し、ＮＭＯ
ＳトランジスタＮ16は線形領域で動作する。したがっ
て、ＮＭＯＳトランジスタＮ16をインピーダンス素子と
して利用でき、別個に抵抗素子を設ける必要がなくな
り、拡散層の濃度や電源電圧による影響を受けなくな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成される半導体回路に関し、例えば、複数のインバータ
を直列に接続して構成した発振回路などを対象とする。
成される半導体回路に関し、例えば、複数のインバータ
を直列に接続して構成した発振回路などを対象とする。
【０００２】
【従来の技術】入力信号を反転して出力するインバータ
を複数直列に接続すると発振回路を構成できることが従
来から知られており、インバータをＭＯＳトランジスタ
で構成することにより発振回路全体を半導体基板上に形
成することが可能となる。
を複数直列に接続すると発振回路を構成できることが従
来から知られており、インバータをＭＯＳトランジスタ
で構成することにより発振回路全体を半導体基板上に形
成することが可能となる。
【０００３】図１１はこの種の発振回路の一例を示す回
路図である。図１１の発振回路は、一点鎖線で図示した
インバータＩＮＶ11〜ＩＮＶ16を６段直列接続して、最
終段のインバータＩＮＶ16の出力をＮＡＮＤゲートＧ1
を介して初段のインバータＩＮＶ11に帰還させる構成に
なっている。
路図である。図１１の発振回路は、一点鎖線で図示した
インバータＩＮＶ11〜ＩＮＶ16を６段直列接続して、最
終段のインバータＩＮＶ16の出力をＮＡＮＤゲートＧ1
を介して初段のインバータＩＮＶ11に帰還させる構成に
なっている。
【０００４】図１１のＰＭＯＳトランジスタＰ1〜Ｐ8と
ＮＭＯＳトランジスタＮ1〜Ｎ8は、インバータＩＮＶ11
〜ＩＮＶ16に流れる電流を制限するリミッタとして作用
する。ＰＭＯＳトランジスタＰ1には直列に抵抗素子Ｒ1
が接続され、抵抗素子Ｒ1を流れる電流ＩはＰＭＯＳト
ランジスタＰ1で検出される。また、ＰＭＯＳトランジ
スタＰ1〜Ｐ8のゲート端子は互いに接続されており、こ
れらトランジスタＰ1〜Ｐ8のゲート電圧はすべて等しい
ため、ＰＭＯＳトランジスタＰ2〜Ｐ8を流れる電流も、
抵抗素子Ｒ1を流れる電流Ｉでリミットされる。
ＮＭＯＳトランジスタＮ1〜Ｎ8は、インバータＩＮＶ11
〜ＩＮＶ16に流れる電流を制限するリミッタとして作用
する。ＰＭＯＳトランジスタＰ1には直列に抵抗素子Ｒ1
が接続され、抵抗素子Ｒ1を流れる電流ＩはＰＭＯＳト
ランジスタＰ1で検出される。また、ＰＭＯＳトランジ
スタＰ1〜Ｐ8のゲート端子は互いに接続されており、こ
れらトランジスタＰ1〜Ｐ8のゲート電圧はすべて等しい
ため、ＰＭＯＳトランジスタＰ2〜Ｐ8を流れる電流も、
抵抗素子Ｒ1を流れる電流Ｉでリミットされる。
【０００５】また、ＰＭＯＳトランジスタＰ2にはＮＭ
ＯＳトランジスタＮ2が直列に接続され、ＮＭＯＳトラ
ンジスタＮ2〜Ｎ8のゲート端子は互いに接続されている
ため、ＮＭＯＳトランジスタＮ3〜Ｎ8を流れる電流も同
様に、抵抗Ｒ1を流れる電流Ｉでリミットされる。
ＯＳトランジスタＮ2が直列に接続され、ＮＭＯＳトラ
ンジスタＮ2〜Ｎ8のゲート端子は互いに接続されている
ため、ＮＭＯＳトランジスタＮ3〜Ｎ8を流れる電流も同
様に、抵抗Ｒ1を流れる電流Ｉでリミットされる。
【０００６】さらに、インバータＩＮＶ11〜ＩＮＶ16を
構成するＰＭＯＳトランジスタＰ9〜Ｐ14のサイズをＰ
ＭＯＳトランジスタＰ3〜Ｐ8よりも大きくし、かつ、Ｎ
ＭＯＳトランジスタＮ9〜Ｎ14のサイズをＮＭＯＳトラ
ンジスタＮ3〜Ｎ8よりも大きくすることで、図示のノー
ドｎ１〜ｎ６を流れる電流量も、抵抗Ｒ1を流れる電流
Ｉでリミットされる。
構成するＰＭＯＳトランジスタＰ9〜Ｐ14のサイズをＰ
ＭＯＳトランジスタＰ3〜Ｐ8よりも大きくし、かつ、Ｎ
ＭＯＳトランジスタＮ9〜Ｎ14のサイズをＮＭＯＳトラ
ンジスタＮ3〜Ｎ8よりも大きくすることで、図示のノー
ドｎ１〜ｎ６を流れる電流量も、抵抗Ｒ1を流れる電流
Ｉでリミットされる。
【０００７】ノードｎ１〜ｎ６にはそれぞれ、ＰＭＯＳ
トランジスタ構成のコンデンサＰＣ1〜ＰＣ6と、ＮＭＯ
Ｓトランジスタ構成のコンデンサＮＣ1〜ＮＣ6とが１つ
ずつ接続されており、これらコンデンサは、ノードｎ１
〜ｎ６の電圧レベルに応じて充放電を繰り返す。
トランジスタ構成のコンデンサＰＣ1〜ＰＣ6と、ＮＭＯ
Ｓトランジスタ構成のコンデンサＮＣ1〜ＮＣ6とが１つ
ずつ接続されており、これらコンデンサは、ノードｎ１
〜ｎ６の電圧レベルに応じて充放電を繰り返す。
【０００８】ここで、ノードｎ１〜ｎ６の電荷量は、各
ノードｎ１〜ｎ６の容量Ｃと電源電圧ＶDDで定まり、図
示の発振回路のインバータ一段当たりの遅延時間Ｔは、
（１）式で表される。
ノードｎ１〜ｎ６の容量Ｃと電源電圧ＶDDで定まり、図
示の発振回路のインバータ一段当たりの遅延時間Ｔは、
（１）式で表される。
【０００９】Ｔ＝Ｃ×ＶDD／Ｉ …（１） また、抵抗素子Ｒ1を流れる電流Ｉは、電源電圧ＶDDと
抵抗素子Ｒ1の抵抗値Ｒによって定まり、（２）式で表
される。
抵抗素子Ｒ1の抵抗値Ｒによって定まり、（２）式で表
される。
【００１０】Ｉ＝ＶDD／Ｒ …（２） したがって、インバータ一段当たりの遅延時間Ｔは、
（３）式のようになる。 Ｔ＝Ｃ×Ｒ …（３） （３）式からわかるように、遅延時間Ｔは、電源電圧Ｖ
DDには依存せず、抵抗Ｒ1の抵抗値Ｒとノードｎ１〜ｎ
６の容量Ｃによって定まる。
（３）式のようになる。 Ｔ＝Ｃ×Ｒ …（３） （３）式からわかるように、遅延時間Ｔは、電源電圧Ｖ
DDには依存せず、抵抗Ｒ1の抵抗値Ｒとノードｎ１〜ｎ
６の容量Ｃによって定まる。
【００１１】図１２は図１１の発振回路の等価回路であ
り、ＰＭＯＳトランジスタＰ2〜Ｐ8を抵抗Ｒ13〜Ｒ18に
置き換え、ＮＭＯＳトランジスタＮ3〜Ｎ8を抵抗Ｒ23〜
Ｒ28に置き換えるとともに、図１１のノードｎ１〜ｎ６
に接続されるコンデンサＰＣ1〜ＰＣ6およびＮＣ1〜Ｎ
Ｃ6を、それぞれコンデンサＣ11〜Ｃ16に置き換えて簡
略化している。
り、ＰＭＯＳトランジスタＰ2〜Ｐ8を抵抗Ｒ13〜Ｒ18に
置き換え、ＮＭＯＳトランジスタＮ3〜Ｎ8を抵抗Ｒ23〜
Ｒ28に置き換えるとともに、図１１のノードｎ１〜ｎ６
に接続されるコンデンサＰＣ1〜ＰＣ6およびＮＣ1〜Ｎ
Ｃ6を、それぞれコンデンサＣ11〜Ｃ16に置き換えて簡
略化している。
【００１２】図１２の等価回路に示すように、発振周波
数はコンデンサＣ11〜Ｃ16の容量を変えることで調整す
ることができる。また、図１２の等価回路では省略して
いる図１１の抵抗素子Ｒ1の抵抗値を変えることで、図
１２の等価回路の抵抗Ｒ13〜Ｒ18およびＲ23〜Ｒ28を流
れる電流が変化し、これによっても、発振周波数を変え
ることができる。
数はコンデンサＣ11〜Ｃ16の容量を変えることで調整す
ることができる。また、図１２の等価回路では省略して
いる図１１の抵抗素子Ｒ1の抵抗値を変えることで、図
１２の等価回路の抵抗Ｒ13〜Ｒ18およびＲ23〜Ｒ28を流
れる電流が変化し、これによっても、発振周波数を変え
ることができる。
【００１３】このように、図１１に示す従来の発振回路
は、電源電圧の変動の影響を受けることなく発振周波数
を設定できるという特徴を有し、また、ＭＯＳトランジ
スタの組み合わせにより発振回路を構成できることか
ら、半導体基板上に直接形成できるという特徴も有す
る。
は、電源電圧の変動の影響を受けることなく発振周波数
を設定できるという特徴を有し、また、ＭＯＳトランジ
スタの組み合わせにより発振回路を構成できることか
ら、半導体基板上に直接形成できるという特徴も有す
る。
【００１４】
【発明が解決しようとする課題】図１１の発振回路を半
導体基板上に形成する場合には、図示の抵抗素子Ｒ1を
拡散抵抗で形成するのが一般的であるが、半導体基板上
に形成されるＭＯＳトランジスタの耐圧改善などを行う
と、それに応じて拡散層の濃度が変わるおそれがあり、
拡散層の濃度が変わると抵抗素子の抵抗値が変化するこ
とから、回路の変更が必要となる。
導体基板上に形成する場合には、図示の抵抗素子Ｒ1を
拡散抵抗で形成するのが一般的であるが、半導体基板上
に形成されるＭＯＳトランジスタの耐圧改善などを行う
と、それに応じて拡散層の濃度が変わるおそれがあり、
拡散層の濃度が変わると抵抗素子の抵抗値が変化するこ
とから、回路の変更が必要となる。
【００１５】本発明は、このような点に鑑みてなされた
もので、その目的は、拡散層の濃度等の影響を受けない
ようにインピーダンスを設定できる半導体回路を提供す
ることにある。
もので、その目的は、拡散層の濃度等の影響を受けない
ようにインピーダンスを設定できる半導体回路を提供す
ることにある。
【００１６】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、第１の電圧端子と、それよ
りも低電圧の第２の電圧端子との間に直列に接続された
第１および第２のＮＭＯＳトランジスタを備え、前記第
１のＮＭＯＳトランジスタのドレイン端子を前記第１の
電圧に設定し、そのゲート端子を前記第１の電圧より低
く前記第２の電圧より高い所定の基準電圧に設定するこ
とにより、前記第２のＮＭＯＳトランジスタのドレイン
端子が前記第１の電圧の影響を受けないようにし、前記
第２のＮＭＯＳトランジスタが、そのゲート電圧とドレ
イン電流とが線形的に変化する線形領域で動作するよう
に、前記第２のＮＭＯＳトランジスタのゲート端子に所
定の電圧を印加して前記第２のＮＭＯＳトランジスタを
インピーダンス素子として機能させる。
ために、請求項１の発明は、第１の電圧端子と、それよ
りも低電圧の第２の電圧端子との間に直列に接続された
第１および第２のＮＭＯＳトランジスタを備え、前記第
１のＮＭＯＳトランジスタのドレイン端子を前記第１の
電圧に設定し、そのゲート端子を前記第１の電圧より低
く前記第２の電圧より高い所定の基準電圧に設定するこ
とにより、前記第２のＮＭＯＳトランジスタのドレイン
端子が前記第１の電圧の影響を受けないようにし、前記
第２のＮＭＯＳトランジスタが、そのゲート電圧とドレ
イン電流とが線形的に変化する線形領域で動作するよう
に、前記第２のＮＭＯＳトランジスタのゲート端子に所
定の電圧を印加して前記第２のＮＭＯＳトランジスタを
インピーダンス素子として機能させる。
【００１７】請求項２の発明は、第１の電圧端子と、そ
れよりも低電圧の第２の電圧端子との間に直列に接続さ
れた第１および第２のＮＭＯＳトランジスタと、前記第
１の電圧より低く前記第２の電圧より高い所定の基準電
圧に基づいて、出力レベルが変動しないように帰還制御
を行う差動増幅器とを備え、前記第１のＮＭＯＳトラン
ジスタのドレイン端子を前記第１の電圧に設定し、その
ゲート端子を前記差動増幅器の出力に基づいて前記第１
の電圧より低く前記基準電圧より高い電圧に設定するこ
とにより、前記第２のＮＭＯＳトランジスタのドレイン
端子が前記第１の電圧の影響を受けないようにし、前記
第２のＮＭＯＳトランジスタが、そのゲート電圧とドレ
イン電流とが線形的に変化する線形領域で動作するよう
に、前記第２のＮＭＯＳトランジスタのゲート端子に所
定の電圧を印加して前記第２のＮＭＯＳトランジスタを
インピーダンス素子として機能させる。
れよりも低電圧の第２の電圧端子との間に直列に接続さ
れた第１および第２のＮＭＯＳトランジスタと、前記第
１の電圧より低く前記第２の電圧より高い所定の基準電
圧に基づいて、出力レベルが変動しないように帰還制御
を行う差動増幅器とを備え、前記第１のＮＭＯＳトラン
ジスタのドレイン端子を前記第１の電圧に設定し、その
ゲート端子を前記差動増幅器の出力に基づいて前記第１
の電圧より低く前記基準電圧より高い電圧に設定するこ
とにより、前記第２のＮＭＯＳトランジスタのドレイン
端子が前記第１の電圧の影響を受けないようにし、前記
第２のＮＭＯＳトランジスタが、そのゲート電圧とドレ
イン電流とが線形的に変化する線形領域で動作するよう
に、前記第２のＮＭＯＳトランジスタのゲート端子に所
定の電圧を印加して前記第２のＮＭＯＳトランジスタを
インピーダンス素子として機能させる。
【００１８】請求項３の発明は、前記第１のＮＭＯＳト
ランジスタと同一構造の第３のＮＭＯＳトランジスタを
備え、前記第２のＮＭＯＳトランジスタのドレイン電圧
が前記第１のＮＭＯＳトランジスタのスレッショルド電
圧の影響を受けないように、前記差動増幅器の出力端子
と前記第１のＮＭＯＳトランジスタのゲート端子との間
に前記第３のＮＭＯＳトランジスタを接続する。
ランジスタと同一構造の第３のＮＭＯＳトランジスタを
備え、前記第２のＮＭＯＳトランジスタのドレイン電圧
が前記第１のＮＭＯＳトランジスタのスレッショルド電
圧の影響を受けないように、前記差動増幅器の出力端子
と前記第１のＮＭＯＳトランジスタのゲート端子との間
に前記第３のＮＭＯＳトランジスタを接続する。
【００１９】請求項４の発明は、第１の電圧端子と、そ
れよりも低電圧の第２の電圧端子との間に直列に接続さ
れた第１および第２のＮＭＯＳトランジスタと、前記第
１の電圧より低く前記第２の電圧より高い所定の基準電
圧に基づいて、出力レベルが変動しないように帰還制御
を行う差動増幅器とを備え、前記第１のＮＭＯＳトラン
ジスタのドレイン端子を前記第１の電圧に設定し、その
ゲート端子を前記差動増幅器の出力に基づいて前記基準
電圧より低く前記第２の電圧より高い電圧に設定するこ
とにより、前記第２のＮＭＯＳトランジスタのドレイン
端子が前記第１の電圧の影響を受けないようにし、前記
第２のＮＭＯＳトランジスタが、そのゲート電圧とドレ
イン電流とが線形的に変化する線形領域で動作するよう
に、前記第２のＮＭＯＳトランジスタのゲート端子に所
定の電圧を印加して前記第２のＮＭＯＳトランジスタを
インピーダンス素子として機能させる。
れよりも低電圧の第２の電圧端子との間に直列に接続さ
れた第１および第２のＮＭＯＳトランジスタと、前記第
１の電圧より低く前記第２の電圧より高い所定の基準電
圧に基づいて、出力レベルが変動しないように帰還制御
を行う差動増幅器とを備え、前記第１のＮＭＯＳトラン
ジスタのドレイン端子を前記第１の電圧に設定し、その
ゲート端子を前記差動増幅器の出力に基づいて前記基準
電圧より低く前記第２の電圧より高い電圧に設定するこ
とにより、前記第２のＮＭＯＳトランジスタのドレイン
端子が前記第１の電圧の影響を受けないようにし、前記
第２のＮＭＯＳトランジスタが、そのゲート電圧とドレ
イン電流とが線形的に変化する線形領域で動作するよう
に、前記第２のＮＭＯＳトランジスタのゲート端子に所
定の電圧を印加して前記第２のＮＭＯＳトランジスタを
インピーダンス素子として機能させる。
【００２０】請求項５の発明は、第１の電圧端子と、そ
れよりも低電圧の第２の電圧端子との間に直列に接続さ
れた第１および第２のＮＭＯＳトランジスタと、前記第
１の電圧より低く前記第２の電圧より高い所定の基準電
圧に基づいて、出力レベルが変動しないように帰還制御
を行う差動増幅器と、前記差動増幅器の出力に応じて変
化する電圧を抵抗分圧して、前記第１の電圧より高電圧
の第３の電圧以下で前記第２の電圧以上の異なる複数の
電圧を出力する抵抗分圧回路と、外部からの制御信号に
基づいて、前記抵抗分圧回路から出力された電圧のいず
れか一つを選択する電圧選択回路とを備え、前記第１の
ＮＭＯＳトランジスタのドレイン端子を前記第１の電圧
に設定し、ゲート端子を前記電圧選択回路で選択された
電圧に設定することにより、前記第２のＮＭＯＳトラン
ジスタのドレイン端子が前記第１の電圧の影響を受けな
いようにし、前記第２のＮＭＯＳトランジスタが、その
ゲート電圧とドレイン電流とが線形的に変化する線形領
域で動作するように、前記第２のＮＭＯＳトランジスタ
のゲート端子に所定の電圧を印加して前記第２のＮＭＯ
Ｓトランジスタをインピーダンス素子として機能させ
る。
れよりも低電圧の第２の電圧端子との間に直列に接続さ
れた第１および第２のＮＭＯＳトランジスタと、前記第
１の電圧より低く前記第２の電圧より高い所定の基準電
圧に基づいて、出力レベルが変動しないように帰還制御
を行う差動増幅器と、前記差動増幅器の出力に応じて変
化する電圧を抵抗分圧して、前記第１の電圧より高電圧
の第３の電圧以下で前記第２の電圧以上の異なる複数の
電圧を出力する抵抗分圧回路と、外部からの制御信号に
基づいて、前記抵抗分圧回路から出力された電圧のいず
れか一つを選択する電圧選択回路とを備え、前記第１の
ＮＭＯＳトランジスタのドレイン端子を前記第１の電圧
に設定し、ゲート端子を前記電圧選択回路で選択された
電圧に設定することにより、前記第２のＮＭＯＳトラン
ジスタのドレイン端子が前記第１の電圧の影響を受けな
いようにし、前記第２のＮＭＯＳトランジスタが、その
ゲート電圧とドレイン電流とが線形的に変化する線形領
域で動作するように、前記第２のＮＭＯＳトランジスタ
のゲート端子に所定の電圧を印加して前記第２のＮＭＯ
Ｓトランジスタをインピーダンス素子として機能させ
る。
【００２１】請求項６の発明は、前記所定の電圧を前記
第１の電圧より高電圧の第３の電圧にする。
第１の電圧より高電圧の第３の電圧にする。
【００２２】請求項７の発明は、前記所定の電圧を、前
記第１の電圧より高電圧の第３の電圧以下より低く、前
記第２の電圧より高い電圧にする。
記第１の電圧より高電圧の第３の電圧以下より低く、前
記第２の電圧より高い電圧にする。
【００２３】請求項８の発明は、抵抗分圧により、前記
第１の電圧より高電圧の第３の電圧以下で前記第２の電
圧以上の異なる複数の電圧を出力する抵抗分圧回路と、
外部からの制御信号に基づいて、前記抵抗分圧回路から
出力された電圧のいずれか一つを前記所定の電圧として
選択する電圧選択回路とを備える。
第１の電圧より高電圧の第３の電圧以下で前記第２の電
圧以上の異なる複数の電圧を出力する抵抗分圧回路と、
外部からの制御信号に基づいて、前記抵抗分圧回路から
出力された電圧のいずれか一つを前記所定の電圧として
選択する電圧選択回路とを備える。
【００２４】請求項９の発明の前記第１のＮＭＯＳトラ
ンジスタは、スレッショルド電圧が略０ボルトのItype
のＮＭＯＳトランジスタである。
ンジスタは、スレッショルド電圧が略０ボルトのItype
のＮＭＯＳトランジスタである。
【００２５】請求項１０の発明の前記第１のＮＭＯＳト
ランジスタは、スレッショルド電圧が正の値のエンハン
スメント型のＮＭＯＳトランジスタである。
ランジスタは、スレッショルド電圧が正の値のエンハン
スメント型のＮＭＯＳトランジスタである。
【００２６】請求項１１の発明は、一端が第１の電圧に
設定され、他端が前記第１の電圧よりも低電圧の第２の
電圧に設定されるインピーダンス素子を備えた半導体回
路において、前記第１および第２の電圧端子間に直列接
続された複数の抵抗素子と、これら抵抗素子間の接続箇
所の電圧のうちいずれか一つの電圧を外部からの制御信
号によって選択するスイッチとを備え、前記スイッチの
一端と前記第２の電圧端子との間のインピーダンスを前
記インピーダンス素子として利用する。
設定され、他端が前記第１の電圧よりも低電圧の第２の
電圧に設定されるインピーダンス素子を備えた半導体回
路において、前記第１および第２の電圧端子間に直列接
続された複数の抵抗素子と、これら抵抗素子間の接続箇
所の電圧のうちいずれか一つの電圧を外部からの制御信
号によって選択するスイッチとを備え、前記スイッチの
一端と前記第２の電圧端子との間のインピーダンスを前
記インピーダンス素子として利用する。
【００２７】請求項１２の発明は、直列接続された複数
のインバータと、電源電圧または接地端子と前記各イン
バータの出力との間に接続されたコンデンサと、前記イ
ンバータの電源端子から接地端子に流れる電流を制限す
る抵抗とを備え、前記抵抗の抵抗値と前記コンデンサの
容量との積に応じた発振周波数で発振する半導体回路で
あって、前記インピーダンス素子を前記抵抗として利用
する。
のインバータと、電源電圧または接地端子と前記各イン
バータの出力との間に接続されたコンデンサと、前記イ
ンバータの電源端子から接地端子に流れる電流を制限す
る抵抗とを備え、前記抵抗の抵抗値と前記コンデンサの
容量との積に応じた発振周波数で発振する半導体回路で
あって、前記インピーダンス素子を前記抵抗として利用
する。
【００２８】請求項１の発明を例えば図１に対応づけて
説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳト
ランジスタＮ15に、第２のＮＭＯＳトランジスタはＮＭ
ＯＳトランジスタＮ16に、第１の電圧端子はＮＭＯＳト
ランジスタＮ15のドレイン端子すなわち電源電圧より若
干低い電圧端子に、第２の電圧端子は接地端子に、それ
ぞれ対応する。
説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳト
ランジスタＮ15に、第２のＮＭＯＳトランジスタはＮＭ
ＯＳトランジスタＮ16に、第１の電圧端子はＮＭＯＳト
ランジスタＮ15のドレイン端子すなわち電源電圧より若
干低い電圧端子に、第２の電圧端子は接地端子に、それ
ぞれ対応する。
【００２９】請求項２の発明を例えば図５に対応づけて
説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳト
ランジスタＮ15に、第２のＮＭＯＳトランジスタはＮＭ
ＯＳトランジスタＮ16に、差動増幅器はオペアンプＯＰ
1に、第１の電圧端子はＮＭＯＳトランジスタＮ15のド
レイン端子電圧すなわち電源電圧より若干低い電圧端子
に、第２の電圧端子は接地端子に、それぞれ対応する。
説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳト
ランジスタＮ15に、第２のＮＭＯＳトランジスタはＮＭ
ＯＳトランジスタＮ16に、差動増幅器はオペアンプＯＰ
1に、第１の電圧端子はＮＭＯＳトランジスタＮ15のド
レイン端子電圧すなわち電源電圧より若干低い電圧端子
に、第２の電圧端子は接地端子に、それぞれ対応する。
【００３０】請求項３の発明を例えば図７に対応づけて
説明すると、第３のＮＭＯＳトランジスタはＮＭＯＳト
ランジスタＮ18に対応する。
説明すると、第３のＮＭＯＳトランジスタはＮＭＯＳト
ランジスタＮ18に対応する。
【００３１】請求項４の発明を例えば図８に対応づけて
説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳト
ランジスタＮ15に、第２のＮＭＯＳトランジスタはＮＭ
ＯＳトランジスタＮ16に、差動増幅器はオペアンプＯＰ
1に、第１の電圧端子はＮＭＯＳトランジスタＮ15のド
レイン端子すなわち電源電圧より若干低い電圧端子に、
第２の電圧端子は接地端子に、それぞれ対応する。
説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳト
ランジスタＮ15に、第２のＮＭＯＳトランジスタはＮＭ
ＯＳトランジスタＮ16に、差動増幅器はオペアンプＯＰ
1に、第１の電圧端子はＮＭＯＳトランジスタＮ15のド
レイン端子すなわち電源電圧より若干低い電圧端子に、
第２の電圧端子は接地端子に、それぞれ対応する。
【００３２】請求項５の発明を例えば図９に対応づけて
説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳト
ランジスタＮ15に、第２のＮＭＯＳトランジスタはＮＭ
ＯＳトランジスタＮ16に、差動増幅器はオペアンプＯＰ
1に、抵抗分圧回路は抵抗分圧回路８１に、電圧選択回
路は電圧選択回路８２に、第１の電圧端子はＮＭＯＳト
ランジスタＮ15のドレイン端子すなわち電源電圧より若
干低い電圧端子に、第２の電圧端子は接地端子に、それ
ぞれ対応する。
説明すると、第１のＮＭＯＳトランジスタはＮＭＯＳト
ランジスタＮ15に、第２のＮＭＯＳトランジスタはＮＭ
ＯＳトランジスタＮ16に、差動増幅器はオペアンプＯＰ
1に、抵抗分圧回路は抵抗分圧回路８１に、電圧選択回
路は電圧選択回路８２に、第１の電圧端子はＮＭＯＳト
ランジスタＮ15のドレイン端子すなわち電源電圧より若
干低い電圧端子に、第２の電圧端子は接地端子に、それ
ぞれ対応する。
【００３３】請求項６は例えば図１のように、ＮＭＯＳ
トランジスタＮ16のゲート電圧を電源電圧ＶDDに設定す
る。第３の電圧は電源電圧に対応する。
トランジスタＮ16のゲート電圧を電源電圧ＶDDに設定す
る。第３の電圧は電源電圧に対応する。
【００３４】請求項７は例えば図２のように、ＮＭＯＳ
トランジスタＮ16のゲート電圧を電源電圧未満の正の電
圧に設定する。第３の電圧は電源電圧に対応する。
トランジスタＮ16のゲート電圧を電源電圧未満の正の電
圧に設定する。第３の電圧は電源電圧に対応する。
【００３５】請求項８の発明を例えば図３に対応づけて
説明すると、抵抗分圧回路は抵抗分圧回路３１に、電圧
選択回路は電圧選択回路３２に、それぞれ対応する。
説明すると、抵抗分圧回路は抵抗分圧回路３１に、電圧
選択回路は電圧選択回路３２に、それぞれ対応する。
【００３６】請求項９は例えば図１のように、ＮＭＯＳ
トランジスタＮ16として、Itypeのものを用いる。
トランジスタＮ16として、Itypeのものを用いる。
【００３７】請求項１０は例えば図４のように、ＮＭＯ
ＳトランジスタＮ16として、Etypeのものを用いる。
ＳトランジスタＮ16として、Etypeのものを用いる。
【００３８】請求項１１の発明を例えば図１０に対応づ
けて説明すると、複数の抵抗素子は抵抗素子Ｒ1，Ｒ2，
Ｒ3に対応し、スイッチはトランスファーゲートＴ1，Ｔ
2，Ｔ3に、それぞれ対応する。
けて説明すると、複数の抵抗素子は抵抗素子Ｒ1，Ｒ2，
Ｒ3に対応し、スイッチはトランスファーゲートＴ1，Ｔ
2，Ｔ3に、それぞれ対応する。
【００３９】請求項１２の発明を例えば図１１に対応づ
けて説明すると、インバータはインバータＩＮＶ11〜Ｉ
ＮＶ16に、コンデンサはコンデンサＰＣ1〜ＰＣ6，ＮＣ
1〜ＮＣ6に、それぞれ対応する。
けて説明すると、インバータはインバータＩＮＶ11〜Ｉ
ＮＶ16に、コンデンサはコンデンサＰＣ1〜ＰＣ6，ＮＣ
1〜ＮＣ6に、それぞれ対応する。
【００４０】
【発明の実施の形態】以下、本発明を適用した半導体回
路について、図面を参照しながら具体的に説明する。
路について、図面を参照しながら具体的に説明する。
【００４１】〔第１の実施形態〕第１の実施形態に係る
半導体回路は、図１１に示した発振回路と基本的な構成
は同じであり、図１１の抵抗素子Ｒ1を２個のＮＭＯＳ
トランジスタＮ15，Ｎ16に置き換えたことを特徴とす
る。
半導体回路は、図１１に示した発振回路と基本的な構成
は同じであり、図１１の抵抗素子Ｒ1を２個のＮＭＯＳ
トランジスタＮ15，Ｎ16に置き換えたことを特徴とす
る。
【００４２】図１は第１の実施形態の発振回路の構成を
示す回路図であり、図１１に示した従来の発振回路と異
なる構成部分を示している。図１の一点鎖線部１は、図
１１の抵抗素子Ｒ1に置き換わるインピーダンス素子で
あり、その他の構成は図１１と同じである。
示す回路図であり、図１１に示した従来の発振回路と異
なる構成部分を示している。図１の一点鎖線部１は、図
１１の抵抗素子Ｒ1に置き換わるインピーダンス素子で
あり、その他の構成は図１１と同じである。
【００４３】図１の一点鎖線部１内には、スレッショル
ド電圧Ｖthが略０ボルト（いわゆるItype）のＮＭＯＳ
トランジスタＮ15，Ｎ16が設けられており、ＮＭＯＳト
ランジスタＮ15のドレイン端子はＰＭＯＳトランジスタ
Ｐ1のソース端子に、ＮＭＯＳトランジスタＮ15のソー
ス端子はＮＭＯＳトランジスタＮ16のドレイン端子にそ
れぞれ接続され、ＮＭＯＳトランジスタＮ16のソース端
子は接地されている。また、ＮＭＯＳトランジスタＮ16
のゲート端子には電源電圧ＶDDが印加され、ＮＭＯＳト
ランジスタＮ16のゲート端子には電源電圧ＶDDよりも低
電圧の基準電圧ＶREFが印加される。
ド電圧Ｖthが略０ボルト（いわゆるItype）のＮＭＯＳ
トランジスタＮ15，Ｎ16が設けられており、ＮＭＯＳト
ランジスタＮ15のドレイン端子はＰＭＯＳトランジスタ
Ｐ1のソース端子に、ＮＭＯＳトランジスタＮ15のソー
ス端子はＮＭＯＳトランジスタＮ16のドレイン端子にそ
れぞれ接続され、ＮＭＯＳトランジスタＮ16のソース端
子は接地されている。また、ＮＭＯＳトランジスタＮ16
のゲート端子には電源電圧ＶDDが印加され、ＮＭＯＳト
ランジスタＮ16のゲート端子には電源電圧ＶDDよりも低
電圧の基準電圧ＶREFが印加される。
【００４４】図１に示すENABLE信号がハイレベルのとき
に図示の発振回路は発振動作を行い、ＰＭＯＳトランジ
スタＰ1のソース端子電圧はほぼ電源電圧ＶDDに等しく
なる。
に図示の発振回路は発振動作を行い、ＰＭＯＳトランジ
スタＰ1のソース端子電圧はほぼ電源電圧ＶDDに等しく
なる。
【００４５】また、ＮＭＯＳトランジスタＮ16のドレイ
ン電圧ＶDは、（４）式で表される。
ン電圧ＶDは、（４）式で表される。
【００４６】ＶD＝ＶREF−Ｖth …（４） ＮＭＯＳトランジスタＮ16はItypeであるため、スレッ
ショルド電圧Ｖthはほぼ０ボルトであり、（４）式に示
すドレイン電圧ＶDは基準電圧ＶREFとほぼ等しくなる。
すなわち、ＮＭＯＳトランジスタＮ16のドレイン電圧Ｖ
Dは、電源電圧ＶDDに影響されない一定値となる。
ショルド電圧Ｖthはほぼ０ボルトであり、（４）式に示
すドレイン電圧ＶDは基準電圧ＶREFとほぼ等しくなる。
すなわち、ＮＭＯＳトランジスタＮ16のドレイン電圧Ｖ
Dは、電源電圧ＶDDに影響されない一定値となる。
【００４７】また、ＮＭＯＳトランジスタＮ16のゲート
端子に電源電圧ＶDDを入力するため、ゲート端子がドレ
イン端子よりも高電位になり、ＮＭＯＳトランジスタＮ
16は線形領域（３極間領域）で動作する。したがって、
ＮＭＯＳトランジスタＮ16のドレイン電流とゲート電圧
は線形的に変化し、ゲート電圧をドレイン電流で割った
値がＮＭＯＳトランジスタＮ16のドレイン−ソース間の
インピーダンスになる。
端子に電源電圧ＶDDを入力するため、ゲート端子がドレ
イン端子よりも高電位になり、ＮＭＯＳトランジスタＮ
16は線形領域（３極間領域）で動作する。したがって、
ＮＭＯＳトランジスタＮ16のドレイン電流とゲート電圧
は線形的に変化し、ゲート電圧をドレイン電流で割った
値がＮＭＯＳトランジスタＮ16のドレイン−ソース間の
インピーダンスになる。
【００４８】このように、第１の実施形態は、ＮＭＯＳ
トランジスタＮ16を線形領域で動作させるため、ＮＭＯ
ＳトランジスタＮ16自体がインピーダンス素子として作
用する。したがって、別個に抵抗素子を設ける必要がな
くなり、拡散層の濃度によるインピーダンス（抵抗分）
の変動も生じなくなる。また、第１の実施形態は、ＮＭ
ＯＳトランジスタＮ15のゲート端子に基準電圧ＶREFを
印加することで、ＮＭＯＳトランジスタＮ16のドレイン
端子電圧ＶDが電源電圧ＶDDの影響を受けないようにし
たため、電源電圧ＶDDが変動してもインピーダンスが変
化しなくなる。したがって、図１１に示した発振回路の
インバータ一段当たりの遅延時間を正確に設定できるよ
うになる。
トランジスタＮ16を線形領域で動作させるため、ＮＭＯ
ＳトランジスタＮ16自体がインピーダンス素子として作
用する。したがって、別個に抵抗素子を設ける必要がな
くなり、拡散層の濃度によるインピーダンス（抵抗分）
の変動も生じなくなる。また、第１の実施形態は、ＮＭ
ＯＳトランジスタＮ15のゲート端子に基準電圧ＶREFを
印加することで、ＮＭＯＳトランジスタＮ16のドレイン
端子電圧ＶDが電源電圧ＶDDの影響を受けないようにし
たため、電源電圧ＶDDが変動してもインピーダンスが変
化しなくなる。したがって、図１１に示した発振回路の
インバータ一段当たりの遅延時間を正確に設定できるよ
うになる。
【００４９】〔第２の実施形態〕図２は第２の実施形態
の発振回路の構成を示す回路図である。第２の実施形態
の発振回路は、図１のＮＭＯＳトランジスタＮ16のゲー
ト端子に抵抗分圧回路２１を接続したことを特徴とす
る。抵抗分圧回路２１は、２つの抵抗Ｒ2，Ｒ3を直列接
続し、抵抗Ｒ2の一端に電源電圧ＶDDを、抵抗Ｒ3の一端
にＮＭＯＳトランジスタＮ17のドレイン端子を接続した
ものである。ＮＭＯＳトランジスタＮ17のソース端子は
接地され、ゲート端子にはENABLE信号が入力される。
の発振回路の構成を示す回路図である。第２の実施形態
の発振回路は、図１のＮＭＯＳトランジスタＮ16のゲー
ト端子に抵抗分圧回路２１を接続したことを特徴とす
る。抵抗分圧回路２１は、２つの抵抗Ｒ2，Ｒ3を直列接
続し、抵抗Ｒ2の一端に電源電圧ＶDDを、抵抗Ｒ3の一端
にＮＭＯＳトランジスタＮ17のドレイン端子を接続した
ものである。ＮＭＯＳトランジスタＮ17のソース端子は
接地され、ゲート端子にはENABLE信号が入力される。
【００５０】発振回路の動作時にはENABLE信号がハイレ
ベルになり、ＮＭＯＳトランジスタＮ17がオンして抵抗
Ｒ3の一端は接地レベルになる。したがって、ＮＭＯＳ
トランジスタＮ16のゲート端子には、電源電圧ＶDDを抵
抗Ｒ2とＲ3で分圧した電圧Ｖgが入力される。この分圧
電圧Ｖgは（５）式で表される。
ベルになり、ＮＭＯＳトランジスタＮ17がオンして抵抗
Ｒ3の一端は接地レベルになる。したがって、ＮＭＯＳ
トランジスタＮ16のゲート端子には、電源電圧ＶDDを抵
抗Ｒ2とＲ3で分圧した電圧Ｖgが入力される。この分圧
電圧Ｖgは（５）式で表される。
【００５１】Ｖg＝Ｋ・ＶDD …（５） （ただ
し、Ｋ＝Ｒ3／（Ｒ2＋Ｒ3）） なお、ＮＭＯＳトランジスタＮ16を線形領域で動作させ
るためには、分圧電圧Ｖgを基準電圧ＶREFよりも高電圧
にする必要があり、Ｖg＞ＶREFとなるように抵抗Ｒ2と
Ｒ3の抵抗比が設定される。
し、Ｋ＝Ｒ3／（Ｒ2＋Ｒ3）） なお、ＮＭＯＳトランジスタＮ16を線形領域で動作させ
るためには、分圧電圧Ｖgを基準電圧ＶREFよりも高電圧
にする必要があり、Ｖg＞ＶREFとなるように抵抗Ｒ2と
Ｒ3の抵抗比が設定される。
【００５２】このように、第２の実施形態の発振回路
は、ＮＭＯＳトランジスタＮ16のゲート端子電圧を第１
の実施形態よりも低くするため、図１の一点鎖線部２内
のインピーダンスが第１の実施形態よりも大きくなり、
発振回路を構成するインバータ一段当たりの遅延時間を
長く設定できる。
は、ＮＭＯＳトランジスタＮ16のゲート端子電圧を第１
の実施形態よりも低くするため、図１の一点鎖線部２内
のインピーダンスが第１の実施形態よりも大きくなり、
発振回路を構成するインバータ一段当たりの遅延時間を
長く設定できる。
【００５３】〔第３の実施形態〕第３の実施形態は、図
１，２に示したＮＭＯＳトランジスタＮ16のゲート端子
電圧を外部からの制御信号によって切り換えるものであ
る。
１，２に示したＮＭＯＳトランジスタＮ16のゲート端子
電圧を外部からの制御信号によって切り換えるものであ
る。
【００５４】図３は第３の実施形態の発振回路の構成を
示す回路図である。第３の実施形態の発振回路は、３種
類の異なる電圧Ｖ1，Ｖ2，Ｖ3を出力する抵抗分圧回路
３１と、抵抗分圧回路３１から出力された３電圧Ｖ1，
Ｖ2，Ｖ3のいずれか一つを選択する電圧選択回路３２と
を備えており、電圧選択回路３２の出力がＮＭＯＳトラ
ンジスタＮ16のゲート端子に入力される。
示す回路図である。第３の実施形態の発振回路は、３種
類の異なる電圧Ｖ1，Ｖ2，Ｖ3を出力する抵抗分圧回路
３１と、抵抗分圧回路３１から出力された３電圧Ｖ1，
Ｖ2，Ｖ3のいずれか一つを選択する電圧選択回路３２と
を備えており、電圧選択回路３２の出力がＮＭＯＳトラ
ンジスタＮ16のゲート端子に入力される。
【００５５】抵抗分圧回路３１は、直列接続された３つ
の抵抗Ｒ2，Ｒ3，Ｒ4を備えており、電源電圧ＶDDと抵
抗Ｒ2との接続点の電圧Ｖ1と、抵抗Ｒ2とＲ3との接続点
の電圧Ｖ2と、抵抗Ｒ3と抵抗Ｒ4との接続点の電圧Ｖ3と
を出力する。
の抵抗Ｒ2，Ｒ3，Ｒ4を備えており、電源電圧ＶDDと抵
抗Ｒ2との接続点の電圧Ｖ1と、抵抗Ｒ2とＲ3との接続点
の電圧Ｖ2と、抵抗Ｒ3と抵抗Ｒ4との接続点の電圧Ｖ3と
を出力する。
【００５６】電圧選択回路３２は、外部からの制御信号
ＣＴＬ1〜ＣＴＬ3によりオン、オフする３つのトランス
ファーゲートＴ1，Ｔ2，Ｔ3を備えており、制御信号Ｃ
ＴＬ1〜ＣＴＬ3の論理によってＮＭＯＳトランジスタＮ
16のゲート端子電圧が変化する。
ＣＴＬ1〜ＣＴＬ3によりオン、オフする３つのトランス
ファーゲートＴ1，Ｔ2，Ｔ3を備えており、制御信号Ｃ
ＴＬ1〜ＣＴＬ3の論理によってＮＭＯＳトランジスタＮ
16のゲート端子電圧が変化する。
【００５７】なお、制御信号ＣＴＬ1〜ＣＴＬ3は、不図
示の制御回路から出力され、必要に応じて任意に信号の
状態が切り換えられる。あるいは、ディップスイッチな
どの機械的なスイッチによって制御信号ＣＴＬ1〜ＣＴ
Ｌ3を切り換えてもよい。なお、トランスファーゲート
Ｔ1，Ｔ2，Ｔ3は、同時に複数がオンしないように制御
信号ＣＴＬ1〜ＣＴＬ3により切換制御される。
示の制御回路から出力され、必要に応じて任意に信号の
状態が切り換えられる。あるいは、ディップスイッチな
どの機械的なスイッチによって制御信号ＣＴＬ1〜ＣＴ
Ｌ3を切り換えてもよい。なお、トランスファーゲート
Ｔ1，Ｔ2，Ｔ3は、同時に複数がオンしないように制御
信号ＣＴＬ1〜ＣＴＬ3により切換制御される。
【００５８】このように、第３の実施形態の発振回路
は、外部からの制御信号ＣＴＬ1〜ＣＴＬ3によってＮＭ
ＯＳトランジスタのゲート端子電圧を変更するため、図
１１に示したインバータ一段当たりの遅延時間を必要に
応じてプログラマブルに切り換えることができ、発振周
波数を自動調整できるようになる。
は、外部からの制御信号ＣＴＬ1〜ＣＴＬ3によってＮＭ
ＯＳトランジスタのゲート端子電圧を変更するため、図
１１に示したインバータ一段当たりの遅延時間を必要に
応じてプログラマブルに切り換えることができ、発振周
波数を自動調整できるようになる。
【００５９】〔第４の実施形態〕第４の実施形態は、Ｉ
typeのＮＭＯＳトランジスタの代わりに、エンハンスメ
ント型（以下、Etypeと呼ぶ）のＮＭＯＳトランジスタ
を用いて発振回路を構成するものである。
typeのＮＭＯＳトランジスタの代わりに、エンハンスメ
ント型（以下、Etypeと呼ぶ）のＮＭＯＳトランジスタ
を用いて発振回路を構成するものである。
【００６０】図４は第４の実施形態の発振回路の構成を
示す回路図である。第４の実施形態の発振回路は、図１
に示したItypeのＮＭＯＳトランジスタＮ15をEtypeのＮ
ＭＯＳトランジスタＮ15に変える以外は図１と同じ構成
を有する。
示す回路図である。第４の実施形態の発振回路は、図１
に示したItypeのＮＭＯＳトランジスタＮ15をEtypeのＮ
ＭＯＳトランジスタＮ15に変える以外は図１と同じ構成
を有する。
【００６１】図４のＮＭＯＳトランジスタＮ15のドレイ
ン電圧ＶDは（６）式で表される。
ン電圧ＶDは（６）式で表される。
【００６２】ＶD＝ＶREF−Ｖth …（６） EtypeのＮＭＯＳトランジスタＮ15のスレッショルド電
圧Ｖthは、０ボルトよりも大きい正の値であるため、第
１の実施形態よりもドレイン電圧ＶDが低くなり、ＮＭ
ＯＳトランジスタＮ16のゲート端子に入力される電圧値
を低くしても、ＮＭＯＳトランジスタＮ16は線形領域で
動作するようになる。すなわち、EtypeのＮＭＯＳトラ
ンジスタＮ16を用いることで、電源電圧ＶDDの選択範囲
が広がり、低消費電力での動作が可能となる。
圧Ｖthは、０ボルトよりも大きい正の値であるため、第
１の実施形態よりもドレイン電圧ＶDが低くなり、ＮＭ
ＯＳトランジスタＮ16のゲート端子に入力される電圧値
を低くしても、ＮＭＯＳトランジスタＮ16は線形領域で
動作するようになる。すなわち、EtypeのＮＭＯＳトラ
ンジスタＮ16を用いることで、電源電圧ＶDDの選択範囲
が広がり、低消費電力での動作が可能となる。
【００６３】〔第５の実施形態〕第５の実施形態は、図
１に示したＮＭＯＳトランジスタＮ15のゲート端子電圧
をオペアンプＯＰ1を用いて制御するものである。
１に示したＮＭＯＳトランジスタＮ15のゲート端子電圧
をオペアンプＯＰ1を用いて制御するものである。
【００６４】図５は第５の実施形態の発振回路の構成を
示す回路図である。第５の実施形態の発振回路は、オペ
アンプＯＰ1と、オペアンプＯＰ1の出力がゲート端子に
入力されるＰＭＯＳトランジスタＰ15と、ＮＭＯＳトラ
ンジスタＮ19と、直列接続された抵抗Ｒ５，Ｒ６とを備
えている。ＰＭＯＳトランジスタＰ15のドレイン端子は
電源電圧ＶDDに設定され、ソース端子にはＮＭＯＳトラ
ンジスタＮ15のベース端子が接続される。また、オペア
ンプＯＰ1の(-)入力端子には基準電圧ＶREFが入力さ
れ、(+)入力端子には抵抗Ｒ5，Ｒ6との接続点の電圧ＶG
が入力される。
示す回路図である。第５の実施形態の発振回路は、オペ
アンプＯＰ1と、オペアンプＯＰ1の出力がゲート端子に
入力されるＰＭＯＳトランジスタＰ15と、ＮＭＯＳトラ
ンジスタＮ19と、直列接続された抵抗Ｒ５，Ｒ６とを備
えている。ＰＭＯＳトランジスタＰ15のドレイン端子は
電源電圧ＶDDに設定され、ソース端子にはＮＭＯＳトラ
ンジスタＮ15のベース端子が接続される。また、オペア
ンプＯＰ1の(-)入力端子には基準電圧ＶREFが入力さ
れ、(+)入力端子には抵抗Ｒ5，Ｒ6との接続点の電圧ＶG
が入力される。
【００６５】図６は図５で用いるオペアンプＯＰ1の詳
細構成を示す回路図である。図６のPLUS端子が図５の
(+)入力端子に対応し、MINUS端子が図５の(-)入力端子
に対応する。DISABLE端子がハイレベルのときは、出力
段のＮＭＯＳトランジスタＮ101がオンして出力はロー
レベル固定になる。また、DISABLE端子がローレベル
で、PLUS端子がMINUS端子よりも高電位のときは、ＰＭ
ＯＳトランジスタＰ101がオンして出力はハイレベルに
なる。一方、PLUS端子がMINUS端子よりも低電位のとき
は出力はローレベルになる。
細構成を示す回路図である。図６のPLUS端子が図５の
(+)入力端子に対応し、MINUS端子が図５の(-)入力端子
に対応する。DISABLE端子がハイレベルのときは、出力
段のＮＭＯＳトランジスタＮ101がオンして出力はロー
レベル固定になる。また、DISABLE端子がローレベル
で、PLUS端子がMINUS端子よりも高電位のときは、ＰＭ
ＯＳトランジスタＰ101がオンして出力はハイレベルに
なる。一方、PLUS端子がMINUS端子よりも低電位のとき
は出力はローレベルになる。
【００６６】図５に示すオペアンプＯＰ1は、基準電圧
ＶREFと分圧電圧ＶGが一致するような制御を行うため、
オペアンプＯＰ1の出力は一定レベルに維持される。ま
た、ＮＭＯＳトランジスタＮ16のゲート端子電圧ＶOUT
は、電源電圧ＶDDより低く基準電圧ＶREFより高くな
り、また電源電圧ＶDDの影響を受けないため、ＮＭＯＳ
トランジスタＮ15のドレイン電圧ＶDも電源電圧ＶDDの
影響を受けなくなる。したがって、ドレイン電圧ＶDの
選択範囲を広げることができる。なお、図５のＮＭＯＳ
トランジスタＮ19は、ENABLE信号がローレベルのときに
抵抗Ｒ5，Ｒ6に電流が流れないようにするためのもので
ある。
ＶREFと分圧電圧ＶGが一致するような制御を行うため、
オペアンプＯＰ1の出力は一定レベルに維持される。ま
た、ＮＭＯＳトランジスタＮ16のゲート端子電圧ＶOUT
は、電源電圧ＶDDより低く基準電圧ＶREFより高くな
り、また電源電圧ＶDDの影響を受けないため、ＮＭＯＳ
トランジスタＮ15のドレイン電圧ＶDも電源電圧ＶDDの
影響を受けなくなる。したがって、ドレイン電圧ＶDの
選択範囲を広げることができる。なお、図５のＮＭＯＳ
トランジスタＮ19は、ENABLE信号がローレベルのときに
抵抗Ｒ5，Ｒ6に電流が流れないようにするためのもので
ある。
【００６７】〔第６の実施形態〕第６の実施形態は、第
５の実施形態にＮＭＯＳトランジスタを１個追加して、
ＮＭＯＳトランジスタＮ15のスレッショルド電圧の影響
を相殺するものである。図７は第６の実施形態の発振回
路の構成を示す回路図である。第６の実施形態の発振回
路は、図６のＰＭＯＳトランジスタＰ15のソース端子と
抵抗Ｒ5との間に、ＮＭＯＳトランジスタＮ15と同じ構
造のＮＭＯＳトランジスタＮ18を接続したものである。
５の実施形態にＮＭＯＳトランジスタを１個追加して、
ＮＭＯＳトランジスタＮ15のスレッショルド電圧の影響
を相殺するものである。図７は第６の実施形態の発振回
路の構成を示す回路図である。第６の実施形態の発振回
路は、図６のＰＭＯＳトランジスタＰ15のソース端子と
抵抗Ｒ5との間に、ＮＭＯＳトランジスタＮ15と同じ構
造のＮＭＯＳトランジスタＮ18を接続したものである。
【００６８】ＮＭＯＳトランジスタＮ1８のソース端子
と抵抗Ｒ5との接続点の電圧をＶout、ＮＭＯＳトランジ
スタＮ15のゲート端子電圧をＶout1とすると、（７）式
の関係が成り立つ。
と抵抗Ｒ5との接続点の電圧をＶout、ＮＭＯＳトランジ
スタＮ15のゲート端子電圧をＶout1とすると、（７）式
の関係が成り立つ。
【００６９】Ｖout1＝Ｖout＋Ｖth …（７） また、ＮＭＯＳトランジスタのドレイン電圧ＶDは、
（８）式で表される。
（８）式で表される。
【００７０】 ＶD＝Ｖout1−Ｖth＝（Ｖout＋Ｖth）−Ｖth＝Ｖout …（８） （８）式に示すように、ドレイン電圧ＶDは、スレッシ
ョルド電圧Ｖthの影響を受けないため、半導体プロセス
のばらつきや温度特性などを考慮に入れる必要がなくな
る。
ョルド電圧Ｖthの影響を受けないため、半導体プロセス
のばらつきや温度特性などを考慮に入れる必要がなくな
る。
【００７１】なお、ＮＭＯＳトランジスタＮ15とＮ18は
同一構造であればよいため、ItypeとEtypeのどちらを用
いて構成してもよい。
同一構造であればよいため、ItypeとEtypeのどちらを用
いて構成してもよい。
【００７２】〔第７の実施形態〕第７の実施形態は、第
５の実施形態の変形例であり、ＮＭＯＳトランジスタの
ゲート端子に印加する電圧を、基準電圧ＶREFよりも低
くしたものである。
５の実施形態の変形例であり、ＮＭＯＳトランジスタの
ゲート端子に印加する電圧を、基準電圧ＶREFよりも低
くしたものである。
【００７３】図８は第７の実施形態の発振回路の構成を
示す回路図である。オペアンプＯＰ1の(+)入力端子には
ＰＭＯＳトランジスタＰ15のソース端子電圧ＶGが入力
され、ＮＭＯＳトランジスタＮ15のゲート端子には抵抗
Ｒ5とＲ6の接続点の電圧が入力される。図５に示す第５
の実施形態と比べて、ＮＭＯＳトランジスタＮ15のゲー
ト端子電圧が低くなるため、ＮＭＯＳトランジスタＮ16
のドレイン端子電圧ＶDが第５の実施形態よりも低くな
り、ＮＭＯＳトランジスタＮ16のゲート端子電圧である
電源電圧ＶDDをより低く設定できる。すなわち、電源電
圧ＶDDの選択範囲を広げることができる。
示す回路図である。オペアンプＯＰ1の(+)入力端子には
ＰＭＯＳトランジスタＰ15のソース端子電圧ＶGが入力
され、ＮＭＯＳトランジスタＮ15のゲート端子には抵抗
Ｒ5とＲ6の接続点の電圧が入力される。図５に示す第５
の実施形態と比べて、ＮＭＯＳトランジスタＮ15のゲー
ト端子電圧が低くなるため、ＮＭＯＳトランジスタＮ16
のドレイン端子電圧ＶDが第５の実施形態よりも低くな
り、ＮＭＯＳトランジスタＮ16のゲート端子電圧である
電源電圧ＶDDをより低く設定できる。すなわち、電源電
圧ＶDDの選択範囲を広げることができる。
【００７４】〔第８の実施形態〕第８の実施形態は、第
７の実施形態の変形例であり、ＮＭＯＳトランジスタＮ
15のゲート端子に印加する電圧を、外部からの制御信号
によって切換制御できるようにしたものである。
７の実施形態の変形例であり、ＮＭＯＳトランジスタＮ
15のゲート端子に印加する電圧を、外部からの制御信号
によって切換制御できるようにしたものである。
【００７５】図９は第８の実施形態の発振回路の構成を
示す回路図である。第８の実施形態の発振回路は、３種
類の異なる電圧ＶG1，ＶG2，ＶG3を出力する抵抗分圧回
路８１と、抵抗分圧回路８１から出力された３電圧ＶG
1，ＶG2，ＶG3のいずれか一つを選択する電圧選択回路
８２とを備えており、電圧選択回路８２の出力がＮＭＯ
ＳトランジスタＮ15のゲート端子に入力される。
示す回路図である。第８の実施形態の発振回路は、３種
類の異なる電圧ＶG1，ＶG2，ＶG3を出力する抵抗分圧回
路８１と、抵抗分圧回路８１から出力された３電圧ＶG
1，ＶG2，ＶG3のいずれか一つを選択する電圧選択回路
８２とを備えており、電圧選択回路８２の出力がＮＭＯ
ＳトランジスタＮ15のゲート端子に入力される。
【００７６】図９の回路では、ＮＭＯＳトランジスタＮ
15のゲート端子電圧をプログラマブルに可変できるた
め、図１１に示した発振回路のインバータ一段当たりの
遅延時間を自動的に変更できる。
15のゲート端子電圧をプログラマブルに可変できるた
め、図１１に示した発振回路のインバータ一段当たりの
遅延時間を自動的に変更できる。
【００７７】〔第９の実施形態〕上述した第１〜第８の
実施形態では、抵抗素子をＮＭＯＳトランジスタＮ15，
Ｎ16に置き換える例を説明したが、従来と同様の抵抗素
子を用いて抵抗値をプログラマブルに可変できるように
してもよい。
実施形態では、抵抗素子をＮＭＯＳトランジスタＮ15，
Ｎ16に置き換える例を説明したが、従来と同様の抵抗素
子を用いて抵抗値をプログラマブルに可変できるように
してもよい。
【００７８】図１０は第９の実施形態の発振回路の構成
を示す回路図である。第９の実施形態の発振回路は、直
列接続された３つの抵抗素子Ｒ2，Ｒ3，Ｒ4と、各抵抗
の端部に接続されたトランスファーゲートＴ1，Ｔ2，Ｔ
3とを備える。これらトランスファーゲートＴ1，Ｔ2，
Ｔ3は、外部からの制御信号ＣＴＬ1〜ＣＴＬ3によって
切換制御され、各トランスファーゲートＴ1，Ｔ2，Ｔ3
の他端はいずれもＰＭＯＳトランジスタＰ1のソース端
子に接続されている。
を示す回路図である。第９の実施形態の発振回路は、直
列接続された３つの抵抗素子Ｒ2，Ｒ3，Ｒ4と、各抵抗
の端部に接続されたトランスファーゲートＴ1，Ｔ2，Ｔ
3とを備える。これらトランスファーゲートＴ1，Ｔ2，
Ｔ3は、外部からの制御信号ＣＴＬ1〜ＣＴＬ3によって
切換制御され、各トランスファーゲートＴ1，Ｔ2，Ｔ3
の他端はいずれもＰＭＯＳトランジスタＰ1のソース端
子に接続されている。
【００７９】制御信号ＣＴＬ1〜ＣＴＬ3を切り換えるこ
とにより、ＰＭＯＳトランジスタＰ1のソース端子電圧
を３通りに変更できるため、仮に拡散層の濃度のばらつ
き等によって各抵抗素子の抵抗値が変動しても、制御信
号ＣＴＬ1〜ＣＴＬ3の切り換えにより、最適な抵抗値を
選択することができる。
とにより、ＰＭＯＳトランジスタＰ1のソース端子電圧
を３通りに変更できるため、仮に拡散層の濃度のばらつ
き等によって各抵抗素子の抵抗値が変動しても、制御信
号ＣＴＬ1〜ＣＴＬ3の切り換えにより、最適な抵抗値を
選択することができる。
【００８０】なお、以上に説明した第１〜第８の実施形
態は、任意に組み合わせて実施することができる。例え
ば、第１〜第４の実施形態のそれぞれを、第５〜第９の
実施形態に適用することができる。すなわち、第１〜第
４の実施形態のいずれかを利用してＮＭＯＳトランジス
タＮ16のゲート電圧を設定し、第５〜第９の実施形態の
いずれかを利用してＮＭＯＳトランジスタＮ15のゲート
電圧を設定してもよい。
態は、任意に組み合わせて実施することができる。例え
ば、第１〜第４の実施形態のそれぞれを、第５〜第９の
実施形態に適用することができる。すなわち、第１〜第
４の実施形態のいずれかを利用してＮＭＯＳトランジス
タＮ16のゲート電圧を設定し、第５〜第９の実施形態の
いずれかを利用してＮＭＯＳトランジスタＮ15のゲート
電圧を設定してもよい。
【００８１】また、上述した第１〜第９の実施形態で
は、図１１の発振回路内の抵抗素子Ｒ1を置き換える例
について説明したが、第１〜第９の実施形態の半導体回
路は発振回路以外にも適用可能である。すなわち、第１
〜第９の実施形態の半導体回路を各種の回路の抵抗とし
て利用できる。
は、図１１の発振回路内の抵抗素子Ｒ1を置き換える例
について説明したが、第１〜第９の実施形態の半導体回
路は発振回路以外にも適用可能である。すなわち、第１
〜第９の実施形態の半導体回路を各種の回路の抵抗とし
て利用できる。
【００８２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１および第２のＮＭＯＳトランジスタを直列接
続して、第２のＮＭＯＳトランジスタを線形領域で動作
させるため、第２のＮＭＯＳトランジスタは擬似的に抵
抗素子と同じ働きを行い、別個に抵抗素子を設ける必要
がなくなる。したがって、抵抗素子に特有の問題である
拡散層の濃度の影響を受けることがなく、電気的特性を
安定化できる。また、第１のＮＭＯＳトランジスタを設
けて、第２のＮＭＯＳトランジスタのドレイン電圧が第
１の電圧の影響を受けないようにしたため、第２のＮＭ
ＯＳトランジスタをインピーダンス素子として利用して
も電源電圧の変動の影響を受けなくなる。また、外部か
らの制御信号によって、第１のＮＭＯＳトランジスタか
第２のＮＭＯＳトランジスタのゲート電圧を切換制御す
れば、インピーダンスをプログラマブルに設定変更で
き、インピーダンスの自動調整が可能となる。
れば、第１および第２のＮＭＯＳトランジスタを直列接
続して、第２のＮＭＯＳトランジスタを線形領域で動作
させるため、第２のＮＭＯＳトランジスタは擬似的に抵
抗素子と同じ働きを行い、別個に抵抗素子を設ける必要
がなくなる。したがって、抵抗素子に特有の問題である
拡散層の濃度の影響を受けることがなく、電気的特性を
安定化できる。また、第１のＮＭＯＳトランジスタを設
けて、第２のＮＭＯＳトランジスタのドレイン電圧が第
１の電圧の影響を受けないようにしたため、第２のＮＭ
ＯＳトランジスタをインピーダンス素子として利用して
も電源電圧の変動の影響を受けなくなる。また、外部か
らの制御信号によって、第１のＮＭＯＳトランジスタか
第２のＮＭＯＳトランジスタのゲート電圧を切換制御す
れば、インピーダンスをプログラマブルに設定変更で
き、インピーダンスの自動調整が可能となる。
【図１】第１の実施形態の発振回路の構成を示す回路
図。
図。
【図２】第２の実施形態の発振回路の構成を示す回路
図。
図。
【図３】第３の実施形態の発振回路の構成を示す回路
図。
図。
【図４】第４の実施形態の発振回路の構成を示す回路
図。
図。
【図５】第５の実施形態の発振回路の構成を示す回路
図。
図。
【図６】図５で用いるオペアンプの詳細構成を示す回路
図。
図。
【図７】第６の実施形態の発振回路の構成を示す回路
図。
図。
【図８】第７の実施形態の発振回路の構成を示す回路
図。
図。
【図９】第８の実施形態の発振回路の構成を示す回路
図。
図。
【図１０】第９の実施形態の発振回路の構成を示す回路
図。
図。
【図１１】この種の発振回路の一例を示す回路図。
【図１２】図１１の発振回路の等価回路図。
１〜９ インピーダンス部 Ｎ15，Ｎ16 ＮＭＯＳトランジスタ
Claims (12)
- 【請求項１】第１の電圧端子と、それよりも低電圧の第
２の電圧端子との間に直列に接続された第１および第２
のＮＭＯＳトランジスタを備え、 前記第１のＮＭＯＳトランジスタのドレイン端子を前記
第１の電圧に設定し、そのゲート端子を前記第１の電圧
より低く前記第２の電圧より高い所定の基準電圧に設定
することにより、前記第２のＮＭＯＳトランジスタのド
レイン端子が前記第１の電圧の影響を受けないように
し、 前記第２のＮＭＯＳトランジスタが、そのゲート電圧と
ドレイン電流とが線形的に変化する線形領域で動作する
ように、前記第２のＮＭＯＳトランジスタのゲート端子
に所定の電圧を印加して前記第２のＮＭＯＳトランジス
タをインピーダンス素子として機能させることを特徴と
する半導体回路。 - 【請求項２】第１の電圧端子と、それよりも低電圧の第
２の電圧端子との間に直列に接続された第１および第２
のＮＭＯＳトランジスタと、 前記第１の電圧より低く前記第２の電圧より高い所定の
基準電圧に基づいて、出力レベルが変動しないように帰
還制御を行う差動増幅器とを備え、 前記第１のＮＭＯＳトランジスタのドレイン端子を前記
第１の電圧に設定し、そのゲート端子を前記差動増幅器
の出力に基づいて前記第１の電圧より低く前記基準電圧
より高い電圧に設定することにより、前記第２のＮＭＯ
Ｓトランジスタのドレイン端子が前記第１の電圧の影響
を受けないようにし、 前記第２のＮＭＯＳトランジスタが、そのゲート電圧と
ドレイン電流とが線形的に変化する線形領域で動作する
ように、前記第２のＮＭＯＳトランジスタのゲート端子
に所定の電圧を印加して前記第２のＮＭＯＳトランジス
タをインピーダンス素子として機能させることを特徴と
する半導体回路。 - 【請求項３】前記第１のＮＭＯＳトランジスタと同一構
造の第３のＮＭＯＳトランジスタを備え、 前記第２のＮＭＯＳトランジスタのドレイン電圧が前記
第１のＮＭＯＳトランジスタのスレッショルド電圧の影
響を受けないように、前記差動増幅器の出力端子と前記
第１のＮＭＯＳトランジスタのゲート端子との間に前記
第３のＮＭＯＳトランジスタを接続したことを特徴とす
る請求項２記載の半導体回路。 - 【請求項４】第１の電圧端子と、それよりも低電圧の第
２の電圧端子との間に直列に接続された第１および第２
のＮＭＯＳトランジスタと、 前記第１の電圧より低く前記第２の電圧より高い所定の
基準電圧に基づいて、出力レベルが変動しないように帰
還制御を行う差動増幅器とを備え、 前記第１のＮＭＯＳトランジスタのドレイン端子を前記
第１の電圧に設定し、そのゲート端子を前記差動増幅器
の出力に基づいて前記基準電圧より低く前記第２の電圧
より高い電圧に設定することにより、前記第２のＮＭＯ
Ｓトランジスタのドレイン端子が前記第１の電圧の影響
を受けないようにし、 前記第２のＮＭＯＳトランジスタが、そのゲート電圧と
ドレイン電流とが線形的に変化する線形領域で動作する
ように、前記第２のＮＭＯＳトランジスタのゲート端子
に所定の電圧を印加して前記第２のＮＭＯＳトランジス
タをインピーダンス素子として機能させることを特徴と
する半導体回路。 - 【請求項５】第１の電圧端子と、それよりも低電圧の第
２の電圧端子との間に直列に接続された第１および第２
のＮＭＯＳトランジスタと、 前記第１の電圧より低く前記第２の電圧より高い所定の
基準電圧に基づいて、出力レベルが変動しないように帰
還制御を行う差動増幅器と、 前記差動増幅器の出力に応じて変化する電圧を抵抗分圧
して、前記第１の電圧より高電圧の第３の電圧以下で前
記第２の電圧以上の異なる複数の電圧を出力する抵抗分
圧回路と、 外部からの制御信号に基づいて、前記抵抗分圧回路から
出力された電圧のいずれか一つを選択する電圧選択回路
とを備え、 前記第１のＮＭＯＳトランジスタのドレイン端子を前記
第１の電圧に設定し、ゲート端子を前記電圧選択回路で
選択された電圧に設定することにより、前記第２のＮＭ
ＯＳトランジスタのドレイン端子が前記第１の電圧の影
響を受けないようにし、 前記第２のＮＭＯＳトランジスタが、そのゲート電圧と
ドレイン電流とが線形的に変化する線形領域で動作する
ように、前記第２のＮＭＯＳトランジスタのゲート端子
に所定の電圧を印加して前記第２のＮＭＯＳトランジス
タをインピーダンス素子として機能させることを特徴と
する半導体回路。 - 【請求項６】前記所定の電圧は、前記第１の電圧より高
電圧の第３の電圧であることを特徴とする請求項１〜５
のいずれかに記載の半導体回路。 - 【請求項７】前記所定の電圧は、前記第１の電圧より高
電圧の第３の電圧以下で前記第２の電圧以上の電圧であ
ることを特徴とする請求項１〜５のいずれかに記載の半
導体回路。 - 【請求項８】抵抗分圧により、前記第１の電圧より高電
圧の第３の電圧以下で前記第２の電圧以上の異なる複数
の電圧を出力する抵抗分圧回路と、 外部からの制御信号に基づいて、前記抵抗分圧回路から
出力された電圧のいずれか一つを前記所定の電圧として
選択する電圧選択回路とを備えたことを特徴とする請求
項１〜５のいずれかに記載の半導体回路。 - 【請求項９】前記第１のＮＭＯＳトランジスタは、スレ
ッショルド電圧が略０ボルトのItypeのＮＭＯＳトラン
ジスタであることを特徴とする請求項１〜８のいずれか
に記載の半導体回路。 - 【請求項１０】前記第１のＮＭＯＳトランジスタは、ス
レッショルド電圧が正の値のエンハンスメント型のＮＭ
ＯＳトランジスタであることを特徴とする請求項１〜８
のいずれかに記載の半導体回路。 - 【請求項１１】一端が第１の電圧に設定され、他端が前
記第１の電圧よりも低電圧の第２の電圧に設定されるイ
ンピーダンス素子を備えた半導体回路において、 前記第１および第２の電圧端子間に直列接続された複数
の抵抗素子と、 これら抵抗素子間の接続箇所の電圧のうちいずれか一つ
の電圧を外部からの制御信号によって選択するスイッチ
とを備え、 前記スイッチの一端と前記第２の電圧端子との間のイン
ピーダンスを前記インピーダンス素子として利用するこ
とを特徴とする半導体回路。 - 【請求項１２】直列接続された複数のインバータと、 電源電圧または接地端子と前記各インバータの出力との
間に接続されたコンデンサと、 前記インバータの電源端子から接地端子に流れる電流を
制限する抵抗とを備え、 前記抵抗の抵抗値と前記コンデンサの容量との積に応じ
た発振周波数で発振する半導体回路であって、 前記インピーダンス素子を前記抵抗として利用すること
を特徴とする請求項１〜１１のいずれかに記載の半導体
回路。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04262797A JP3586059B2 (ja) | 1997-02-26 | 1997-02-26 | 半導体回路 |
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| Publication Number | Publication Date |
|---|---|
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ID=12641263
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| US6542045B2 (en) | 2000-01-17 | 2003-04-01 | Nec Compound Semiconductor Devices, Ltd. | High-frequency variable attenuator having a controllable reference voltage |
| JP2003316319A (ja) * | 2002-04-23 | 2003-11-07 | Rohm Co Ltd | 有機ｅｌ駆動回路および有機ｅｌ表示装置 |
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| US7579898B2 (en) * | 2006-07-31 | 2009-08-25 | Freescale Semiconductor, Inc. | Temperature sensor device and methods thereof |
| US8138843B2 (en) * | 2006-09-15 | 2012-03-20 | Massachusetts Institute Of Technology | Gated ring oscillator for a time-to-digital converter with shaped quantization noise |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2652061B2 (ja) * | 1989-06-06 | 1997-09-10 | 三菱電機株式会社 | 中間電位発生回路 |
| US5544063A (en) * | 1990-03-30 | 1996-08-06 | Dallas Semiconductor Corporation | Digital controller |
| JP3107556B2 (ja) * | 1990-06-01 | 2000-11-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JP2831914B2 (ja) * | 1992-09-30 | 1998-12-02 | 株式会社東芝 | 半導体集積回路装置 |
| JP3026474B2 (ja) * | 1993-04-07 | 2000-03-27 | 株式会社東芝 | 半導体集積回路 |
| JP2982591B2 (ja) * | 1993-12-17 | 1999-11-22 | 日本電気株式会社 | 基板電位検知回路 |
-
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-
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- 1998-02-17 TW TW087102146A patent/TW390015B/zh not_active IP Right Cessation
- 1998-02-24 KR KR1019980005716A patent/KR100331400B1/ko not_active IP Right Cessation
- 1998-02-25 US US09/030,722 patent/US6111456A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2003316319A (ja) * | 2002-04-23 | 2003-11-07 | Rohm Co Ltd | 有機ｅｌ駆動回路および有機ｅｌ表示装置 |
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| Publication number | Publication date |
|---|---|
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