JP2831914B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2831914B2
JP2831914B2 JP18885993A JP18885993A JP2831914B2 JP 2831914 B2 JP2831914 B2 JP 2831914B2 JP 18885993 A JP18885993 A JP 18885993A JP 18885993 A JP18885993 A JP 18885993A JP 2831914 B2 JP2831914 B2 JP 2831914B2
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    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はメモリセルを含み、特
にデータ書き込み用、消去用の高電圧を安定に発生する
回路を含む半導体集積回路装置に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの中で高集積化が可能なも
のとして、メモリセルを複数個直列接続したＮＡＮＤセ
ル型のＥＥＰＲＯＭが知られている。このＥＥＰＲＯＭ
において、一つのメモリセルは図１６に示すように、半
導体基板90にソース91とドレイン92を形成し、さらに基
板90上に絶縁膜を介して浮遊ゲート93と制御ゲート94を
積層したＭＯＳＦＥＴ構造を有し、さらに図１７に示す
ように、複数個のメモリセル95が隣接するもの同士でそ
のソース、ドレインを共用する形で直列接続されてＮＡ
ＮＤセルを構成する。ＮＡＮＤセルの一端側ドレインは
選択ゲート96を介してビット線ＢＬに接続され、他端側
ソースはやはり選択ゲート97を介して共通ソース線Ｓに
接続される。そして、このようなメモリセルが複数個マ
トリクス状に配列されてＥＥＰＲＯＭが構成され、各メ
モリセルの制御ゲートは行方向に連続的に配設されてワ
ード線ＷＬとなる。
【０００３】このようなＮＡＮＤセル型のＥＥＰＲＯＭ
の動作は次の通りである。データの書き込みは、ビット
線から遠い方のメモリセルから順次行われる。メモリセ
ルがｎチャネルの場合を説明すると、選択されたメモリ
セルの制御ゲートには昇圧された書き込み電圧ＶPP（20
Ｖ程度）が印加され、これよりビット線側にある非選択
メモリセルの制御ゲート及び選択ゲートには中間電圧Ｖ
M （10Ｖ程度）が印加され、ビット線にはデータに応じ
て０Ｖ（例えばデータ“０”）または中間電圧ＶM （例
えばデータ“１”）が印加される。このとき、ビット線
の電圧は非選択メモリセルを転送されて選択メモリセル
のドレインまで伝わる。書き込みデータが“０”のとき
は、選択メモリセルの浮遊ゲートとドレインとの間に高
電界が加わり、ドレインから浮遊ゲートに電子がトンネ
ル注入されて、しきい値が正方向に移動する。書き込み
データが“１”のときにはしきい値は変化しない。
【０００４】一方、データ消去はＮＡＮＤセル内の全て
のメモリセルに対して同時に行われる。すなわち全ての
制御ゲート、選択ゲートに０Ｖが印加され、図示しない
ｐ型ウェル及びｎ型基板に対し昇圧された消去電圧ＶE
（20Ｖ程度）が印加される。これにより全てのメモリセ
ルにおいて浮遊ゲートの電子がｐ型ウェルに放出され、
しきい値が負方向に移動する。
【０００５】データの読み出しは、選択されたメモリセ
ルの制御ゲートに０Ｖの基準電圧が印加され、それ以外
のメモリセルの制御ゲート及び選択ゲートには電源電圧
Ｖcc（例えば 3.3Ｖ）が印加され、選択メモリセルで電
流が流れるか否かが図示しないセンスアンプにより検出
されることにより行われる。ＮＡＮＤセル型のＥＥＰＲ
ＯＭにおいて、上記のような書き込み電圧ＶPP、中間電
圧ＶM 及び消去電圧ＶE はそれぞれ、電源電圧Ｖcc（
3.3Ｖ）を昇圧して高電圧を得る高電圧発生回路によっ
て形成される。この高電圧発生回路は従来、図１８に示
すように構成されている。この高電圧発生回路は多段縦
続接続された偶数個のチャージポンプ回路 101からなる
昇圧回路 102と、この昇圧回路 102内の最終段のチャー
ジポンプ回路に接続された電圧制限回路 103とから構成
されている。
【０００６】上記各チャージポンプ回路 101はそれぞ
れ、ソース、ドレイン間の一端及びゲートが 3.3Ｖの電
源電圧Ｖccに接続されたＭＯＳＦＥＴ 104と、このＭＯ
ＳＦＥＴ 104のソース、ドレイン間の他端にソース、ド
レイン間の一端及びゲートが接続されたＭＯＳＦＥＴ 1
05と、上記ＭＯＳＦＥＴ 104のソース、ドレイン間の他
端に一端が接続されたキャパシタ 106とから構成されて
おり、前段のＭＯＳＦＥＴ 105のソース、ドレイン間の
他端が次段のＭＯＳＦＥＴ105 のソース、ドレイン間の
一端に接続されることにより、複数個のチャージポンプ
回路 101が縦続接続されている。また、各チャージポン
プ回路 101内のキャパシタ 106の他端には、リングオシ
レータなどの発振回路で得られる図１９に示すような２
相のクロック信号φ１、φ２が交互に供給されている。
【０００７】上記電圧制限回路 103は直列接続された複
数個（この例では２個）のツェナーダイオード 107で構
成されている。ここで、ツェナーダイオード１個当たり
のツェナーブレークダウン電圧ＶZ が例えば10Ｖである
とすれば、電圧制限回路の制限電圧は、図１８のように
ツェナーダイオードが２個設けられている場合にはＶPP
及び消去電圧ＶE の20Ｖとなり、１個の場合にはＶM の
10Ｖになる。
【０００８】ところで、上記のようなＮＡＮＤセル型の
ＥＥＰＲＯＭにおいて、データの書き込みを行う場合
に、使用される書き込み電圧ＶPPが高い程、データの書
き込みに要する時間を短くすることができる。しかし、
従来ではこの電圧をむやみに高くすることができず、上
限があった。その理由は次の通りである。もし、データ
の書き込み時にＶPPを高くしすぎ、ＮＡＮＤセルで直列
接続された複数個のメモリセルの途中のメモリセルのし
きい値が正方向に移動し過ぎると、データの読み出し時
に、このメモリセルが非選択メモリセルであり、その制
御ゲートに 3.3Ｖの電源電圧が印加されたときでもこの
非選択メモリセルがオン状態にはならず、選択メモリセ
ルからのデータ読み出しが行えなくなるという不都合が
生じる。すなわち、書き込み電圧ＶPPを高くしすぎる
と、データの書き込み時にオーバーライトが生じる。
【０００９】このようなオーバーライトは外部の温度変
動によっても生じる。すなわち、上記図１８のような構
成の高電圧発生回路において、ある温度の下では正規の
書き込み電圧である20Ｖが得られていても、外部の温度
が変動してツェナーダイオードのツェナーブレークダウ
ン電圧が上昇すると、ＶPPの値も上昇する。従って、書
き込み電圧ＶPPが20Ｖのときに例えば 100μ秒の書き込
み時間で正規のしきい値の移動量が得られていたもの
が、ＶPPが23Ｖに上昇することによって 100μ秒の書き
込み時間ではしきい値の移動量が大きくなってしまう。
【００１０】このようなオーバーライトの問題を解決す
るために、さらに従来ではインテリジェントライト方式
が開発された。この方式は、書き込み電圧ＶPPを小刻み
に上昇させてデータの書き込みを複数回に別けて行うも
のであり、データの書き込み及び書き込み後の読み出し
動作を繰り返し行うものである。そして読み出されたデ
ータが書き込みデータと等しくなったときに書き込み動
作を終了させる。
【００１１】
【発明が解決しようとする課題】しかしながら、インテ
リジェントライト方式ではデータの書き込みを複数回に
行う必要があるために、データの書き込み時間が長くな
るという欠点がある。さらに、インテリジェントライト
方式を実現するには比較回路等を必要とし、回路構成が
複雑化するという欠点がある。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、常に一定でありかつ最
適値のデータ書き込み用、消去用の電圧を発生すること
ができ、もってデータの書き込み等のプログラム時間の
短縮を図ることができ、また電圧値を変更することがで
きる半導体集積回路装置を提供することにある。
【００１３】
【課題を解決するための手段】第１の発明の半導体集積
回路装置は、電源電圧を昇圧する昇圧手段と、上記昇圧
手段の出力端に一端が接続され、上記昇圧手段の出力電
圧を一定値に制限する電圧制限手段と、上記電圧制限手
段の他端の電圧と基準電圧との間の範囲の値を持つ任意
の電圧を発生する電圧発生手段と、上記電圧発生手段で
発生される任意の電圧が一方入力として供給される電圧
比較手段と、上記電圧比較手段の他方入力として供給す
べき参照用電圧を発生する参照用電圧発生手段と、上記
電圧制限手段の他端と基準電圧との間に電流通路が挿入
され、上記電圧比較手段の比較出力でゲート制御される
ＭＯＳ型スイッチ素子とから構成され、上記電圧制限手
段の他端の電圧を任意に設定する電圧設定手段とを具備
し、上記電圧発生手段は上記電圧制限手段の他端と基準
電圧との間に直列接続された複数個の抵抗素子と、上記
複数個の抵抗素子の各直列接続点に生じる電圧を制御信
号に応じて選択する電圧選択手段とから構成されている
ことを特徴とする。
【００１４】第２の発明の半導体集積回路装置は、電源
電圧を昇圧する昇圧手段と、上記昇圧手段の出力端に一
端が接続され、上記昇圧手段の出力電圧を一定値に制限
する電圧制限手段と、上記電圧制限手段の他端の電圧と
基準電圧との間の範囲の値を持つ任意の電圧を発生する
電圧発生手段と、上記電圧発生手段で発生される任意の
電圧が一方入力として供給される電圧比較手段と、上記
電圧比較手段の他方入力として供給すべき参照用電圧を
発生する参照用電圧発生手段と、上記電圧制限手段の他
端と基準電圧との間に電流通路が挿入され、上記電圧比
較手段の比較出力でゲート制御されるＭＯＳ型スイッチ
素子とから構成され、上記電圧制限手段の他端の電圧を
任意に設定する電圧設定手段と、それぞれ浮遊ゲート及
び制御ゲートを有する複数のＭＯＳＦＥＴが直列接続さ
れて構成されたＮＡＮＤ型メモリセルと、上記メモリセ
ルの各制御ゲートに接続されたワード線と、上記昇圧手
段の出力端に接続され、この出力端に発生する電圧をア
ドレス入力に応じて上記ワード線に選択的に供給制御す
るアドレスデコード手段とを具備し、上記電圧発生手段
は上記電圧制限手段の他端と基準電圧との間に直列接続
された複数個の抵抗素子と、上記複数個の抵抗素子の各
直列接続点に生じる電圧を制御信号に応じて選択する電
圧選択手段とから構成されていることを特徴とする。
【００１５】第３の発明の半導体集積回路装置は、電源
電圧を降圧する降圧手段と、上記降圧手段の出力端に一
端が接続され、上記降圧手段の出力電圧を一定値に制限
する電圧制限手段と、上記電圧制限手段の他端の電圧と
基準電圧との間の範囲の値を持つ任意の電圧を発生する
電圧発生手段と、上記電圧発生手段で発生される任意の
電圧が一方入力として供給される電圧比較手段と、上記
電圧比較手段の他方入力として供給すべき参照用電圧を
発生する参照用電圧発生手段と、上記電圧制限手段の他
端と基準電圧との間に電流通路が挿入され、上記電圧比
較手段の比較出力でゲート制御されるＭＯＳ型スイッチ
素子とから構成され、上記電圧制限手段の他端の電圧を
任意に設定する電圧設定手段と、浮遊ゲート及び制御ゲ
ートを有するＭＯＳＦＥＴからなり、データの消去時に
上記降圧手段の出力端に発生する電圧が制御ゲートに供
給されるメモリセルとを具備し、上記電圧発生手段は上
記電圧制限手段の他端と基準電圧との間に直列接続され
た複数個の抵抗素子と、上記複数個の抵抗素子の各直列
接続点に生じる電圧を制御信号に応じて選択する電圧選
択手段とから構成されていることを特徴とする。
【００１６】
【作用】第１の発明の半導体集積回路装置によれば、昇
圧手段の出力電圧が電圧制限手段により一定値に制限さ
れ、かつ電圧設定手段により電圧制限手段の他端の電圧
が設定されることにより、昇圧手段の出力電圧の一定化
が図られると共に任意の電圧に設定される。
【００１７】第２の発明の半導体集積回路装置によれ
ば、昇圧手段の出力電圧がＮＡＮＤ型メモリセルのワー
ド線に供給されることにより、ＮＡＮＤ型メモリセルに
おけるデータの書き込みの際にワード線電圧の一定値化
が図られる。第３の発明の半導体集積回路装置によれ
ば、降圧手段の出力電圧がメモリセルの制御ゲートに供
給されることにより、メモリセルにおけるデータの消去
の際に御ゲート電圧の一定値化が図られる。
【００１８】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明をＮＡＮＤセル型のＥＥＰ
ＲＯＭに実施したこの発明の第１の実施例の構成を示す
回路図である。図において、10はメモリセルアレイであ
り、このメモリセルアレイ10は前記図１６に示すものと
同様に、それぞれ浮遊ゲートと制御ゲートを有するＮチ
ャネルのＭＯＳＦＥＴからなる複数個のメモリセル11と
ＮチャネルのＭＯＳＦＥＴからなる２個の選択ゲート12
とから構成されている。また、前記と同様に各ＮＡＮＤ
セルを構成するメモリセル11の制御ゲートはワード線Ｗ
Ｌに接続され、各ＮＡＮＤセルの一端側ドレインに接続
された選択ゲート12はビット線ＢＬに、他端側ソースに
接続された選択ゲート12は共通ソース線Ｓにそれぞれ接
続されている。
【００１９】上記複数のワード線ＷＬはデータの書き込
み時、消去時及びデータの読み出し時にそれぞれアドレ
ス信号に基づいて選択駆動されるものであり、このアド
レス信号はアドレスデコード回路13に供給される。この
アドレスデコード回路13は入力アドレス信号をデコード
するデコーダ14と、このデコーダ14の出力に従って上記
ワード線ＷＬに所定の電圧を供給するワード線ドライバ
15とから構成されている。上記ワード線ドライバ15に
は、例えば20Ｖの書き込み電圧ＶPP、例えば10Ｖの中間
電圧ＶM の他に、図示しない例えば20Ｖの消去電圧ＶE
、例えば 3.3Ｖの電源電圧Ｖcc及び０Ｖの基準電圧が
供給される。
【００２０】また、上記ビット線ＢＬに対しては、ビッ
ト線ドライバ16から出力される電源電圧Ｖccと中間電圧
ＶM とが選択的に供給される。17及び18は上記書き込み
電圧ＶPPと中間電圧ＶM をそれぞれ発生する高電圧発生
回路であり、両者は共にリングオシレータ19、昇圧回路
20、電圧制限回路21及び電圧設定回路22とから構成され
ている。
【００２１】上記各昇圧回路20は電源電圧Ｖccを昇圧し
て高電圧を得るものであり、例えば前記図１８に示すも
のと同様にチャージポンプ回路を用いた構成にされてい
る。上記各リングオシレータ19は所定周期で発振し、上
記各昇圧回路20で使用される図１９に示すような２相の
クロック信号φ１、φ２をそれぞれ発生する。なお、リ
ングオシレータ19は２個の高電圧発生回路17、18に対し
て１個のみ設け、クロック信号φ１、φ２を共通に使用
するようにしても良い。
【００２２】上記各昇圧回路20の出力端には上記各電圧
制限回路21の一端が接続されており、上記各昇圧回路20
で得られた高電圧は各電圧制限回路21によって一定値に
制限される。また、上記各電圧制限回路21の他端には上
記各電圧設定回路22が接続されており、この各電圧設定
回路22によって各電圧制限回路21の他端の電圧が任意に
設定される。これにより書き込み電圧ＶPP及び中間電圧
ＶM の値が自由に変えられるようになっている。
【００２３】図２は図１において上記書き込み電圧ＶPP
を発生する一方の高電圧発生回路17内の電圧制限回路21
及び電圧設定回路22の詳細な構成を示す回路図である。
電圧制限回路21は各カソードを上記昇圧回路20の出力端
側に向けて配置された状態で直列接続された３個のツェ
ナーダイオード23で構成されている。なお、各ツェナー
ダイオード23のツェナーブレークダウン電圧ＶZ は、そ
の温度特性がほとんど無い例えば５Ｖ近傍の値に設定さ
れている。このＶZ の値は、望ましくは４ないし７Ｖの
範囲の値に設定される。従って、この電圧制限回路21に
おけるトータルのツェナーブレークダウン電圧は15Ｖ程
度である。
【００２４】電圧設定回路22は、電圧発生回路24、電圧
比較回路25、参照用電圧発生回路26及び電圧降下用のＮ
チャネルのＭＯＳＦＥＴ27とから構成されている。上記
電圧発生回路24は、上記電圧制限回路21の他端と０Ｖの
基準電圧との間に直列接続された９個の電圧分割用の抵
抗Ｒ９〜Ｒ１と、これら各抵抗の直列接続点にそれぞれ
の一端が接続され、他端が共通接続された８個のＣＭＯ
Ｓトランスファゲート28とから構成されている。上記８
個のＣＭＯＳトランスファゲート28のＮチャネル側及び
Ｐチャネル側のゲートには相補な一対の各制御信号ＳＷ
０，／ＳＷ０（ただし、／は反転を意味する）〜ＳＷ
７，／ＳＷ７が供給される。すなわち、この電圧設定回
路22では、上記電圧制限回路21の他端の電圧ＶＡと基準
電圧との間の電位差が９個の抵抗Ｒ９〜Ｒ１によって８
通りに分割され、制御信号ＳＷ０，／ＳＷ０〜ＳＷ７，
／ＳＷ７に応じていずれか一つのトランスファゲート28
が導通制御されることにより、分割された８通りの電圧
のいずれか一つが選択される。
【００２５】上記電圧比較回路25はＰチャネルのＭＯＳ
ＦＥＴ29，30及びＮチャネルのＭＯＳＦＥＴ31，32，33
からなる差動型の演算増幅回路であり、上記電圧発生回
路24で選択された電圧ＶB が一方の駆動用ＭＯＳＦＥＴ
であるＮチャネルのＭＯＳＦＥＴ31のゲートに供給され
る。そして、他方の駆動用ＭＯＳＦＥＴであるＮチャネ
ルのＭＯＳＦＥＴ32のゲートには参照用電圧発生回路26
で発生される後述する参照用電圧ＶR が供給され、この
電圧比較回路25で両電圧ＶB 、ＶR が比較される。な
お、上記電圧比較回路25内のＮチャネルのＭＯＳＦＥＴ
33のゲートには制御信号ＶONが供給され、この信号ＶON
が“１”レベル（ 3.3Ｖ）にされてＭＯＳＦＥＴ31が導
通した時に、電圧比較回路25の比較動作が行われる。ま
た、この信号ＶONの論理レベルは、このＥＥＰＲＯＭに
おけるデータの書き込み／読み出し制御信号Ｒ／Ｗに基
づいて設定される。
【００２６】上記参照用電圧発生回路26は上記参照用電
圧ＶR を安定に発生するためのものであり、この高電圧
発生回路17と同様に構成された他方の高電圧発生回路18
で発生される中間電圧ＶM が供給される。この中間電圧
ＶM は直列接続された２個のツェナーダイオード34，35
によって２分割され、さらにこの２分割された電圧が直
列接続された２個の抵抗36，37によりその抵抗比に応じ
て分割されることにより参照用電圧ＶR が得られる。
【００２７】上記電圧降下用のＭＯＳＦＥＴ27のソース
は上記電圧制限回路21の他端に接続され、ドレインは基
準電圧に接続され、そのゲートには上記電圧比較回路25
の出力電圧が供給される。すなわち、このＭＯＳＦＥＴ
27は電圧比較回路25の出力に応じてゲート制御されるこ
とにより、そのソース・ドレイン間の導通抵抗が変化
し、その導通抵抗に応じてソース・ドレイン間の降下電
圧の値が変わり、この結果、上記電圧制限回路21の他端
の電圧ＶA が設定される。
【００２８】なお、上記電圧制限回路21の他端と電圧比
較回路25内のＭＯＳＦＥＴ31のゲートとの間には、発振
防止用のキャパシタ38が接続されている。次に上記のよ
うな構成の回路の動作を説明する。電源が投入された後
に、リングオシレータ19が発振動作を開始し、前記クロ
ック信号φ１、φ２が昇圧回路20に供給されることによ
って電源電圧Ｖccの昇圧が始まる。そして、昇圧回路20
の出力電圧が十分に高くなったとき、電圧制限回路21に
より、昇圧回路20の出力電圧が、１個のツェナーダイオ
ードのツェナーブレークダウン電圧の３倍の電圧、すな
わち５Ｖ×３＝15Ｖと、この電圧制限回路21の他端の電
圧であるＶA との和の電圧である（15Ｖ＋ＶA ）に制限
される。
【００２９】いま仮に、制御信号ＳＷ３，／ＳＷ３がそ
れぞれ“１”レベル（ 3.3Ｖ）、“０”レベル（０Ｖ）
にされているとすると、図２中の電圧発生回路24内では
この制御信号ＳＷ３，／ＳＷ３がゲートに入力されてい
る１個のＣＭＯＳトランスファゲート28が導通する。こ
のとき、他のＣＭＯＳトランスファゲートは全て非導通
になっている。このとき、電圧発生回路24の出力電圧Ｖ
B は次式で与えられる。
【００３０】 VB＝｛（R1＋R2＋R3＋R4＋R5）／（R1＋R2＋…＋R8＋R9）｝・VA …１ また、演算増幅回路の一般的な作用により、電圧比較回
路25の両入力電圧ＶB、ＶR は等しくなるので、R1＋R2
＋R3＋R4＋R5＝RA、R6＋R7＋R8＋R9＝RBとすると、ＶA
は次式で与えられる。 VA＝（１＋RB／RA）・VR …２ 上記２式によれば、（ＲB ／ＲA ）の値を変えることに
よりＶA の電圧を変えることができ、これによりＶPPの
値を自由に変えることができる。また、（ＲB／ＲA ）
の値は、電圧発生回路24内の８個のＣＭＯＳトランスフ
ァゲート28のどれを導通させるかによって決まり、これ
らＣＭＯＳトランスファゲート28の導通制御は制御信号
ＳＷ０，／ＳＷ０〜ＳＷ７，／ＳＷ７の論理レベルの設
定に応じてなされる。
【００３１】いま、参照用電圧ＶR が例えば 2.5Ｖに設
定されており、（ＲB ／ＲA ）の値が１に設定されてい
るとすれば、ＶA の値は上記２式より４Ｖになり、従っ
てこの場合にはＶPP＝（15Ｖ＋ＶA ）＝（15Ｖ＋５Ｖ）
＝20Ｖになる。上記電圧制限回路21における制限電圧
は、温度特性がほとんど無い３個のツェナーダイオード
23で決定されるため、この電圧制限回路21におけるトー
タルのツェナーブレークダウン電圧である15Ｖは温度変
動に対してほとんど変化しない。また、電圧制限回路21
の他端の電圧も温度特性がほとんど無い参照用電圧ＶR
を元にして形成されるため、これも温度変動に対してほ
とんど変化しない。従って、ＶPPの値は温度変動に対す
る変化が少なく、かつある範囲内で自由にその値を変え
ることができる。このことは、図１中において中間電圧
ＶM を発生する他の高電圧発生回路18についても同様で
ある。
【００３２】ところで、上記のようにして高電圧発生回
路17で発生された書き込み電圧ＶPPと高電圧発生回路18
で発生された中間電圧ＶM とは図１中のワード線ドライ
バ15に供給され、中間電圧ＶM はビット線ドライバ16に
供給され、これらの電圧が前記メモリセル11におけるデ
ータの書き込み、消去の際にワード線ＷＬ及びビット線
ＢＬにそれぞれ選択的に供給される。
【００３３】すなわち、前記のように、データの書き込
みはビット線から遠い方のメモリセルから順次行われ
る。選択されたメモリセルの制御ゲートには書き込み電
圧ＶPPが印加され、これよりビット線側にある非選択メ
モリセルの制御ゲート及び選択ゲートには中間電圧ＶM
が印加され、ビット線にはデータに応じて０Ｖまたは中
間電圧ＶM が印加される。このとき、ビット線の電圧は
非選択メモリセルを転送されて選択メモリセルのドレイ
ンまで伝わり、書き込みデータが“０”のときは、選択
メモリセルの浮遊ゲートとドレインとの間に高電界が加
わり、ドレインから浮遊ゲートに電子がトンネル注入さ
れて、しきい値が正方向に移動する。また、書き込みデ
ータが“１”のときにはしきい値は変化しない。
【００３４】一方、データ消去はＮＡＮＤセル内の全て
のメモリセルに対して同時に行われる。すなわち全ての
制御ゲート、選択ゲートに０Ｖが印加され、図示しない
ｐ型ウェル及びｎ型基板に対し昇圧された消去電圧ＶE
が印加される。これにより全てのメモリセルにおいて浮
遊ゲートの電子がｐ型ウェルに放出され、しきい値が負
方向に移動する。
【００３５】ところで、この実施例では、メモリセル11
に対するデータ書き込みの際に、書き込み電圧ＶPP及び
中間電圧ＶM の温度特性が小さく、温度変動に対してマ
ージンを持たす必要がない。この結果、前記のようなイ
ンテリジェントライト方式により書き込みを行う際に、
予めそのメモリセルの特性に適合した書き込み電圧ＶPP
を設定しておけば、一回の書き込み動作で書き込みを行
うことができ、従来のインテリジェントライト方式の場
合と同様の書き込み特性を保ちながら書き込み時間の短
縮を図ることができる。従って、上記実施例のＥＥＰＲ
ＯＭによれば高速な書き込みが実現できる。
【００３６】図３は上記実施例の電圧制限回路21で使用
されるツェナーダイオード23の素子構造を示しており、
（ａ）は平面図、（ｂ）はその断面図である。このツェ
ナーダイオードは、Ｎ型基板（Ｎ−ｓｕｂ）41上にＰウ
ェル（Ｐ−ｗｅｌｌ）層42を形成し、このＰウェル層42
上にＮウェル（Ｎ−ｗｅｌｌ）層43を形成し、さらにこ
のＮウェル層43内にＰ- 型のリミッタ層44、このリミッ
タ層44の中央部にはＰ+ 型層45、リミッタ層44の周辺部
にはＮ+ 型のカソードコンタクト層46を形成し、かつＰ
ウェル42の表面にＰ+ 型のアノードコンタクト層47を形
成して構成されている。ここで例えば上記Ｐウェル層42
の一辺の長さは28μｍにされ、Ｐウェル層43の一辺の長
さは20μｍにされ、ＰＮ接合面積は12μｍ2 にされてい
る。
【００３７】このような構成のツェナーダイオードで
は、上記Ｐ- 型のリミッタ層44におけるＰ型不純物濃度
及びカソード・アノード間電流ＩCPの値に応じてツェナ
ーブレークダウン電圧ＶＺが決定されることが知られて
いる。図４は上記ツェナーダイオードにおいて上記リミ
ッタ層44のＰ型不純物濃度とカソード・アノード間電流
ＩCPをパラメータとしたときのツェナーブレークダウン
電圧ＶZ の温度依存性を示す特性図である。図中の特性
ａはＰ型不純物濃度が2.5×１０13、特性ｂは同じく４
×１０13、特性ｃは同じく７×１０13、特性ｄは同じく
２×１０14にそれぞれ設定した場合であり、各特性ａ〜
ｄ内では左から電流ＩCPが２ｍＡ、１ｍＡ、 500μＡ、
100μＡ、20μＡ、10μＡ、１μＡの場合である。図示
の特性ｄに示すようにツェナーブレークダウン電圧ＶZ
が５Ｖ程度に設定されているときに最も温度依存性が少
なく、例えばＩCPが２ｍＡのときの温度係数は＋0.85ｍ
Ｖ／℃、１ｍＡのときは＋ 0.9ｍＶ／℃、 500μＡのと
きは＋ 0.9ｍＶ／℃、 100μＡのときは＋ 0.5ｍＶ／
℃、20μＡのときは０ｍＶ／℃、10μＡのときは−0.75
ｍＶ／℃となる。
【００３８】従って、リミッタ層44のＰ型不純物濃度を
２×１０14に設定し、ＶZ が 4.8ＶのものをＩCPが20μ
Ａの条件下で使用すれば、前記電圧制限回路21における
制限電圧は全く温度係数を持たなくなる。図５の
（ａ）、（ｂ）は上記電圧制限回路21の他の詳細な構成
を示している。（ａ）のものはツェナーダイオード23を
３個直列接続する代わりに、ツェナーダイオード23は２
個のみ設け、ゲート・ソース間が接続されたＮチャネル
のＭＯＳＦＥＴ39を２個のツェナーダイオードに対して
直列接続するようにしたものである。このような構成の
電圧制限回路21における制限電圧は、ＭＯＳＦＥＴ39の
しきい値電圧をＶTHとすると（２ＶZ ＋ＶTH）となり、
この値は例えば＋12Ｖ程度になる。
【００３９】また、（ｂ）のものは上記ＭＯＳＦＥＴ39
に変えてツェナーダイオード40をツェナーダイオード23
とは逆方向に接続するようにしたものである。このよう
な構成の電圧制限回路21における制限電圧は、ツェナー
ダイオード40の順方向降下電圧をＶF とすると（２ＶZ
＋ＶF ）となり、この値は例えば＋11Ｖ程度になる。と
ころで、前記図２中の電圧発生回路24で使用される制御
信号ＳＷ０，／ＳＷ０〜ＳＷ７，／ＳＷ７は、この実施
例のＥＥＰＲＯＭを１チップ化した場合に、チップ外部
から直接に入力することができる。しかし、この場合に
は外部端子数が大幅に増加し、好ましくない。
【００４０】そこで、これら制御信号ＳＷ０，／ＳＷ０
〜ＳＷ７，／ＳＷ７をチップ外部から入力する場合には
図６に示すような入力回路が使用される。図において、
50はこの実施例のＥＥＰＲＯＭの動作を制御するための
８ビットの制御信号が与えられる外部端子である。これ
ら外部端子50に与えられる制御信号は８ビットのレジス
タ51に供給され、記憶される。このレジスタ51に記憶さ
れた信号はコマンドデコーダ52でデコードされ、制御回
路53に供給される。そして、この制御回路53からの指令
に基づきＥＥＰＲＯＭの通常動作が制御される。
【００４１】一方、例えばレジスタ51の第１ビット目の
信号のレベルに応じて前記制御信号ＳＷ０，／ＳＷ０〜
ＳＷ７，／ＳＷ７を発生するモードが設定され、このモ
ードのときに制御回路53から出力される指令に基づいて
デコーダ54の動作が可能にされる。このデコーダ54には
レジスタ51の例えば第６ビット目ないし第８ビット目か
らなる３ビットの信号が供給されており、動作可能にさ
れたときにデコーダ54はこれら３ビットの信号をデコー
ドして８つの制御信号ＳＷ０〜ＳＷ７を発生する。な
お、これら各信号の反転信号は図示しないインバータを
用いて形成することができる。
【００４２】図７は制御信号ＳＷ０，／ＳＷ０〜ＳＷ
７，／ＳＷ７をＥＥＰＲＯＭ内部で発生する場合に使用
される回路の構成を示す。すなわち、この例はＥＥＰＲ
ＯＭのメモリセルと同じ構造のＭＯＳＦＥＴを複数個用
いてデータを記憶させ、前記分割電圧の選択時にこれら
ＭＯＳＦＥＴからデータを読み出し、この読み出しデー
タに基づいて前記制御信号ＳＷ０，／ＳＷ０〜ＳＷ７，
／ＳＷ７を発生することにより、制御信号ＳＷ０，／Ｓ
Ｗ０〜ＳＷ７，／ＳＷ７を入力するための外部端子を不
要にしたものである。
【００４３】すなわち、71、72、73はそれぞれ前記メモ
リセル11と同様に浮遊ゲートと制御ゲートを有するＮチ
ャネルのＭＯＳＦＥＴであり、これら各ＭＯＳＦＥＴ7
1、72、73のソースは０Ｖの基準電圧に接続され、ドレ
インは負荷抵抗74、75、76それぞれを介して電源電圧Ｖ
ccに接続されている。また、上記ＭＯＳＦＥＴ71、72、
73の制御ゲートとドレインは書き込み回路77に接続され
ており、データの書き込み時に書き込み回路77から出力
される書き込み用の高電圧がこれらＭＯＳＦＥＴ71、7
2、73の制御ゲート及びドレインに供給される。
【００４４】また、書き込み動作が終了した後は上記Ｍ
ＯＳＦＥＴ71、72、73のドレインの信号がデコーダ78に
供給される。デコーダ78はこれらの信号をデコードして
８つの制御信号ＳＷ０〜ＳＷ７を発生する。なお、この
場合も各制御信号の反転信号は図示しないインバータを
用いて形成することができる。ところで、上記実施例で
はこの発明をＮＡＮＤセル型のＥＥＰＲＯＭに実施した
場合について説明したが、この発明はＮＯＲセル型のＥ
ＥＰＲＯＭにも実施が可能である。
【００４５】図８はこの発明をＮＯＲセル型のＥＥＰＲ
ＯＭに実施したこの発明の第２の実施例の構成を示す回
路図である。図において、80はメモリセルアレイであ
り、このメモリセルアレイ80は前記１６に示すものと同
様に、それぞれ浮遊ゲートと制御ゲートを有するＮチャ
ネルのＭＯＳＦＥＴからなる複数のメモリセル81によっ
て構成されている。これら各メモリセル81のドレインは
複数のビット線ＢＬのうち対応するものに接続され、各
制御ゲートは複数のワード線ＷＬのうち対応するものに
接続され、全てのメモリト81のソースは共通ソース線セ
ルＳに接続されている。
【００４６】上記複数のワード線ＷＬはデータの書き込
み時、消去時及びデータの読み出し時にそれぞれアドレ
ス信号に基づいて選択駆動されるものであり、アドレス
信号はアドレスデコード回路82に供給される。このアド
レスデコード回路82は入力アドレス信号をデコードする
デコーダ83と、このデコーダ83の出力に従って上記ワー
ド線ＷＬに所定の電圧を供給するワード線ドライバ84と
から構成されている。上記ワード線ドライバ84には、書
き込み電圧ＶPP、消去電圧ＶE ′の他に例えば3.3Ｖの
電源電圧Ｖcc及び０Ｖの基準電圧が供給される。
【００４７】また、図において、85は上記消去電圧ＶE
′を発生する消去電圧発生回路であり、この消去電圧
発生回路85は降圧回路86、電圧制限回路87及び電圧設定
回路88とから構成されている。上記降圧回路86は 3.3Ｖ
の電源電圧Ｖccを用いて負極性の電圧を得るものであ
る。この降圧回路86の出力端には上記電圧制限回路87の
一端が接続されており、上記降圧回路86で得られた負極
性の電圧がこの電圧制限回路87によって一定値に制限さ
れ、消去電圧ＶE ′として出力される。また、上記電圧
制限回路87の他端には上記電圧設定回路88が接続されて
おり、この電圧設定回路88によって電圧制限回路87の他
端電圧が任意に設定されることにより、ＶE ′の値が自
由に変えられるようになっている。なお、上記電圧制限
回路87としては、例えば前記図２中の電圧制限回路21に
おいて各ツェナーダイオードの極性を逆にして接続した
ものや、前記図５中の各ダイオードの極性を逆にして接
続したものが使用される。また、電圧設定回路88の具体
例としては前記図２に示すものと基本的な構成が同じで
あるのでその説明は省略する。
【００４８】ＮＯＲセル型のＥＥＰＲＯＭにおいて、製
造直後では全てのメモリセルはデータが書き込まれた状
態、すなわち浮遊ゲートに電子が蓄積された状態にされ
ている。従って、このようなＥＥＰＲＯＭでデータのプ
ログラムを行う場合、選択したメモリセルのデータ消去
を行う必要がある。このデータ消去は、選択メモリセル
の制御ゲートには例えば−８Ｖ程度の消去電圧ＶE ′を
供給し、このとき全てのメモリセルのソースには 3.3Ｖ
の電源電圧Ｖccを供給する。上記消去電圧発生回路85は
このときに必要な−８Ｖ程度の消去電圧ＶE ′を発生す
るものであり、この消去電圧ＶE ′は入力アドレス信号
に応じてワード線ドライバ84から一つのワード線ＷＬに
供給される。そして、制御ゲートに上記消去電圧ＶE ′
が供給された選択メモリセルではその浮遊ゲートから電
子が放出され、データ消去が行われる。なお、データ消
去以外のとき、上記共通ソース線Ｓは０Ｖに保たれる。
【００４９】ところで、上記ＮＯＲセル型のＥＥＰＲＯ
Ｍにおいて、データ消去を行う場合、従来ではＮＡＮＤ
セル型のＥＥＰＲＯＭの場合と同様に、インテリジェン
トイレーズ方式が採用されている。すなわち、この方式
は、消去電圧を小刻みに変化させてデータの消去動作を
複数回に別けて行うものであり、データの消去及び消去
後の読み出し動作を繰り返し行うものである。そして読
み出されたデータが消去データと等しくなったときに書
き込み動作を終了させる。
【００５０】しかしながら、インテリジェントイレーズ
方式ではデータの消去を複数回に行う必要があるため
に、データの消去時間が長くなるという欠点がある。し
かし、上記実施例のＮＯＲセル型のＥＥＰＲＯＭの場合
には、予めそのメモリセルの特性に適合した消去電圧Ｖ
E ′を設定しておくことができるので、一回の消去動作
で消去を行うことができ、従来のインテリジェントイレ
ーズ方式の場合と同様の書き込み特性を保ちながら消去
時間の短縮を図ることができる。従って、図８の実施例
のＥＥＰＲＯＭによれば高速な消去が実現できる。
【００５１】ところで、図１の第１の実施例では、デー
タの書き込み時には、複数のメモリセルの制御ゲートに
書き込み電圧ＶPPを印加する必要がある。また、メモリ
セルの大容量化に伴い前記ビット線ＢＬは複数に分割さ
れ、データの書き込み時には、これらのビット線ＢＬの
全てに中間電圧ＶM を印加する必要がある。そして、書
き込み時間の高速化を図るためには、前記高電圧発生回
路17、18において上記両電圧ＶPP、ＶM を動作開始後に
直ちに所定値まで昇圧する必要があり、それには大きな
昇圧能力がある大きなチャージポンプ回路を用いて出力
電圧の充電を短時間に行う必要がある。大きなチャージ
ポンプ回路とは、前記図１８においてキャパシタ 105の
値が大きくなることを意味し、クロック信号φ１、φ２
でこれらのキャパシタ 105を駆動する際に、これらのキ
ャパシタの充、放電によって消費される電流が増大す
る。また、電圧ＶPP、ＶM の立上がりを急峻にすればす
る程、チャージポンプ回路で使用されるキャパシタ 105
の値を大きくする必要があり、従って消費電流も増大す
る。
【００５２】このようなメモリセルの大容量化に伴いチ
ャージポンプ回路で消費される電流量の増加は、データ
消去時の時にも同様に起こる。特に、一括消去時の場合
には、容量の増大に比例してＶPPの昇圧能力を上げねば
ならず、当然、ＶPPを発生するチャージポンプ回路の消
費電流も増加する。このようなメモリセルの大容量化に
伴う単一電源動作ＥＥＰＲＯＭの書き込み、消去時の電
流消費量の増大は、例えば電池駆動の携帯型機器で使用
した場合の電池の寿命を縮めたり、ＥＥＰＲＯＭ内部で
も大きな容量のキャパシタの充、放電による電流ノイズ
の発生源になるなど動作上、信頼性上、好ましくない。
【００５３】図９は電流消費量の増大をそれ程伴わずに
上記両電圧ＶPP、ＶM の立上がりの急峻化を図るように
した、この発明の途中で考えられた半導体集積回路装置
の構成を示す回路図である。なお、前記図１の実施例と
対応する箇所には同じ符号を付してその詳細な説明は省
略する。この回路装置が図１の実施例と異なっている点
は、前記昇圧回路20の出力電圧（この実施例では高電圧
発生回路17内の昇圧回路20の出力電圧ＶPP）を検知する
電圧検知回路61が設けられていることと、高電圧発生回
路17、18内の各リングオシレータ19の動作が上記電圧検
知回路61の検知出力に応じて制御されることである。す
なわち、上記リングオシレータ19は発振周期として、上
記電圧検知回路61の検知出力に応じて２つのいずれか一
方が選択できる構成にされている。
【００５４】図１０は上記図９の回路装置において、書
き込み電圧ＶPPを発生する一方の高電圧発生回路17内の
電圧制限回路21及び電圧設定回路22及び電圧検知回路61
それぞれを具体化した詳細な構成を示す回路図である。
図示のように、電圧検知回路61は前記電圧比較回路25の
出力が供給されるインバータ62、このインバータ62の出
力を所定時間遅延して出力する遅延回路63などで構成さ
れている。そして、上記遅延回路63の出力が検知信号Ｄ
Ｔとして前記両リングオレータ19に供給される。
【００５５】このような構成でなる回路において、昇圧
回路20の出力電圧ＶPPが所定値以下である場合に電圧検
知回路61の検知出力ＤＴは“０”レベルとなり、出力電
圧ＶPPが所定値を越えるとＤＴは“１”レベルになる。
なお、電圧ＶPPをインバータ62で検知し、このインバー
タ62の出力でリングオレータ19の動作を制御すると、昇
圧回路20の出力電圧が所定の電圧に到達せず、わずかに
低くなることがある。そこで、この電圧検知回路61では
遅延回路63を設け、インバータ62の出力を例えば１μＳ
程度遅延させることによって電圧ＶPPの安定度を増加さ
せるようにしている。
【００５６】図１１は上記図９の回路装置で用いられ
る、発振周期の選択が可能なリングオシレータ19の詳細
な構成を示す回路図である。このリングオシレータ19に
は２入力のＮＡＮＤゲート64と、このＮＡＮＤゲート64
の出力端に多段縦続接続された偶数個、この例では４個
のインバータ65が設けられている。そして、各インバー
タ65の入力端と０Ｖの基準電圧との間にはキャパシタ66
が接続されていると共に、これら各キャパシタ66に対し
てＮチャネルのＭＯＳＦＥＴ67のソース・ドレイン間と
キャパシタ68からなる直列回路が並列に接続されてい
る。そして、上記ＮＡＮＤゲート64には発振動作をスタ
ートさせるためのスタート信号ＳＴが供給されると共に
上記縦続接続された４個のインバータ65のうち最終段の
インバータの出力信号が帰還される。また、上記各ＭＯ
ＳＦＥＴ67のゲートには、前記電圧検知回路61の検知出
力ＤＴが並列に供給される。そして、前記２相のクロッ
ク信号φ１、φ２は、上記最終段のインバータの出力信
号及びインバータ69によるその反転信号として得られ
る。
【００５７】次にこのような構成のリングオシレータの
動作を図１２のタイミングチャートを用いて説明する。
スタート信号ＳＴが供給されることによって発振動作が
開始される。発振動作の開始直後ではＶPPの値が低いた
めに、前記電圧検知回路61の検知出力ＤＴは“０”レベ
ルであり、上記各ＭＯＳＦＥＴ67はオフ状態になってい
る。このとき、各インバータ65の入力端と基準電圧との
間には各キャパシタ66のみが接続されることになり、こ
のリングオシレータ19はこれらキャパシタ66の容量値に
応じて比較的短い周期で発振することになる。また、こ
のときの発振信号に基づいて２相のクロック信号φ１、
φ２（ただし、φ１とφ２は互いに相補なレベルであ
る）が出力される。このような短い周期を持つクロック
信号φ１、φ２が供給される昇圧回路20では、短時間に
前記キャパシタ 105（図１８に図示）の充、放電動作が
頻繁に行われ、これにより電源電圧Ｖccの昇圧が短時間
で行われる。
【００５８】昇圧回路20の出力電圧ＶPPの値が所定値を
越えて、電圧検知回路61の検知出力ＤＴが“１”レベル
になると、上記各ＭＯＳＦＥＴ67はオン状態になり、各
インバータ65の入力端と基準電圧との間にはキャパシタ
66とキャパシタ68と並列接続されることになる。これに
より、各インバータ65の入力信号の遅延時間が増大し、
リングオシレータ19はＤＴが“０”レベルのときよりも
長い周期で発振することになる。また、このときの発振
信号に基づいて以前よりも周期の長い２相のクロック信
号φ１、φ２が形成され、このクロック信号により昇圧
回路20の動作が制御されてＶPPが安定に保たれる。この
とき昇圧回路20内の前記キャパシタ 105の充、放電動作
はＤＴが“０”レベルのときよりも頻繁でないので、昇
圧回路20における消費電流は低下する。
【００５９】一方、ＶPPがリークやノイズの混入等の原
因によって低下すると、前記電圧検知回路61でこの状態
が検知され、検知出力ＤＴが“０”レベルになり、各Ｍ
ＯＳＦＥＴ67が再びオフ状態になる。従って、再びリン
グオシレータ19が比較的短い周期で発振し、昇圧回路20
の出力電圧の低下分が再びＶPPまで持ち上げられる。こ
のような動作が繰り返し行われることにより、安定した
ＶPPが発生される。
【００６０】この回路装置では、理想的な場合、すなわ
ちＶPPのリークやノイズの影響が全くない場合、昇圧の
開始後にＶPPが所定電圧に達した後は、リングオシレー
タ19は短い周期で発振をし続けることになり、昇圧回路
20の動作も低速なので、低消費電流化が実現される。図
１３は上記図９の回路装置において、書き込み電圧ＶPP
を発生する一方の高電圧発生回路17内の電圧制限回路21
及び電圧設定回路22及び電圧検知回路61それぞれを具体
化した他の詳細な構成を示す回路図である。この回路が
上記図１０のものと異なっているところは、電圧設定回
路22内において、前記電圧降下用のＮチャネルのＭＯＳ
ＦＥＴ27と０Ｖの基準電圧との間に、ゲートとドレイン
とを短絡したＮチャネルのＭＯＳＦＥＴ 101のソース、
ドレイン間を挿入するようにしたものである。
【００６１】このように上記ＭＯＳＦＥＴ 101を設ける
ことにより、ＶA の値を新たに設けたＭＯＳＦＥＴ 101
の閾値電圧分だけシフトさせることができ、これにより
電圧検知回路61ではＶPPがより安定した状態で検知を行
うことができるという効果を得ることができる。図１４
は、上記図９の実施例と同様に、電流消費量の増大をそ
れ程伴わずに電圧ＶPP、ＶM の立上がりの急峻化を図る
ようにした、この発明の途中で考えられた別の半導体集
積回路装置の構成を示す回路図である。なお、前記図９
の回路装置と対応する箇所には同じ符号を付してその詳
細な説明は省略する。
【００６２】この回路装置では前記高電圧発生回路17、
18内に発振周期が異なる２個のリングオシレータ19ａ、
19ｂをそれぞれ設け、前記電圧検知回路61の検知出力に
基づいてこれら各リングオシレータ19ａ、19ｂの出力を
選択してそれぞれの昇圧回路20に供給するようにしたも
のである。図１５は上記図１４の回路装置における一方
の高電圧発生回路内17の２個のリングオシレータ19ａ、
19ｂ及びこれらの出力を選択する選択回路の具体的構成
を示す回路図である。
【００６３】上記両リングオシレータ19ａ、19ｂはそれ
ぞれ、２入力のＮＡＮＤゲート 111と、このＮＡＮＤゲ
ート 111の出力端に多段縦続接続された偶数個、この例
では４個のインバータ 112が設けられている。そして、
一方のリングオシレータ19ａ内の各インバータ 112の入
力端と０Ｖの基準電圧との間にはキャパシタ 113がそれ
ぞれ接続され、他方のリングオシレータ19ｂ内の各イン
バータ 112の入力端と０Ｖの基準電圧との間には上記各
キャパシタ 113よりも容量値が大きくされたキャパシタ
114がそれぞれ接続されている。そして、両リングオシ
レータ19ａ、19ｂ内の各ＮＡＮＤゲート 111には発振動
作をスタートさせるためのスタート信号ＳＴが供給され
ると共に対応するリングオシレータ内において縦続接続
された４個のインバータ 112のうち最終段のインバータ
の出力信号が帰還される。
【００６４】上記両リングオシレータ19ａ、19ｂの出力
は前記電圧検知回路61の検知出力ＤＴと共に選択回路 1
30に供給される。この選択回路 130には、電源電圧Ｖcc
と０Ｖの基準電圧との間にソース・ドレイン間が直列接
続されたそれぞれ２個のＰチャネルのＭＯＳＦＥＴ 13
1、 132及びＮチャネルのＭＯＳＦＥＴ 133、 134から
なる直列回路 135、電源電圧Ｖccと０Ｖの基準電圧との
間に直列接続されたそれぞれ２個のＰチャネルのＭＯＳ
ＦＥＴ 136、 137及びＮチャネルのＭＯＳＦＥＴ138、
139からなる直列回路 140及び検知信号ＤＴを反転する
インバータ 141とから構成されている。また、上記直列
回路の出力端は共通に接続され、この共通接続点には前
記一方のクロック信号φ１を得るためのインバータ 142
の入力端が接続されており、またこの共通接続点には前
記他方のクロック信号φ２が得られるようになってい
る。
【００６５】上記直列回路 135内のＭＯＳＦＥＴ 132、
133の両ゲートには上記一方のリングオシレータ19ａの
出力信号が、上記直列回路 1140 内のＭＯＳＦＥＴ 13
7、 138の両ゲートには上記他方のリングオシレータ19
ｂの出力信号がそれぞれ供給され、上記ＭＯＳＦＥＴ 1
31、 139の両ゲートには検知信号ＤＴが、上記ＭＯＳＦ
ＥＴ 134、 136の両ゲートにはインバータ 141の出力信
号ＤＴがそれぞれ供給される。
【００６６】このような構成の回路では、スタート信号
ＳＴが供給されることによって両リングオシレータ19
ａ、19ｂの発振動作が開始される。ここで、リングオシ
レータ19ａ内のキャパシタ 113に対してリングオシレー
タ19ｂ内のキャパシタ 114の容量値が大きくされている
ので、リングオシレータ19ａにおける発振周波数はリン
グオシレータ19ｂにおける発振周波数よりも低くなる。
【００６７】そして、いま信号ＤＴが“０”レベルのと
き、直列回路 135内のＭＯＳＦＥＴ130、 134が共にオ
ンし、一方のリングオシレータ19ａの出力がこの直列回
路 135で反転される。従って、この場合には発振周波数
が高い方のリングオシレータ19ａの出力が選択され、こ
の選択信号に基づいてクロック信号φ１、φ２が形成さ
れる。
【００６８】一方、信号ＤＴが“１”レベルのとき、直
列回路 140内のＭＯＳＦＥＴ 136、139が共にオンし、
他方のリングオシレータ19ｂの出力がこの直列回路 140
で反転される。従って、この場合には発振周波数が低い
方のリングオシレータ19ｂの出力が選択され、この選択
信号に基づいてクロック信号φ１、φ２が形成される。
【００６９】なお、この発明は上記実施例に限定される
ものではなく、種々の変形が可能であることはいうまで
もない。例えば、上記各実施例では図２に示すように、
電圧設定回路24で９個の抵抗Ｒ９〜Ｒ１によって電圧分
割し、制御信号ＳＷ０，／ＳＷ０〜ＳＷ７，／ＳＷ７に
応じていずれか一つの電圧を選択するように構成する場
合について説明したが、これは出荷時にボンディングワ
イヤを用いていずれか一つの抵抗の直列接続点と電圧比
較回路25の入力端子とを固定的に結線することにより、
そのＥＥＰＲＯＭにおける最適な書き込み電圧、消去電
圧を決定することも可能である。また、上記抵抗Ｒ９〜
Ｒ１の代わりに直列接続された複数個の容量を用いて前
記電圧分割することもできる。
【００７０】さらに上記各実施例では電源電圧Ｖccが
3.3Ｖの場合を説明したが、これはその他の電圧、例え
ば５Ｖ等の場合にも適用することができる。
【００７１】
【発明の効果】以上説明したようにこの発明によれば、
常に一定でありかつ最適値のデータ書き込み用、消去用
の電圧を発生することができ、もってデータの書き込み
等のプログラム時間の短縮を図ることができ、また電圧
値を変更することができる半導体集積回路装置を提供す
ることができる。
【図面の簡単な説明】
【図１】この発明をＮＡＮＤセル型のＥＥＰＲＯＭに実
施したこの発明の第１の実施例の構成を示す回路図。
【図２】図１中の電圧制限回路及び電圧設定回路の詳細
な構成を示す回路図。
【図３】図１の実施例の電圧制限回路で使用されるツェ
ナーダイオードの構造を示し、（ａ）は平面図、（ｂ）
は断面図。
【図４】図３のツェナーダイオードのツェナーブレーク
ダウン電圧の温度依存性を示す特性図。
【図５】図１の電圧制限回路の他の詳細な構成を示す回
路図。
【図６】図２の回路で使用される制御信号を外部から入
力する場合に使用される入力回路の回路図。
【図７】図２の回路で使用される制御信号をＥＥＰＲＯ
Ｍ内部で発生する場合に使用される回路の回路図。
【図８】この発明をＮＯＲ型のＥＥＰＲＯＭに実施した
この発明の第２の実施例の構成を示す回路図。
【図９】この発明の途中で考えられた半導体集積回路装
置の一種であるＮＡＮＤセル型のＥＥＰＲＯＭの構成を
示す回路図。
【図１０】図９の回路装置において、一方の高電圧発生
回路内の電圧制限回路及び電圧設定回路及び電圧検知回
路それぞれを具体化した詳細な構成を示す回路図。
【図１１】図９の回路装置で用いられるリングオシレー
タの詳細な構成を示す回路図。
【図１２】図１１のリングオシレータの動作を説明する
ためのタイミングチャート。
【図１３】図９の回路装置において、一方の高電圧発生
回路内の電圧制限回路及び電圧設定回路及び電圧検知回
路それぞれを具体化した他の詳細な構成を示す回路図。
【図１４】この発明の途中で考えられた半導体集積回路
装置の一種であるＮＡＮＤセル型のＥＥＰＲＯＭの構成
を示す回路図。
【図１５】図１４の回路装置における一方の高電圧発生
回路内の２個のリングオシレータ及びこれらの出力を選
択する選択回路の具体的構成を示す回路図。
【図１６】ＮＡＮＤセル型のＥＥＰＲＯＭの一つのメモ
リセルを示す断面図。
【図１７】図１６のメモリセルを用いたＮＡＮＤセルの
回路図。
【図１８】従来の高電圧発生回路の回路図。
【図１９】図１８の高電圧発生回路で使用される２相の
クロック信号の波形図。
【符号の説明】
10，80…メモリセルアレイ、11，81…メモリセル、12…
選択ゲート、13，82…アドレスデコード回路、14，83…
デコーダ、15，84…ワード線ドライバ、16…ビット線ド
ライバ、17，18…高電圧発生回路、19…リングオシレー
タ、20…昇圧回路、21…電圧制限回路、22…電圧設定回
路、23…ツェナーダイオード、24…電圧発生回路、25…
電圧比較回路、26…参照用電圧発生回路、27…電圧降下
用のＮチャネルのＭＯＳＦＥＴ、28…ＣＭＯＳトランス
ファゲート、85…消去電圧発生回路、86…降圧回路、87
…電圧制限回路、88…電圧設定回路、ＢＬ…ビット線、
ＷＬ…ワード線、Ｒ９〜Ｒ１…電圧分割用の抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 杉浦 義久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 田中 寿実夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 昭62−275395（ＪＰ，Ａ) 特開 平３−59888（ＪＰ，Ａ) 特開 昭60−237513（ＪＰ，Ａ) 特開 平１−165096（ＪＰ，Ａ) 特開 平２−35695（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 電源電圧を昇圧する昇圧手段と、 上記昇圧手段の出力端に一端が接続され、上記昇圧手段
    の出力電圧を一定値に制限する電圧制限手段と、 上記電圧制限手段の他端の電圧と基準電圧との間の範囲
    の値を持つ任意の電圧を発生する電圧発生手段と、上記
    電圧発生手段で発生される任意の電圧が一方入力として
    供給される電圧比較手段と、上記電圧比較手段の他方入
    力として供給すべき参照用電圧を発生する参照用電圧発
    生手段と、上記電圧制限手段の他端と基準電圧との間に
    電流通路が挿入され、上記電圧比較手段の比較出力でゲ
    ート制御されるＭＯＳ型スイッチ素子とから構成され、
    上記電圧制限手段の他端の電圧を任意に設定する電圧設
    定手段とを具備し、 上記電圧発生手段は上記電圧制限手段の他端と基準電圧
    との間に直列接続された複数個の抵抗素子と、上記複数
    個の抵抗素子の各直列接続点に生じる電圧を制御信号に
    応じて選択する電圧選択手段とから構成されていること
    を特徴とする半導体集積回路装置。
  2. 【請求項２】 電源電圧を昇圧する昇圧手段と、 上記昇圧手段の出力端に一端が接続され、上記昇圧手段
    の出力電圧を一定値に制限する電圧制限手段と、 上記電圧制限手段の他端の電圧と基準電圧との間の範囲
    の値を持つ任意の電圧を発生する電圧発生手段と、上記
    電圧発生手段で発生される任意の電圧が一方入力として
    供給される電圧比較手段と、上記電圧比較手段の他方入
    力として供給すべき参照用電圧を発生する参照用電圧発
    生手段と、上記電圧制限手段の他端と基準電圧との間に
    電流通路が挿入され、上記電圧比較手段の比較出力でゲ
    ート制御されるＭＯＳ型スイッチ素子とから構成され、
    上記電圧制限手段の他端の電圧を任意に設定する電圧設
    定手段と、 それぞれ浮遊ゲート及び制御ゲートを有する複数のＭＯ
    ＳＦＥＴが直列接続されて構成されたＮＡＮＤ型メモリ
    セルと、 上記メモリセルの各制御ゲートに接続されたワード線
    と、 上記昇圧手段の出力端に接続され、この出力端に発生す
    る電圧をアドレス入力に応じて上記ワード線に選択的に
    供給制御するアドレスデコード手段とを具備し、 上記電圧発生手段は上記電圧制限手段の他端と基準電圧
    との間に直列接続された複数個の抵抗素子と、上記複数
    個の抵抗素子の各直列接続点に生じる電圧を制御信号に
    応じて選択する電圧選択手段とから構成されていること
    を特徴とする半導体集積回路装置。
  3. 【請求項３】 電源電圧を降圧する降圧手段と、 上記降圧手段の出力端に一端が接続され、上記降圧手段
    の出力電圧を一定値に制限する電圧制限手段と、 上記電圧制限手段の他端の電圧と基準電圧との間の範囲
    の値を持つ任意の電圧を発生する電圧発生手段と、上記
    電圧発生手段で発生される任意の電圧が一方入力として
    供給される電圧比較手段と、上記電圧比較手段の他方入
    力として供給すべき参照用電圧を発生する参照用電圧発
    生手段と、上記電圧制限手段の他端と基準電圧との間に
    電流通路が挿入され、上記電圧比較手段の比較出力でゲ
    ート制御されるＭＯＳ型スイッチ素子とから構成され、
    上記電圧制限手段の他端の電圧を任意に設定する電圧設
    定手段と、 浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴからな
    り、データの消去時に上記降圧手段の出力端に発生する
    電圧が制御ゲートに供給されるメモリセルとを具備し、 上記電圧発生手段は上記電圧制限手段の他端と基準電圧
    との間に直列接続された複数個の抵抗素子と、上記複数
    個の抵抗素子の各直列接続点に生じる電圧を制御信号に
    応じて選択する電圧選択手段とから構成されていること
    を特徴とする半導体集積回路装置。
  4. 【請求項４】 前記電圧制限手段は直列接続された２個
    以上のツェナーダイオードを有して構成されていること
    を特徴とする請求項１ないし３のいずれか１項に記載の
    半導体集積回路装置。
  5. 【請求項５】 前記ツェナーダイオードのツェナーブレ
    ークダウン電圧が５Ｖ近傍の値に設定されている請求項
    ４に記載の半導体集積回路装置。
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