JP3086461B2

JP3086461B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3086461B2
Application number: JP8182289A
Authority: JP
Inventors: 晃宏原田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 2000-09-11
Anticipated expiration: 2015-09-11
Also published as: JPH02260299A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、コントロールゲートとフローティングゲー
トを有し、フローティングゲートに電荷を取込むことに
より情報記憶を行う不揮発性半導体記憶素子をメモリセ
ルとするEPROM（消去可能なプログラマブルROM）等の不
揮発性半導体記憶装置に関するものである。

（従来の技術）不揮発性半導体記憶装置として、例えばEPROMでは、
データの書込み時にメモリセルのゲート・ドレインに高
電圧が必要であり、この高電圧と電源電圧VCCを適宜切
換え供給する手段として、電圧切換回路が設けられてい
る。これに関する技術としては、例えば特開昭62−1432
97号公報に記載されるものがあった。以下、その構成を
図を用いて説明する。

第２図は、従来の不揮発性半導体記憶装置、例えばEP
ROMの電圧切換回路及び行アドレスデコーダを示す要部
回路図である。

このEPROMは、ワード線１及びビット線２に接続され
たメモリセル３が多数マトリクス状に配列された図示し
ないメモリアレイを備えている。各メモリセル３のコン
トロールゲートはワード線１に、ソース・ドレインはビ
ット線２と接地電位VSSにそれぞれ接続されている。行
アドレスデコーダ10の出力によりワード線１が選択さ
れ、さらに図示しない列アドレスデコーダの出力により
ビット線２が選択されると、図示しないデータ入力バッ
ファより入力された書込み用データが、ビット線２を通
して選択メモリセル３へ書込まれる。

行アドレスデコーダ10は、それを構成する単位回路が
第２図に示されているが、内部アドレス信号A0〜ANと内
部制御信号CEを入力するNANDゲート11を備え、そのNAND
ゲート11の出力側が、ワード線ドライバ回路12を介して
ワード線１に接続されている。ワード線ドライバ回路12
は、ゲートに電源電圧VCCが印加されたカット用のＮチ
ャネル型MOSトランジスタ（以下、NMOSという）13と、
Ｐチャネル型MOSトランジスタ（以下、PMOSという）14a
及びNMOS14bからなるCMOSインバータ14と、そのCMOSイ
ンバータ制御用のPMOS15とで、構成されている。

これらの行アドレスデコーダ10や、図示しない列アド
レスデコーダ及びデータ入力バッファには、それらに動
作用の出力電圧VPを供給するための電圧切換回路が出力
端子４を介して接続されている。

電圧切換回路は、書込みモード時に書込み用高電圧VP
P＋Vth（但し、VthはNMOSの閾値電圧）、ベリファイモ
ード（書込みサイクルにおけるデータの照合モード）時
と通常の読出しモード時に電源電圧VCCという、出力電
圧VPを供給する回路である。この電圧切換回路は、発振
回路20、昇圧回路21、レベルリミッタ回路25、ダイオー
ド接続されたNMOS29、レベル変換回路30、及び切換えス
イッチ用のPMOS34で構成されている。

発振回路20は、電源電圧VCCを“H"レベルとし、接地
電位VSSを“L"レベルとする周期的なパルス信号φを出
力する回路であり、その出力側には昇圧回路21が接続さ
れている。昇圧回路21は、発振回路出力側とノードN1間
に接続された容量23と、ノードN1と電源端子22間に接続
されたNMOS24とで、構成されている。書込み動作時に
は、高電圧VPPが電源端子22に印加されると共に、その
高電圧VPPと同レベルの制御信号WEがNMOS24のゲートに
入力される。レベルリミッタ回路25は、書込み動作時に
高電圧VPPが印加される電源端子26を有し、その電源端
子26とノードN1間に、ダイオード接続されたNMOS27,28
が設けられている。

ノードN1は、NMOS29を介して出力端子４に接続され、
その出力端子４に、レベル変換回路30及びPMOS34が接続
されている。

レベル変換回路30は、内部制御信号▲▼に応じた
信号をノードN3から出力する回路であり、カット用のNM
OS31、PMOS32a及びNMOS32bからなるCMOSインバータ32、
及びそのCMOSインバータ制御用のPMOS33で構成されてい
る。CMOSインバータ32の出力側ノードN3は、PMOS34のゲ
ートに接続され、そのPMOS34のソース・ドレインが出力
端子４と電源電圧VCCに接続されている。

次に、動作を説明する。

書込みモードにおいては、書込み用の高電圧VPPが電
源端子22,26に印加されると共に、その高電圧VPPと同レ
ベルの制御信号WEがNMOS24のゲートに印加される。する
と、NMOS24がオン状態になり、発振回路20から出力され
るパルス信号φが“L"レベルの時、容量23は電圧VPP−V
th（但し、VthはNMOSの閾値電圧）にチャージされ、パ
ルス信号φが“L"レベルから“H"レベルに変化すると、
容量23のチャージポンプ作用により、ノードN1には昇圧
された電圧VPP＋VCC−Vthが得られる。この時NMOS24
は、そのゲートとドレインが同電圧VPPとなるので、カ
ットオフされてオフ状態となる。このような昇圧動作に
より、ノードN1の電圧がVPP＋2Vth以上に高くなると、
レベルリミッタ回路25がオンしてそのノードN1の電圧が
VPP＋2Vthにクランプされ、その電圧がNMOS29を介して
出力端子４に伝えられる。

そして、書込み動作を指示する内部制御信号▲▼
が“L"レベルになると、NMOS31を介してCMOSインバータ
32の入力側ノードN2が“L"レベルとなるので、NMOS32b
がオフ状態、PMOS32aがオン状態になる。これにより、C
MOSインバータ32の出力側ノードN3は、昇圧された電圧V
P（＝VPP＋Vth）になるため、PMOS34がオフ状態とな
る。従って、書込みモードにおいては、出力端子４から
電圧VP（＝VPP＋Vth）が出力され、それが行アドレスデ
コーダ10、列アドレスデコーダ及びデータ入力バッファ
へ供給される。

次に、ベリファイモードにおいて、内部制御信号▲
▼が“H"レベルになった時、NMOS31を介してCMOSイン
バータ32の入力側ノードN2にVCC−Vthの電圧の“H"レベ
ルが供給されるので、NMOS32bがオン状態となる。この
時、上記のような“H"レベルでは、PMOS32aもオン状態
であるため、CMOSインバータ32の出力側ノードN3は、PM
OS32aとNMOS32bのコンダクタンス比に従った比較的高い
“L"レベルとなる。ところが、前記“L"レベルによって
PMOS33がオン状態となるため、PMOS32aはゲート・ソー
ス間を短絡されオフ状態となる。従って、PMOS34はその
ゲートに“L"レベルが供給され、オン状態となる。この
PMOS34のオン状態により、出力端子４の出力電圧VPは電
源電圧VCCと同レベルとなる。

また、通常の読出しモード時は、電源電圧22,26に電
源電圧VCCが印加される以外はベリファイ時と同じであ
るため、出力端子４から電圧VCCが出力される。

出力端子４に接続された行アドレスデコーダ10におい
て、書込みモードの場合、NANDゲート11の出力が“L"レ
ベルなら、ワード線ドライバ回路12は、書込み動作にお
けるレベル変換回路30の動作に準じて、ワード線１に高
電圧VPP＋Vthの選択レベルを供給する。一方、NANDゲー
ト11の出力が“H"レベルなら、ワード線ドライバ回路12
は、ベリファイ動作におけるレベル変換回路30の動作に
準じて、ワード線１に“L"レベルを供給する。通常の読
出しモードの場合、ワード線ドライバ回路12は電源電圧
VCCを動作電圧とする単なるインバータとして動作する
ため、選択ワード線には電圧VCCの“H"レベルを、非選
択ワード線には“L"レベルを供給する。

以上のように、従来の装置の選択ワード線１の電圧
は、書込み時には昇圧された電圧VPP＋Vthに、ベリファ
イ時及び通常の読出し時には電圧VCCとなる。

（発明が解決しようとする課題）しかしながら、上記構成の装置では、次のような課題
があった。

従来の不揮発性半導体記憶装置では、ベリファイ時の
ワード線電圧が電源電圧VCC（例えば、5V）であるた
め、記憶装置の最大電源電圧VCCmaxマージンの保証値
は、一様に書込みサイクルにおける電源電圧VCCとな
る。周囲温度変化等によるVCCmaxマージンの劣化を見込
んで、予め高いVCCmaxマージンを必要とする場合には、
書込みサイクルにおける電源電圧VCCを例えば7Vのよう
に高めに設定すればよい訳であるが、市販のデータ書込
み用EPROMライタによっては電源電圧VCCを変えられない
ものがある。また、変えられるにしても、標準の書込み
条件から外れるということは、使用上の不利不便さを免
れず、ユーザー側のそのデバイスに対するイメージを悪
くする要因に十分なり得る。更に、EPROM内蔵マイコン
等では、書込み時の電源電圧VCCが読出し時と同じ例え
ば5Vで行わなければならないなど、従来の装置ではメモ
リセルに対する書込み深さの調節ができないため、これ
らに対処しきれないという問題があった。

本発明は前記従来技術が持っていた課題として、メモ
リセルの書込み深さを調節できないという点について解
決した不揮発性半導体記憶装置を提供するものである。

（課題を解決するための手段）前記課題を解決するために、本発明のうちの第１の発
明は、メモリセルに電源電圧より高い電圧を供給するこ
とにより前記メモリセルにおける情報の記憶状態を変更
する電気的に書換え可能な不揮発性半導体記憶装置にお
いて、出力ノードの電圧レベルを前記電源電圧より高い
第１の高電圧レベルに設定する第１の回路と、第１の制
御信号が第１の論理レベルの時に、電圧レベルが電源電
圧レベルに設定された電源電圧ノードと前記出力ノード
とを電気的に接続し、前記第１の制御信号が第２の論理
レベルの時に、前記電源電圧ノードと前記出力ノードと
を電気的に切離す第２の回路と、電圧レベルが電源電圧
レベルに設定された電源電圧ノードと前記出力ノードと
の間に直列接続された第１の一方向性素子並びに第１の
スイッチ手段を含み、前記第１の制御信号が第２の論理
レベルの時に、前記メモリセルにおける情報の記憶状態
の変更を指示する第２の制御信号の論理レベルに応じ
て、前記第１のスイッチ手段の導通状態を制御し、前記
出力ノードの電圧レベルを前記第１の高電圧レベルより
低く前記電源電圧レベルより高い第２の高電圧レベルに
設定する第３の回路と、前記出力ノードの電圧レベルを
前記メモリセルへ伝達する第４の回路とを、有してい
る。

第２の発明では、第１の発明の不揮発性半導体記憶装
置において、前記第１の回路は、前記電源電圧より高い
電圧を発生する高電圧源から供給された高電圧を、昇圧
することにより前記出力ノードを前記第１の高電圧レベ
ルに設定するものである。

第３の発明では、第２の発明の不揮発性半導体記憶装
置において、前記第１の回路は、前記高電圧源と制御ノ
ードとの間に直列接続された第２の一方向性素子並びに
第２のスイッチ手段と、陽極が前記制御ノードに接続さ
れ、陰極が前記出力ノードに接続された第３の一方向性
素子とを有し、前記第２のスイッチ手段は前記出力ノー
ドの電圧レベルに応じて導通状態が制御される。

（作用）本発明によれば、以上のように不揮発性半導体記憶装
置を構成したので、例えば、通常の読出しモードの場
合、第１の制御信号が第１の論理レベルになり、第２の
回路によって電源電圧ノードと出力ノードとが電気的に
接続され、その出力ノードが電源電圧レベルに設定さ
れ、該電源電圧レベルが第４の回路によってメモリセル
へ伝達される。

また、例えば、ベリファイモードの場合、第１の回路
によって出力ノードが第１の高電圧レベルに設定され
る。第１の制御信号が第２の論理レベルになり、第２の
回路によって電源電圧ノードと出力ノードとが電気的に
遮断される。そして、第３の回路により、第２の制御信
号の論理レベルに応じて第１のスイッチ手段が導通状態
となった時、電源電圧レベルに第１の一方向性素子にて
制限される電圧レベルを加えた電圧レベル（即ち、第１
の高電圧レベルより低く電源電圧レベルより高い第２の
高電圧レベル）に、出力ノードが設定される。その高電
圧レベルが、第４の回路によってメモリセルへ伝達され
る。

（実施例）第１図は、本発明の実施例を示す不揮発性半導体記憶
装置、例えばEPROMの電圧切換回路及び行アドレスデコ
ーダの要部回路図であり、第２図中の要素と同一の要素
には同一の符号が付されている。

このEPROMは、従来の第２図と同様のワード線１、ビ
ット線２、メモリセル３、及び行アドレスデコーダ10等
を備えているが、その行アドレスデコーダ10や、図示し
ない列アドレスデコーダ及びデータ入力バッファに動作
用の出力電圧VPを供給するための電圧切換回路の回路構
成が第２図と異なっている。

この実施例の電圧切換回路は、書込みモード時に書込
み用の第１の高電圧VPP＋Vth、ベリファイモード時に第
２の高電圧VCC＋Vth、通常の読出しモード時に電源電圧
VCCという、出力電圧VPを供給する回路である。この電
圧切換回路は、発振回路40と、第１の回路である昇圧回
路50と、第１のレベルリミッタ回路60と、レベル変換回
路70及び切換えスイッチ用のPMOS80で構成される第２の
回路と、第３の回路である第２のレベルリミッタ回路90
とを備えている。

発振回路40は、電源電圧VCCを“H"レベルとし、接地
電圧VSSを“L"レベルとする周期的なパルス信号φを出
力する回路であり、その出力側には昇圧回路50が接続さ
れている。昇圧回路50は、書込み動作時に高電圧源の高
電圧VPPが印加される電源端子51、及び発振回路出力側
と制御ノードN11間に接続された容量52を有し、その電
源端子51とノードN11との間には、第２の一方向性素子
であるNMOS53と第２のスイッチ手段であるNMOS54とが直
列に接続されると共に、ノード11と出力ノードである出
力端子４との間に、第３の一方向性素子であるNMOS55が
ダイオード接続されている。NMOS53のゲートは電源端子
51に接続され、さらにNMOS54のゲートが出力端子４に接
続されている。ノードN11に接続された第１のレベルリ
ミッタ回路60は、書込み動作時に高電圧VPPが印加され
る電源端子61を有し、その電源端子61とノードN11間に
は、ダイオード接続されたNMOS62,63が直列接続されて
いる。

また、出力端子４には、レベル変換回路70、PMOS80及
び第２のレベルリミッタ回路90が接続されている。レベ
ル変換回路70では、第１の制御信号▲▼がカッ
ト用NMOS71を介してノードN12に接続され、そのノードN
12が、出力端子４の出力電圧VPを動作電圧とするPMOS72
a及びNMOS72bからなるCMOSインバータ72の入力側に接続
されている。CMOSインバータ72の出力側ノードN13は、P
MOS73のゲートに接続され、そのPMOS73のソース・ドレ
インが出力端子４とノードN12に接続されている。NMOS7
1のゲートには、電源電圧ノードの電源電圧VCCが定常的
に印加されている。このNMOS71に入力される制御信号▲
▼は、電源端子51,61が電源電圧VCCより高い電
圧となったことを感知して“L"レベル（＝VSS）となる
信号で、それ以外は“H"レベル（＝VCC）であるが、書
込み時（プログラム時）とベリファイ時のみ“L"レベ
ル、それ以外は“H"レベルとなる信号であってもよい。
レベル変換回路70のノードN13には、PMOS80のゲートが
接続され、そのPMOS80のソース・ドレインが出力端子４
と電源電圧VCCに接続されている。

第２のレベルリミッタ回路90は、リミッタ91と、第２
の制御信号である内部制御信号▲▼を入力とするレ
ベル変換回路92で構成されている。リミッタ91は、電源
電圧ノードである電源電圧VCC印加用の電源端子93を有
し、その電源端子93と出力端子４との間には、第１の一
方向性素子であるダイオード接続されたNMOS95と、第１
のスイッチ手段であるPMOS94とが直列に接続され、その
PMOS94のゲート側ノードN15がレベル変換回路92の出力
により制御される。レベル変換回路92は、電源電圧VCC
と同レベルの内部制御信号▲▼を入力とし、それを
出力電圧VPのレベルの信号に変換する回路であり、レベ
ル変換回路70と同様に、カット用NMOS96と、その出力側
ノードN14に接続されたPMOS97a及びNMOS97bからなるCMO
Sインバータ97と、そのCMOSインバータ97の出力側ノー
ドN15にゲートが接続されたPMOS98とで構成されてい
る。

第３図は第１図の動作波形図であり、この図を参照し
つつ第１図の動作を説明する。なお、第３図のVthはNMO
Sの閾値電圧、一点鎖線Ａは従来の出力電圧VP波形、実
線で示す領域Ｂは本実施例のイネーブル領域、破線で示
す領域Ｃは従来のイネーブル領域である。

通常の読出しモード時は、制御信号▲▼が
“H"レベル（＝VCC）であり、レベル変換回路70の出力
側ノードN13が“L"レベル（＝VSS＝OV）となるため、PM
OS80はオン状態である。このため、出力端子４の出力電
圧VPは電源電圧VCCレベルとなる。ここで、書込み用の
内部制御信号▲▼も“H"レベル（＝VCC）であり、
レベル変換回路92の出力側ノードN15も“L"レベル（＝V
SS＝OV）で、リミッタ91中のPMOS94もオン状態である
が、出力端子４の出力電圧VPが電源電圧VCCレベルであ
るため、第２のレベルリミッタ回路90は動作に無関係で
ある。

発振回路40は、少なくとも書込み時及びベルファイ時
に動作する必要があるため、本実施例では制御信号▲
▼が“L"レベル（＝VSS＝OV）の時動作する構成
になっており、従って消費電流低減のために読出しモー
ド時には動作しない。この読出しモード時に発振回路40
をたとえ動作させても、容量52のチャージポンプ作用に
より出力端子４に供給される電荷は、PMOS80を介して電
源電圧VCC側に放電されてしまうため、出力端子４の電
圧VPは電源電圧VCCレベルとなる。

書込みモードの場合、電源端子51,61に書込み用の高
電圧VPPが印加されると、制御信号▲▼は“L"
レベルとなり、レベル変換回路70の出力側ノードN13
は、制御信号▲▼が“L"レベルの時、出力電圧
VPレベルであるから、そのノードN13が出力電圧VPと同
レベルとなる。これにより、PMOS80はそのゲート・ソー
ス間が短絡されてカットオフし、オフ状態となる。さら
に、発振回路40も動作を開始し、第３図のイネーブル領
域Ｂで示すように、パルス信号φを昇圧回路50へ出力す
る。

この状態から、書込み用の内部制御信号▲▼が
“L"レベル（＝VSS＝0V）となって書込み動作に入る
と、その内部制御信号▲▼を入力信号とするレベル
変換回路92の出力側ノードN15は、出力電圧VPレベルと
なるため、リミッタ91中のPMOS94がソース・ゲートを短
絡されてオフ状態であり、第２のレベルリミッタ回路90
はレベルクランプ動作を行わない。一方、発振回路40か
ら出力されるパルス信号φが“L"レベルの時、容量52は
昇圧回路50中のNMOS54により、まず電圧VCC−Vthにチャ
ージされ、そのパルス信号φが“H"レベルに変化する
と、容量52のチャージポンプ作用によってノードN11に2
VCC−Vthの昇圧された電圧が得られる。この結果、昇圧
回路50中のNMOS55がオン状態、かつNMOS54がオフ状態と
なり、ノードN11から出力端子４へ充電が行われ、それ
に伴ってノードN11の電圧は電荷を失って低下する。出
力端子４の出力電圧VPは、ノードN11からの電荷の流入
により電圧△Ｖだけ上昇するため、次に発振回路40のパ
ルス信号φが“L"レベルに変化した時、NMOS54により容
量52は電圧VCC＋△Ｖ−Vthにチャージされ、この状態か
らパルス信号φが“H"レベルに変化すると、今度はノー
ドN11の電圧が2VCC＋△Ｖ−Vthまで昇圧される。以上の
動作の繰り返しにより、出力端子４には書込み用の昇圧
された高電圧が得られるが、ノードN11の電圧がVPP＋2V
th以上に上昇すると、第１のレベルリミッタ回路60がオ
ン状態となってそのノードN11の電圧がVPP＋2Vthにレベ
ルクランプされるため、出力端子４の出力電圧は最終的
にVPP＋Vthとなる。

書込み用の内部制御信号▲▼が“H"レベルのベリ
ファイモードにおいても、上記昇圧動作は行われる。一
方、内部制御信号▲▼を入力とするレベル変換回路
92の出力側ノードN15は“L"レベルとなるため、リミッ
タ91中のPMOS94はオン状態となり、出力端子４の出力電
圧VPをVCC＋Vthの電圧にレベルクランプする。なお、こ
の実施例では、ベルファイ時において電源端子51,61か
ら電源電圧VCC側への過渡的な電荷の流出は存在する
が、例えば電源端子51→NMOS55→NMOS94→NMOS95→電源
端子93、という経路の直流電流パスが生じないので、こ
の電圧切換回路に使用するNMOSのコンダクタンスの自由
度が大きい。

以上のようにして発生された出力端子４の出力電圧VP
は、従来と同様に、図示しない列アドレスデコーダ及び
データ入力バッファに供給されると共に、行アドレスデ
コーダ10内の第４の回路であるワード線ドライバ回路12
を介してワード線１に供給され、メモリセル３に対する
アクセスが行われる。従って、昇圧回路50を行アドレス
デコーダ10の単位回路、もしくはワード線毎に有する場
合においても、本実施例を容易に適用できる。

このように、本実施例では、第２のレベルリミッタ回
路90等を設けたので、出力端子４に設定すべき高電圧
（＝VCC＋Vth）のレベルを、確実かつ高速に電源電圧VC
Cより高くすることができる。さらに、一方向性素子で
あるダイオード接続されたNMOS95の数も、その一方向性
素子にて制限可能な電圧に応じて、電源電圧VCCレベル
と高電圧VCC＋Vthレベルとの差分を確保できる数だけ準
備すればよいため、素子数も少なくすることができる。
従って、メモリセル３に対する書込み深さが調節され、
周囲温度変化等の影響を受けない的確な書込みが行える
と共に、標準の書込み条件から外されないので、使用上
便利であり、マイコン等の種々の装置に内蔵させること
が可能となる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（ａ）第１のレベルリミッタ回路60は、電源端子61と
出力端子４との間に接続してもよい。この場合、従来の
第２図と同じ昇圧電圧を得るためには、ダイオード接続
のNMOS62,63の数を１つにする必要がある。また、昇圧
回路50の昇圧限界まで昇圧を行うとき等は、第１のレベ
ルリミッタ回路60は必要ない。

（ｂ）ダイオード接続のNMOS53,55,62,63,94,95は、P
MOS、あるいはP⁺拡散層とＮウエル層のPNジャンクショ
ンダイオード等で形成してもよい。同様に、第１図の他
のNMOSやPMOSを、図示以外のトランジスタ等で構成して
もよい。

（ｃ）上記実施例では、ベリファイ時の出力端子４の
出力電圧VPがVCC＋Vthとなるよう設定したが、その出力
電圧VPはリミッタ91のダイオード素子数の増減、ダイオ
ード素子の閾値の変化、あるいは電源端子93に印加する
クランプ基準電圧を接地電位VSSにするというような手
段により、任意の値に設定できる。

（ｄ）本発明は、MNOS（メクル・ナイトライド・オキ
サイド・セミコンダクタ）のようなメモリセルを有する
EEPROM（電気的再書込み可能なプログラマブルROM）等
の他の不揮発性半導体記憶装置にも適用できる。

（発明の効果）以上詳細に説明したように、本発明によれば、第３の
回路を有しているので、電源電圧ノードと出力ノードと
の間に配置された第１のスイッチ手段が、例えば、第２
の制御信号の論理レベルに応じて導通状態となった時
に、出力ノードの電圧レベルを、電源電圧レベルに第１
の一方向性素子にて制限される電圧レベルを加えた電圧
レベル、つまり、第１の高電圧レベルより低く電源電圧
レベルより高い第２の高電圧レベルに設定することがで
きる。このように、電源電圧ノードと出力ノードとの間
に第１の一方向性素子及び第１のスイッチ手段を配置し
ているため、出力ノードに設定すべき第２の高電圧レベ
ルを、確実かつ高速に電源電圧より高くすることができ
る。さらに、第１の一方向性素子の数も、その第１の一
方向性素子にて制限可能な電圧に応じて、電源電圧レベ
ルと第２の高電圧レベルとの差分を確保できる数だけ準
備すればよいため、素子数も少なくすることができる。
従って、例えば、ベリファイ時の選択されたメモリセル
へ伝達する電圧を自由に設定できる等、メモリセルの書
込み深さを調節できるため、マイコン等の適用装置に応
じた書込み深さが実現できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す不揮発生半導体記憶装置
の要部回路図、第２図は従来の不揮発生半導体記憶装置
の要部回路図、第３図は第１図の動作波形図である。１……ワード線、２……ビット線、３……メモリセル、
４……出力端子、10……行アドレスデコーダ、40……発
振回路、50……昇圧回路、51……電源端子、52……容
量、53,55,95……第1,第2,第３の一方向性素子、54……
NMOS、70,92……レベル変換回路、80……PMOS、90……
レベルリミッタ回路、91……リミッタ、94……PMOS（ス
イッチ手段）、VCC……電源電圧、VP……出力電圧、VPP
……高電圧、VSS……接地電位、φ……パルス信号。

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルに電源電圧より高い電圧を供給
することにより前記メモリセルにおける情報の記憶状態
を変更する電気的に書換え可能な不揮発性半導体記憶装
置において、出力ノードの電圧レベルを前記電源電圧より高い第１の
高電圧レベルに設定する第１の回路と、第１の制御信号が第１の論理レベルの時に、電圧レベル
が電源電圧レベルに設定された電源電圧ノードと前記出
力ノードとを電気的に接続し、前記第１の制御信号が第
２の論理レベルの時に、前記電源電圧ノードと前記出力
ノードとを電気的に切離す第２の回路と、電圧レベルが電源電圧レベルに設定された電源電圧ノー
ドと前記出力ノードとの間に直列接続された第１の一方
向性素子並びに第１のスイッチ手段を含み、前記第１の
制御信号が第２の論理レベルの時に、前記メモリセルに
おける情報の記憶状態の変更を指示する第２の制御信号
の論理レベルに応じて、前記第１のスイッチ手段の導通
状態を制御し、前記出力ノードの電圧レベルを前記第１
の高電圧レベルより低く前記電源電圧レベルより高い第
２の高電圧レベルに設定する第３の回路と、前記出力ノードの電圧レベルを前記メモリセルへ伝達す
る第４の回路と、を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】前記第１の回路は、前記電源電圧より高い
電圧を発生する高電圧源から供給された高電圧を、昇圧
することにより前記出力ノードを前記第１の高電圧レベ
ルに設定するものであることを特徴とする請求項１記載
の不揮発性半導体記憶装置。
【請求項３】前記第１の回路は、前記高電圧源と制御ノ
ードとの間に直列接続された第２の一方向性素子並びに
第２のスイッチ手段と、陽極が前記制御ノードに接続さ
れ、陰極が前記出力ノードに接続された第３の一方向性
素子とを有し、前記第２のスイッチ手段は前記出力ノー
ドの電圧レベルに応じて導通状態が制御されることを特
徴とする請求項２記載の不揮発性半導体記憶装置。