KR0139765B1 - 반도체 집적회로장치 - Google Patents

Abstract

본 발명은, 항시 일정하면서 최적치의 데이터기록용 및 소거용 전압을 발생시킬 수가 있고, 더욱이 데이터의 기록 등의 프로그램시간의 단축을 도모하고자 함에 그 목적이 있다.

이를 위해 본 발명은, 전원전위를 승압시키는 승압회로(18)와, 이 승압회로(18)의 출력단에 그 일단이 접속되어 상기 승압회로(18)의 출력전위를 일정치로 제한하면서 온도의존성이 적은 전압제한회로(19) 및, 이 전압제한회로(19)의 타단에 접속되어 상기 전압제한회로(19)의 타단의 전위를 임의로 설정하는 전위설정회로(290)를 구비함으로써, 상기 승압회로(18)의 출력 전위의 일정화가 도모됨과 더불어 임의의 전위로 설정된다.

Description

반도체 집적회로장치

제 1 도는 본 발명을 NAND형 EEPROM에 실장한 경우의 일부 구성을 나타낸 회로도,

제 2 도는 제 1 도중 전압제한회로 및 전위설정 회로의 상세한 구성을 나타낸 회로도,

제 3 도는 제 1 도의 전압제한회로에서 사용되는 제너다이오드의 구조를 나타낸 것으로,

제 3 도(a)는 평면도,

제 3 도(b)는 단면도,

제 4 도는 제 3 도의 제너다이오드의 제너브레이크다운 전압의 온도 의존성을 나타낸 특성도,

제 5 도는 제 1 도의 전압제한회로의 다른 상세한 구성을 나타낸 회로도,

제 6 도는 제 2 도의 회로에서 사용되는 제어신호를 외부로부터 입력하는 경우에 사용되는 입력회로의 회로도,

제 7 도는 제 2 도의 회로에서 사용되는 제어신호를 EEPROM 내부에서 발생시키는 경우에 사용되는 회로의 회로도.

제 8 도는 본 발명의 NOR형 EEPROM에 실장한 경우의 일부구성을 나타낸 회로도.

제 9 도는 NAND셀형 EEPROM의 하나의 메모리 셀을 나타낸 단면도,

제 10 도는 제 9 도의 메모리 셀을 이용한 NAND 셀을 회로도,

제 11 도는 종래의 고전압 발생회로의 회로도,

제 12 도는 제 11 도의 고전압 발생회로에서 사용되는 2상(相) 클록신호의 파형도이다.

*도면의 주요부분의 대한 부호의 설명*

10,80 : 메모리셀 어레이, 11,81 : 메모리 셀,

12 : 선택 게이트13,82 : 어드레스 다코드회로,

14,83 : 디코더, 15,84 : 드라이버,

16,17 : 고전압 발생회로,18 : 승압회로,

19,87 : 전압제한회로,20,88 : 전위설정회로,

21 : 제너다이오드,22 : 전위발생회로,

23 : 전위비교회로,24 : 참조용 전위발생회로,

25 : 전위강하용 N 채널 MOSFET,26 : CMOS 전송게이트,

85 : 소거전위 발생회로,86 : 강압회로,

BL : 비트선,WL : 워드선,

R9∼R1 : 전위분할용 저항,

산업상의 이용분야

본 발명의 메모리 셀을 포함하고, 특히 데이터기록용 및 소거용 고전압을 안정하게 발생시키는 회로를 포함하는 반도체 집적회로장치에 관한 것이다.

종래의 기술 및 그 문제점

EEPROM중에서 고집적화가 가능한 것으로서, 메모리 셀을 복수개 직렬접속한 NAND셀형 EEPROM이 알려져 있다. 이 EEPROM에 있어서 하나의 메모리 셀은, 제 9 도에 나타낸 바와 같이 반도체 기판(90)에 소오스(91)와 드레인(92)을 형성하고, 더욱이 반도체 기판(90)상에 절연막을 매개로 부유 게이트(93)와 제어 게이트(94)를 적층한 MOSFET 구조를 갖추고 있으며, 더욱이 제 10 도에 나타낸 바와 같이 복수개의 메모리 셀(95)을 인접하는 것끼리 그 소오스 및 드레인을 공용하는 형태로 직렬접속시켜 NAND셀을 구성한다. NAND셀의 일단측 드레인은 선택 게이트(96)를 매개로 비트선(BL)에 접속되고, 타단측 소오스는 역시 선택 게이트(97)를 매개로 공용 소오스선(S)에 접속된다. 공용 소오스선(S)에 접속된다. 그리고, 이와 같은 메모리 셀이 복수개 매트릭스 형태로 배열되어 EEPROM이 구성되고, 각 메모리 셀의 제어 게이트는 행방향으로 연속적으로 배설되어 워드선(WL)으로 된다.

이와 같은 NAND셀형 EEPROM의 동작은 다음과 같다. 데이터의 기록은 비트선으로부터 먼쪽의 메모리 셀로부터 순차적으로 이루어지는데, 메모리 셀이 n채널인 경우를 설명하면, 선택된 메모리 셀의 제어 게이트에는 승압된 기록전위(VPP ; 20V정도)가 인가되고, 이것보다 비트선측에 존재하는 비선택 메모리 셀의 제어 게이트 및 선택 게이트에는 중간전위(VPPM; 10V 정도)가 인가되어 비트선에는 데이터에 따라 0V(예컨대 데이터0) 또는 중간전위(VPPM; 예컨대 데이터1)가 인가된다. 이때, 비트선의 전위는 비선택 메모리 셀에 전송되어 선택 메모리 셀의 드레인까지 전달된다. 기록데이터가 0인 때는, 선택 메모리 셀의 부유게이트와 드레인 사이에 고전계가 인가되고 드레인으로부터 부유게이트로 전자가 터널주입되어 문턱치가 정(正)방향으로 이동한다. 또한, 기록데이터가 1인 때에는, 문턱치가 변화되지 않는다.

한편, 데이터의 소거는 NAND 셀내의 모든 메모리 셀에 대하여 동시에 이루어지는데, 즉 모든 제어 게이트 및 선택 게이트에 0V가 인가되고, 도시하지 않은 P형 웰 및 N형 기판에 대하여 승압된 소거전위(VPPE; 20V정도)가 인가된다. 이에 따라 모든 메모리 셀에 있어서 부유 게이트의 전자가 P형 웰로 방출되어 문턱치가 부(負)방향으로 이동한다.

데이터의 독출은 선택된 메모리 셀의 제어 게이트에 0V의 기준전위가 인가되고 그 외의 메모리 셀의 제어 게이트 및 선택 게이트에는 전원전위(V_CC; 5V)가 인가되어 선택 메모리 셀에서 전류가 흐르는지의 여부가 도시하지 않은 감지증폭기에 의해 검출됨으로써 이루어진다. 및 소거전위(VPPE)는 전원전위(V_CC; 5V)를 승압시켜 고전압을 얻는 고전압 발생회로에 의해 형성된다. 이 고전압 발생회로는 종래 제 11 도에 나타낸 바와 같이 구성되어 있는데, 상기 고전압 발생회로는 다단 종속접속된 우수개의 전하펌프회로(101)로 이루어진 승압회로(102)와, 이 승압회로(102)내의 최종단의 전하펌프회로에 접속된 전압제안회로(103)로 구성되어 있다.

상기 각 전하펌프회로(101)는 각각, 소오스와 드레인 사이의 일단 및 게이트가 5V의 전원전위(V_CC)에 접속된 MOSFET(104)와, 이 MOSFET(104)의 소오스와 드레인 사이의 타단에 소오스와 드레인 사이의 일단 및 게이트가 접속된 MOSFET(105) 및, 상기 MOSFET(104)의 소오스와 드레인 사이의 타단에 그 일단이 접속된 캐패시터(106)로 구성되어 있고, 전단의 MOSFET(105)의 소오스와 드레인 사이의 타단이 다음 단의 MOSFET(105)의 소오스와 드레인 사이의 일단에 접속됨으로써 복수개의 전하펌프회로(101)가 종속접속되어 있다. 또한, 각 전하펌프회로(101)내의 캐패시터(106)의 타단에는, 제 12 도에 나타낸 바와 같은 2상의 클록신호(ψ1,ψ2)가 교대로 공급되고 있다.

상기 전압제한회로(103)는 직렬접속된 복수개의 제너다이오드(107)로 구성되어 있는데, 여기서 제너다이오드 1개당 제너브레이크다운(zener break-down)전압이 예컨대 10V라고 하면, 전압제한회로의 제어전압은 제 11 도와 같이 제너다이오드가 2개 설치되어 있는 경우에는 VPP 및 소거전위(VPPE)의 20V로 되어, 1개의 경우에는 VPPM의 10V로 된다.

그런데 상기와 같은 NAND형 EEPROM에 있어서, 데이터의 기록을 수행하는 경우에 사용되는 기록전위(VPP)가 높을 수록 데이터의 기록에 요구되는 시간의 단축시킬 수가 있지만, 종래에서는 이 전위를 함부로 높게할 수가 없고 상한이 있었다. 그 이유는 다음과 같다.

만일 데이터의 기록시에 VPP를 지나치게 높게 해서, NAND셀로 직렬접속된 복수개의 메모리 셀의 도중의 메모리 셀의 문턱치가 정방향으로 이동하여 지나가면, 데이터의 독출시에 이 메모리 셀이 비선택 메모리 셀로, 그 제어 게이트에 5V의 전원전위가 인가된 때라도 이 비선택 메모리 셀을 온상태로 유지되지 않아서 선택 메모리 셀로부터의 데이터 독출이 이루어지지 않게 된다는 문제점이 발생하는데, 즉 기록전위(VPP)를 지나치게 높게 하면, 데이터 기록시에 중복기재(overwrite)가 발생한다.

이와 같은 중복기재는 외부의 온도변화에 의해서도 발생하는데, 즉 상기 제 11 도와 같은 구성의 고전압 발생회로에 있어서, 어떤 온도상태에서는 정규의 기록전위인 20V가 얻어지고 있어도, 외부의 온도가 변동하여 제너다이오드의 제너브레이크다운 전압이 상승하면, VPP의 값도 상승한다. 따라서, 기록전위(VPP)가 20V인 때에 예컨대 100μ초의 기록시간에서 정규가 문턱치의 이동량이 얻어지고 있던 것이, VPP가 23V로 상승함으로써, 100μ초의 기록시간에서는 문턱치의 이동량이 커지게 된다.

이와 같은 중복기재의 문제를 해결하기 위해 더욱이 종래에서는 인텔리 전트 기록(Intelligent Write)방식이 개발되었다. 이 방식은 기록전위(VPP)를 조금씩 나누어 상승시켜 데어터의 기록을 복수회 별도로 수행하는 것으로, 데이터의 기록 및 기록 후의 독출동작을 반복 수행하는 것이다. 그리고, 독출된 데이터가 기록데이터와 같아진 때에 기록동작을 종료시킨다.

그렇지만, 인텔리전트 기록방식에서는 데이터의 기록을 복수회로 수행할 필요가 있기 때문에, 데이터의 기록시간이 길어진다는 결점이 있다.

더욱이, 인텔리전트 기록방식을 실현하기 위해서는 비교회로 등을 필요로 하여 회로구성이 복잡화 된다는 결점이 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로,항시 일정하면서 최적치의 데이터기록용 및 소거용 전압을 발생시킬 수가 있고, 더욱이 데이터의 기록 등의 프로그램시간의 단축을 도모할 수가 있으며, 또한 전압치를 변경시킬 수가 있는 반도체 집적회로장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 제 1 발명의 반도체 집적회로장치는, 전원전위를 승압시키는 승압수단과, 이 승압수단의 출력단에 그 일단이 접속되어 상기 승압수단의 출력저위를 일정치로 제한하면서 온도의존성이 적은 전압제한수단 및, 이 전압제안수단의 타단에 접속되어 상기 전압제한수단의 타단의 전위를 임의로 설정하는 전위설정수단을 구비한 것을 특징으로 한다.

제 2 발명의 반도체 집적회로장치는, 전원전위를 승압시키는 승압수단과, 이 승압수단의 출력단에 그 일단이 접속되어 상기 승압수단의 출력전위를 일정치로 제한하면서 온도의존성이 적은 전압제한수단, 이 전압제한수단의 타단에 접속되어 상기 전압제한수단의 타단의 전위를 임의로 설정하는 전위 설정수단, 각각 부유 게이트 및 제어 게이트를 갖춘 복수개의 MOSFET가 직렬 접속되어 구성된 NAND형 메모리 셀 어레이, 상기 MOSFET의 각 제어 게이트에 접속된 워드선 및, 상기 승압수단의 출력단에 접속되어 이 출력단에 발생하는 전위를 어드레스 입력에 따라 상기 워드선에 선택적으로 공급·제어하는 어드레스 디코드수단을 구비한 것을 특징으로 한다.

제 3 발명의 반도체 집적회로장치는, 전원전위를 강압시키는 강압수단과, 이 강압수단의 출력단에 그 일단이 접속되어 상기 강압수단의 출력전위를 일정치로 제한하면서 온도의존성이 적은 전압제한수단, 이 전압제한수단의 타단에 접속되어 상기 전압제한수단의 타단의 전위를 임의로 설정하는 전위 설정수단 및 부유 게이트 및 제어 게이트를 갖춘 MOSFET로 이루어지고, 데이터의 소거시에 상기 강압수단의 출력단에 발생하는 전위가 제어 게이트에 공급되는 메모리 셀을 구비한 것을 특징으로 한다.

(작용)

상기와 같이 구성된 제 1 발명의 반도체 집적회로장치에 의하면, 승압수단의 출력전위가 전압제한수단에 의해 일정치로 제한되고, 또 전위설정수단에 의해 전압제한수단의 타단의 전위가 설정됨으로써 승압수단의 출력전위의 일정치가 도모됨과 더불어 임의의 전위로 설정된다.

제 2 발명의 반도체 집적회로장치에 의하면, 승압수단의 출력전위가 NAND형 메모리 셀의 워드선에 공급됨으로써 NAND형 메모리 셀에서의 데이터의 기형 메모리 셀의 워드선에 공급됨으로써 NAND형 메모리 셀에서의 데이터의 기록시에 워드선전위의 일정치화가 도모된다.

제 3 발명의 반도체 집적회로장치에 의하면, 강압수단의 출력전위가 메모리 셀의 제어 게이트에 공급됨으로써, 메모리 셀에서의 데이터의 소거시에 제어 게이트의 일정치화가 도모된다.

[실시예]

이하, 예시도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.

제 1 도는 본 발명을 NAND셀형 EEPROM으로 실현한 경우의 일부 구성을 나타낸 회로도이다.

도면에 있어서, 참조부호 10은 메모리 셀 어레이로, 이 메모리 셀 어레이(10)는 상기에 나타낸 것과 마찬가지로, 각각 부유 게이트와 제어 게이트를 갖춘 N채널 MOSFET로 이루어진 복수개의 메모리 셀(11)과 N채널 MOSFET로 이루어진 2개의 선택 게이트(12)로 구성되어 있다. 또한, 상기와 마찬가지로 각 NAND셀을 구성하는 메모리 셀(11)의 각 제어 게이트는 워드선(WL)에 접속되고, 각 NAND셀의 일단측 드레인에 접속된 선택 게이트(12)는 비트선(BL)에, 타단측 소오스에 접속된 선택 게이트(12)는 공용소오스선(S)에 각가 접속되어 있다.

상기 복수개의 워드선(WL)은 데이터의 기록시, 소거시 및 데이터의 독출시에 각각 어드레스신호에 따라 선택구동되는 것으로, 이 어드레스신호는 어드레스 디코드회로(13)에 공급된다. 이 어드레스 디코드회로(13)는 입력 어드레스 신호를 디코드하는 디코더(14)와, 이 디코더(14)의 출력에 따라 상기 워드선(WL)에 소정의 전위를 공급하는 드라이버(15)로 구성되어 있는데, 이 드라이버(15)에는 상기 기록전위(VPP) 및 중간전위(VPPM) 외에, 도시하지 않은 소거전위(VPPE), 5V의 전원전위(V_CC) 및 0V의 기준전위가 공급된다.

또한, 도면에 있어서 참조부호 16과 17은 상기 기록전위(VPP)와 중간전위(VPPM)를 각각 발생시키는 고전압 발생회로이고, 양자는 공히 승압회로(18), 전압제한회로(19) 및 전위설정회로(20)로 구성되어 있다.

상기 각 승압회로(18)는 전원전위(V_CC)를 승압시켜 고전압을 얻는 것으로, 예컨대 상기 제 11 도에 나타낸 것과 마찬가지로 전하펌프회로를 이용한 구성으로 되어 있다. 상기 승압회로(18)의 출력단에는 상기 각 전압제한회로(19)의 일단이 접속되어 있고, 상기 각 승압회로(18)에서 얻어진 고전압은 각 전압제한회로(19)에의해 일정치로 제한된다. 또한, 상기 각 전압제한회로(19)의 타단에는, 상기 각 전위설정회로(20)가 접속되어 있고, 이 각 전위설정회로(20)에 의해 각 전압제한회로(19)의 타단전위가 임의로 설정됨으로써, 기록전위(VPP) 및 중간전위(VPPM)의 값이 자유로 변화되도록 되어 있다.

제 2 도는 제 1 도에 있어서 상기 기록전위(VPP)를 발생시키는 한쪽의 고전압발생회로(16)의 전압제한회로(19) 및 전위설정회로(20)의 상세한 구성을 나타낸 회로도이다.

상기 전압제한회로(19)는, 각 캐소드가 상기 승압회로의 출력단측을 향하여 배치된 상태로 직렬접속된 3개의 제너다이오드(21)로 구성되어 있다. 여기서, 각 제너다이오드의 제너브레이크다운전압(VZ)은 그 온도특성이 거의 없는 5V정도로 설정되어 있다, 따라서, 이 전압제한회로(19)에서의 총제너브레이크다운 전압은 15V정도이다.

전위설정회로(20)는 저누이발생회로(22), 전위비교회로(23), 참조용 전위 발생회로(24) 및 전위강하용 N채널 MOSFET(25)로 구성되어 있다.

상기 전위발생회로(22)는 상기 전압제한회로(19)의 타단과 0V의 기준전위 사이에 직렬접속된 9개의 전위불할용 저항(R9∼R1)과, 이들 각 저항의 직렬접속점에 각각의 그 일단이 접속되고, 그 타단이 공통접속된 8개의 CMOS 전송 게이트(26)로 구성되어 있다. 상기 8개의 CMOS 전송 게이트(26)의 N채널측 및 P채널측 게이트에는 상보(相補)한 1쌍의 각 제어신호[SW0, SW0(단/는 반전을 의미한다)∼SW7, /SW7]가 공급된다. 즉, 이 전위설정회로(20)에서는 상기 전압제한회로(19)의 타단의 전위(VA)와 기준전위 사이의 전위차가 9개의 저항((R9∼R1)따라 8종류로 분할되고, 제어신호(SW0, /SW0∼SW7, /SW7)에 따라 어느 것인지 하나의 전송 게이트(26)가 도통 제어됨으로 써, 분할된 8종류의 전위중 어느 것인지 하나가 선택되게 된다.

상기 전위비교회로(23)는 P채널 MOSFET(27,28) 및 N채널 MOSFET(29,30,31)로 이루어진 차동형 연산증폭회로로, 상기 전위설정회로(20)에 의해 선택된 전위(VB)가 한쪽의 구동용 MOSFET인 N채널 MOSFET(29)의 게이트에 공급되고, 다른 쪽의 구동용 MOSFET인 N채널 MOSFET(30)의 게이트에는, 후술할 참조용 전위발생회로(24)에 의해 발생된 참조용 전위(VR)가 공급되어 이 전위비교회로(23)에 의해 양전위(VB, VR)가 비교된다. 또, 상기 N채널 MOSFET(31)의 게이트에는 제어신호(VON)가 공급되는데, 이 신호(VON)가 5V로 되어 MOSFET(31)가 도통한 때에 전위비교회로(23)의 비교동작이 이루어진다. 또한, 이 신호(VON)의 논리레벨은 이 EEPROM에서의 데이터의 기록/독출 제어신호(R/W)에 기초하여 설정된다.

상기 참조용 전위발생회로(24)는 상기 참조용 전위(VR)를 안정하게 발생시키기 위한 것으로, 이 고전압 발생회로(16)와 동일하게 구성된 다른 쪽의 고전압발생회로(17)에 의해 발생되는 중간전위(VPPM)가 공급된다. 이 중간전위(VPPM)는 직렬접속된 2개의 PN접합 다이오드(32,33)에 의해 2분할되고, 더욱이 이 2분할된 전위가 직렬접속된 2개의 저항(34,35)에 의해 그 저항비에 따라 분할됨으로써, 참조용 전위(VR)가 얻어진다.

상기 전위강하용 MOSFET(25)의 소오스는 상기 전압제한회로(19)의 타단에 접속되고, 드레인은 기준전위에 접속되며, 그 게이트에는 상기 전위비교회로(23)의 출력이 공급된다. 즉, 이 MOSFET(25)는 전위비교회로(23)의 출력에 따라 게이트제어됨으로써, 그 소오스와 드레인 사이의 도통저항이 변화하고, 그 도통저항에 따라 소오스와 드레인 사이의 전위강하가 변화하여 그 결과 상기 전압제한회로(19)의 타단의 전위(VA)가 설정된다.

또, 상기 전압제안회로(19)의 타단과 전위비교회로(23)의 MOSFET(29)의 게이트 사이에는, 발진방지용 캐패시터(36)가 접속되어 있다.

다음에 상기와 같은 회로의 동작을 설명한다.

전원이 투입되어 승압회로(18)의 출력전위가 충분히 높게 되어 있는 때, 전압제한회로(19)에 의해 승압회로(18)의 출력전위가 1개의 제너다이오드의 제너브레이크다운 전압의 3배의 전위 즉 5V×3=15V와 이 전압제한회로(19)의 타단의 전위인 VA의 합의 전위인 (15V+VA)로 제한된다.

한편, 지금 일시적으로 제어신호(SW3, /SW3)가 각각 1레벨(5V), 0레벨(0V)로 되어 있다고 하면, 제 2 도중의 전위발생회로(22)내에서는, 이 제어신호(SW3, /SW3)가 그 게이트로 입력되고 있는 CMOS 전송 게이트가 도통한다. 이때, 다른 CMOS 전송 게이트는 비도통상태로 되어 있다. 이때, 전위발생회로(22)의 출력전위(VB)는 다음의 식으로 주어진다.

VB={(R1 + R2 + R3 + R4 + R5)/(R1 + R2 + … + R8 + R9)}·VA…식(1)

또한, 연산증폭회로의 일반적인 작용에 의해 전위비교회로(23)의 양입력전위(VB, VR)는 같아지기 때문에, R1+ R2 + R3 + R4 + R5 = RA, R6 + R7 + R8 + R9 = RB로 하면, VA는 다음 식으로 주어지게 된다.

VA + (1+ RB/RA)·VR … 식(2)

상기 2식에 의하면, (RB/RA)의 값을 변화시킴으로써, VA의 전위를 변화시킬 수가 있고, 이에 따라 VPP의 값을 자유로 변화시킬 수가 있다. 또한, (RB/RA)의 값은 전위발생회러(22)내의 8개의 CMOS 전송 게이트(26)의 어느 것을 도통시키는 지에 따라 결정되고, 이들 CMOS 전송 게이트(26)의 도통제어는 제어신호(SW0, / SW0∼SW7, /SW7)의 레벨설정에 따라 이루어진다.

현재 참조용 전위(VR)가 예컨대 2V로 설정되어 있고, (RB/RA)의 값이 설정되어 있다고 하면, VA의 값은 상기 2식으로부터 4V로 되고, 따라서 이 경우에는 V_PP= (15V + VA) = (15V + 4V) = 19V로 된다.

상기 전압제한회로(19)에서의 제한저압은, 온도특성이 거의 없는 3개의 제너다이오드(21)로 결정되기 때문에, 이 전압제한회로(19)에서의 총 제너브레이크다운 전압인 15V는 온도변동에 대하여 거의 변화되지 않는다. 또한, 전압제한회로(19)의 타단의 전위도 온도특성이 거의 없는 참조용 전위(VR)를 본래대로 해서 형성되기 때문에, 이것도 온도변동에 대하여 거의 변화되지 않는다. 따라서, VPP의 값의 온도변동에 대하 변화가 적고, 또 어떤 범위내에서 자유로 그 값을 변화시킬 수가 없는데, 이것은 제 1 도중에 있어서 중간전위(VPPM)를 발생시키는 다른 고전압 발생회로(17)에 대해서도 동일하다.

그런데, 상기와 같이 해서 고저압 발생회로(16,17)에 의해 발생된 기록전원(VPP) 및 중간전위(VPPM)는 제 1 도중의 드라이버(15)에 공급되고, 상기 메모리셀(11)에서의 데이터의 기록 및 소거시에 워드선(WL)에 선택적으로 공급된다.

즉, 상기와 같은 데이터의 기록은 비트선(BL)으로부터 먼 쪽의 메모리 셀로부터 순차적으로 이루어진다. 선택된 메모리 셀의 제어 게이트에는 기록전위(VPP)가 인가되고, 이것보다 비트선측에 존재하는 비선택 메모리 셀의 제어 게이트 및 선택 게이트에느 중간전위(VPPM)에 인가되어, 비트선에는 데이터에 따라서 0V 또는 중간전위(VPPM)가 인가된다. 이때, 비트선의 전위는 비선택메모리 셀이 전송되어 선택 메모리 셀의 드레인까지 전달되고, 기록데이터가 0인 때는 선택 메모리 셀의 부유 게이트와 드레인 사이에 고전계가 인가되고 드레인으로부터 부유 게이트로 전자가 터널주입되어 문턱치가 정(正)방향으로 이동한다. 또한, 기록데이터가 1인 때에는, 문턱치가 변화되지 않는다.

한편, 데이터소거는 NAND셀내의 모든 메모리셀에 대하여 동시에 이루어지는데, 즉 모든 제어 게이트 및 선택 게이트에 0V가 인가되고, 도시하지 않은 P형 웰 및 N형 기판에 대하여 승압된 소거전위(VPPE)가 인가된다. 이에 따라 모든 메모리 셀에 있어서 부유 게이트의 전자가 P형 웰로 방출되어 문턱치가 부(負)방향으로 이동한다.

그런데, 메모리 셀(11)에 대한 데이터기록시에 기록전위(VPP) 및 중간전위(VPPM)의 온도특성이 작아서, 온도변동에 대하여 마진을 갖출 필요가 없다. 그 결과, 상기와 같은 인텔리전트 기록방식에 따라 기록을 수행할 때에 미리 그 메모리 셀의 특성에 적합한 기록전위(VPP)를 설정해 두면, 1회의 기록동작으로 기록을 수행할 수가 있고, 종래의 인텔리전트 기록방식의 경우와 동일한 기록특성을 유지하면서 기록시간의 단축을 도모할 수가 있다. 따라서, 상시 실시예의 EEPROM에 의하면, 고속의 기록이 실현가능한다.

제 3 도는 상기 실시예의 전압제한회로(19)에서 사용되는 제너다이오드(21)의 소자구조를 나타낸 것으로, 제 3 도 (a)는 평면도이고, 제 3 도 (b)는 단면도이다.

이 제너다이오드는 N형 기판(N-sub;41)상에 P웰층(P-well; 42)을 형성하고, 이 P웰층(42)상에 N웰층(43)을 형성하며, 더욱이 이 N웰층(43)내에 P^_형 리미터층(44), 이 리미터층(44)의 중앙부에는 P⁺형 층(45), 리미터층(44)의 주변부에는 N⁺형 캐소드접촉층(46)을 형성하고, 또 P웰(42)의 표면에 P⁺형 애노드접촉층(47)을 형성하여 구성되어 있다. 여기서 예컨대 상기 P웰층(42)의 한변의 길이는 28μ㎜로 되어 있고, P웰층(43)의 한변의 길이는 20μm로 되어 있으며, PN접합면적은 12μ㎡으로 되어 있다.

이와 같은 구성은 제너다이오드에서는 상기 P^-형의 리미터층(44)에서의 P형 불순물농도 및 캐소드와 애노드 사이의 전류(ICP)의 값에 따라 제너브레이크다운전압(VZ)이 결정되는 것이 알려져 있다.

제 4 도는 상기 제너다이오드에 있어서 상기 리미터층(44)의 P형 불순물농도와, 캐소드와 애노간 전류(ICP)를 파라미터로 한 때의 제너브레이크다운전압(VZ)의 농도의존성을 나타낸 특성도이다. 도면중의 특성a는 P형 불순물농도를 2.5×10¹³, 특성 b는 4×10¹³, 특성 c는 7×10¹³, 특성 d는 2×10¹⁴으로 각각 설정한 경우이고, 각 특성 (a)∼(d)내에서는 좌측으로부터 전류(ICP)가 2mA, 1mA, 500μA, 100μA, 20μA, 10μA,, 1μA인 경우이다. 도시된 특성 d에 나타낸 바와 같이 제너브레이크다운전압(VZ)이 5V 정도로 설정되어 있는 때에 가장 온도의존성이 적고, 예컨데 ICP가 2mA인 때의 온도계수는 +0.85mV/℃, 1mA인 때는 +0.9mV/℃, 500μA인 때는 +0.9mV/℃, 100μA인 때는 +0.5mV/℃, 20μA인 때는 +0mV/℃, 10μA인 때는 -0.75mV/℃로 된다.

따라서, 리미터층(44)의 P형 불순물농도를 2×10¹⁴으로 설정하고, VZ이 4.8V인 것을 ICP가 20μA에서 사용하면, 상기 전압제한회로(19)에서의 제한전압은 모두 온도계수를 갖지 않게 된다.

제 5 도(a) 및 제 5 도(b)는 상기 전압제한회로(19)의 다른 상세한 구성을 나타내고 있는데, 제 5 도(a)의 것은 1개 제너다이오드(21) 대신에 게이트와 소오스간의 접속된 N채널 MOSFET(36)를 나머지 2개의 제너다이오드(21)에 대하여 직렬접속되도록 한 것이다. 이와 같은 구성의 전압제한회로(19)에서의 제한전압은 MOSFET(36)의 문턱치전압을 VTH로 하면 (2VZ+VTH)로 되는 데, 이 값은 예컨대 +12V 정도로 된다. 또한, 제 5 도는 (b)의 것은 1개의 제너다이오드(21) 대신에 PN접합다이오드(37)를 나머지 2개의 제너다이오드(21)에 대하여 순방향으로 직렬접속되도록 한 것이다. 이와 같은 구성의 전압 제한회로(19)에서의 제한전압은 PN접합 다이오드(37)의 순방향강하전압을 VF로 하면 (2VZ+VF)로 되는데, 이 값은 예컨대 +11V정도로 된다.

그런데, 상기 제 2 도중의 전위발생회로(22)에서 사용되는 제어신호(SW0, /SW0∼W7,/SW7)는 이 실시예의 EEPROM을 1칩화한 경우에, 칩외부로부터 직접입력할 수가 있지만, 이 경우에는 외부단자수가 대폭적으로 증가하여 바람직하지는 않다.

그래서, 이들 제어신호(SW0, /SW0∼W7,/SW7)를 칩외부로부터 입력할 경우에는, 제 6 도에 나타낸 바와 같이 입력회로가 사용된다. 도면에 있어서, 참조부호 50은 이 실시예의 EEPROM의 동작을 제어하기 위한 8비트의 제어신호가 인가되는 외부단자이다. 이들 외부단자(50)에 인가되는 제어신호는 8비트의 레지스터(51)에 공급·기억된다. 이 레지스터(51)에 기억된 신호는 명령디코더(52)에 의해 디코드되어 제어회로(53)에 공급되고, 이 제어회로(53)로부터의 지령에 기초하여 EEPROM의 통상동작이 제어된다.

한편, 예컨대 레지스터(51)의 제 1 비트째의 신호의 레벨에 따라 상기 제어신호(SW0, /SW0∼W7,/SW7)를 발생시키는 모드가 설정되고, 이 모드인 때에 제어회로(53)로부터 출력되는 지령에 기초하여 디코더(54)의 동작이 가능하게 된다. 이 디코더(54)에는 레지스터(51)의 예컨대 제 6비트째 내지 제 8비트째로 이루어진 3비트의 신호가 공급되고 있고, 동작가능하게 된 때에 디코더(54)느 이들 3비트의 신호를 디코드해서 8개의 제어신호(SW0∼SW7)를 발생시킨다. 또 이들 각 신호의 반전신호는 도시하지 않은 인버터를 이용하여 형성할 수가 있다.

제 7 도는 제어신호(SW0, /SW0∼W7,/SW7)를 EEPROM 내부에서 발생시키는 경우에 사용되는 회로의 구성을 나타낸 것이다. 즉, 이 예는 EEPROM의 메모리 셀과 동일한 구조의 MOSFET를 복수개 이용하여 데이터를 기억시켜, 상기 분할전위의 선택시에 이들 MOSFET로부터 데이터를 독출하고, 이 독출데이터에 기초하여 상기 제어신호(SW0, /SW0∼W7,/SW7)를 발생시킴으로써, 제어신호(SW0, /SW0∼W7,/SW7)를 입력하기 위한 외부단자를 필요없게 한 것이다.

즉, 참조부호 71∼73은 각각 상기 메모리 셀(11)과 마찬가지로 부유 게이트와 제어 게이트를 갖춘 N채널 MOSFET로, 이들 각 MOSFET(71∼73)의 소오스는 기준전위에 접속되어 있다. 또한, 상기 MOSFET(71∼73)의 제어 게이트와 드레인은 기록회로(77) 접속되어 있고, 데이터의 기록시에 기록회로(77)로부터 출력되는 기록용 고전위가 이들 MOSFET(71∼73)의 제어 게이트 및 드레인에 공급된다. 또한, 기록동작이 종료한 후에는, 상기 MOSFET(71∼73)의 드레인 신호가 디코더978)에 공급된다. 디코더(78)는 이들의 신호를 디코드해서 8개의 제어신호(SW0∼SW7)를 발생시킨다. 또, 이 경우에도 각 제어신호의 반전신호는 도시하지 않은 인버터를 이용하여 형성할 수가 있다.

그런데, 상기 실시예에서는 본 발명을 NAND셀형의 EEPROM에 실시한 경우에 관하여 설명하였지만, 본 발명은 NOR셀형 EEPROM에도 실시가능하다.

제 8 도는 본 발명을 NOR셀형 EEPROM에도 실시한 경우의 일부구성을 나타낸 회로도이다.

도면에 있어서, 참조부호 80은 메모리 셀 어레이로, 이 메모리 셀 어레이(80)는 상기 메모리 셀 어레이910)에 나타낸 것과 마찬가지로, 각각 부유 게이트와 제어 게이트를 갖춘 N채널 MOSFET로 이루어진 복수개의 메모리 셀(81)로 구성되어 있다. 이들 각 메모리 셀(81)의 드레인은 복수개의 비트선(BL)중 대응하는 것에 접속되고, 각 제어 게이트는 복수개의 워드선(WL)중 대응하는 것에 접속되며, 모든 메모리 셀(81)의 소오스는 공통소오스선(S)에 접속되어 있다.

상기 복수개의 워드선(WL)은 데이터의 기록시, 소거시 및 데이터의 독출시에 각각 어드레스신호에 따라 선택구동되는 것으로, 이 어드레스신호는 어드레스 디코드 회로(82)에 공급된다. 이 어드레스 디코드 회로(82)는 입력 어드레스신호를 디코드하는 디코더(83)와, 이 디코더(83)의 출력에 따라 워드선(WL)에 소정의 전위를 공급하는 드라이버(84)로 구성되어 있다. 이 드라이버(84)에는 기록전위(VPP), 소거전위(VPPE') 외에 5V의 전원전위(V_CC) 및 0V의 기준전위가 공급된다.

또한, 도면에 있어서 참조부호 85는 상기 소거전위(VPPE')를 발생시키는 소거전위 발생회로로, 이 소거전위 발생회로(85)는 강압회로(86), 전압제한회로(87) 및 전위설정회로(88)로 구성되어 있다.

상기 강압회로(86)는 5V의 전원전위(V_CC)를 이용하여 부(負) 극성의 전압을 얻는 것이다. 이 강압회로(86)의 출력단에는 상기 전압제한회로(87)의 일단이 접속되어 있어, 상기 강압회로(86)에서 얻어진 부극성의 전압이 이 전압제한회로(87)에 의해 일정치로 제한된다. 또한, 상기 전압제한회로(87)의 타단에는 상기 전위설정회로(88)가 접속되어 있고, 이 전위설정회로(88)에 의해 전압제한회로(88)가 접속되어 있고, 이 전위설정회로(88)에 의해 전압제한회로(87)의 타단전위가 임의로 설정됨으로써, 상기 소거전위(VPPE')의 값이 자유로 변화되도록 되어 있다. 또, 상기 전압제한회로(87)로서는 예컨대 상기 제 2 도중의 전압제한회로(19)에 있어서 각 제너다이오드의 극성을 역으로 해서 접속한 것이나, 상기 제 5 도중의 각 다이오드의 극성을 역으로 해서 접속한 것이 사용된다. 또한, 전위설정회로(88)의 구체예로서는 상기 제 2 도에 나타낸 것과 기본적인 구성이 동일하므로 그 설명은 생략한다.

NOR셀형 EEPROM에 있어서, 제조직후에 모든 메모리 셀(81)은 데이터가 기록된 상태, 즉 부유 게이트로 전자가 축적된 상태로 되어 있다. 따라서, 이와 같은 EEPROM에서 데이터의 프로그램을 실행하는 경우, 선택된 메모리 셀이 데이터소거를 수행할 필요가 있다. 이 데이터소거는, 선택 메모리 셀의 제어 게이트에는 예컨대 -8V정도의 소거전위(VPPE')를 공급하고, 이때 모든 메모리 셀의 소오스에는 5V의 전원전위(V_CC)를 공급한다. 이때 모든 메모리 셀의 소오스에는 5V의 전원전위(V_CC)를 공급한다. 상기 소거전위 발생회로(85)는 이때에 필요한 -8V정도의 소거전위(VPPE')를 발생시키는 것으로, 이 소거전위(VPPE')는 입력어드레스신호에 따라 드라이버(84)로부터 1개의 워드선(WL)으로 공급된다. 그리고, 제어 게이트에 상기 소거전위(VPPE')가 공급된 선택 메모리 셀에서는 그 부유 게이트로부터 전자가 방출되어 데이터 소거가 이루어진다. 또, 데이터 소거 이외인 때 상기 공통소오스선(S)은 0V로 유지된다.

그런데, 상기 NOR셀형 EEPROM에 있어서 데이터 소거를 수행하는 경우, 종래에서는 NAND셀형 EEPROM의 경우와 마찬가지로 인텔리전트 소거방식이 채용되어 있는데, 즉 이 방식은 소거전위를 조금씩 나누어 변환시켜 데이터의 소거동작을 복수회 별도로 수행하는 것으로 데이터의 소거 및 소거후의 독출동작을 반복수행하는 것이다. 그리고, 독출된 데이터가 소거데이터와 같아진 때에 기록동작을 종료시킨다.

그렇지만, 인텔리전트 소거방식에서는 데이터의 소거를 복수회로 수행할 필요가 있기 때무네, 데이터의 소거시간이 길어진다는 결점이 있지만, 상기 실시예의 NOR셀형의 EEPROM의 경우에는 미리 그 메모리 셀의 특성에 적합한 소거전위(VPPE')를 설정해둘 수가 있기 때문에, 1회의 소거동작으로 소거를 수행할 수가 있고, 종래의 인텔리전트 소거방식의 경우와 동일한 기록특성을 유지하면서 소거시간의 단축을 도모할 수가 있다. 따라서, 제 8 도의 실시예의 EEPROM에 의하면 고속 소거가 실현가능하다.

또, 본 발명은 상기 실시예에 한정되지 않고 여러가지의 변형이 가능하다. 예컨대, 상기 실시예에서는 제 2 도에 나타낸 바와 같이 전위설정회로(20)에서 9개의 저항(R9∼R1)에 의해 상시 전위차를 분할하고, 제어신호(SW0, /SW0∼W7,/SW7)에 따라 어느 것인지 하나의 전위를 선택하도록 구성하는 경우에 관해서 설명하였지만, 이것은 출하시에 본딩배선을 이용하여 어느 것인지 1개이 저항의 직렬접속점과 전위비교회로(23)의 입력단자를 고정적으로 결선함으로써, 그 EEPROM에서의 최적한 기록전위 및 소거전위를 결정하는 것도 아니다, 또한, 상기 저항(R9∼R1) 대신에 직렬접속된 복수개의 용량을 이용하여 상기 전위차를 분할할 수도 있다.

더욱이 상기 실시예에서는, 전원전위(V_CC)가 5V인 경우를 설명하였지만, 이것은 그 외의 전위 예컨대 3.3V 등의 경우에도 적용할 수가 있다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면의 참조부호는, 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 항시 일정하면서 최적치의 데이터기입용 및 소거용 전압을 발생시킬 수가 있고, 게다가 데이터의 기록 등의 프로그램시간의 단축을 도모할 수가 있으며, 또한 전압치를 변경할 수가 있는 반도체 집적장치를 제공할 수가 있다.

Claims (15)

1. 전원전위를 승압시키는 승압수단(18)과,

   이 승압수단(18)의 출력단에 그 일단이 접속되어 상기 승압수단(18)의 출력전위를 일정치로 제한하면서 온도의존성이 적은 전압제한수단(19) 및,

   이 전압제한수단(19)의 타단에 접속되어 상기 전압제한수단(19)의 타단의 전위를 임의로 설정하는 전위설정수단(20)을 구비하여 구성된 것을 특징으로 하는 반도체 집적회로장치.
2. 제 1 항에 있어서, 각각 부유 게이트 및 제어 게이트를 갖춘 복수개의 MOSFET(11)가 직렬접속되어 구성된 NAND형 메모리 셀 어레이(10)와, 상기 MOSFET(11)의 각 제어 게이트에 접속된 워드선(WL) 및, 상기 승압수단(18)의 출력단에 접속되고, 이 출력단에 발생하는 전위를 어드레스 입력에 따라 상기 워드선에 선택적으로 공급·제어하는 어드레스 디코드수단(13)을 더 구비하여 구성된 것을 특징으로 하는 반도체 집적회로장치.
3. 제 2 항에 있어서, 상기 전압제한수단(19)이 1개 이상의 제너다이오드(21)로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
4. 제 3 항에 있어서, 상기 제너다이오드(21)의 제너브레이크다운 전압이 전혀 온도계수를 갖지 않도록 설정되는 것을 특징으로 하는 반도체 집적회로장치.
5. 제 2 항에 있어서, 상기 전위설정수단(20)이, 상기 전압제한수단(19)의 타단의 전위와 기준전위 사이의 범위의 값을 갖춘 임의의 전위를 발생시키는 전위발생수단(22)과, 이 전위발생수단(22)에 의해 발생되는 임의의 전위가 한쪽 입력으로서 공급되는 차동형 전위비교수단(23), 이 전위비교수단(23)의 다른 쪽 입력으로서 공급해야 할 참조용 전위를 발생시키는 참조용 전위발생수단(24) 및, 상기 전압제한수단(19)의 타단과 기준전위 사이에 전류통로가 삽입되어 상기 전위비교수단(23)의 비교출력으로 게이트제어되는 MOS형 스위치소자(25)로 구성되어 있는 것을 특징으로 하는 반도체 직접회로장치.
6. 제 5 항에 있어서, 상기 전위발생수단(22)이, 상기 전압제한수단(19)의 타단과 기준전위간의 사이에 직렬로 삽입된 복수개의 저항소자(R1∼R9)와, 이 복수개의 저항소자(R1∼R9)의 각 직렬접속점에 발생되는 전위를 제어신호에 따라 선택하는 전위선택수단(26)으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
7. 제 2 항에 있어서, 상기 전압제한수단(19)이 PN접합다이오드(37)와, 이에 직렬접속된 1개 이상의 제너다이오드(21)로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
8. 제 7 항에 있어서, 상기 제너다이오드(21)의 제너브레이크다운 전압이 전혀 온도계수를 갖지 않도록 설정되는 것을 특징으로 하는 반도체 집적회로장치.
9. 전원전위를 강압시키는 강압수단(86)과,

   이 강압수단(86)의 출력단에 일단이 접속되고, 상기 강압수단(86)의 출력전위를 일정치로 제한하면서 온도의존성이 적은 전압제한수단(87),

   이 전압제한수단(87)의 타단에 접속되어 상기 전압제한수단(87)의 타단의 전위를 임의로 설정하는 전위설정수단(88) 및,

   부유 게이트 및 제어 게이트를 갖춘 MOSFET(81)로 이루어지고, 데이터의 소거시에 상기 강압수단(86)의 출력단에 발생하는 전위가 제어 게이트에 공급되는 메모리 셀을 구비하여 구성된 것을 특징으로 하는 반도체 집적회로장치.
10. 제 9 항에 있어서, 상기 전압제한수단(87)이 1개 이상의 제너다이오드(21)로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
11. 제 10 항에 있어서, 상기 제너다이오드의 제너브레이크다운 전압이 전혀 온도계수를 갖지 않도록 설정되는 것을 특징으로 하는 반도체 집적회로장치.
12. 제 9 항에 있어서, 상기 전위설정수단(88)이, 상기 전압제한수단(87)의 타단의 전위와 기준전위 사이의 범위의 값을 갖춘 임의의 전위를 발생시키는 전위발생수단(22)과, 이 전위발생수단(22)에 의해 발생되는 임의의 전위가 한쪽 입력으로서 공급되는 차동형 전위비교수단(23), 이 전위비교수단(23)의 다른 쪽 입력으로서 공급해야 할 참조용 전위를 발생시키는 참조용 전위발생수단(24) 및, 상기 전압제한수단(87)의 타단과 기준전위 사이에 전류통로가 삽입되어 상기 전위비교수단(23)의 비교출력에 의해 게이트제어되는 MOS형 스위치소자(25)로 구성되어 있는 것을 특징으로 하는 반도체 직접회로장치.
13. 제 12 항에 있어서, 상기 전위발생수단(22)이, 상기 전압제한수단(87)의 타단과 기준전위간의 사이에 직렬로 삽입된 복수개의 저항소자(R1∼R9)와, 이 복수개의 저항소자(R1∼R9)의 각 직렬접속점에 발생하는 전위를 제어신호에 따라 선택하는 전위선택수단(26)으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
14. 제 9 항에 있어서, 상기 전압제한수단(87)이 PN접합 다이오드(37)와 이것에 직렬접속된 1개 이상의 제너다이오드(21)로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
15. 제 14 항에 있어서, 상기 제너다이오드(21)의 제너브레이크다운 전압이 전혀 온도계수를 갖지 않도록 설정되는 것을 특징으로 하는 반도체 집적회로장치.