CN110097911B - 半导体存储装置以及电压产生电路 - Google Patents

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Abstract

本发明提供一种半导体存储装置以及电压产生电路。与现有技术相比，电压产生电路显著减小的电路规模。本发明的电压产生电路包括电荷泵、电阻以及电流源电路。电荷泵将升压电压输出到输出节点。电阻连接于输出节点与另一输出节点之间。电流源电路具有并联连接于上述另一输出节点与参考电位之间的第一电流路径以及第二电流路径。第一电流路径包括电阻以及第一DAC。第一DAC产生对应于电压产生码的第一定电流。第二电流路径包括第二DAC。第二DAC产生对应于通过反相电压产生码而获得的码的第二定电流。因此，通过降低升压电压而获得的驱动电压被产生在在另一输出节点。

Description

半导体存储装置以及电压产生电路
技术领域
本发明涉及一种半导体存储装置，例如是快闪存储器，并且更具体地涉及使用升压电路的电压产生电路。
背景技术
就NAND型或NOR型快闪存储器等，数据读取、编程以及擦除操作都需要高电压。通常在快闪存储器中，外部所提供的电源电压会被电荷泵升压，并且通过升压电压执行编程、擦除等操作。在日本公开专利申请号2002-197882中，说明为了减小升压电路的布局面积，开始了一种将信号进行自升压的技术。此技术减少了电荷泵并且致能字线解码器的字线。
图1A示出了现行的快闪存储器的电压产生电路。电压产生电路10包括电荷泵CP以及比较器12。电荷泵CP用以对电压，例如是Vcc，进行升压。比较器12用以比较电压与参考电压VREF以控制电荷泵CP。电阻梯(resistor ladder)具有多个串联连接的电阻并且受控于致能信号EN晶体管被以串联的方式被形成于电荷泵CP的输出节点HV_G与GND之间。电阻梯的节点N1的电压以及参考电压VREF被输入到比较器12，并且比较器12依据电压与参考电压VREF的比较结果致能或禁能电荷泵CP。多个电位移位器DLVS被连接到电阻梯，并且电阻梯的电阻值可通过电位移位器DLVS的开关电路而改变。例如，电阻梯的电阻值增加，流经电阻梯的电流会降低。在另一方面，如果电阻梯的电阻值降低，则流经电阻梯的电流会增加。
电压产生电路10还包括另一组的比较器14以及电阻梯。电阻梯用以从输出节点HV_S产生驱动电压Vdv。电阻梯以与上述电阻梯的相同方式被建构，并且电位移位器DLVS被连接到电阻梯。在输出节点HV_G与输出节点HV_S之间，二极体与晶体管Q1串联连接。输出节点HV_S被连接于晶体管Q1与电阻梯之间。参考电压VREF被提供到比较器14的反相输入，电阻梯的节点N2的电压被提供到比较器14的非反相输入。当节点N2的电压高于参考电压VREF，晶体管Q2会导通并且晶体管Q1会断开。在另一方面，当节点N2的电压低于参考电压VREF则晶体管Q2会断开并且晶体管Q1会导通。
为了在编程操作期间通过增量步进脉冲编程(incremental step pulseprogramming，ISPP)产生步进电压并且通过增量步进脉冲抹除(Incremental Step PulseErase，ISPE)产生步进电压，电阻梯的电阻可通过电位移位器DVLS的开关电路来改变，从而使期望驱动电压Vdv产生于输出节点HV_S。
如图1B所示，电压产生电路10的输出节点HV_G、HV_S被连接到高耐压的MOS晶体管Q3。也就是说，输出节点HV_S被连接到晶体管Q3的源极或漏极，输出节点HV_G被连接到晶体管Q3的栅极，并且驱动电压Vdv被提供到字线或P阱以作为编程电压或擦除电压。在此，由于基板偏压效应(substrate bias effect)导致晶体管Q3的阈值上升，因此考量到基板偏压效应，栅极电压(升压电压Vcp)需要被设定为高于驱动电压Vdv的电压。
如此现行的电压产生电路10具有以下问题。电压产生电路10使用大量的高耐压晶体管(晶体管Q1、Q2，以及构成电位移位器的晶体管)，并使用用以释放高电压的缓和元件(空乏型晶体管等，具有电阻以及栅极接地)。因此，电路规模变大。而且，由于使用了ISPP和ISPE，所以步进电压必须被精细地设定，并且在电流电路中，必须准备大量的电位移位，这是导致电路规模增加的因素之一。
除此之外，驱动电压Vdv的产生必须考虑晶体管Q3的基板偏压效应。然而，在电流电路中，在高电压编程电压和擦除电压的同时考虑到基板偏压效应而难以产生驱动电压，并且无论升压电压Vcp的值如何，升压电压Vcp和驱动电压Vdv是恒定的。因此，在编程电压和擦除电压在低电位的区域中，差电压可能不必要地增加，这是功耗增加的一个原因。
发明内容
有鉴于此，本发明提供一种电压产生电路。电压产生电路的电路规模与现有技术相比有显著地降低。本发明还提供一种电压产生电路，其能够在不使用电位移位器的情况下产生期望的驱动电压。本发明还提供一种能够考虑到基板偏压效应而产生驱动电压的电压产生电路。本发明还提供一种电压产生电路，其能够通过设定用以产生电压的电阻恒定以产生电压，并电流源的电流。
根据本发明，电压产生电路包括：用以将一升压电压输出到第一节点的升压电路；连接于第一节点与第二节点之间的第一电阻；以及具有并联连接于第二节点与参考电位之间的第一电流路径以及第二电流路径的电流源电路。第一电流路径包括第二电阻以及串联连接到第二电阻的第一电流源。第一电流源产生对应于第一数字码的第一定电流。第二电流路径包括具有与第一电流源相同配置的第二电流源。第二电流源产生对应于第二数字码的第二定电流，其中第二数字码是通过反相第一数字码来获得。电压产生电路在第二节点产生由第一数字码以及第二数字码所决定的电压。
在一实施例中，流经第一电阻的电流是通过将第一定电流以及第二定电流相加而被获得。在一实施例中，第一电流源包括基于第一数字码而选择性地被操作的多个电流源，并且第二电流源包括基于第二数字码而选择性地被操作的多个电流源。在一实施例中，电压产生电路还包括用以反相第一数字码的反相电路。第一数字码被提供到第一电流源，并且由反相电路所反相的第二数字码被提供到第二电流源。在一实施例中，第一数字码以及第二数字码包括用以调整从第二节点输出的电压的修整信息。在一实施例中，第一电流路径还包括并联连接到第一电流源的第三电流源。第三电流源产生对应于第三数字码的第三定电流。通过将第一定电流以及第三定电流相加而获得的电流流经第一电流路径。在一实施例中，第三数字码调整从第一节点输出的电压与从第二节点输出的电压之间的差值。在一实施例中，第二电流路径还包括并联连接到第二电流源的第四电流源。第四电流源产生对应于第四数字码的第四定电流。通过将第二定电流以及第四定电流相加而获得的电流流经第二电流路径。在一实施例中，第四数字码是依据从第二节点输出的电压的值被改变。在一实施例中，第一电流路径包括配置于第二电阻与第一电流源之间的保护元件。并且第二电流路径包括配置于第二节点与第二电流源之间的保护元件。在一实施例中，第一电阻以及第二电阻是由导电多晶硅所组成。在一实施例中，升压电路所包括的MOS晶体管用于高耐压，并且与升压电路所包括的MOS晶体管相比，电流源电路所包括的MOS晶体管用于低耐压。在一实施例中，电压产生电路还包括比较器，比较器用以比较第一电流路径的第三节点的电压与参考电压并且基于比较结果控制升压电路的操作。
根据本发明，半导体存储装置包括具有上述配置的电压产生电路、存储单元阵列、用以控制关联于存储单元阵列的操作的控制器以及用以驱动存储单元阵列的驱动电路。在电压产生电路的第二节点产生的电压被提供到驱动电路。
在一实施例中，驱动电路包括N型MOS晶体管。并且第一节点的电压被提供到N型MOS晶体管的栅极，并且第二节点的电压被提供到N型MOS晶体管的漏极。在一实施例中，当存储单元阵列被编程时，控制器使第二节点经由第一数字码以及第二数字码产生编程电压。在一实施例中，当存储单元阵列被擦除时，控制器使第二节点经由第一数字码以及第二数字码产生擦除电压。在一实施例中，存储单元阵列包括NAND串。
根据本发明，使用连接到第一电流路径以及第二电流路径的第一电流源以及第二电流源，定电流流经连接于第一节点与第二节点之间的电阻，以从第二节点产生电压。因此，不同于现有技术，期望电压在不使用电位移位器的情况下产生在第二节点。另外，与现有技术相比，降低了高耐压元件的数量，并且降低了电压产生电路的电路规模。除此之外，还能够独立控制第一节点与第二节点之间的电压差。
附图说明
图1A以及图1B是示出现行的电压产生电路的配置图；
图2是依据本发明一实施例所示出的快闪存储器的配置图；
图3是依据本发明的第一实施例所示出的电压产生电路的配置图；
图4是依据本发明一实施例所示出的DAC配置示例；
图5是依据本发明的第二实施例所示出的电压产生电路的配置图；
图6是依据本发明的第三实施例所示出的电压产生电路的配置图。
附图标号说明：
10、180、180A、180B：电压产生电路
12、14、210：比较器
100：快闪存储器
110：存储器阵列
120：输入/输出缓冲器
130：地址暂存器
140：控制部
150：字线选择电路
160：页缓冲/感测电路
170：行选择电路
200：电荷泵
220、222、230、232、DAC：数字模拟转换器
240：反相器
Ax：列地址信息
Ay：行地址信息
b1、b2、b3、b4：比特
BLK(0)、BLK(1)、BLK(m-1)：存储器区块
CP：电荷泵
DLVS：电位移位器
EN：致能信号
GND：接地
HV_G、HV_S：输出节点
I1～I4：定电流源
IA、IB、IC、ID、Iconst：电流
N1、N2、N10、Trim、Offset、Vov：节点
OC：移位码
P1：第一电流路径
P2：第二电流路径
Q1～Q3、Q10、Q12、Q20、Q22、TR1～TR4：晶体管
RVOV、RREG：电阻
VREF：参考电压
Vcc：电压
Vcp：升压电压
Vdv：驱动电压
Vers：擦除电压
Vpass：通过电压
Vpgm：写入电压
Vread：读取通过电压
VS：电压产生码
具体实施方式
在下文中，将参考附图详细描述本公开的实施例。在一个实施例中，根据本发明，半导体存储装置是NAND形式的快闪存储器，然而仅是示例，半导体存储装置可以是具有其他配置的半导体存储器。
图2示出本发明一实施例所示出的快闪存储器的配置图。如图所示，快闪存储器100包括存储器阵列110、输入/输出缓冲器120、地址暂存器130、控制部140、字线选择电路150、页缓冲/感测电路160、行选择电路170以及电压产生电路180。存储器阵列110具有排列成多个行与多个列的多个存储单元。输入/输出缓冲器120连接到外部输入/输出端I/O并且保持输入/输出数据。地址暂存器130接收来自于输入/输出缓冲器120的地址数据。控制部140接收来自于输入/输出缓冲器120的命令数据或外部控制信号并且控制每个部分。字线选择电路150接收来自于地址暂存器130的列地址信息Ax并且类似基于列地址信息Ax的解码结果选择区块以及选择区块字线。页缓冲/感测电路160保持由字线选择电路150所选择的页面所读取的数据，并且将写入数据保持到所选择的页面。行选择电路170接收来自于地址暂存器130的行地址信息Ay并且基于行地址信息Ay解码结果选择页缓冲/感测电路160中的数据。电压产生电路180产生用以读取、编程、擦除等等的多个电压(写入电压Vpgm、通过电压Vpass、读取通过电压Vread、擦除电压Vers等等)。
存储器阵列110具有以行方向排列的m个存储器区块BLK(0)、BLK(1)、...、以及BLK(m-1)。多个NAND串被形成为一个存储器区块。单一个NAND串包括串联连接的多个存储单元，位线侧选择晶体管以及源极线侧选择晶体管。其中位线侧选择晶体管被连接到对应的位线，并且源极线侧选择晶体管被连接到共同源极线。存储单元可以是用以存储1比特(二进位数据)的SLC型存储单元或用以存储多比特的MLC型存储单元。
存储单元控制栅极被连接到字线。位线侧选择晶体管以及源极线侧选择晶体管的栅极被连接到选择栅极线SGD、SGS。字线选择电路150基于列地址信息Ax选择区块或字线，并且依据操作状态驱动选择栅极线SGD、SGS。
在读取操作中，一正电压被施加到位线，一电压(例如，0V)被施加到被选中的字线，一通过电压Vpass(例如，4.5V)被施加到没有被选中的字线，一正电压(例如，4.5V)被施加到选择栅极线SGD、SGS，位线侧选择晶体管以及源极线侧选择晶体管被导通，0V的电压被施加到共同源极线。在编程(写入)操作中，高电压编程电压Vpgm(15V～25V)被施加到被选中的字线，一中间电位(例如，10V)被施加到没有被选中的字线，位线侧选择晶体管被导通，而源极线侧选择晶体管被断开，对应于数据“0”或“1”的电位被提供到位线GBL。在擦除操作中，0V的电压被施加到在区块中被选中的字线，一高电压(例如，20V)被施加到P型井，浮闸的电子会被推出到基板，并且区块单元的数据被擦除。
接下来描述本实施例的电压产生电路180的实施细节。图3示出本实施例的电压产生电路180内部配置。电压产生电路180包括电荷泵200、比较器210、输出节点HV_G、电阻RVOV以及电流源电路。比较器210控制电荷泵200的操作。输出节点HV_G输出来自于电荷泵200的升压电压。电阻RVOV连接于输出节点HV_G与输出节点HV_S之间。电流源电路被连接到电阻RVOV。电流源电路包括并联连接于输出节点HV_S与参考电位(GND)之间的第一电流路径P1以及第二电流路径P2、连接到第一电流路径P1的第一数字模拟转换器(Digital toanalog converter；下文简称DAC)220、连接到第二电流路径P2的第二DAC 230以及用以反相节点Trim所提供的电压产生码VS的反相器240。
电荷泵200对输入电压进行升压并且输出升压电压Vcp到输出节点HV_G。电荷泵200例如是通过具有不同相位的两个时脉信号交替地驱动多个串极连接(cascade-connected)的晶体管，藉以产生升压电压Vcp。参考电压VREF被提供到比较器210的非反相输入，第一电流路径P1的节点N10电压被提供到反相输入。比较器210在节点N10的电压低于参考电压VREF时会致能电荷泵200的时脉信号，并且在节点N10的电压高于参考电压VREF时则禁能电荷泵200的时脉信号。
用以产生驱动电压Vdv的电阻RVOV被形成于输出节点HV_G与输出节点HV_S之间。驱动电压Vdv是通过降低升压电压Vcp而被获得。电阻RVOV例如是由带状导电多晶硅所组成。
在第一电流路径P1中，用以产生升压电压的电阻RREG、空乏型(depletion type)NMOS晶体管Q10、增强型(enhancement type)NMOS晶体管Q12以及第一DAC 220被串联连接。晶体管Q10的栅极被连接到GND。晶体管Q10作为电压缓和元件或保护元件。Vcc电源电压被连接到晶体管Q12的栅极，并且防止具有特定值或更高值的电流流过第一电流路径P1。在此应注意的是，构成晶体管Q12、Q22、DAC 220、230以及反相器240的晶体管并没有被施加高电压，因此可以由低耐压的晶体管来构成。
在第二电流路径P2中，空乏型NMOS晶体管Q20、增强型NMOS晶体管Q22以及第二DAC230被串联连接。晶体管Q20的栅极被连接到GND，晶体管Q22的栅极被连接到Vcc电源电压，晶体管Q20、Q22以相同于第一电流路径P1的晶体管Q10、Q12的方式进行操作。
第一DAC 220包括基于电压产生码VS被选择性地操作电流源，并且决定流经第一电流路径P1的电流IA。第二DAC 230是具有与第一DAC 220相同的配置的电流源，并且基于通过反相电压产生码VS所获得的码来决定要流经第二电流路径P2的电流IB。当允许在DAC中流动的最大电流设置为IMAX时，IMAX＝IA+IB的关系式会被满足。因此，电流IA会流经第一电流路径P1，电流IB会流经第二电流路径P2，定电流Iconst(Iconst＝IA+IB)流经用以产生驱动电压的电阻RVOV并且电流Iconst×电阻RVOV的电位差被形成输出节点HV_G与输出节点HV_S之间。
图4示出用于解释DAC的操作的示例。举例来说，DAC具有多个NMOS晶体管(本图所示例的四个晶体管TR1～TR4)并联连接以及串联连接到晶体管TR1～TR4的定电流源I1～I4。电压产生码VS的四个比特(b1、b2、b3以及b4)被输入到晶体管TR1～TR4的栅极，藉以控制晶体管TR1～TR4的导通/断开。定电流源I1～I4例如是施加1μA、2μA、4μA以及8μA的定电流。通过对电压产生码VS的四个比特进行组合，可设定出16种电流，也就是说，1μA的步进电流可被设定为0μA至15μA以流经第一电流路径P1。例如，如果1μA的电流流经第一电流路径P1，15μA的电流流经第二电流路径P2，并且如果5μA的电流流经第一电流路径P1，则流经第二电流路径P2的电流为11μA。
当执行读取操作、编程操作、擦除操作等操作时，控制部140输出电压产生码VS到电压产生电路180以产生所需的驱动电压Vdv。例如，在编程操作的期间，控制部140将用以产生编程电压的电压产生码VS提供到电压产生电路180。第一DAC 220以及第二DAC 230基于电压产生码VS决定流经第一电流路径P1的电流IA以及流经第二电流路径P2的电流IB。Iconst(IA+IB)的定电流流经电阻RVOV，并且通过电阻RVOV×Iconst降低升压电压Vcp而获得的驱动电压Vdv被产生在节点HV_S。经由选择晶体管Q3将驱动电压Vdv被作为编程电压并将驱动电压Vdv施加到被选中的字线，如图1B所示。明显高于驱动电压Vdv的升压电压Vcp被施加到选择晶体管Q3的栅极。通过适当地调整电流Iconst，可在考量到基板偏压效应的的情况下获得升压电压Vcp以及驱动电压Vdv。此外，当通过ISPP改变编程电压时，控制部140改变电压产生码VS，改变第一DAC的电流IA以及第二DAC的电流IB，并且改变驱动电压Vdv。
在擦除操作的期间，控制部140将用以产生擦除电压的电压产生码VS提供到电压产生电路180，并且使对应于电压产生码VS的擦除电压产生于输出节点HV_S。同样地，在读取操作的期间，控制部140将用以产生读取通过电压的电压产生码VS提供到电压产生电路180，并且使对应于电压产生码VS的读取通过电压产生于输出节点HV_S。
在一实施例中，电压产生码可包括产品运送时的修整信息。由于芯片所产生的电压波动，修整信息可用以补偿此波动。例如，修整信息被存储在存储单元阵列的熔丝单元(用户未存取的区域)。当执行上电程序时，从熔丝单元读取到的修整信息被设定到配置暂存器等。控制部140产生反应于修整信息的电压产生码。在另一实施例中，反应于修整信息的电压产生码可以被预先准备并存储在熔丝单元中。在这种情况下，控制部140可以从熔丝单元读取电压产生码并且直接地使用电压产生码。
如上所述，与现有技术不同的是，在本实施例中并没有使用电平移位器。因此，电压产生电路的电路规模可以降低。除此之外，与现有技术不同的是，电阻RVOV、RREG可以用作高耐压元件，而不是本实施例中的高耐压晶体管Q1、Q2。因此，设计此电路元件并且制造此电路元件是容易的。此外，通过DAC控制电流，可在考量到基板偏压效应的的情况下产生适当的驱动电压Vdv并且实现低功率消耗。
接下来，将描述本发明的第二实施例。图5是示出第二实施例的电压产生电路180A的配置图。在第二实施例中，基于移位码OC而被控制的第三DAC 222被添加到第一电流路径P1。第三DAC 222并不需要具有与第一DAC220相同的配置，并且第三DAC 222依据与电压产生码VS无关的移位码OC独立决定定电流。因此，第一DAC 220所决定的电流IA以及第三DAC222所决定的电流IC流经第一电流路径P1，并且Iconst(IA+IB+IC)的电流流经电阻RVOV。
例如，当期望的驱动电压Vdv并没有自输出节点HV_S输出时或当需要调整时，移位码OC可作为附加码。由于改变比较器210的参考电压VREF可能会影响其他的模拟电路，因此不希望改变参考电压VREF。流经电阻RVOV的Iconst可以被移位码OC控制以调整驱动电压Vdv。移位码OC可以被存储在存储单元阵列或其他的暂存器之中，例如是被存储在测试操作中的IC芯片。当移位码OC被设定时，控制部140将移位码OC以及电压产生码VS输出到电压产生电路180A，藉以在输出节点HV_S产生期望的驱动电压Vdv。
接下来，将描述本发明的第三实施例。在第三实施例中，第四DAC 232被添加到第二电流路径P2。第四DAC 232并不需要具有与第二DAC 230相同的配置，并且第四DAC 232依据与电压产生码VS无关的过驱动码OD独立决定定电流。因此，第二DAC 230所决定的电流IB以及第四DAC 232所决定的电流ID流经第二电流路径P2，并且Iconst(IA+IB+IC+ID)的电流流经电阻RVOV。
第四DAC 232基于过驱动码OD使电流ID流经第二电流路径P2，由此可以独立地控制驱动电压Vdv。在一实施例中，过驱动码OD依据升压电压Vcp的值被设定。例如，当升压电压Vcp高于某一值时，过驱动码OD被设定以增加升压电压Vcp与驱动电压Vdv之间的差值，并且当驱动电压Vcp低于某一值时，过驱动码OD被设定以降低升压电压Vcp与驱动电压Vdv之间的差值，藉以在考量到基板偏压效应的的情况下产生驱动电压Vdv。
以上实施例示出了将电压产生电路应用于NAND型快闪存储器的示例，但是本公开不限于此。本公开可以应用于需要通过升压电路产生驱动电压的所有类型的半导体存储器。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (18)

1.一种电压产生电路，其特征在于，包括：
升压电路，用以将升压电压输出到第一节点；
第一电阻，连接于所述第一节点与第二节点之间；以及
电流源电路，具有并联连接于所述第二节点与参考电位之间的第一电流路径以及第二电流路径，
其中所述第一电流路径包括第二电阻以及串联连接到所述第二电阻的第一数字模拟转换器，并且所述第一数字模拟转换器的第一电流源产生流经第一电流路径的第一定电流，所述第一定电流由所述第一数字模拟转换器决定，所述第一定电流对应于第一数字码，
所述第二电流路径包括具有与第一电流源相同配置的第二电流源，并且所述第二电流源产生流经第二电流路径的第二定电流，所述第二定电流由不同于所述第一数字模拟转换器的第二数字模拟转换器决定，所述第二定电流对应于第二数字码，其中所述第二数字码是通过反相所述第一数字码来获得，以及
所述电压产生电路在所述第二节点产生由所述第一数字码以及所述第二数字码所决定的电压。
2.根据权利要求1所述的电压产生电路，其特征在于，流经所述第一电阻的电流是通过将所述第一定电流以及所述第二定电流相加而被获得。
3.根据权利要求1所述的电压产生电路，其特征在于，所述第一电流源包括基于所述第一数字码而选择性地被操作的多个电流源，并且所述第二电流源包括基于所述第二数字码而选择性地被操作的多个电流源。
4.根据权利要求1所述的电压产生电路，其特征在于，所述电压产生电路还包括用以反相所述第一数字码的反相电路，其中所述第一数字码被提供到所述第一电流源，并且由所述反相电路所反相的所述第二数字码被提供到所述第二电流源。
5.根据权利要求1所述的电压产生电路，其特征在于，所述第一数字码以及所述第二数字码包括用以调整从所述第二节点输出的所述电压的修整信息。
6.根据权利要求1所述的电压产生电路，其特征在于，所述第一电流路径还包括并联连接到所述第一电流源的第三电流源，并且所述第三电流源产生对应于第三数字码的第三定电流，并且
通过将所述第一定电流以及所述第三定电流相加而获得的电流流经所述第一电流路径。
7.根据权利要求6所述的电压产生电路，其特征在于，所述第三数字码调整从所述第一节点输出的电压与从所述第二节点输出的所述电压之间的差值。
8.根据权利要求1所述的电压产生电路，其特征在于，所述第二电流路径还包括并联连接到所述第二电流源的第四电流源，并且所述第四电流源产生对应于第四数字码的第四定电流，并且
通过将所述第二定电流以及所述第四定电流相加而获得的电流流经所述第二电流路径。
9.根据权利要求8所述的电压产生电路，其特征在于，所述第四数字码是依据从第二节点输出的电压的值被改变。
10.根据权利要求1所述的电压产生电路，其特征在于，所述第一电流路径包括配置于所述第二电阻与所述第一电流源之间的保护元件，并且所述第二电流路径包括配置于所述第二节点与所述第二电流源之间的保护元件。
11.根据权利要求1所述的电压产生电路，其特征在于，所述第一电阻以及所述第二电阻是由导电多晶硅所组成。
12.根据权利要求1所述的电压产生电路，其特征在于，所述升压电路所包括的MOS晶体管用于高耐压，并且与所述升压电路所包括的所述MOS晶体管相比，所述电流源电路所包括的MOS晶体管用于低耐压。
13.根据权利要求1所述的电压产生电路，其特征在于，还包括比较器，用以比较所述第一电流路径的第三节点的电压与参考电压并且基于比较结果控制所述升压电路的操作。
14.一种半导体存储装置，其特征在于，包括：
电压产生电路；
存储单元阵列；
控制器，用以控制关联于所述存储单元阵列的操作；以及
驱动电路，驱动所述存储单元阵列，
其中所述电压产生电路包括:
升压电路，用以将升压电压输出到第一节点；
第一电阻，连接于所述第一节点与第二节点之间；以及
电流源电路，具有并联连接于所述第二节点与参考电位之间的第一电流路径以及第二电流路径，
其中所述第一电流路径包括第二电阻以及串联连接到所述第二电阻的第一数字模拟转换器，并且所述第一数字模拟转换器的第一电流源产生流经第一电流路径的第一定电流，所述第一定电流由所述第一数字模拟转换器决定，所述第一定电流对应于第一数字码，
所述第二电流路径包括具有与第一电流源相同配置的第二电流源，并且所述第二电流源产生流经第二电流路径的第二定电流，所述第二定电流由不同于所述第一数字模拟转换器的第二数字模拟转换器决定，所述第二定电流对应于第二数字码，其中所述第二数字码是通过反相所述第一数字码来获得，
所述电压产生电路在所述第二节点产生由所述第一数字码以及所述第二数字码所决定的电压，以及
在所述电压产生电路的所述第二节点产生的所述电压被提供到所述驱动电路。
15.根据权利要求14所述的半导体存储装置，其特征在于，所述驱动电路包括N型MOS晶体管，并且所述第一节点的所述电压被提供到所述N型MOS晶体管的栅极并且所述第二节点的所述电压被提供到所述N型MOS晶体管的漏极。
16.根据权利要求14所述的半导体存储装置，其特征在于，当所述存储单元阵列被编程时，所述控制器使所述第二节点经由所述第一数字码以及所述第二数字码产生编程电压。
17.根据权利要求14所述的半导体存储装置，其特征在于，当所述存储单元阵列被擦除时，所述控制器使所述第二节点经由所述第一数字码以及所述第二数字码产生擦除电压。
18.根据权利要求14所述的半导体存储装置，其特征在于，所述存储单元阵列包括NAND串。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6501325B1 (ja) * 2018-01-30 2019-04-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP7001636B2 (ja) 2019-06-05 2022-01-19 ウィンボンド エレクトロニクス コーポレーション 電圧生成回路

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819464A (zh) * 2005-02-07 2006-08-16 富士通株式会社 扩频时钟生成电路及其控制方法
KR100734315B1 (ko) * 2006-02-14 2007-07-02 삼성전자주식회사 전압발생기
CN103460297A (zh) * 2011-03-25 2013-12-18 美光科技公司 非易失性存储器编程
US9177663B2 (en) * 2013-07-18 2015-11-03 Sandisk Technologies Inc. Dynamic regulation of memory array source line
CN105027209A (zh) * 2013-03-29 2015-11-04 英特尔公司 用于交叉点存储器的高度分布式电流基准的低功率、高精度电流基准
CN105845164A (zh) * 2015-02-04 2016-08-10 华邦电子股份有限公司 电压产生电路、快闪存储器及半导体装置
CN105931669A (zh) * 2015-02-26 2016-09-07 瑞萨电子株式会社 半导体器件
CN107527658A (zh) * 2016-06-15 2017-12-29 华邦电子股份有限公司 半导体装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100292565B1 (ko) * 1998-04-09 2001-06-01 니시무로 타이죠 내부 전압 발생 회로와 반도체 메모리
JP3993354B2 (ja) * 2000-01-26 2007-10-17 株式会社東芝 電圧発生回路
US6456153B2 (en) * 2000-05-04 2002-09-24 Texas Instruments Incorporated Method and apparatus for a regulated power supply including a charge pump with sampled feedback
KR100374640B1 (ko) 2000-11-18 2003-03-04 삼성전자주식회사 전하펌프를 구비하지 않는 디코더 및 이를 구비하는 비휘발성메모리장치
US7012461B1 (en) * 2003-12-23 2006-03-14 Transmeta Corporation Stabilization component for a substrate potential regulation circuit
US20050195149A1 (en) * 2004-03-04 2005-09-08 Satoru Ito Common voltage generation circuit, power supply circuit, display driver, and common voltage generation method
US7038482B1 (en) * 2004-03-19 2006-05-02 Cypress Semiconductor Corporation Circuit and method for automatic measurement and compensation of transistor threshold voltage mismatch
JP4901204B2 (ja) * 2005-12-13 2012-03-21 株式会社東芝 半導体集積回路装置
JP4843472B2 (ja) * 2006-03-13 2011-12-21 株式会社東芝 電圧発生回路
KR100805839B1 (ko) 2006-08-29 2008-02-21 삼성전자주식회사 고전압 발생기를 공유하는 플래시 메모리 장치
KR100818105B1 (ko) * 2006-12-27 2008-03-31 주식회사 하이닉스반도체 내부 전압 발생 회로
KR100865852B1 (ko) 2007-08-08 2008-10-29 주식회사 하이닉스반도체 레귤레이터 및 고전압 발생기
US7880531B2 (en) * 2008-01-23 2011-02-01 Micron Technology, Inc. System, apparatus, and method for selectable voltage regulation
JP4505766B2 (ja) * 2008-06-30 2010-07-21 ルネサスエレクトロニクス株式会社 データ処理装置及びトリミングデータ読み出し方法
US7764563B2 (en) * 2008-11-26 2010-07-27 Micron Technology, Inc. Adjustable voltage regulator for providing a regulated output voltage
JP2011053957A (ja) * 2009-09-02 2011-03-17 Toshiba Corp 参照電流生成回路
KR101680792B1 (ko) * 2010-08-18 2016-11-30 삼성전자 주식회사 전자장치 및 그 제어방법
KR101083682B1 (ko) * 2010-09-03 2011-11-16 주식회사 하이닉스반도체 반도체 장치
JP5209083B2 (ja) * 2011-05-12 2013-06-12 ウィンボンド エレクトロニクス コーポレーション 半導体装置
JP5597655B2 (ja) * 2012-01-30 2014-10-01 株式会社東芝 電圧発生回路及び半導体記憶装置
JP5667260B1 (ja) * 2013-08-20 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9413380B2 (en) * 2014-03-14 2016-08-09 Stmicroelectronics S.R.L. High performance digital to analog converter
JP5982510B2 (ja) 2015-02-09 2016-08-31 力晶科技股▲ふん▼有限公司 電圧発生回路、レギュレータ回路、半導体記憶装置及び半導体装置
KR102400103B1 (ko) * 2015-08-20 2022-05-19 삼성전자주식회사 내부 전압 트리밍 장치와 이를 구비하는 반도체 집적 회로
KR102476770B1 (ko) * 2016-04-08 2022-12-13 에스케이하이닉스 주식회사 전자 장치
US9859000B1 (en) * 2016-06-17 2018-01-02 Winbond Electronics Corp. Apparatus for providing adjustable reference voltage for sensing read-out data for memory
JP2017228325A (ja) * 2016-06-20 2017-12-28 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP6171066B1 (ja) * 2016-09-01 2017-07-26 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9887011B1 (en) * 2017-02-06 2018-02-06 Macronix International Co., Ltd. Memory with controlled bit line charging
US20190006019A1 (en) * 2017-06-28 2019-01-03 Sandisk Technologies Llc Word line leakage detection using source and sink currents
JP6501325B1 (ja) * 2018-01-30 2019-04-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819464A (zh) * 2005-02-07 2006-08-16 富士通株式会社 扩频时钟生成电路及其控制方法
KR100734315B1 (ko) * 2006-02-14 2007-07-02 삼성전자주식회사 전압발생기
CN103460297A (zh) * 2011-03-25 2013-12-18 美光科技公司 非易失性存储器编程
CN105027209A (zh) * 2013-03-29 2015-11-04 英特尔公司 用于交叉点存储器的高度分布式电流基准的低功率、高精度电流基准
US9177663B2 (en) * 2013-07-18 2015-11-03 Sandisk Technologies Inc. Dynamic regulation of memory array source line
CN105845164A (zh) * 2015-02-04 2016-08-10 华邦电子股份有限公司 电压产生电路、快闪存储器及半导体装置
CN105931669A (zh) * 2015-02-26 2016-09-07 瑞萨电子株式会社 半导体器件
CN107527658A (zh) * 2016-06-15 2017-12-29 华邦电子股份有限公司 半导体装置

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TW201933354A (zh) 2019-08-16
KR102160353B1 (ko) 2020-09-28
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